JP5201983B2

JP5201983B2 - 電子部品

Info

Publication number: JP5201983B2
Application number: JP2007340039A
Authority: JP
Inventors: 岳雄高橋; シヤオユウミイ; 剛横山; 時弘西原; 知史上田
Original assignee: Fujitsu Ltd; Taiyo Yuden Co Ltd
Current assignee: Fujitsu Ltd; Taiyo Yuden Co Ltd
Priority date: 2007-12-28
Filing date: 2007-12-28
Publication date: 2013-06-05
Anticipated expiration: 2027-12-28
Also published as: KR20090073044A; CN101552094A; CN101552094B; US8766103B2; KR101040430B1; US20090166068A1; JP2009164221A

Description

本発明は電子部品に関し、特に多層セラミック基板上に受動素子が設けられた電子部品に関する。

位相整合等を行う場合、インダクタやキャパシタが用いられる。例えば、携帯電話やワイヤレスＬＡＮ（Local Area Network)等のＲＦ（Radio frequency)システムにおいては、小型化、低コスト化、高性能化の要求がある。この要求を満たすため、受動素子を集積化した集積型受動素子等の電子部品が用いられる。

ＬＴＣＣ（low temperature co-fired ceramic)技術を利用し、多層セラミック基板内に受動素子を内蔵する集積型受動素子が開発されている。また、多層セラミック基板上に受動素子が形成された集積化受動素子が開発されている。

特許文献１および特許文献２には、セラミック基板上にコーティング層を設け、コーティング層上に受動素子を形成する技術が開示されている。
特開２００７−１２３４６８号公報特開２００７−３１２４２号公報

多層セラミック基板上に受動素子が形成された集積化受動素子には、以下のような課題がある。上面に受動素子が形成された多層セラミック基板にチップをフリップチップ実装する場合、受動素子上上方にチップを実装するため、多層セラミック基板上に受動素子より高い接続端子を形成し、接続端子上にチップをフリップチップ実装する。しかしながら、多層セラミック基板には、多層セラミック基板を構成する各セラミック層を貫通する貫通電極が形成されている。貫通電極の上面は多層セラミック基板から突出している。このため、多層セラミック基板上に接続端子を形成した場合、貫通電極上に接続端子を形成する場合と、貫通電極以外の領域に接続端子を形成する場合とで、接続端子の高さが異なってしまう。多層セラミック基板の接続端子上にチップをフリップチップ実装する場合、接続端子間の高さのバラツキを小さくすること（コプラナリティ）が重要である。コプラナリティが悪い場合、実装されたチップの剥がれや接続端子同士の断線が発生する。そこで、接続端子間の高さを均一にするため、貫通電極以外の領域に形成することとなる。よって、電子部品の小型化が難しいという課題がある。

本発明は、上記課題に鑑みなされたものであり、貫通電極を有する多層セラミック基板上に受動素子が形成された電子部品において、小型化を可能とすることを目的とする。

本発明は、貫通電極を有し、上面に受動素子が設けられた多層セラミック基板と、前記多層セラミック基板上に設けられ、前記貫通電極上に開口部を有する絶縁膜と、前記絶縁膜上に設けられ、前記開口部を覆うように設けられ、前記貫通電極と電気的に接続された第１接続端子と、前記開口部以外の前記絶縁膜上に設けられた第２接続端子と、を具備し、前記貫通電極の上面は、前記多層セラミック基板の上面より高く、前記第１接続端子および前記第２接続端子は、上面にフリップチップ用のバンプを配置するための接続端子であり、前記第１接続端子は前記貫通電極の直上の上面に前記バンプが配置され、前記貫通電極の前記多層セラミック基板からの突出量と前記絶縁膜の膜厚はほぼ同じであり、前記第１接続端子と前記第２接続端子の前記多層セラミック基板からの高さはほぼ同じであるである。本発明によれば、貫通電極上に開口部を有する絶縁膜が設けられている。これにより、第１接続端子を貫通電極上に設けることができ、多層セラミック基板を小型化することができる。

上記構成において、前記貫通電極上に前記貫通電極で画定され設けられたパッドを具備し、前記第１接続端子は、前記パッド上に設けられている構成とすることができる。

上記構成において、前記受動素子は前記絶縁膜上に設けられている構成とすることができる。

上記構成において、前記第１接続端子と前記第２接続端子との高さは同じである構成とすることができる。この構成によれば、第１接続端子と第２接続端子とのコプラナリティが向上させることができる。

上記構成において、前記絶縁膜は、ＳＯＧ酸化膜からなる構成とすることができる。この構成によれば、受動素子の損失を抑制することができる。特に受動素子がインダクタを含む場合、自己共振周波数が向上し、所用周波数帯における損失を抑制することができる。

上記構成において、前記絶縁膜は、感光性ＳＯＧ酸化膜からなる構成とすることができる。この構成によれば、絶縁膜に簡単に開口部を形成することができる。

上記構成において、前記受動素子はインダクタであり、前記インダクタは、前記絶縁膜上に設けられたスパイラル状の第１コイルと、前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を具備する構成とすることができる。

上記構成において、前記第１接続端子と前記第２接続端子にフリップチップ実装されたチップを具備する構成とすることができる。

本発明によれば、貫通電極上に開口部を有する絶縁膜が設けられている。これにより、第１接続端子を貫通電極上に設けることができ、多層セラミック基板を小型化することができる。

まず、解決すべき課題について詳細に説明する。図１（ａ）から図６は多層セラミック基板の製造方法を説明するための図である。図１（ａ）および図１（ｂ）を参照に、例えば、アルミナ（Ａｌ_２Ｏ_３）、シリコン酸化物（ＳｉＯ_２）、チタン酸化物（ＴｉＯ_２）またはカルシウム酸化物（ＣａＯ）等の金属酸化物からなるグリーシート１０を成形し、所望の形状に切断する。図２（ａ）および図２（ｂ）を参照に、シート１０にパンチングを行い貫通孔１１を形成する。図３（ａ）および図３（ｂ）を参照に、貫通孔１１内に例えばＡｇ、ＡｕまたはＣｕ等の金属を埋め込む。これにより、貫通電極１２が形成される。図４（ａ）および図４（ｂ）を参照に、シート１０表面に例えばＡｇ、ＡｕまたはＣｕ等を含有する金属材料を印刷して金属配線１３を形成する。図５（ａ）および図５（ｂ）を参照に、このようにして形成された複数のシート１０ａから１０ｃを積層する。例えば、図５（ｂ）では、シート１０ａの貫通電極１２ａとシート１０ｂの貫通電極１２ｂとが連通するように積層されている。シート１０ｂおよび１０ｃ上には内部配線１６ｂおよび１６ｃとなる金属配線が形成されている。シート１０ｃの貫通電極１２ｃは内部配線１６ｃを介し貫通電極１２ａおよび１２ｂと接続されている。積層されたシート１０ａから１０ｃをさらに所望の形状に整形することもできる。例えば、その後の受動素子を形成しやすいように、ウエハ形状とすることもできる。

図６を参照に、積層されたシート１０ａから１０ｃを焼成し、多層セラミック基板２０を形成する。さらに、多層セラミック基板２０の厚さや表面粗さを所望の値とするため、多層セラミック基板２０表面を遊離砥粒または固定砥粒を用い研磨する。焼成の際シート１０ａから１０ｃが収縮するため、貫通電極の上面が突出する。さらに研磨の際シート１０ａは研磨され易いが金属からなる貫通電極は研磨されにくいため、貫通電極１２ａはさらに突出する。このように、貫通電極１２ａの上面は、多層セラミック基板２０の上面より高くなる。貫通電極１２ａのシート１０ａの表面からの突出量ｔ１は、例えば０．５μｍ〜１０μｍ程度となる。

受動素子が上面に形成された多層セラミック基板２０において、多層セラミック基板２０上にチップをフリップチップ実装する場合、受動素子より高いフリップチップ用の接続端子が用いられる。図７を用い、多層セラミック基板上に接続端子を形成する場合の課題について説明する。図７を参照に、多層セラミック基板２０の貫通電極１２上に形成された例えばＣｕ等の金属からなる接続端子８２の高さをｈ１、貫通電極１２以外の領域に形成された接続端子８０の高さをｈ０とする。高さｈ１は高さｈ０に比べ、貫通電極１２の上面の多層セラミック基板２０からの突出量ｔ１程度高くなる。

しかしながら、接続端子８０および８２にチップをフリップチップ実装する場合、接続端子８０および８２の高さのばらつきを小さくすることが求められる。例えば、接続端子８０および８２の高さのばらつき数μｍ以下とすることが好ましい。図７のように、接続端子８０および８２の高さｈ０およびｈ１が異なる場合、フリップチップ実装に適さない。

そこで、図８を参照に、接続端子８０は貫通電極１２上には形成せず、貫通電極１２以外の領域に形成する。貫通電極１２と接続端子８０とは配線８４を用い電気的に接続する。これにより、接続端子８０の高さのバラツキを抑えコプランナリティを改善することができる。しかしながら、貫通電極１２上に接続端子８０を形成しないため、小型化が難しいという課題がある。

以下に、上記課題を解決するための本発明の原理について説明する。図９は本発明の原理を説明するための断面図である。図９を参照に、絶縁膜２６が、多層セラミック基板２０上に設けられている。絶縁膜２６は、貫通電極１２上に開口部を有している。金属層９４が開口部を覆うように絶縁膜２６上に設けられている。第１接続端子９２は貫通電極１２上の金属層９４上に設けられ、貫通電極１２と電気的に接続されている。第２接続端子９０は、開口部以外の絶縁膜２６上に設けられている。貫通電極１２の突出量ｔ１と絶縁膜２６の膜厚ｔ２とをほぼ同じとすることにより、第１接続端子９２の高さｈ２と第２接続端子９０の高さｈ３とをほぼ同じ高さとすることができる。なお、金属層９４と貫通電極１２との間に、さらに貫通電極１２と金属層９４との相互拡散を抑えるためのバリア層として実施例１で説明する保護膜２２を配置してもよい。

図１０（ａ）から図１２（ｄ）を参照に、実施例１に係る集積化受動素子の製造方法について説明する。図１０（ａ）を参照に、図１（ａ）から図６を用いて説明した方法により多層セラミック基板２０を作製する。多層セラミック基板２０には、貫通電極１２および内部配線１６が設けられている。なお、内部配線１６とは、多層セラミック基板２０の各層間に形成された配線である。貫通電極１２の上面は、多層セラミック基板２０より突出している。

図１０（ｂ）を参照に、貫通電極１２の表面上に無電解めっき法を用い多層セラミック基板２０側から例えば膜厚が１μｍから３μｍのＮｉ膜および０．１μｍから３μｍのＡｕ膜からなる保護膜２２および２４を形成する。保護膜２２および２４のＡｕ膜とＮｉ膜との間に、膜厚が例えば０．１μｍから０．３μｍのＰｄ膜を設けてもよい。保護膜２２および２４は貫通電極１２の表面を保護する機能を有し、接続端子と貫通電極１２との間を原子が相互に拡散することを抑制する。保護膜２２および２４は、例えば下側からＴｉ膜、ＴｉＷ膜およびＣｕ膜からなる多層膜を成膜し、ミリング法等によりパターンを形成してもよい。貫通電極１２で画定された保護膜２２および２４を設けることにより、保護膜２２および２４上面の多層セラミック基板上面からの突出量はさらに大きくなる。

図１０（ｃ）を参照に、多層セラミック基板２０上面に絶縁膜２６として感光性ＳＯＧ（spin on glass)を用いスピンコートする。感光性ＳＯＧとしては例えばSliecs社製ＸＣ８００を用いる。スピンコートの条件は、貫通電極１２の突出量により回転数を調整し、貫通電極１２上と貫通電極１２以外の領域とで絶縁膜２６の上面が平坦となるようにする。なお、絶縁膜２６の形成は、スピンコート法以外にも、浸漬法を用いてもよい。絶縁膜２６の膜厚は貫通電極１２の突出量と同程度か若干大きいことが好ましい。スピンコートは複数回行い、ＳＯＧの膜厚を所望の値としてもよい。例えば１２０℃で熱処理を行う。図１０（ｄ）を参照に、露光現像することにより、貫通電極１２上に絶縁膜２６の開口部２５を形成する。例えば２５０℃でキュアを行う。以上により、絶縁膜２６としてＳＯＧ酸化膜が形成される。

図１１（ａ）を参照に、多層セラミック基板２０の下面に図１０（ｃ）と同様に絶縁膜２８として感光性ＳＯＧを塗布する。図１０（ｄ）と同様に、絶縁膜２８に開口部２７を形成する。図１１（ｂ）を参照に、絶縁膜２６上に金属層３０を形成する。金属層３０は、例えば膜厚が２０ｎｍのＴｉ膜、膜厚が１０００ｎｍのＡｕ膜および膜厚が２０ｎｍのＴｉ膜からなる。Ａｕ膜はＣｕ膜でもよい。また、金属層３０は、下から膜厚が２０ｎｍのＴｉ膜、膜厚が８００ｎｍのＣｕ膜、膜厚が２００ｎｍのＴｉ膜および膜厚が２０ｎｍのＡｕ膜でもよい。電気抵抗低減のため、金属層３０はＡｌ、ＡｕおよびＣｕ膜を主な膜として含むことが好ましい。図１１（ｃ）を参照に、金属層３０の所定領域を例えばイオンミリング法を用い除去する。これにより、金属層３０からキャパシタの下部電極４１が形成される。

図１２（ａ）を参照に、下部電極４１上に誘電体膜４２を形成する。誘電体膜４２は、例えばスパッタ法やＰＥＣＶＤ（Plasma enhanced chemical vapor deposition）を用い形成され、ＳｉＯ_２、Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３またはＴａ_２Ｏ_３膜を用いることができる。誘電体膜４２の膜厚としては例えば５０ｎｍから１０００ｎｍとすることができる。

図１２（ｂ）を参照に、絶縁膜２６および金属層３０上に例えば膜厚が２０ｎｍのＣｒ膜および膜厚が５００ｎｍのＡｕ膜からなるシード層（不図示）を形成する。シード層上の所定領域に電解めっき法を用い例えば膜厚が１０μｍのＣｕからなるめっき層１８４を形成する。めっき層１８４をマスクにシード層を除去する。以上により、めっき層１８４から上部電極４３が形成される。下部電極４１、誘電体膜４２および上部電極４３によりキャパシタ４０が形成される。めっき層１８４よりインダクタ５０のコイルが形成される。さらに、めっき層１８４より、接続端子の下部層が形成される。

図１２（ｃ）を参照に、めっき層１８４を覆うように多層セラミック基板２０上に低誘電体膜６０を形成する。低誘電体膜６０としては、ＰＢＯ（Polybenzoxazole）、ＢＣＢ（Benzocyclobutene）等を用いることができる。

図１２（ｄ）を参照に、低誘電体膜６０の所定領域を除去し、上部めっき層を形成すべきめっき層１８４の上面を露出させる。めっき層１８４に接するように電解めっき法を用い例えば膜厚が１０μｍのＣｕからなるめっき層１８６を形成する。なお、めっき層１８６を形成する際、図１２（ａ）においての説明と同様に、シード層を用いるが説明を省略する。めっき層１８６上に例えばＡｕ膜およびＮｉ膜からなるパッド層１９３を形成する。貫通電極１２上には、金属層３０、めっき層１８４、１８６およびパッド層１９３からなる第１接続端子９２が形成される。以上により、多層セラミック基板２０を用いた集積化受動素子が完成する。

図１３は、集積化受動素子上にチップをフリップチップした図であり、図１２（ａ）から図１２（ｄ）とは別の断面図である。キャパシタやインダクタ等の受動素子は図示していない。図１３を参照に、貫通電極１２以外の領域に第２接続端子９０が設けられている。第１接続端子９２および第２接続端子９０上には、半田やＡｕ等の金属からなるバンプ１９４を形成する。バンプ１９４を用い、表面弾性波フィルタ等の電子素子が形成されたチップ１９９を第１接続端子９２および第２接続端子９０上にフリップチップ実装する。以上により実施例１に係る電子部品が完成する。

実施例１によれば、図１３を参照に、多層セラミック基板２０は、貫通電極１２を有し、上面に受動素子であるキャパシタ４０やインダクタ５０が設けられている（図１２（ｄ）参照）。このため、チップ１９９はキャパシタ４０やインダクタ５０等の受動素子より高い接続端子上にフリップチップ実装される。このような貫通電極１２上に開口部を有する絶縁膜２６を多層セラミック基板２０上に設ける。第１接続端子９２は絶縁膜２６上に、開口部を覆うように設けられ、貫通電極１２と電気的に接続されている。一方、第２接続端子９０は、開口部以外の絶縁膜２６上に設けられる。このように、絶縁膜２６を形成することにより、第１接続端子９２と第２接続端子９０との高さを同程度とすることができる。これにより、接続端子９２および９０のコプラナリティ低下に起因したチップ１９９の剥がれ等を抑制することができる。よって、第１接続端子９２を貫通電極１２上に設けることができ、図８の例に比べ、多層セラミック基板２０を小型化することができる。

また、図１０（ｂ）のように、貫通電極１２上に、貫通電極１２を保護する保護膜２２が設けられ、図１３のように、第１接続端子９２が保護膜２２上に設けられている。保護膜２２は貫通電極１２上に選択的に形成されている。すなわち貫通電極１２で画定されている。このため、保護膜２２上面は一層突出する。よって、絶縁膜２６を用いることが一層有利である。

さらに、図１２（ｄ）のように、キャパシタ４０やインダクタ５０等の受動素子は絶縁膜２６上に設けられている。絶縁膜２６を多層セラミック基板２０より誘電率の低い材料とすることにより、受動素子の損失を低減することができる。

絶縁膜２６としては、ＳＯＧを用いて形成したＳＯＧ酸化膜を用いることが好ましい。ＳＯＧからなる膜の比誘電率は約２．５から４であり、多層セラミック基板２０の比誘電率は約７から１２である。よって、受動素子の損失を低減することができる。また、ＳＯＧからなる膜は、耐熱性が高い。図１２（ａ）から図１２（ｄ）のような受動素子を形成するためには、２００℃から３００℃の温度が加わる。例えばＢＣＢ等の樹脂は、耐熱性がないため多層セラミック基板２０上に受動素子を形成するための製造方法が限られてしまう。実施例１によれば、絶縁膜２６としてＳＯＧからなる膜を用いることにより、より容易に受動素子を形成することができる。

さらに、絶縁膜２６としては感光性ＳＯＧ酸化膜を用いることが好ましい。これにより、図１０（ｄ）のように、絶縁膜２６に簡単に開口部２５を形成することができる。

実施例２は、感光性ＳＯＧ酸化膜を用いない例である。図１４（ａ）から図１５（ｃ）を用い、実施例２の多層セラミック基板の製造方法について説明する。図１４（ａ）を参照に、実施例１の図１０（ａ）と同じ多層セラミック基板２０を準備する。図１４（ｂ）を参照に、多層セラミック基板２０の上面および下面にスパッタ法を用い保護膜３２および３４を形成する。保護膜３２および３４として、例えば多層セラミック基板２０側から膜厚が０．１μｍから０．５μｍのＴｉ膜および膜厚が０．５μｍから３μｍのＴｉＷ膜を用いることができる。また、Ｔｉ膜上に例えば膜厚が０．３μｍから３μｍのＣｕ膜を設けることもできる。また、保護膜３２および３４として、膜厚が０．１μｍから０．５μｍのＴｉ膜および膜厚が０．５μｍから３μｍのＡｕ膜を用いることができる。図１４（ｃ）を参照に、貫通電極１２上の保護膜３２および３４が残存する容易に、所定領域の保護膜３２および３４を除去する。保護膜３２および３４は、貫通電極１２の上面より大きく、貫通電極１２の上面を完全に覆うように形成されることが好ましい。

図１５（ａ）を参照に、多層セラミック基板２０の上面および下面に、貫通電極１２、保護膜３２および３４を覆うようにそれぞれ絶縁膜２６および２８としてＳＯＧを塗布する。ＳＯＧとしては、例えば、触媒活性社製のＬＮＴ−０２５を用いることができる。その後、例えば４００℃で絶縁膜２６および２８のキュアを行う。図１５（ｂ）を参照に、ＨＦ水溶液を用い、貫通電極１２上の絶縁膜２６および２８を除去する。図１５（ｃ）を参照に、実施例１の図１１（ｂ）および図１１（ｃ）と同じ工程を行い、絶縁膜２６上に金属層３０を形成する。その後、実施例１の図１２（ａ）から図１２（ｄ）と同じ工程を行い、実施例２に係る集積化受動素子が完成する。

実施例２のように、絶縁膜２６および２８として感光性でないＳＯＧを用いることができる。

実施例３は、受動素子として、２個のコイルが空隙を介し積層されたインダクタを有する例である。図１６は実施例３に係る集積化受動素子の斜視図、図１７は上面図（第１コイル１１１、１２１は不図示）である。図１６および図１７を参照に、多層セラミック基板２０上に形成された絶縁膜２６上に、第１コイル１１１および第２コイル１１２からなるインダクタ１１０並びに第１コイル１２１および第２コイル１２２からなるインダクタ１２０が形成されている。インダクタ１１０の第１コイル１１１および第２コイル１１２の内端（最内周の終端）は接続部１６５により互いに電気的に接続され、第１コイル１１１は外端（最外周の終端）で配線１５２に接続され、第２コイル１１２は外端で接続部１６０を介し配線１５１に電気的に接続されている。

インダクタ１２０の第１コイル１２１および第２コイル１２２の内端は接続部１７５により互いに接続され、第１コイル１２１は外端で配線１５４に接続され、第２コイル１２２は外端で接続部１７０を介し配線１５３に接続されている。配線１５１から１５４は多層セラミック基板２０上に形成された絶縁膜２６上に形成され、第１接続端子第１接続端子１３１から１３４に接続されている。第１接続端子１３２と１３３とは配線１５７で接続されている。第１接続端子１３２と１３３との間の配線１５７上には第２接続端子１３８が設けられている。第１接続端子１３１と１３４の間には、下部電極１４１、誘電体膜１４２および上部電極１４３からなるキャパシタ１４０が接続されている。上部電極１４３と配線１５１とは上部の配線１５６で接続されている。第１接続端子１３１を入力、第１接続端子１３４を出力、第１接続端子１３２および１３３を接地することにより、集積化受動素子１００は、第１接続端子１３１と１３４間にπ型Ｌ−Ｃ−Ｌ回路を構成する。

次に、図１８（ａ）から図１８（ｄ）を用い、実施例３に係る集積化受動素子の製造方法について説明する。図１８（ａ）から図１８（ｄ）は図１７のＡ−Ａ断面に相当する断面模式図である。なお、図１８（ａ）から図１８（ｄ）はチップと多層セラミック基板２０との機械的接続を強化するための第２接続端子１９８を図示しているが、図１６および図１７には図示していない。

図１８（ａ）を参照に、実施例１の図１１（ｃ）までの工程を行う。なお、金属層３０を金属層１８０として図示し、キャパシタの下部電極４１を下部電極１４１として図示している。図１２（ａ）と同様に、キャパシタ用の誘電体膜１４２を形成する。

図１８（ｂ）を参照に、電解めっき用の種層（不図示）を形成する。めっきを行う開口部を有するフォトレジスト２００を形成する。開口部内に電解めっきを行い、例えば膜厚が１０μｍのＣｕからなるめっき層１８４を形成する。これにより、めっき層１８４から、第１コイル１２１、上部電極１４３、配線１５３、１５４および第１接続端子の下部が形成される。下部電極１４１、誘電体膜１４２および上部電極１４３からＭＩＭキャパシタ１４０が形成される。

図１８（ｃ）を参照に、フォトレジスト２００を除去する。めっきを行う開口部を有するフォトレジスト２０２を形成する。開口部内に電解めっきを行い、例えば膜厚が１０μｍのＣｕからなるめっき層１８６を形成する。これにより、めっき層１８６から、支柱部１７４、１７６および第１接続端子の中間部が形成される。

図１８（ｄ）を参照に、フォトレジスト２０２を除去する。例えばフォトレジストからなる犠牲層２０４を塗布する。犠牲層２０４の上面は、支柱部１７４および１７６の上面とほぼ平面とする。犠牲層２０４上全面に電解めっき用の種層（不図示）を形成する。種層上にめっきを行う開口部を有するフォトレジスト２０６を形成する。開口部内に電解めっきを行い、例えば膜厚が１０μｍのＣｕからなるめっき層１８８を形成する。これにより、めっき層１８８から、第２コイル１２２、配線１５６およびパッドの上部が形成される。めっき層１８４、１８６および１８８から接続部１７０および接続部１７５が形成される。

図１９（ａ）を参照に、開口部を有するフォトレジスト２０８を形成する。めっき層１８８上に、Ｎｉ層１９０およびＡｕ層１９２を形成する。図１９（ｂ）を参照に、フォトレジスト２０８、種層（不図示）、フォトレジスト２０６および犠牲層２０４を除去する。金属層１８０、めっき層１８４、１８６、１８８、Ｎｉ層１９０およびＡｕ層１９２から第１接続端子１３１および１３３、第２接続端子１９８が形成される。以上により、実施例３に係る集積化受動素子が形成される。

図１９（ｃ）を参照に、チップ１９９の実装方法について説明する。図１９（ｃ）を参照に、第１接続端子１３１、１３３および第２接続端子１９８上に、チップ１９９をバンプ１９４を用いフリップチップ実装する。

図２０は、ＩＣやＳＡＷ（弾性表面波デバイス）等のチップ１９９をフリップチップ実装した実施例３に係る集積化受動素子の図１７のＢ−Ｂ断面に相当する断面図である。図２０を参照に、実施例３においても、貫通電極１２上に開口部を有する絶縁膜２６が形成されているため、第１接続端子１３２および１３３の高さＨ１と第２接続端子１３８の高さＨ２とを同程度とすることができる。これにより、実施例１と同様、集積化受動素子を小型化することができる。図１６を参照に、このように、絶縁膜２６上に設けられたスパイラル状の第１コイル１１１および１２１と、第１コイル１１１および１２１上方に空隙を介し離間して設けられたスパイラル状の第２コイル１１２および１２２と、を有するインダクタが形成された集積化受動素子に本発明を適用することもできる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）および図１（ｂ）は積層セラミック基板の製造方法示す図（その１）であり、図１（ａ）は上面図、図１（ｂ）は断面図である。図２（ａ）および図２（ｂ）は積層セラミック基板の製造方法示す図（その２）であり、図２（ａ）は上面図、図２（ｂ）は断面図である。図３（ａ）および図３（ｂ）は積層セラミック基板の製造方法示す図（その３）であり、図３（ａ）は上面図、図３（ｂ）は断面図である。図４（ａ）および図４（ｂ）は積層セラミック基板の製造方法示す図（その４）であり、図４（ａ）は上面図、図４（ｂ）は断面図である。図５（ａ）および図５（ｂ）は積層セラミック基板の製造方法示す図（その５）であり、図５（ａ）は上面図、図５（ｂ）は断面図である。図６は積層セラミック基板の製造方法示す図（その６）である。図７は比較例に係る集積化受動素子の課題を説明する図（その１）である。図８は比較例に係る集積化受動素子の課題を説明する図（その２）である。図９は本発明の原理を説明する図である。図１０（ａ）から図１０（ｄ）は実施例１に係る集積化受動素子の製造方法を示す断面図（その１）である。図１１（ａ）から図１１（ｃ）は実施例１に係る集積化受動素子の製造方法を示す断面図（その２）である。図１２（ａ）から図１２（ｄ）は実施例１に係る集積化受動素子の製造方法を示す断面図（その３）である。図１３は実施例１に係る集積化受動素子にチップを実装した図である。図１４（ａ）から図１４（ｃ）は実施例２に係る集積化受動素子の製造方法を示す断面図（その１）である。図１３（ａ）から図１５（ｃ）は実施例２に係る集積化受動素子の製造方法を示す断面図（その２）である。図１６は実施例３に係る集積化受動素子の斜視図である。図１７は実施例３に係る集積化受動素子の上面図である。図１８（ａ）から図１８（ｄ）は実施例３に係る集積化受動素子の製造方法を示す断面図（その１）である。図１９（ａ）から図１９（ｃ）は実施例３に係る集積化受動素子の製造方法を示す断面図（その２）である。図２０は実施例３に係る集積化受動素子にチップを実装した図である。

符号の説明

１０シート
１２貫通電極
２０多層セラミック基板
２２、３２保護膜
２６絶縁膜
４０、１４０キャパシタ
５０、１１０、１２０インダクタ
９０、１３８、１９８第２接続端子
９２、１３１〜１３４第１接続端子

Claims

貫通電極を有し、上面に受動素子が設けられた多層セラミック基板と、
前記多層セラミック基板上に設けられ、前記貫通電極上に開口部を有する絶縁膜と、
前記絶縁膜上に設けられ、前記開口部を覆うように設けられ、前記貫通電極と電気的に接続された第１接続端子と、
前記開口部以外の前記絶縁膜上に設けられた第２接続端子と、
を具備し、
前記貫通電極の上面は、前記多層セラミック基板の上面より高く、
前記第１接続端子および前記第２接続端子は、上面にフリップチップ用のバンプを配置するための接続端子であり、
前記第１接続端子は前記貫通電極の直上の上面に前記バンプが配置され、
前記貫通電極の前記多層セラミック基板からの突出量と前記絶縁膜の膜厚はほぼ同じであり、
前記第１接続端子と前記第２接続端子の前記多層セラミック基板からの高さはほぼ同じであることを特徴とする電子部品。
前記貫通電極上に前記貫通電極で画定され設けられたパッドを具備し、
前記第１接続端子は、前記パッド上に設けられていることを特徴とする請求項１記載の電子部品。
前記受動素子は前記絶縁膜上に設けられていることを特徴とする請求項１または２記載の電子部品。
前記絶縁膜は、ＳＯＧ酸化膜からなることを特徴とする請求項１から３のいずれか一項記載の電子部品。
前記絶縁膜は、感光性ＳＯＧ酸化膜からなることを特徴とする請求項１から３のいずれか一項記載の電子部品。
前記受動素子はインダクタであり、
前記インダクタは、前記絶縁膜上に設けられたスパイラル状の第１コイルと、
前記第１コイル上方に空隙を介し離間して設けられたスパイラル状の第２コイルと、を具備することを特徴とする請求項１から５のいずれか一項記載の電子部品。
前記第１接続端子と前記第２接続端子にフリップチップ実装されたチップを具備することを特徴とする請求項１から６のいずれか一項記載の電子部品。