JP5187714B2 - Semiconductor chip electrode connection structure - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 111
- 239000002184 metal Substances 0.000 claims description 77
- 229910052751 metal Inorganic materials 0.000 claims description 77
- 238000003780 insertion Methods 0.000 claims description 71
- 230000037431 insertion Effects 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 67
- 239000004020 conductor Substances 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000002844 melting Methods 0.000 claims description 6
- 230000008018 melting Effects 0.000 claims description 6
- 238000005304 joining Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 235000012489 doughnuts Nutrition 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004570 mortar (masonry) Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
- H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
- H01L2224/8114—Guiding structures outside the body
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
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- H01L2924/01006—Carbon [C]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/01033—Arsenic [As]
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Description
本発明は、半導体チップおよび基板に形成される電極、当該電極を備えた半導体チップおよび基板、当該半導体チップの電極接続構造、半導体モジュールおよびその製造方法に関する。 The present invention relates to an electrode formed on a semiconductor chip and a substrate, a semiconductor chip and a substrate provided with the electrode, an electrode connection structure of the semiconductor chip, a semiconductor module, and a manufacturing method thereof.
従来、半導体チップと基板の接続構造として、半導体チップをフェースダウンで配線基板上に搭載し、バンプ電極を介して両者の電極を接続する構造が知られている(特許文献1、非特許文献1参照)。
Conventionally, as a connection structure between a semiconductor chip and a substrate, a structure in which a semiconductor chip is mounted face-down on a wiring substrate and both electrodes are connected via bump electrodes is known (
特許文献1および非特許文献1それぞれに記載されている構造では、半導体チップと基板の電極を、その間に設けられた一つの金属製のバンプ電極で接続している。
In the structure described in each of
一方、図21(a)〜(c)は、従来の別の接続構造を説明するための図であり、この構造では、半導体チップ100の電極パッド101および基板200の電極パッド201上にバンプ電極102,202を設けて、それらを加圧接合している。
On the other hand, FIGS. 21A to 21C are diagrams for explaining another conventional connection structure. In this structure, bump electrodes are formed on the
バンプ電極102およびバンプ電極202は、互いにほぼ同じ幅寸法であり(図21(a)参照)、ほぼ同じ面積の先端表面を有する円柱または角柱状の凸型の金属導体である。バンプ電極102,202の幅a,bは、例えば10μm以下である。
しかしながら、図21に例示したような接続構造では、近年のバンプ電極102,202の微細化に伴う、幅10μm以下の微小バンプ電極の出現により、図21(b)に示すように、装置の位置合わせ精度の限界(例えば±2〜10μm)に起因する接合初期のずれ、つまり半導体チップ100の中心M1と基板200の中心M2の位置ずれが発生する。
However, in the connection structure as illustrated in FIG. 21, due to the appearance of a minute bump electrode having a width of 10 μm or less accompanying the recent miniaturization of the
図21(c)に示すように、この接合初期のずれは、その後の加圧時のバンプ電極102,202同士の逃げによる横ずれに繋がる。中心からずれた状態での接合は、著しい接合強度の低下や、断線等の接合不良を引き起こす。
As shown in FIG. 21 (c), the deviation at the initial stage of joining leads to a lateral deviation due to the relief of the
本発明は上記の事情に鑑みてなされたものであり、その目的は、電極同士の位置ずれを接合時に解消することができる電極および半導体チップの電極接続構造を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an electrode connection structure for an electrode and a semiconductor chip that can eliminate misalignment between electrodes during bonding.
本発明の他の目的は、上記の電極および半導体チップの電極接続構造を備えることにより、接続信頼性を向上させた半導体チップ、基板、半導体装置およびその製造方法を提供することにある。 Another object of the present invention is to provide a semiconductor chip, a substrate, a semiconductor device, and a method for manufacturing the same, which have improved connection reliability by providing the electrode connection structure of the electrode and the semiconductor chip.
上記の目的を達成するため、本発明の電極は、第1には、突起状の金属導体からなり、接続相手である他の電極に設けられた挿入開口部に挿入される際に、挿入開口部の開口縁または内壁面に沿って他の電極の中心に向かう方向に摺動しながら挿入されて、他の電極と接続されることを特徴とする。 In order to achieve the above object, the electrode of the present invention is first formed of a protruding metal conductor, and is inserted into an insertion opening provided in another electrode which is a connection partner. It is inserted while sliding in the direction toward the center of the other electrode along the opening edge or inner wall surface of the portion, and is connected to the other electrode.
この第1の電極は、第2には、錐体形であること、第3には、先端部が平坦化された錐体形であること、第4には、柱体形であること、をもその特徴とする。 The first electrode has a cone shape in the second, a cone shape with a flattened tip, and a column shape in the fourth. Features.
また、第5には、金属バルク体と、金属バルク体の表面に設けられた金属バルク体とは異なる金属層とを有していること、第6には、前記金属層が、前記金属バルク体よりも低融点の金属でなること、をも特徴とする。 In addition, fifth, the metal bulk body has a metal layer different from the metal bulk body provided on the surface of the metal bulk body, and sixth, the metal layer has the metal bulk body. It is also characterized by being made of a metal having a melting point lower than that of the body.
さらに、本発明の電極は、第7には、接続相手である他の電極を挿入する挿入開口部を備え、他の電極を、挿入開口部の開口縁または内壁面に沿って挿入開口部の中心に向かう方向に摺動させながら挿入させて、他の電極と接続することを特徴とする。 Furthermore, the electrode of the present invention seventhly includes an insertion opening for inserting another electrode as a connection partner, and the other electrode is provided along the opening edge or inner wall surface of the insertion opening. It is inserted while being slid in the direction toward the center, and is connected to another electrode.
この第7の電極は、第8には、ドーナッツ形であること、第9には、前記挿入開口部が円柱空洞状であること、第10には、前記挿入開口部がすり鉢形の窪みであること、第11には、前記挿入開口部が錐体形の窪みであること、第12には、凸状に形成されていること、第13には、凹状に形成されていること、をもその特徴とする。 The seventh electrode is, in the eighth, a donut shape, in the ninth, the insertion opening is a cylindrical cavity, and in the tenth, the insertion opening is a mortar-shaped depression. Eleventh, the insertion opening is a cone-shaped depression, twelfth is formed in a convex shape, and thirteenth is formed in a concave shape. Its features.
また、第14には、金属バルク体と、金属バルク体の表面に設けられた金属バルク体とは異なる金属層とを有していること、第15には、前記金属層が、前記金属バルク体よりも低融点の金属でなること、をもその特徴とする。 The fourteenth aspect includes a metal bulk body and a metal layer different from the metal bulk body provided on the surface of the metal bulk body. Fifteenth, the metal layer includes the metal bulk body. It is also characterized by being made of a metal having a melting point lower than that of the body.
本発明の半導体チップは、前記第1ないし第15のいずれかの電極を備えたことを特徴とする。 A semiconductor chip according to the present invention includes any one of the first to fifteenth electrodes.
本発明の基板は、前記第1ないし第15のいずれかの電極を備えたことを特徴とする。 The substrate of the present invention is characterized by comprising any one of the first to fifteenth electrodes.
本発明の半導体チップの電極接続構造は、半導体チップに設けられた前記第1ないし第6のいずれかの電極が、基板もしくは他の半導体チップに設けられた前記第7ないし第15のいずれかの電極の挿入開口部に挿入されて、前記電極同士が接続されていることを特徴とする。 In the electrode connection structure of a semiconductor chip according to the present invention, any one of the first to sixth electrodes provided on the semiconductor chip may be any one of the seventh to fifteenth provided on a substrate or another semiconductor chip. The electrodes are connected to each other by being inserted into an insertion opening of the electrodes.
本発明の半導体チップの電極接続構造は、基板もしくは半導体チップに設けられた前記第1ないし第6のいずれかの電極が、他の半導体チップに設けられた前記第7ないし第15のいずれかの電極の挿入開口部に挿入されて、前記電極同士が接続されていることを特徴とする。 The electrode connection structure of a semiconductor chip according to the present invention is such that any one of the first to sixth electrodes provided on the substrate or the semiconductor chip is provided on any other semiconductor chip. The electrodes are connected to each other by being inserted into an insertion opening of the electrodes.
本発明の半導体装置は、基板もしくは半導体チップと他の半導体チップの電極同士が接続された半導体装置であって、前記基板もしくは半導体チップと前記他の半導体チップの電極間において、前記電極接続構造を有することを特徴とする。 The semiconductor device of the present invention is a semiconductor device in which electrodes of a substrate or a semiconductor chip and another semiconductor chip are connected to each other, and the electrode connection structure is provided between the electrodes of the substrate or the semiconductor chip and the other semiconductor chip. It is characterized by having.
本発明の半導体装置の製造方法は、半導体チップに設けた前記第1ないし第6のいずれかの電極を、基板もしくは他の半導体チップに設けた前記第7ないし第15のいずれかの電極の挿入開口部に挿入して、前記電極同士を接合させることにより、前記半導体チップを前記基板もしくは他の半導体チップ上に搭載することを特徴とする。 According to the method of manufacturing a semiconductor device of the present invention, any one of the first to sixth electrodes provided on a semiconductor chip is inserted into any one of the seventh to fifteenth electrodes provided on a substrate or another semiconductor chip. The semiconductor chip is mounted on the substrate or another semiconductor chip by inserting into the opening and bonding the electrodes together.
本発明の別の半導体装置の製造方法は、基板もしくは半導体チップに設けた前記第1ないし第6のいずれかの電極を、他の半導体チップに設けた前記第7ないし第15のいずれかの電極の挿入開口部に挿入して、前記電極同士を接合させることにより、前記他の半導体チップを前記基板もしくは他の半導体チップ上に搭載することを特徴とする。 According to another method of manufacturing a semiconductor device of the present invention, any one of the first to sixth electrodes provided on a substrate or a semiconductor chip is used, and any one of the seventh to fifteenth electrodes provided on another semiconductor chip. The other semiconductor chip is mounted on the substrate or another semiconductor chip by inserting the electrode into the insertion opening and bonding the electrodes together.
本発明によれば、電極同士の位置合わせずれを接合時に解消することができる電極および半導体チップの電極接続構造を実現することができる。また、本発明によれば、上記の電極および電極接続構造を備えることにより、接続信頼性を向上させた半導体チップ、基板、半導体装置およびその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the electrode connection structure of the electrode and semiconductor chip which can eliminate the misalignment of electrodes at the time of joining is realizable. In addition, according to the present invention, it is possible to provide a semiconductor chip, a substrate, a semiconductor device, and a method for manufacturing the same with improved connection reliability by including the above-described electrode and electrode connection structure.
以下に、本発明の実施の形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.
(第1実施形態)
図1〜図3は、各々、本発明の一実施形態を示す図である。
(First embodiment)
1 to 3 are diagrams each showing an embodiment of the present invention.
本実施形態における半導体チップ1は、基板2側を向いた第一面である回路形成面の適宜位置に形成された電極パッド10と、その上に突起状に形成された電極11Aを有している。
The
この半導体チップ1が搭載される基板2は、半導体チップ1側を向く第一面の適宜位置に形成された電極パッド20と、その上に突出して形成された電極21Aを有している。
The
半導体チップ1の電極11Aは、図2(a)に示したように、高さ方向に従ってつまり基板2方向に向かって幅が狭まっていく円錐形の金属導体であり、バンプ電極とも呼べる。円錐形導体は、電極中心に対称な形状であり、その側面12は滑らかな面となっている。電極11Aの円推形への加工は、たとえばレジストを用いたエッチングにより行われる。
As shown in FIG. 2A, the
基板2の電極21Aは、図2(b)に示したように、深さ方向に幅(径とも呼べる)が均一な円柱空洞状の挿入開口部22を略中央に有する、肉厚のドーナツ形(円筒形とも呼べる)の金属導体となっている。ドーナッツ形導体は、電極中心に対称な形状である。電極21Aのドーナッツ形への加工や挿入開口部22の形成は、たとえばレジストパターンを用いたエッチングにより行われる。
As shown in FIG. 2B, the
電極11Aと電極21Aの関係については、互いに対応する位置に配置されているとともに、電極21Aの挿入開口部22の内径bが電極11Aの底面の径aよりも小さくされている(b<a)。
Regarding the relationship between the
このような電極11Aを備えた半導体チップ1と電極21Aを備えた基板2とからなる半導体装置の製造においては、互いに対応する位置に配置された各電極11Aと各電極21Aの中心位置が揃うように位置合わせを行う必要があるが、上記の通りの円錐状およびドーナッツ状を有していることで、自動的に中心アライメント(位置補正)が実現されることとなる。
In manufacturing a semiconductor device including the
すなわち、図3に示すように、接合前において半導体チップ1の中心M1が基板2の中心M2からずれていても、まず電極11Aの先端が電極21Aの挿入開口部22内に入り、続いて電極11Aの側面12が挿入開口部22の開口縁に接触し、そのまま開口縁に沿って滑り落ちながら、電極11A全体が電極21Aの中心に向かう方向に摺動する。この結果、挿入開口部22の底部まで電極11Aの先端が到達した時点で、電極11A,21A同士の中心位置が揃うことになる。図中、僅かに横方向にずれていたそれぞれの垂直中心線が、挿入開口部22の開口縁に接触した状態の電極11Aが電極21Aの中心に向かう斜め左下方向に摺動した後、互いに一致していることが分かる。
That is, as shown in FIG. 3, even if the center M1 of the
そして、必要に応じて加圧および加熱処理などを施し、電極11A,21A同士を接合させる。図3では、接合後の電極11Aの先端部を、加圧および加熱によって挿入開口部22内にて潰れて広がった状態になっているものとして図示している。後述する各実施形態でも同様な処理が施される。
Then, pressure and heat treatment are performed as necessary to join the
以上により、半導体チップ1を基板2上に搭載させる際に、自動的に半導体チップ1と基板2の中心位置ずれを補正しつつ、電極11A,21A同士を接続することが可能となる。
As described above, when the
本実施形態によれば、半導体チップ1側に高さ方向に幅が減少する突起状の電極11Aを設け、基板2側に挿入開口部22を有する電極21Aを設けることにより、半導体チップ1と基板2との接合過程において、電極21Aの挿入開口部22に電極11Aを挿入させるだけで、中心ずれを解消する自動アライメントが行われることとなる。したがって、基板2上への半導体チップ1の実装精度を向上させることができ、接続信頼性を向上させた電極接続構造および半導体モジュールを実現することができる。
According to the present embodiment, the
なお、半導体チップ1の電極11Aについては、円錐形のみならず、角錐形の錐体とすることもできる。角錐形の電極11Aであっても、基板2の電極21Aに設けられた挿入開口部22の開口縁に接触して電極21Aの中心に向かう方向に摺動しながら、挿入開口部22内に落とし込まれて、互いの中心位置が揃うことになり、半導体チップ1の基板2への実装と位置合わせと電極接続を同時に高精度で実現できる。
Note that the
また、上述した電極21Aに対する電極11Aの摺動をスムーズなものにして、より高精度な位置合わせを実現するには、電極11A,21Aはともに、接触時に変形しない剛体であることが望ましい。
Moreover, in order to make the sliding of the
(第2実施形態)
図4〜図6は、各々、本発明の別の実施形態示す図である。
(Second Embodiment)
4-6 is a figure which shows another embodiment of this invention, respectively.
本実施形態では、半導体チップ1の電極11Bが、円錐体の先端部を平坦化した断面台形の金属導体となっている。他の構成は第1実施形態と同じである。平坦先端を持つ錐体形の加工は、たとえばレジストを用いたエッチングにより行われる。
In the present embodiment, the
電極11Bの先端が若干平坦になっていることにより、電極11Bの作製がより容易となり、各電極11Bの高さをより高精度で揃えやすいという利点がある。
Since the tip of the
この場合、電極21Aの挿入開口部22の内径bは電極11Bの底面の径aよりも小さく、先端幅cよりも大きい(c<b<a)という条件が必要である。
In this case, it is necessary that the inner diameter b of the
このような電極11Bと電極21Aによっても、第1実施形態と同様にして、図6に示すように、接合前において半導体チップ1の中心M1が基板2の中心M2からずれていても、まず電極11Bの平坦状先端が電極21Aの挿入開口部22内に入り、続いて電極11Bの側面12が挿入開口部22の開口縁に接触し、そのまま開口縁に沿って滑り落ちながら、電極11B全体が電極21Aの中心に向かう方向に摺動する。この結果、挿入開口部22の底部まで電極11Bの平坦状先端が到達した時点で、電極11B,21A同士の中心位置が一致することになる。
Even with such an
よって、半導体チップ1と基板2の位置ずれを補正しつつ、互いの電極11B,21A同士を接続することが可能となり、半導体チップ1の実装と位置合わせと電極接続を同時に高精度で実現することができる。
Therefore, it is possible to connect the
(第3実施形態)
図7〜図9は、本発明の第3実施形態を示す図である。
本実施形態では、基板2が、その電極パッド20上に、深さ方向にしたがって次第に内径(開口幅とも呼べる)が減少するすり鉢形(円錐形または半円形とも呼べる)の窪みである挿入開口部22を有する電極21Bを備えている。他の構成は第2実施形態と同じである。
(Third embodiment)
7-9 is a figure which shows 3rd Embodiment of this invention.
In this embodiment, the
電極21へのすり鉢状の挿入開口部22の形成は、たとえばレジストパターンを用いたエッチングにより行われる。エッチングの条件を調節することにより、窪みの形状を制御することができる。
The mortar-shaped
なお、本実施形態の半導体チップ1は、第2実施形態と同じ平坦化先端を持つ円錐形の電極11Bを備えているが、第1実施形態と同じ円錐形の電極11Aとしても良いことは言うまでもない。もちろん角錐形も採用できる。
The
このような電極21Bと電極11B(又は電極11A)を備えた構造によっても、第1,第2実施形態と同様にして、図9に示すように、接合前において半導体チップ1の中心M1が基板2の中心M2からずれていても、まず電極11Bの平坦状先端が電極21Aの挿入開口部22内に入り、続いて電極11Bの側面12ないしは平坦状先端の周縁が挿入開口部22の開口縁ないしは内壁面に接触し、そのまま挿入開口部22に沿って滑り落ちながら、電極11B全体が電極21Bの中心に向かう方向に摺動する。この結果、挿入開口部22の底部まで電極11Bの平坦状先端が到達した時点で、電極11B,21B同士の中心位置が一致することになる。
Even with such a structure including the
よって、半導体チップ1と基板2の位置ずれを補正しつつ、互いの電極11B,21B同士を接続することが可能となり、半導体チップ1の実装と位置合わせと電極接続を同時に高精度で実現することができる。
Therefore, it is possible to connect the
本実施形態によれば、電極21Bにおけるすり鉢形の挿入開口部22の内壁面が曲面となっており、この曲面に沿って電極11Bの先端部が位置合わせされるため、ずれに対する補正効果および安定した接合効果を更に向上させることができる。
According to the present embodiment, the inner wall surface of the mortar-shaped
なお、本実施形態では、第1、第2実施形態と異なり、挿入開口部22の開口幅dが先端幅cよりも大(d>c)であれば、挿入開口部22の開口幅dについて必ずしもd<aの関係が成り立たなくとも、位置合わせは十分可能となる。したがって、半導体チップ1と基板2の間の初期の位置ずれに対する許容度が更に増し、より安定した加圧による金属接合が可能となる。
In the present embodiment, unlike the first and second embodiments, if the opening width d of the
(第4実施形態)
上記第3実施形態では、基板2の電極21Bにおける挿入開口部22の形状をすり鉢形としているが、これ以外にも、たとえば図10(a)に示すような角錐形の窪みとすることもできる(電極21C)。
(Fourth embodiment)
In the said 3rd Embodiment, although the shape of the
この場合も同様に、図10(b)に示すように、半導体チップ2の搭載時に中心位置を自動アライメントし、安定した電極接合を実現できる。
Similarly in this case, as shown in FIG. 10B, the center position is automatically aligned when the
(第5実施形態)
図11〜図13は、本発明の第5実施形態を示す図である。
(Fifth embodiment)
11-13 is a figure which shows 5th Embodiment of this invention.
上述した第1〜第4実施形態では、基板2に設けられている電極パッド20上に電極21(電極21A等を総称して電極21と呼ぶ)を、上方に突出させて凸状に形成している。
In the first to fourth embodiments described above, the electrode 21 (the
これに対し、本実施形態では、基板2の電極形成領域に、深さ方向に従って次第に内径が減少する角錐形の凹部を設け、この凹部を被覆するように薄膜状の金属導体を形成することにより、この金属導体を、凹部形状に沿った角錐形の挿入開口部22を備えた電極21Dとしている。
On the other hand, in this embodiment, a pyramid-shaped recess whose inner diameter gradually decreases in the depth direction in the electrode formation region of the
基板2への凹部の形成は、たとえばレジストパターンを用いたエッチングにより行われる。エッチングの条件を調節することにより、凹部の形状を制御することができる。
The formation of the recesses in the
このような電極21Dによっても、図13に示すように、接合前において半導体チップ1の中心M1が基板2の中心M2からずれていても、まず電極11Bの先端が電極21Dの挿入開口部22内に入り、続いて電極11Bの側面12ないしは平坦状先端の周縁が挿入開口部22の内壁面に接触し、そのまま挿入開口部22に沿って滑り落ちながら、電極11B全体が電極21の中心に向かう方向に摺動する。この結果、挿入開口部22の底部まで電極11Bの先端が到達した時点で、電極11B,21D同士の中心位置が揃うことになる。
Even with such an
以上により、半導体チップ1と基板2の位置ずれを補正しつつ、互いの電極11B,21D同士を接続することが可能となり、半導体チップ1の実装と位置合わせと電極接続を同時に高精度で実現することができる。
As described above, the
本実施形態によれば、第3,4実施形態と同様に、ずれに対する補正効果および安定した接合効果を更に向上させることができる。 According to the present embodiment, as in the third and fourth embodiments, it is possible to further improve the correction effect on displacement and the stable joining effect.
なお、本実施形態では、第1、第2実施形態と異なり、挿入開口部22の開口幅dが先端幅cよりも大(b>c)であれば、挿入開口部22の幅dについて必ずしもd<aの関係が成り立たなくとも、位置合わせは十分可能となる。したがって、半導体チップ1と基板2の間の初期の位置ずれに対する許容度が更に増し、より安定した加圧による金属接合が可能となる。
In the present embodiment, unlike the first and second embodiments, if the opening width d of the
(第6実施形態)
上記第5実施形態では、基板2の電極21Dにおける挿入開口部22の形状を角錐形としているが、これ以外にも、たとえば図14(b)に示すような円錐形の窪みとする電極21Eも採用でき、同様にして位置ずれを補正した電極接合を実現できる。
(Sixth embodiment)
In the fifth embodiment, the shape of the
また、半導体チップ1は、たとえば図14(a)に示すような円柱形の電極11Cを有するものとしてもよい。
Further, the
たとえばこの電極11Cと電極21Eを組み合わせた場合にも、図14(c)に示すように、他の実施形態と同様にして中心位置ずれを自動補正した電極接合を実現できる。
For example, even when the
(第7実施形態)
図15〜図17は、本発明の第7実施形態を示す図である。
(Seventh embodiment)
15-17 is a figure which shows 7th Embodiment of this invention.
本実施形態は、半導体チップ1における円柱形の電極11Cと基板2における突出すり鉢形の電極21Bを組み合わせた場合のものであり、他の実施形態と同様にして、半導体チップ1の実装と位置合わせと電極接続を同時に高精度で実現することができる。
In the present embodiment, the
このような電極11Cと電極21Bによっても、図17に示すように、接合前において、半導体チップ1の中心M1が基板2の中心M2からずれていても、まず電極11Cの先端が電極21Bの挿入開口部22内に入り、続いて電極11Cの先端周縁が挿入開口部22の内壁面に接触し、そのまま挿入開口部22に沿って滑り落ちながら、電極11C全体が電極21の中心に向かう方向に摺動する。この結果、挿入開口部22の底部まで電極11Cの先端が到達した時点で、電極11C,21B同士の中心位置が揃うことになる。
Even with such an
以上により、半導体チップ1と基板2の位置ずれを補正しつつ、互いの電極11C,21B同士を接続することが可能となり、半導体チップ1の実装と位置合わせと電極接続を同時に高精度で実現することができる。
As described above, the
本実施形態では、凸状の電極11(電極11A等を総称して電極11と呼ぶ)に対する形状の制限が無くなるため、半導体チップ1側の電極11形成の設計上およびプロセス上の自由度を向上させることができる。
In the present embodiment, since there is no limitation on the shape of the convex electrode 11 (the
また、半導体チップ1の電極11Cについては、円柱形以外にも、角柱形の柱体とすることもできる。角柱形の電極11Cであっても、同様にして、半導体チップ1の基板2への実装と位置合わせと電極接続を同時に高精度で実現できる。
In addition, the
(第8実施形態)
本実施形態は、図18(a)(b)(c)に示すように、上記円柱形の電極11Cと角錐形の挿入開口部22を持つ電極21Cを組み合わせた場合のものであり、他の実施形態と同様にして、半導体チップ1の基板2への搭載時に電極11Cを電極21Cの挿入開口部22に挿入させるだけで、自動位置アライメントを伴う良好な電極接合を容易に実現できる。
(Eighth embodiment)
As shown in FIGS. 18A, 18B, and 18C, the present embodiment is a combination of the
(第9実施形態)
図19は、本発明の第9実施形態を示す断面図である。
(Ninth embodiment)
FIG. 19 is a cross-sectional view showing a ninth embodiment of the present invention.
本実施形態は、第1〜第8実施形態と比べて、半導体チップ1側と基板2側の電極11,21の凹凸構造が逆転した例である。
This embodiment is an example in which the concavo-convex structure of the electrodes 11 and 21 on the
本実施形態における半導体チップ1は、基板2側を向いた第一面である回路形成面の適宜位置に形成された電極パッド10と、その上に突出して形成された電極11Dを有している。
The
この半導体チップ1が搭載される基板2は、半導体チップ1側を向く第一面の適宜位置に形成された電極パッド20と、その上に形成された突起状の電極21Fを有している。
The
半導体チップ1の電極11Dは、深さ方向に幅(径とも呼べる)が均一な円柱空洞状の挿入開口部13を略中央に有する、肉厚のドーナツ形(円筒形とも呼べる)の金属導体となっている。ドーナッツ形導体は、電極中心に対称な形状である。電極11Dのドーナッツ形への加工や挿入開口部13の形成は、たとえばレジストパターンを用いたエッチングにより行われる。
The
基板2の電極21Fは、高さ方向に従ってつまり半導体チップ1方向に向かって幅が狭まっていく円錐形であって、且つその先端部を平坦化した断面台形の金属導体であり、バンプ電極とも呼べる。円錐形導体は、電極中心に対称な形状であり、その側面12は滑らかな面となっている。この電極21Fの加工は、たとえばレジストを用いたエッチングにより行われる。
The
電極11Dと電極21Fの関係については、互いに対応する位置に配置されているとともに、電極11Dの挿入開口部13の内径bが電極21Fの底面の径aよりも小さくされている(b<a)。
Regarding the relationship between the
このような構造によっても、接合前において半導体チップ1の中心M1が基板2の中心M2からずれていても、電極11Dの挿入開口部13へ電極121Fが挿入されていくに従って、電極11Dは電極21Fの中心に向かって摺動する。この結果、挿入開口部13の底部まで電極21Fの平坦状先端が到達した時点で、電極11D,21F同士の中心位置が一致することになる。
Even with such a structure, even if the center M1 of the
よって、半導体チップ1と基板2の位置ずれを補正しつつ、互いの電極11D,21F同士を安定して接合させることが可能となり、半導体チップ1の実装と位置合わせと電極接続を同時に高精度で実現することができる。
Therefore, it is possible to stably bond the
もちろん、半導体チップ1と基板2の電極11,21を逆転させただけであるので、図示した電極11D(電極21Bに対応),21F(電極11Bに対応)の組み合わせだけでなく、他の実施形態における電極11,21のあらゆる組み合わせを逆にした組み合わせも採用できる。
Of course, since the electrodes 11 and 21 of the
(第10実施形態)
ところで、半導体チップ1の電極11および基板2の電極21は、第1の実施形態でも述べたように、電極21に対する電極11の摺動スムーズ化を図るべく、接触時に変形しない剛体であることが望ましいとした。
(10th Embodiment)
By the way, as described in the first embodiment, the electrode 11 of the
しかしながら、一般には、金属同士の接合の際には、少なくとも接合に寄与する金属部は変形しやすいように硬度を下げて柔らかくすることも重要である。 However, in general, at the time of joining metals, it is also important to lower the hardness and soften at least the metal part that contributes to the joining so as to be easily deformed.
そこで、本発明は、たとえば図20A,20Bに示したように、電極11および電極21を、金属バルク体(母材とも呼べる)11a,21aと、金属バルク体11a,21aの表面に設けられた金属バルク体11a,21aとは異なる金属層(異種金属層とも呼べる)11b,21bとを有するものとした実施形態も採用することができる。
Therefore, in the present invention, for example, as shown in FIGS. 20A and 20B, the electrode 11 and the electrode 21 are provided on the surfaces of the metal bulk bodies (also called base materials) 11a and 21a and the
金属バルク体11a,21aは、適度な硬さの金属、たとえば銅Cu等、でなる剛体とし、金属層11b,21bは、金属バルク体よりも低融点の金属、たとえばすずSnやSn系合金もしくは変形しやすい柔らかい金属、でなる層状体とする。
The
この構造によれば、挿入の際、電極11,21が変形することなくスムーズな摺動による位置合わせが行われる一方で、その後の接合に際しては、低融点金属の金属層11b,21bを介することにより、上下の電極11,21間の低温での確実な溶融接合もしくは拡散接合による金属接合が行われることとなる。 According to this structure, during insertion, the electrodes 11 and 21 are aligned by smooth sliding without deformation, while the subsequent joining is performed through the metal layers 11b and 21b of the low melting point metal. As a result, reliable metal bonding or diffusion bonding between the upper and lower electrodes 11 and 21 at a low temperature is performed.
なお、金属バルク体11a,21aと金属層11b,21bでなる構造は、上下の電極11および電極21の両方でも、どちらか一方でもよい。少なくとも一方がこの構造を有していれば上記効果を実現できる。
In addition, the structure which consists of the
また、金属層11b,21bは、金属バルク体11a,21aの表面の全部でなくても、接合相手の電極11,21と接触する一部分に設けられていればよい。
Further, the metal layers 11b and 21b may be provided on a part of the
たとえば、図20A(a)(b)は、各々、金属層11bを、図1〜図3の実施形態で用いられている電極11Aの表面全領域に設けた例、先端頂点から側面の一部まで覆う領域にのみ選択的に形成した例を示している。
For example, FIGS. 20A (a) and 20 (b) show examples in which the
図20A(c)(d)は、各々、金属層11bを、図4〜図13の実施形態で用いられている電極11Bの表面全領域に設けた例、先端表面領域にのみ選択的に形成した例を示している。
20A (c) and 20 (d) are examples in which the
図20A(e)(f)(g)は、金属層11bを、図14〜図18の実施形態で用いられている電極11Cの表面全領域に設けた例、先端表面から側面の一部まで覆う領域または先端表面領域にのみ選択的に形成した例を示している。
20A (e) (f) (g) shows an example in which the
一方、たとえば、図20B(a)(b)(c)は、各々、金属層21bを、図1〜図6の実施形態で用いられている電極21Aの挿入開口部22を含む表面全領域に設けた例、挿入開口部22の底面から内壁面を覆う領域または底面領域にのみ選択的に形成した例を示している。
On the other hand, for example, FIGS. 20B (a), 20 (b), and 20 (c) each have the
図20B(d)(e)(f)は、各々、金属層21bを、図7〜図9の実施形態で用いられている電極21Bの挿入開口部22を含む表面全領域に設けた例、挿入開口部22の内面全領域または内面の底部領域にのみ選択的に形成した例を示している。
20B (d), (e), and (f) are examples in which the
図20B(g)(h)は、金属層21bを、図11〜図13の実施形態で用いられている電極21Dの挿入開口部22を含む表面全領域に設けた例、挿入開口部22の内面全領域にのみ選択的に形成した例を示している。
20B (g) (h) shows an example in which the
もちろん図示していない他の電極11,21にも適用できることは言うまでもない。 Of course, it is needless to say that the present invention can be applied to other electrodes 11 and 21 (not shown).
(その他の実施形態)
本発明は、上記の実施形態の説明に限定されない。
(Other embodiments)
The present invention is not limited to the description of the above embodiment.
例えば、電極11,21の材料や製法に限定はなく、種々の公知の材料や製法を採用することが可能である。 For example, the materials and manufacturing methods of the electrodes 11 and 21 are not limited, and various known materials and manufacturing methods can be employed.
また、電極11,21の組み合わせについても、上述した各実施形態だけでなく、同様な効果を実現できる限り様々な組み合わせを採用することが可能である。 Further, regarding the combinations of the electrodes 11 and 21, not only the above-described embodiments, but also various combinations can be adopted as long as the same effect can be realized.
なお、上記各実施形態は、半導体チップ1を基板2に搭載させる際の実施形態として半導体チップ1の電極11と基板2の電極21について説明しているが、半導体チップ1同士の積層時における電極接続にも応用できることは言うまでもない。この場合、電極11を上層の半導体チップ1の電極、電極21を下層の半導体チップ1の電極として採用すればよい。
In addition, although each said embodiment demonstrated the electrode 11 of the
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In addition, various modifications can be made without departing from the scope of the present invention.
1 半導体チップ
10 電極パッド
11,11A−11D 電極
11a 金属バルク体
11b 金属層
12 側面
13 挿入開口部
2 基板
20 電極パッド
21,21A−21F 電極
21a 金属バルク体
21b 金属層
22 挿入開口部
100 半導体チップ
101 電極パッド
102 バンプ
200 基板
201 電極パッド
202 バンプ
M1 半導体チップの中心
M2 基板の中心
DESCRIPTION OF
Claims (5)
前記第一の電極は、 The first electrode is
突起状の金属導体からなり、 It consists of a protruding metal conductor,
接続相手である前記第二の電極の前記挿入開口部に挿入される際に、前記挿入開口部の開口縁または内壁面に沿って前記第二の電極の中心に向かう方向に摺動しながら挿入されて、互いの中心位置が揃った状態で前記第二の電極と接続される電極であり、 Inserted while sliding in the direction toward the center of the second electrode along the opening edge or inner wall surface of the insertion opening when being inserted into the insertion opening of the second electrode as a connection partner Being an electrode connected to the second electrode in a state where the center positions of the two are aligned,
金属バルク体と、該金属バルク体の表面に設けられた金属層とを有し、 A metal bulk body, and a metal layer provided on a surface of the metal bulk body,
金属バルク体は、前記第二の電極の前記挿入開口部に挿入されて開口縁または内壁面に接触する際に変形しない剛体であり、 The metal bulk body is a rigid body that is inserted into the insertion opening of the second electrode and does not deform when contacting the opening edge or the inner wall surface,
金属層は、金属バルク体よりも低融点の金属でなる、金属接合の際に変形する層状体であり、 The metal layer is a layered body made of a metal having a melting point lower than that of the metal bulk body and deformed during metal bonding,
金属バルク体と金属層からなる全体形状が、平坦先端を持つ円錐形であり、 The overall shape consisting of the metal bulk body and the metal layer is a cone shape with a flat tip,
前記第二の電極は、 The second electrode is
前記第一の電極を前記挿入開口部の開口縁または内壁面に沿って前記挿入開口部の中心に向かう方向に摺動させながら挿入させて、前記第一の電極と接続する電極であって、 The first electrode is inserted while sliding in the direction toward the center of the insertion opening along the opening edge or inner wall surface of the insertion opening, and is connected to the first electrode,
金属バルク体と、該金属バルク体の表面に設けられた金属層とを有し、 A metal bulk body, and a metal layer provided on a surface of the metal bulk body,
金属バルク体は、前記第一の電極が前記挿入開口部に挿入されて開口縁または内壁面に接触する際に変形しない剛体であり、 The metal bulk body is a rigid body that does not deform when the first electrode is inserted into the insertion opening and contacts the opening edge or the inner wall surface,
金属層は、金属バルク体よりも低融点の金属でなる、金属接合の際に変形する層状体であり、 The metal layer is a layered body made of a metal having a melting point lower than that of the metal bulk body and deformed during metal bonding,
前記挿入開口部が、角錐形の窪みである、 The insertion opening is a pyramidal depression;
ことを特徴とする半導体チップの電極接続構造。An electrode connection structure of a semiconductor chip.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006190868A JP5187714B2 (en) | 2006-07-11 | 2006-07-11 | Semiconductor chip electrode connection structure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006190868A JP5187714B2 (en) | 2006-07-11 | 2006-07-11 | Semiconductor chip electrode connection structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008021751A JP2008021751A (en) | 2008-01-31 |
JP5187714B2 true JP5187714B2 (en) | 2013-04-24 |
Family
ID=39077522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006190868A Expired - Fee Related JP5187714B2 (en) | 2006-07-11 | 2006-07-11 | Semiconductor chip electrode connection structure |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5187714B2 (en) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2384102A4 (en) * | 2008-12-22 | 2012-08-08 | Fujitsu Ltd | ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING THE SAME |
JP2011096921A (en) * | 2009-10-30 | 2011-05-12 | Sumitomo Electric Ind Ltd | Detector, sensor, and method of manufacturing the detector and the sensor |
JP5568979B2 (en) * | 2009-12-22 | 2014-08-13 | 住友電気工業株式会社 | Detection device, light receiving element array, and manufacturing method of detection device |
WO2014033977A1 (en) | 2012-08-29 | 2014-03-06 | パナソニック株式会社 | Semiconductor device |
JP6306568B2 (en) * | 2013-03-07 | 2018-04-04 | 東北マイクロテック株式会社 | Laminated body and method for producing the same |
JP6407102B2 (en) * | 2014-07-30 | 2018-10-17 | 太陽誘電株式会社 | Elastic wave device and manufacturing method thereof |
JP6611795B2 (en) | 2015-04-27 | 2019-11-27 | シチズン電子株式会社 | LED package, light emitting device, and manufacturing method of LED package |
CN107567657A (en) | 2015-05-08 | 2018-01-09 | 敏捷电源开关三维集成Apsi3D | Semiconductor power device and the method for assembling semiconductor power device |
JP6660687B2 (en) | 2015-07-30 | 2020-03-11 | シチズン電子株式会社 | Semiconductor element and light emitting device |
JP6694764B2 (en) * | 2016-06-08 | 2020-05-20 | 日本電波工業株式会社 | Electronic device |
JPWO2018042846A1 (en) * | 2016-08-30 | 2019-06-24 | 株式会社村田製作所 | Electronic device and multilayer ceramic substrate |
CN108831868A (en) * | 2018-04-25 | 2018-11-16 | 武汉高芯科技有限公司 | Salient point element of focal plane arrays (FPA) and preparation method thereof |
WO2024009498A1 (en) * | 2022-07-08 | 2024-01-11 | 株式会社レゾナック | Method for manufacturing semiconductor device, substrate, and semiconductor element |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6489345A (en) * | 1987-09-29 | 1989-04-03 | Fujitsu Ltd | Metal bump and manufacture thereof |
JPH05175275A (en) * | 1991-12-25 | 1993-07-13 | Nec Corp | Method of mounting semiconductor chip and mounting structure |
JP3246010B2 (en) * | 1992-11-06 | 2002-01-15 | ソニー株式会社 | Electrode structure of flip-chip mounting substrate |
JPH10242328A (en) * | 1997-02-28 | 1998-09-11 | Toshiba Corp | Circuit board, circuit module having the circuit board and electronic equipment having the circuit module |
JPH11317424A (en) * | 1998-05-01 | 1999-11-16 | Hitachi Ltd | Semiconductor device mounting method and mounting structure |
JPH11340277A (en) * | 1998-05-22 | 1999-12-10 | Nec Corp | Semiconductor chip loading substrate, semiconductor device and method for loading semiconductor chip to semiconductor chip loading substrate |
JP2001244615A (en) * | 2000-03-01 | 2001-09-07 | Matsushita Electric Ind Co Ltd | Circuit board, semiconductor device using the same and manufacturing method therefor |
JP2002353362A (en) * | 2001-05-28 | 2002-12-06 | Sony Corp | Land formation method in substrate for use in mounting flip-chip and the substrate for the same |
JP2003273160A (en) * | 2002-03-15 | 2003-09-26 | Matsushita Electric Ind Co Ltd | Semiconductor mounted module |
JP2005353854A (en) * | 2004-06-11 | 2005-12-22 | Matsushita Electric Ind Co Ltd | Wiring board and semiconductor device using the same |
-
2006
- 2006-07-11 JP JP2006190868A patent/JP5187714B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008021751A (en) | 2008-01-31 |
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Legal Events
Date | Code | Title | Description |
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RD03 | Notification of appointment of power of attorney |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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|
A521 | Request for written amendment filed |
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|
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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S533 | Written request for registration of change of name |
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|
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