[go: up one dir, main page]

JP5168788B2 - Soiウエーハの製造方法 - Google Patents

Soiウエーハの製造方法 Download PDF

Info

Publication number
JP5168788B2
JP5168788B2 JP2006013558A JP2006013558A JP5168788B2 JP 5168788 B2 JP5168788 B2 JP 5168788B2 JP 2006013558 A JP2006013558 A JP 2006013558A JP 2006013558 A JP2006013558 A JP 2006013558A JP 5168788 B2 JP5168788 B2 JP 5168788B2
Authority
JP
Japan
Prior art keywords
wafer
soi
layer
oxide film
soi layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006013558A
Other languages
English (en)
Other versions
JP2007194539A (ja
Inventor
真一郎 八木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2006013558A priority Critical patent/JP5168788B2/ja
Priority to PCT/JP2007/050391 priority patent/WO2007083587A1/ja
Priority to CN2007800029243A priority patent/CN101371334B/zh
Priority to EP07713606.7A priority patent/EP1978543B1/en
Priority to KR1020087018175A priority patent/KR101355428B1/ko
Priority to US12/223,026 priority patent/US7892948B2/en
Publication of JP2007194539A publication Critical patent/JP2007194539A/ja
Application granted granted Critical
Publication of JP5168788B2 publication Critical patent/JP5168788B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、基板となるSOIウエーハ上に半導体単結晶膜をエピタキシャル成長させてSOI層を厚くしたSOIウエーハを製造する方法に関する。
高性能デバイス用の半導体基板として、ボンドウエーハとベースウエーハとを貼り合わせた後、ボンドウエーハを薄膜化した貼り合わせ基板が使用されている。そのような貼り合わせ基板の一つとして、シリコンのSOI基板が知られている。
SOI基板の製造方法として、例えば、以下の貼り合わせ法が知られている。すなわち、鏡面研磨された2枚のシリコンウエーハ(ボンドウエーハとベースウエーハ)を用意し、少なくとも一方のウエーハに酸化膜を形成させる。そして、これらのウエーハを酸化膜を介して貼り合わせた後、熱処理して結合強度を高める。その後、ボンドウエーハを薄膜化してSOI(Silicon on Insulator)層が形成されたSOI基板を得る。この薄膜化の方法としては、ボンドウエーハを研削やエッチングによりある程度薄膜化した後、さらにその表面をメカノケミカル研磨することにより所望のSOI層厚に仕上げることが行われている。
この方法で製造されたSOIウエーハはSOI層の結晶性や酸化膜の信頼性が通常の半導体ウエーハ並に高いという利点があるが、この製造方法では、SOI層の膜厚の均一性に限界があり、高精度の加工手法を用いても目標膜厚に対して高々±0.3μm程度の面内均一性しか得られないという欠点がある。また、2枚の半導体ウエーハから1枚のSOIウエーハを得ることしかできず、コスト高になるという問題がある。
最近、新たなSOIウエーハの製造方法として、イオン注入したウエーハを他のウエーハと結合した後に熱処理することにより、イオン注入層で剥離する方法、いわゆるイオン注入剥離法と呼ばれる技術が特許文献1に提案されている。この方法は、2枚のシリコンウエーハのうち、少なくとも一方に酸化膜を形成するとともに、ボンドウエーハの上面から水素イオンまたは希ガスイオンを注入し、該ウエーハ内部に微小気泡層(イオン注入層)を形成させた後、該イオンを注入した方の面を酸化膜を介してベースウエーハと密着させ、その後熱処理(剥離熱処理)を加えて微小気泡層を劈開面としてボンドウエーハを薄膜状に剥離し、場合によってはさらに熱処理(結合熱処理)を加えて強固に結合してSOIウエーハとする技術である。
この方法では膜厚均一性が±0.01μm以下のSOIウエーハが比較的容易に得られている。
ところで、SOI層の膜厚が数μmから数10μmの比較的厚い膜厚を有するSOIウエーハは、バイポーラデバイスやパワーデバイス用として極めて有用であり、今後の発展も大いに期待されている。従来、このような比較的厚い膜厚を有するSOIウエーハを製造するには、前記の貼り合わせ法により、まずボンドウエーハとベースウエーハを酸化膜を介して貼り合わせ、1100℃程度で結合熱処理を行い、次いで研削および研磨処理して所望の膜厚を有するSOIウエーハを製造することになる。しかし、その際、ウエーハ周辺部には未結合部が生じるため、研磨前に未結合部を除去するエッジ処理工程を行わなければならず、工程が複雑になり、コスト増につながるという問題があった。また、前述のように、研磨工程だけではSOI層の膜厚の均一性を良くすることができず、特許文献2に開示されているPACE(Plasma Assisted Chemical Etching)法と呼ばれる気相エッチング処理により膜厚を均一化し、鏡面研磨によりヘイズ等の除去を行っていたが、このように気相エッチング後に研磨を行うと却ってSOI層の膜厚の均一性が悪化したり、潜傷やダメージ層が導入され、結晶性が劣化しやすいという欠点がある上に、加工コストが高くなってしまうことに変わりはない。
一方、イオン注入剥離法では、上記ウエーハ結合法では不可欠であったエッジ処理工程が不要であるため、生産性やコスト面で大きなメリットを有する。しかし、イオン注入装置の加速電圧がイオンの注入深さを決め、これがSOI層の膜厚を決定することになるので、量産機として通常使用されている大電流のイオン注入装置では、装置上の制限により200keV程度の加速電圧が限度であるため、せいぜい2μm程度の膜厚を持つSOI層しか作製できなかった。従って、イオン注入剥離法によりこれ以上の膜厚を有するSOI層を形成するためには、より高加速電圧が得られる大電流のイオン注入装置が必要とされるが、200keVを超えるような高加速電圧が得られる装置では大電流を得ることが難しく、所定の注入量を得るために時間を要することになり、結果的にコスト高につながるため、量産レベルでの実用化はされていなかった。また、剥離後のSOI表面の面粗さを改善するために研磨等の工程が必要であるという点においては、PACE法と同様の問題点があった。
上記課題を解決するため、ボンドウエーハとベースウエーハのうち、少なくとも一方に酸化膜を形成すると共に、ボンドウエーハの上面から水素イオンまたは希ガスイオンを注入してイオン注入層を形成させた後、該イオンを注入した方の面を酸化膜を介してベースウエーハと密着させ、次いで熱処理を加えて該イオン注入層を劈開面(剥離面)としてボンドウエーハを薄膜状に分離してSOI層を有するSOIウエーハ(基板となるSOIウエーハ)を作製した後、該SOI層上にエピタキシャル層を成長させて比較的膜厚の厚いSOI層を形成させるSOIウエーハの製造方法が特許文献3に開示されている。
しかしながら、上記の方法で基板となるSOIウエーハのSOI層上に、ランプ加熱方式のエピタキシャル成長装置を用いて高温でエピタキシャル成長を行う際に、ウエーハ上にスリップ転位等が発生しやすく、SOIウエーハの品質が悪化するという問題点があり、未だ改良の余地があった。
特開平5−211128号公報 特開平5−160074号公報 特許第3358550号
そこで、本発明は、このような問題点に鑑みなされたもので、ベースウエーハ上に酸化膜およびSOI層を形成したSOIウエーハのSOI層上にエピタキシャル層を成長させてSOI層を厚くするSOIウエーハの製造方法において、スリップ転位等の少ない高品質なSOIウエーハを製造する方法を提供することを目的とする。
上記目的を達成するために、本発明は、ベースウエーハ上に酸化膜およびSOI層を形成したSOIウエーハのSOI層上にエピタキシャル層を成長させてSOI層を厚くするSOIウエーハの製造方法において、前記エピタキシャル層を成長させるSOIウエーハのエピタキシャル成長開始時の加熱光の波長域における表面の反射率が30%以上80%以下となるようにしてエピタキシャル成長を行うことを特徴とするSOIウエーハの製造方法を提供する。
このように、ベースウエーハ上に酸化膜およびSOI層を形成したSOIウエーハのSOI層上にエピタキシャル層を成長させてSOI層を厚くするSOIウエーハの製造方法において、SOIウエーハの表面における加熱ランプ光の反射率を30%以上80%以下にすれば、SOIウエーハの表面における加熱ランプ光のエネルギーの吸収が効率良く行われるため、SOIウエーハ内の温度分布をより均一化することができ、スリップ転位等の発生を抑えることができる。従って、スリップ転位等の少ない高品質のSOIウエーハを効率良く得ることができ、生産性が向上する。
また、本発明は、前記エピタキシャル層を成長させるSOIウエーハの表面の反射率を、前記酸化膜の厚さおよび前記SOI層の厚さを各々調節することによって30%以上80%以下となるようにすることができる。
膜厚の薄いSOI層を有するSOIウエーハの表面における反射率は、酸化膜とSOI層とによる一次元フォトニックバンドギャップ構造の形成による寄与が大きい場合がある。そこで、エピタキシャル層を成長させるSOIウエーハの前記酸化膜と前記SOI層の厚さとを各々調節することによってSOIウエーハの表面の反射率を30%以上80%以下となるようにすることができる。
また、本発明においては、前記エピタキシャル層を成長させるSOIウエーハは、ボンドウエーハの表面から水素イオン、希ガスイオンあるいはこれらの混合ガスイオンをイオン注入してウエーハ内部にイオン注入層を形成し、該ボンドウエーハのイオン注入された側の表面とベースウエーハの表面とを、酸化膜を介して密着させ、次いで熱処理を加えて該イオン注入層を劈開面としてボンドウエーハを薄膜状に分離して作製することができる。
本発明の効果は、エピタキシャル層を成長させる基板となるSOIウエーハを、上記のイオン注入剥離法を用いて作製する場合において、特に顕著である。イオン注入剥離法によって作製された基板となるSOIウエーハは、SOI層が最大で約2μm程度までであり、表面で反射が強くなる条件を満たしやすいからである。また、イオン注入剥離法によって作製された基板となるSOIウエーハは、SOI層の膜厚均一性が高く、そのようなSOI層上にエピタキシャル成長を行うと、SOI層の膜厚が均一な厚膜SOIウエーハを製造できる。
上述のようなSOIウエーハの製造方法によって製造されたSOIウエーハであれば、スリップ転位等の少ない、膜厚均一性が高い厚膜SOI層を有する高品質なSOIウエーハである。
本発明のように、ベースウエーハ上に酸化膜およびSOI層を形成したSOIウエーハのSOI層上にエピタキシャル層を成長させてSOI層を厚くするSOIウエーハの製造方法において、前記エピタキシャル層を成長させるSOIウエーハのエピタキシャル成長開始時の加熱光の波長域における表面の反射率が30%以上80%以下となるようにしてエピタキシャル成長を行えば、ウエーハ内の温度分布をより均一化することができ、その結果、スリップ転位等の発生を抑えることができる。そのため、スリップ転位等の少ない高品質の厚膜SOIウエーハを効率良く製造することができる。
本発明者は、基板となるSOIウエーハのSOI層上にエピタキシャル層を成長させる際にスリップ転位等が発生しやすくなる問題について検討を重ねた。そのなかで、本発明者は、屈折率が互いに異なる酸化膜とSOI層とが、エピタキシャル成長開始時に特定の層厚関係を満たしている場合に、後述の一次元フォトニックバンドギャップ構造が形成され、照射される加熱光スペクトルに対する反射率が極度に大きくなることに着目した。そして、このような酸化膜とSOI層との光学的構造に由来した反射特性に起因して、加熱光照射によるSOIウエーハの加熱に不均一が生じ、スリップ転位等の発生につながると考えた。
次いで、本発明者は、酸化膜とSOI層との積層部が、特定の波長域で一次元フォトニックバンドギャップ構造を形成して強い反射が生ずる場合、層厚関係を適切に調節することでこの反射を大幅に抑制することが可能であることを見出した。
また、本発明者が鋭意検討した結果、エピタキシャル成長に使用される加熱光のスペクトルは、その強度ピークが通常1.0μm付近の波長域にあり、酸化膜とSOI層との積層部が示す当該波長域の光に対する反射率が小さくなるように酸化膜とSOI層との層厚関係を調節すること、具体的には、当該波長域における表面での反射率が80%以下、より好ましくは70%以下となるように、エピタキシャル成長を行う前の時点における基板となるSOIウエーハの酸化膜の厚さt1とSOI層の厚さt2とを調節することにより、光源からの加熱に寄与する波長成分は、効率的にSOIウエーハに吸収され、エピタキシャル層を成長させる際の加熱に伴うスリップ転位等の発生を極めて効果的に抑制できることを見出した。
以下、より詳細に説明する。
本発明者は、基板となるSOIウエーハのSOI層上にエピタキシャル成長を行う際の条件と、ウエーハ上のスリップ転位等の発生との関係を詳細に検討した結果、次の事実を把握するに至った。
(1)基板となるSOIウエーハのSOI層上にエピタキシャル成長を行う際に、スリップ転位等が発生しやすくなる場合がある。具体的には、SOI層側からの光照射によりSOIウエーハを加熱する場合である。
(2)スリップ転位等の発生が顕著なのは、照射する加熱光の波長(以下、ピーク波長λで代表させる)と、酸化膜とSOI層との当該波長域における光学的厚さtOPとが一定の関係を満たす場合であり、特に、エピタキシャル成長開始時にtOP=0.5λに近い関係を満たす場合のスリップ転位等の発生が顕著である。
エピタキシャル成長を行う際の加熱光照射時に、上記(2)の条件を満たす場合に特にスリップ転位等が発生しやすかった原因としては、以下のように考えられる。
SOI層表面での光反射は、周囲の雰囲気(例えば空気)とSOI層との屈折率差に由来した全反射が考えられるが、これは、光の入射角度が一定の臨界角度以上に大きい場合にのみ生ずるものであって、面内に広い光源にてSOIウエーハの全面に均一に加熱光が照射できる場合には、それ程問題になることではない。しかし、屈折率が互いに大きく相違する酸化膜とSOI層とが組み合わされた場合には、その層厚と入射光の波長との関係によっては、光の入射方向が面法線方向に近い場合であっても非常に強い反射が生ずることがある。
例えば、シリコン酸化膜とシリコン層とが交互に積層された構造のように、周期的に屈折率が変化する積層体の層厚方向には、光量子化された電磁波エネルギーに対し、結晶内の電子エネルギーと類似したバンド構造が形成され、屈折率変化の周期に応じた特定波長の電磁波が積層体構造中に侵入することが妨げられることが知られている。このような構造をフォトニックバンド構造と称し、多層膜の場合、屈折率変化が層厚方向にのみ形成されるので、狭義には一次元フォトニックバンドギャップ構造ともいう。
このようなフォトニックバンドギャップ構造は、積層周期数が多くなるほど、入射が禁じられる波長域(つまり、反射率が大きくなる波長域:以下、フォトニックバンドギャップ域という)が広くなる傾向になるが、積層周期数が1であっても、フォトニックバンドギャップ域が相対的に狭くなるだけであって、ギャップ中心波長付近で非常に大きな反射が生ずることに変わりはない。典型的なSOIウエーハ構造、つまり、ベースウエーハ上に酸化膜とSOI層とが1層ずつ形成された上記積層部の構造はこれに該当し、一次元フォトニックバンドギャップ構造が生ずるための条件は、酸化膜の当該波長域における屈折率をn1、SOI層の当該波長域における屈折率をn2とすると、酸化膜とSOI層との入射光波長域における光学的厚さtOP=n1×t1+n2×t2が、入射光の波長λの1/2(つまり、0.5λ)を満たす場合である。このとき、図3に示すような一次元フォトニックバンドギャップ構造の形成により、SOI層18側で加熱光hνの強い反射が起こる。特に、酸化膜とSOI層との光学的厚さの比(t1×n1)/(t2×n2)が1付近のとき(つまり、両層の光学的厚さが互いに等しいとき)に、強反射の起こる波長域が最も広くなり反射率も高くなる。なお、酸化膜の赤外波長域の屈折率n1は、シリコン酸化膜の場合は1.5、SOI層の屈折率n2は、シリコン単結晶の場合は3.5、Ge(ゲルマニウム)の場合は4.0であり、SixGe1−xの場合は、Siを3.5、Geを4.0として、混晶比xの値により線形補間した屈折率を用いる。
酸化膜とSOI層とが形成するフォトニックバンドギャップの中心波長が、入射光の波長λに接近していると、SOI層表面に均一に加熱光が照射されていても反射による影響でウエーハの層厚方向の加熱分布が不均一となる(この不均一は、後に詳述する通り、必ずしも反射が生じているSOI層側が低温となるように生ずるものではない)。ベースウエーハの層厚方向の温度不均一が生じた場合、ベースウエーハの面内熱応力も層厚方向に分布を生じ、スリップ転位等が発生するための応力として作用する。特に、ベースウエーハ内に酸素析出物が形成されていると、該酸素析出物の周囲においてウエーハを構成するシリコン単結晶バルク領域では、多数のスリップ転位等などの結晶欠陥が導入されるものと考えられる。
従って、酸化膜とSOI層との積層部が形成するフォトニックバンドギャップの中心波長が、入射光のピーク波長λからなるべく離れるように、酸化膜とSOI層との各層厚を調節することにより、上記温度不均一の原因となる加熱光の反射を効果的に抑制でき、具体的には、反射率を80%以下にすることができる。しかし、現状のSOIウエーハの構造では反射率を30%未満にすることは困難であり、そうするとすれば歩留りの低下によりコスト増となってしまう。
これにつき、本発明者が実験により鋭意検討したところ、酸化膜をなすSiO2の波長域における屈折率をn1、SOI層をなす半導体の波長域における屈折率をn2とし、それら酸化膜とSOI層との波長域における光学的厚さtOPが0.5λからできるだけ離れるように、酸化膜の厚さt1とSOI層の厚さt2とを各々調節することによって、反射率を30%以上80%以下にすることができる。その結果、SOI層側からの光照射によりSOIウエーハをより均一に加熱することが可能となり、エピタキシャル成長時にSOIウエーハに生ずるスリップ転位等をより効果的に防止できる。
また、上記の本発明の効果は、エピタキシャル成長時の加熱が、SOI層の第一主表面側にのみ配置された加熱光源により行われる、いわゆる片面加熱方式のエピタキシャル成長装置を用いて行われる場合は、特に顕著に発揮される。このようなエピタキシャル成長装置では、通常、ベースウエーハの第二主表面側(裏面側)に配置された温度センサ(例えば放射温度計)により、該ベースウエーハの温度を測定しつつ、測定されるベースウエーハの温度が設定加熱温度に昇温・保持されるよう、前記加熱光光源の発熱出力を制御して加熱を行う。このとき、SOI層が酸化膜とともにフォトニックバンドギャップ構造を形成していると、次のような状況を招来する。
すなわち、初期段階では温度センサが検知するベースウエーハの温度は設定温度よりも低いから、加熱光光源の出力は増加方向に制御され昇温が開始する。しかし、SOI層側では到来した加熱光の多くが反射されるため、ベースウエーハの第二主表面側で検知される温度もなかなか上昇しない。その結果、光源の制御部は、検知温度を目標値に近づけようとして加熱光の出力をますます増加させる。つまり、反射があまり生じていない場合(例えば、SOI層を形成しない鏡面研磨ウエーハなどにエピタキシャル成長を行う場合)と比較して、加熱光光源の出力はオーバー側にシフトした状態で制御されることとなる。他方、SOI層表面からベースウエーハ側への熱伝達は、加熱光の直接入射による輻射熱伝達だけでなく、当然、周囲雰囲気からの熱伝導も関与する。そして、加熱光光源の出力がオーバー側にシフトしていると、反射の影響を受けない周囲雰囲気の温度が異常に高まり、これと接するSOI層側の温度は過剰に上昇して、ベースウエーハの表裏の温度差も非常に大きくなる。その結果、SOIウエーハの温度不均一はますます拡大しやすくなる。しかし、酸化膜とSOI層との積層部でのフォトニックバンドギャップ形成を抑制し、本発明のごとく表面における反射率を30%以上80%以下とすることにより、片面加熱方式のエピタキシャル成長装置を用いる場合でも、SOIウエーハ上のスリップ転位等の発生を効果的に防止できる。
この効果は、加熱設定温度が例えば1000℃以上1300℃以下と高く、また、その設定温度までの昇温速度が例えば50℃/秒以上100℃/秒以下と大きい場合に特に顕著である。つまり、昇温速度が大きく設定されている場合、ウエーハの厚さ方向の熱伝導が十分進行しないうちに、加熱光光源の出力が強められ、温度測定されるベースウエーハの第二主表面上での温度上昇は、SOI層側の温度に対してますます遅れることになる。その結果、加熱光光源の出力がより過剰に強くなりやすくなり、温度不均一も生じやすくなるからである。
以下、添付の図面を参照しつつ、本発明の実施の形態について具体的に説明するが、本発明はこれらに限定されるものではない。
図1は基板となるSOIウエーハのSOI層上にエピタキシャル層を成長させてSOI層を厚くするSOIウエーハの製造方法を示した説明図であり、エピタキシャル層を成長させる基板となるSOIウエーハは、2枚のシリコンウエーハを貼り合わせ、その後にイオン注入剥離法によってSOI層を薄膜化する方法によって作製する方法を示したものである。
ここでは、エピタキシャル層を成長させる基板となるSOIウエーハを作製する工程はイオン注入剥離法によるものとしたが、イオン注入剥離法に限らず、どんな方法で作製しても良い。例えば、シリコンウエーハに酸素イオンを注入した後に熱処理する方法(SIMOX法)でも良いし、シリコン単結晶ウエーハ上に、Si、SiGe、Geなどの半導体単結晶をエピタキシャル成長したエピタキシャルウエーハを用いることもできる。また、貼り合わせ後、研削等により薄膜化してSOIウエーハを製造した場合にも適用できる。
まず、工程(a)では、2枚のシリコン鏡面ウエーハを準備するものであり、デバイスの仕様に合った支持基板となるベースウエーハ14とSOI層となるボンドウエーハ11を用意する。
次に、工程(b)では、そのうちの少なくとも一方のウエーハ、ここではボンドウエーハ11を例えば熱酸化して、その表面に、例えば膜厚が10nm以上500nm以下の酸化膜12を形成する。この酸化膜の形成は、CVD等の方法を採用することも可能である。
前記酸化膜12の膜厚は、熱酸化の場合は、酸化処理温度や時間、酸化処理に用いる雰囲気中の酸素濃度等によって精密に調節可能である。この場合、酸化処理温度を高くすること、酸化処理時間を長くすること、酸化処理に用いる雰囲気中の酸素濃度を高くすることが、酸化膜12の膜厚を厚くする方向に寄与する。この酸化膜12の膜厚が、そのまま、後の工程(f)で作製される基板となるSOIウエーハの酸化膜(埋め込み酸化膜)17の膜厚t1となる。
次に、工程(c)では、ボンドウエーハ11の片面に対して水素イオンまたは希ガス(He、Ne、Ar、Kr、Xe)イオンよりなるイオン群から選ばれる少なくとも1種類、ここでは水素イオンを注入し、イオンの平均進入深さにおいて表面に平行なイオン注入層13を形成させる。
イオン注入層13の深さは、例えば20nm以上2000nm以下の値とすることができ、イオン注入エネルギー等によって精密に調節可能である。この場合、イオン注入エネルギーを高くすることが、イオン注入層13の深さを深くする方向に寄与する。このイオン注入層13の深さは、後の工程(f)で作製される基板となるSOIウエーハのSOI層18の膜厚を決定することに直接的に関与し、酸化膜17の膜厚とSOI層18の膜厚の和にほぼ等しい。
次に、工程(d)は、水素イオンを注入したボンドウエーハ11の水素イオン注入面をベースウエーハ14に酸化膜を介して重ね合わせて密着させる工程である。常温の清浄な雰囲気下で2枚のウエーハの表面同士を接触させることにより、接着剤等を用いることなくウエーハ同士が接着する。
次に、工程(e)は、イオン注入層13を境界として剥離することによって剥離ウエーハ15とSOIウエーハ16に分離する剥離熱処理工程である。例えば不活性ガス雰囲気下約300〜600℃の温度で熱処理を加えれば、結晶の再配列と気泡の凝集とによって剥離ウエーハ15とSOIウエーハ16に分離される。なお、剥離用イオン注入層13を形成する際のイオン注入量を高めたり、あるいは重ね合わせる面に対して予めプラズマ処理を行って表面を活性化したりすることにより、剥離熱処理を省略できる場合もある。また、剥離ウエーハ15は、剥離面を研磨後、再びボンドウエーハまたはベースウエーハとして再利用が可能である。
剥離工程の後、工程(f)で結合熱処理工程を行う。この工程は前記工程(d)(e)の密着工程および剥離熱処理工程で密着させたウエーハ同士の結合力では、そのままデバイス工程で使用するには弱いので、結合熱処理としてSOIウエーハ16に高温の熱処理を施し結合強度を十分なものとする。この熱処理は、例えば不活性ガス雰囲気下、1000〜1200℃で30分から2時間の範囲で行われる。
この場合、剥離熱処理を、例えば800℃以上等の高温で行うことによって結合熱処理を兼ねるものとし、単独で行う結合熱処理を省略しても良い。
また、この後に、SOI層18の表面、すなわち剥離面の、工程(c)でのイオン注入によるダメージ層などを取り除くために、研磨代の非常に小さい研磨、いわゆるタッチポリッシュや、酸化熱処理後に生成した酸化膜をエッチング除去する、いわゆる犠牲酸化等を行っても良い。
以上のような工程を経ることで酸化膜17およびSOI層18を備え、SOI層18上にエピタキシャル成長を行うための基板となるSOIウエーハ19を作製できる。
次に、工程(g)は、基板となるSOIウエーハのSOI層上にエピタキシャル成長を行い、所望の厚さのSOI層を有するSOIウエーハを製造する工程である。
このエピタキシャル成長は例えば図2に示すような枚葉式の気相エピタキシャル成長装置を用いて行われる。このエピタキシャル成長装置30は例えばシリコン単結晶ウエーハ(ウエーハW)等の基板の主表面に、気相エピタキシャル成長させるための、加熱を伴う処理を1枚ずつ行う装置である。
エピタキシャル成長装置30は、主にエピタキシャル成長容器31と、ウエーハWを載置するためのサセプタ32と、サセプタ32を支える支持手段33と、温度測定手段34とウエーハWを加熱するための加熱装置35等を備えて構成されている。エピタキシャル成長容器31は、ウエーハWを内部に配してエピタキシャル成長を行うためのもので、その頂壁31aと底壁31bとは、透光性の石英で構成されている。また、熱処理容器31の側壁には、エピタキシャル成長容器31内に反応ガスを供給するためのガス供給口31cと、エピタキシャル成長容器31から反応ガスを排出するためのガス排出口31dとが形成されている。
サセプタ32は、エピタキシャル成長容器31の内部に備えられ、グラファイトに炭化珪素がコーティングされて形成されている。サセプタ32の主表面には、ウエーハWを載置するための略円形の座ぐり32aが形成されている。支持手段33は、サセプタ32の下方において上下方向に延在する回転軸33a(回転軸33aには、図示しない回転駆動手段が連結されている)と、回転軸33a上端部から斜め上方に向けて放射状に分岐して、その先端部がサセプタ32下面を支えるスポーク33bと、により構成されている。サセプタ32の裏面において、支持手段33のスポーク33b先端部と接触する箇所には、図示しない凹部が構成されている。この凹部にスポーク33b先端部が陥入されることで、サセプタ32は支持手段33上に固定されるようになっている。
本実施形態においてエピタキシャル成長のための加熱は、エピタキシャル成長温度までの昇温速度が50℃/秒以上100℃/秒以下、例えば75℃/秒に設定された急速加熱で行われる。SOIウエーハは、SOI層が加熱ランプ35に面するように上面側に配置される。加熱ランプ35が発する加熱光は、例えばピーク波長λが例えば1000nmの近赤外線である。
エピタキシャル成長の反応温度は、例えばシリコンの場合は900℃以上1200℃以下で行われる。また、エピタキシャル成長の反応時間は、例えば30秒以上30分以下で行われる。反応時間は長くてもよいが、その場合は生産性が低下する。また、エピタキシャル層の膜厚は反応ガスの流量、反応温度、反応時間によって調節できる。
エピタキシャル成長後のエピタキシャル層20は、エピタキシャル成長前のSOI層18と一体となってエピタキシャル成長後のSOIウエーハ21のSOI層を形成する。
このようにして所望の膜厚のSOI層を有するSOIウエーハ21が製造される。
ところで、前述のように、工程(b)の段階で、酸化膜17の厚さt1が決定される。また、工程(c)のイオン注入の際のイオン注入エネルギーによって決定されるイオン注入深さにおいて工程(e)の段階で剥離されるために、SOI層18の厚さt2が工程(c)の際に決定される。つまり、工程(b)および工程(c)の段階において、条件を適当に調節することで、酸化膜17の厚さt1およびSOI層18の厚さt2の厚さを調節することができる。
ここではイオン注入剥離法によって基板となるSOIウエーハを作製する場合の、酸化膜の厚さt1、SOI層18の厚さt2の調節の方法を述べたが、他の方法によってエピタキシャル層を成長させる基板となるSOIウエーハを作製する場合においても、適当な方法で酸化膜の厚さt1およびSOI層の厚さt2を調節することができる。例えば、SIMOX法では、例えば、酸素イオンを注入するときの注入エネルギー等を調節することによって酸化膜の厚さt1およびSOI層の厚さt2を調節することができる。
なお、両層の各層厚t1、t2と、屈折率n1、n2が決定されれば、フォトニックバンドギャップ理論により、積層部の反射率の波長依存性を計算によりシミュレーションすることができる。
すなわち、本発明は、酸化膜17とSOI層18との積層部が一次元フォトニックバンドギャップ構造をなるべく形成しないこと、つまり、両層の光学的厚さの合計tOPが、フォトニックバンドギャップ形成条件となる0.5λからなるべく隔たるように、シリコン酸化膜17の層厚t1とSOI層18の層厚t2を調節する点に特徴がある。このような層厚関係を、エピタキシャル成長開始時において満たすことで、エピタキシャル成長後のSOIウエーハ上のスリップ転位等の欠陥密度を抑えることができる。エピタキシャル成長開始時に所定の反射率を有することが、エピタキシャル成長後のSOIウエーハの品質に影響を与えるのは、成長開始時に面内温度が不均一であると、不均一にエピタキシャル層が成長し、その後の成長過程においても均一性が修正されないためであると考えられる。
(実施例1)
以下、本発明の実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
図1に従い、基板となるSOIウエーハをイオン注入剥離法によって作製する方法について説明する。
酸素濃度が20ppmaのCZシリコン単結晶基板(直径200mm(8インチ)、厚さ625μm)の薄円板状のウエーハを4枚用意し、それぞれ2枚ずつをボンドウエーハとベースウエーハとした。
次に、この2枚のボンドウエーハを酸化雰囲気下で熱処理し、ウエーハ表面全体に酸化膜を形成させた。このとき、熱処理の時間を調節して、酸化膜の厚さを145nmとした。このボンドウエーハにドーズ量10×1016/cm、注入エネルギーを調節することによって注入深さを195nm、215nmにした条件で2枚のボンドウエーハにそれぞれ水素イオン注入を行った。
次いで、図1の工程(d)(e)(f)に従い、2枚の基板となるSOIウエーハを用意した。これらのSOIウエーハの酸化膜の厚さt1とSOI層の厚さt2の組み合わせt2/t1の組み合わせは、それぞれ50nm/145nm、70nm/145nmであった。
これらのSOIウエーハの反射率を測定した。この結果を図4に示す。加熱ランプによる光量が最大となる1000nm付近では反射率はそれぞれ76%、80%であった。
次に、図2に示すような枚葉式の気相エピタキシャル成長装置を用いて、上記の基板となるSOIウエーハのSOI層上にエピタキシャル層を成長させた。反応温度は1050℃、反応時間は30秒とした。エピタキシャル層の膜厚はともに1000nmであり、エピタキシャル成長後のSOI層の総膜厚と酸化膜の厚さは、それぞれ1050nm/145nm、1070nm/145nmとなった。
このようにしてエピタキシャル成長を行ったSOIウエーハについて、トータルスリップ長さを測定すると、それぞれ5mm、30mmであった。
(実施例2・比較例)
次に、実施例1と同様の方法(注入深さ:215nm)で、酸化膜の厚さとSOI層の厚さを調節して表面反射率をそれぞれ30%〜95%にした基板となるSOIウエーハを7枚用意した。これらの基板となるSOIウエーハのSOI上にエピタキシャル層を反応温度1050℃、反応時間30秒の条件下で1000nm成長させ、SOIウエーハを製造した。
エピタキシャル成長後に測定したトータルスリップ長さとエピタキシャル成長前のSOIウエーハの反射率の関係を図5に示す。反射率が80%を超えるSOIウエーハではトータルスリップ長さが許容値である100mmを超える可能性があるが、反射率80%以下のSOIウエーハでは、トータルスリップ長さが許容値以下であり、特に反射率が70%以下では、ほとんど0となっている。反射率が60%以下では、すべて0であった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
SOIウエーハのSOI層上にエピタキシャル層を成長させてSOI層を厚くするSOIウエーハの製造工程を示す説明図である。 本発明で用いることができる枚葉式の気相エピタキシャル成長装置の概略構成図である。 フォトニックバンドギャップ構造の形成によるSOI層側での光反射の様子を模式的に示す図である。 SOIウエーハの反射率を測定した結果を示すグラフである。 エピタキシャル成長前のSOIウエーハの反射率とエピタキシャル成長後のトータルスリップ長さとの関係を示すグラフである。
符号の説明
11…ボンドウエーハ、 12…酸化膜、 13…イオン注入層、 14…ベースウエーハ、 15…剥離ウエーハ、 16…SOIウエーハ、 17…酸化膜、 18…SOI層、 19…SOIウエーハ、 20…エピタキシャル層、 21…SOI層を厚くしたSOIウエーハ、 30…エピタキシャル成長装置、 31…エピタキシャル成長容器、 31a…頂壁、 31b…底壁、 31c…ガス供給口、 31d…ガス排出口、 32…サセプタ、 32a…座ぐり、 33…支持手段、 33a…回転軸、 33b…スポーク、 34…温度測定装置、 35…加熱ランプ、 W…半導体ウエーハ。

Claims (2)

  1. ベースウエーハ上に酸化膜およびSOI層を形成したSOIウエーハのSOI層上に、前記SOI層の側に配置した加熱光源により行われる片面加熱方式のエピタキシャル成長装置を用いて、前記ベースウエーハの前記SOI層とは反対側に配置された温度センサにより、前記ベースウエーハの温度を測定しつつ、測定される前記ベースウエーハの温度が設定加熱温度に昇温・保持されるよう、前記加熱光源の発熱出力を制御して加熱を行い、エピタキシャル層を成長させてSOI層を厚くするSOIウエーハの製造方法において、前記エピタキシャル層を成長させるSOIウエーハのエピタキシャル成長開始時の加熱光の波長域における表面の反射率を、前記酸化膜の厚さおよび前記SOI層の厚さを各々調節することによって、30%以上70%以下となるようにしてエピタキシャル成長を行うことを特徴とするSOIウエーハの製造方法。
  2. 前記エピタキシャル層を成長させるSOIウエーハは、ボンドウエーハの表面から水素イオン、希ガスイオンあるいはこれらの混合ガスイオンをイオン注入してウエーハ内部にイオン注入層を形成し、該ボンドウエーハのイオン注入された側の表面とベースウエーハの表面とを、酸化膜を介して密着させ、次いで熱処理を加えて該イオン注入層を劈開面としてボンドウエーハを薄膜状に分離して作製することを特徴とする請求項1に記載のSOIウエーハの製造方法。
JP2006013558A 2006-01-23 2006-01-23 Soiウエーハの製造方法 Active JP5168788B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2006013558A JP5168788B2 (ja) 2006-01-23 2006-01-23 Soiウエーハの製造方法
PCT/JP2007/050391 WO2007083587A1 (ja) 2006-01-23 2007-01-15 Soiウエーハの製造方法およびsoiウエーハ
CN2007800029243A CN101371334B (zh) 2006-01-23 2007-01-15 Soi晶片的制造方法及soi晶片
EP07713606.7A EP1978543B1 (en) 2006-01-23 2007-01-15 Soi wafer manufacturing method
KR1020087018175A KR101355428B1 (ko) 2006-01-23 2007-01-15 Soi 웨이퍼의 제조방법 및 soi 웨이퍼
US12/223,026 US7892948B2 (en) 2006-01-23 2007-01-15 Method for manufacturing SOI wafer and SOI wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006013558A JP5168788B2 (ja) 2006-01-23 2006-01-23 Soiウエーハの製造方法

Publications (2)

Publication Number Publication Date
JP2007194539A JP2007194539A (ja) 2007-08-02
JP5168788B2 true JP5168788B2 (ja) 2013-03-27

Family

ID=38287540

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006013558A Active JP5168788B2 (ja) 2006-01-23 2006-01-23 Soiウエーハの製造方法

Country Status (6)

Country Link
US (1) US7892948B2 (ja)
EP (1) EP1978543B1 (ja)
JP (1) JP5168788B2 (ja)
KR (1) KR101355428B1 (ja)
CN (1) CN101371334B (ja)
WO (1) WO2007083587A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016534A (ja) * 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
JP5459900B2 (ja) * 2007-12-25 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101970341A (zh) * 2008-02-18 2011-02-09 福吉米株式会社 微细构造的制作方法以及具备微细构造的基板
US8698106B2 (en) * 2008-04-28 2014-04-15 Varian Semiconductor Equipment Associates, Inc. Apparatus for detecting film delamination and a method thereof
JP4666189B2 (ja) 2008-08-28 2011-04-06 信越半導体株式会社 Soiウェーハの製造方法
JP2010062452A (ja) * 2008-09-05 2010-03-18 Sumco Corp 半導体基板の製造方法
JP5522175B2 (ja) * 2009-09-04 2014-06-18 信越半導体株式会社 Soiウェーハの製造方法
JP5604907B2 (ja) * 2010-02-25 2014-10-15 信越半導体株式会社 気相成長用半導体基板支持サセプタおよびエピタキシャルウェーハ製造装置およびエピタキシャルウェーハの製造方法
US8822306B2 (en) * 2010-09-30 2014-09-02 Infineon Technologies Ag Method for manufacturing a composite wafer having a graphite core, and composite wafer having a graphite core
JP6210043B2 (ja) * 2014-09-26 2017-10-11 信越半導体株式会社 貼り合わせウェーハの製造方法
FR3064398B1 (fr) * 2017-03-21 2019-06-07 Soitec Structure de type semi-conducteur sur isolant, notamment pour un capteur d'image de type face avant, et procede de fabrication d'une telle structure
CN107265399A (zh) * 2017-07-03 2017-10-20 上海先进半导体制造股份有限公司 硅片密封腔体的制作方法
US20220177296A1 (en) * 2019-08-23 2022-06-09 Hewlett-Packard Development Company, L.P. Epitaxial-silicon wafer with a buried oxide layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254830A (en) 1991-05-07 1993-10-19 Hughes Aircraft Company System for removing material from semiconductor wafers using a contained plasma
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5882468A (en) * 1996-02-23 1999-03-16 International Business Machines Corporation Thickness control of semiconductor device layers in reactive ion etch processes
US5792273A (en) * 1997-05-27 1998-08-11 Memc Electric Materials, Inc. Secondary edge reflector for horizontal reactor
JP3358550B2 (ja) 1998-07-07 2002-12-24 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6771895B2 (en) * 1999-01-06 2004-08-03 Mattson Technology, Inc. Heating device for heating semiconductor wafers in thermal processing chambers
JP4553423B2 (ja) * 1999-09-16 2010-09-29 株式会社Sumco Soiウェーハおよびその製造方法
JP4628580B2 (ja) * 2001-04-18 2011-02-09 信越半導体株式会社 貼り合せ基板の製造方法
JP2003045818A (ja) * 2001-08-02 2003-02-14 Hitachi Kokusai Electric Inc 基板処理装置および半導体装置の製造方法
US6800833B2 (en) * 2002-03-29 2004-10-05 Mariusch Gregor Electromagnetically levitated substrate support
FR2846786B1 (fr) * 2002-11-05 2005-06-17 Procede de recuit thermique rapide de tranches a couronne
JP4251054B2 (ja) * 2003-10-01 2009-04-08 株式会社デンソー 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2007194539A (ja) 2007-08-02
CN101371334B (zh) 2012-05-16
US7892948B2 (en) 2011-02-22
WO2007083587A1 (ja) 2007-07-26
CN101371334A (zh) 2009-02-18
EP1978543A1 (en) 2008-10-08
EP1978543A4 (en) 2010-09-22
EP1978543B1 (en) 2017-09-27
KR20080102362A (ko) 2008-11-25
KR101355428B1 (ko) 2014-01-27
US20090042364A1 (en) 2009-02-12

Similar Documents

Publication Publication Date Title
JP5168788B2 (ja) Soiウエーハの製造方法
US7833878B2 (en) Method for manufacturing SOI substrate
TWI693640B (zh) 使半導體表面平整之製造方法
KR101111436B1 (ko) Soi 웨이퍼의 제조 방법 및 soi 웨이퍼
KR101573812B1 (ko) Soi 웨이퍼의 제조방법 및 soi 웨이퍼
EP2757574B1 (en) Method for manufacturing composite wafer
JP2011103409A (ja) ウェーハ貼り合わせ方法
TWI609434B (zh) SOS substrate manufacturing method and SOS substrate
TWI750389B (zh) 絕緣體上半導體結構的製造方法
JP4826994B2 (ja) Soiウェーハの製造方法
JP2001085649A (ja) Soiウェーハおよびその製造方法
JP4696510B2 (ja) Soiウェーハの製造方法
JP4587034B2 (ja) Soiウェーハの設計方法
JP4816856B2 (ja) Soiウェーハの製造方法
TW202503979A (zh) 製造具有受控應力之電荷捕捉層之絕緣體上半導體晶圓之方法
JPH0786540A (ja) 貼合せsoiとその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111128

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120703

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120927

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20121004

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121217

R150 Certificate of patent or registration of utility model

Ref document number: 5168788

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250