JP5159750B2 - 半田ボール及び半導体パッケージ - Google Patents
半田ボール及び半導体パッケージ Download PDFInfo
- Publication number
- JP5159750B2 JP5159750B2 JP2009272223A JP2009272223A JP5159750B2 JP 5159750 B2 JP5159750 B2 JP 5159750B2 JP 2009272223 A JP2009272223 A JP 2009272223A JP 2009272223 A JP2009272223 A JP 2009272223A JP 5159750 B2 JP5159750 B2 JP 5159750B2
- Authority
- JP
- Japan
- Prior art keywords
- underfill
- core
- semiconductor chip
- substrate
- solder ball
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 86
- 229910000679 solder Inorganic materials 0.000 title claims description 69
- 239000000758 substrate Substances 0.000 claims description 59
- 239000011231 conductive filler Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 14
- 239000010949 copper Substances 0.000 claims description 11
- 229920005989 resin Polymers 0.000 claims description 11
- 239000011347 resin Substances 0.000 claims description 11
- 239000012811 non-conductive material Substances 0.000 claims description 10
- 229920005992 thermoplastic resin Polymers 0.000 claims description 10
- 229920001187 thermosetting polymer Polymers 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims 2
- 239000000853 adhesive Substances 0.000 description 11
- 230000001070 adhesive effect Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 10
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 239000000919 ceramic Substances 0.000 description 6
- 229910001092 metal group alloy Inorganic materials 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 230000035939 shock Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
- H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
本発明は、半田ボール及び半導体パッケージに関し、特に、半導体チップを基板部に電気的に接続されるように接着する半田ボール、及びこのような半田ボールを含む半導体パッケージに関する。
既存の半導体パッケージは、プリント基板への実装手段としてリードフレームを使用してきた。このような既存の半導体パッケージは、チップを封止しているパッケージ胴体の外側にリードフレームのリードが延びた構造を有し、前記リードを基板上に半田付けすることによって実装が行われる。
ところが、表面実装技術により実装される既存の半導体パッケージは、広い実装面積を必要とする。つまり、既存の半導体パッケージは、それ自体のサイズに対応する面積に加えて、パッケージ胴体の外側に延びたリードフレームのリードの長さに対応する面積をさらに実装面積として必要とするため、パッケージのサイズを減少させて実装面積を減少させても実装面積の減少には限界があった。
従って、半導体産業における技術開発の主な動向の一つは、半導体素子のサイズを縮小することである。
半導体パッケージ分野においても、小型コンピュータや携帯用電子機器などの需要が急増するにつれて、小型であり、かつ複数のピンを実現できるファインピッチボールグリッドアレイ（Ｆｉｎｅ ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ；ＦＢＧＡ）パッケージ又はチップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ；ＣＳＰ）などの半導体パッケージが開発されている。
このような半導体パッケージは、半田ボールを介して各基板間に電気的な接続が行われるが、半田ボールを用いて互いに接着される半導体パッケージの場合は、電気的な接触部分を保護するために、リフロー工程で半導体チップと基板部との間にアンダーフィル層を形成する。
しかし、前記のように、外側でアンダーフィル層を形成するためのリフロー工程を行った場合、半導体チップ及び基板部の内側には半田ボールの周囲にアンダーフィル層が正しく形成されないことがあり、この場合、電気的な接続が不安定になる。従って、このような問題を解決する技術が要求されている。
本発明は、このような従来技術の問題を解決するためになされたもので、コア部の外側を覆うようにアンダーフィル部が形成される半田ボール、及び前記半田ボールにより半導体チップと基板部とが電気的に接続される半導体パッケージを提供することを目的とする。
半導体チップを基板部に電気的に接続する半田ボールにおいて、本発明による半田ボールは、前記半導体チップと前記基板部を電気的に導通させるためのコア部と、前記コア部の外側を覆うように前記コア部にコーティングされ、前記コア部の前記半導体チップと前記基板部への接触時に前記コア部の周囲を保護するためのアンダーフィル部とを含むようにしてもよい。
また、本発明による半田ボールのアンダーフィル部は、内部に複数の導電性フィラーを含むことを特徴としてもよい。
また、本発明による半田ボールのアンダーフィル部は、導電性フィラーを含む導電層と、前記導電層を覆うように形成される非導電層とを含むことを特徴としてもよい。
また、本発明による半田ボールのアンダーフィル部は、熱硬化性樹脂、熱可塑性樹脂、又はこれらの混合物からいずれか１つを選択的に使用することを特徴としてもよい。
また、本発明による半田ボールのアンダーフィル部は、導電性フィラーを含む導電層と、前記導電層を覆うように形成される非導電層とを含むことを特徴としてもよい。
また、本発明による半田ボールのアンダーフィル部は、熱硬化性樹脂、熱可塑性樹脂、又はこれらの混合物からいずれか１つを選択的に使用することを特徴としてもよい。
また、本発明による半田ボールのコア部は、非導電性材質の中心部と、前記中心部を覆うように形成される金属材質の外郭部とを含むことを特徴としてもよい。
また、本発明による半田ボールのコア部は、前記中心部と前記外郭部との間に位置する銅（Ｃｕ）材質の内側導電層をさらに含むことを特徴としてもよい。
また、本発明による半田ボールのコア部は、前記中心部と前記外郭部との間に位置する銅（Ｃｕ）材質の内側導電層をさらに含むことを特徴としてもよい。
一方、本発明による半導体パッケージは、一面に電極部が形成される半導体チップと、前記半導体チップと電気的に接続される基板部と、前記半導体チップと前記基板部を電気的に導通させるためのコア部、及び前記コア部の外側を覆うように前記コア部に形成され、前記コア部の前記半導体チップと前記基板部への接触時に前記コア部の周囲を保護するためのアンダーフィル部を備える半田ボールとを含むようにしてもよい。
また、本発明による半導体パッケージのアンダーフィル部は、内部に複数の導電性フィラーを含むことを特徴としてもよい。
また、本発明による半導体パッケージのアンダーフィル部は、導電性フィラーを含む導電層と、前記導電層を覆うように形成される非導電層とを含むことを特徴としてもよい。
また、本発明による半導体パッケージのアンダーフィル部は、導電性フィラーを含む導電層と、前記導電層を覆うように形成される非導電層とを含むことを特徴としてもよい。
また、本発明による半導体パッケージのアンダーフィル部は、熱硬化性樹脂、熱可塑性樹脂、又はこれらの混合物からいずれか１つを選択的に使用することを特徴としてもよい。
また、本発明による半導体パッケージのコア部は、非導電性材質の中心部と、前記中心部を覆うように形成される金属材質の外郭部とを含むことを特徴としてもよい。
また、本発明による半導体パッケージのコア部は、前記中心部と前記外郭部との間に位置する銅（Ｃｕ）材質の内側導電層をさらに含むことを特徴としてもよい。
また、本発明による半導体パッケージのコア部は、前記中心部と前記外郭部との間に位置する銅（Ｃｕ）材質の内側導電層をさらに含むことを特徴としてもよい。
本発明による半田ボール及び半導体パッケージは、コア部の外側を覆うようにアンダーフィル部が形成されるため、基板部と半導体チップの電気的な接触とアンダーフィル層を形成するリフロー工程を共に行うことができ、これにより、製造工程が短縮されるという効果がある。
また、本発明による半田ボール及び半導体パッケージは、各コア部にそれぞれアンダーフィル部が形成されるため、基板部の内部に装着されるコア部の周囲にもアンダーフィル層を形成することが容易であり、これにより、基板部の内側で電気的な接続が不安定になることを防止するという効果がある。
また、本発明による半田ボール及び半導体パッケージは、各コア部にそれぞれアンダーフィル部が形成されるため、基板部の内部に装着されるコア部の周囲にもアンダーフィル層を形成することが容易であり、これにより、基板部の内側で電気的な接続が不安定になることを防止するという効果がある。
以下、本発明による半田ボール及び半導体パッケージの好ましい実施形態について添付図面を参照して詳細に説明する。
ただし、本発明の思想は以下の実施形態に限定されるものではなく、本発明の思想を理解する当業者であれば、同じ思想の範囲内で構成要素の追加、変更、削除などを行うことにより、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施形態を容易に提案できるであろうが、これもやはり本発明の思想の範囲内に含まれるといえる。
なお、各実施形態の図面に示される同一又は類似の思想の範囲内の機能が同一の構成要素は、同一又は類似の符号を付して説明する。
図１及び図２は、本発明の一実施形態による半田ボール及び半導体パッケージの断面図である。
図１及び図２に示すように、本発明の一実施形態による半導体パッケージ１００は、半導体チップ１１０、基板部１２０、及び半田ボール１３０を含む。
半導体チップ１１０は基板部１２０上に接続され、半導体チップ１１０の図中下部には導電性接着剤である半田ボール１３０が装着される。ここで、半導体チップ１１０の図中下部に形成される半田ボール１３０は、基板部１２０のパターン部１２２が形成される位置に対応するように互いに離隔して形成される。
基板部１２０の表面には、半導体チップ１１０と電気的に接続するためのパターン部１２２が形成される。ここで、基板部１２０としては、有機基板やＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−ｆｉｒｅｄ Ｃｅｒａｍｉｃ）などのセラミック基板などが用いられる。
また、基板部１２０の図中上部には、パターン部１２２の周囲に半田レジスト層１４０が設けられる。ここで、基板部１２０は、複数の層で製造してもよいが、この場合、複数の層を電気的に接続するための回路パターンが形成される。
半田レジスト層１４０は、基板部１２０の表面に設けられるが、パターン部１２２が露出するようにパターン部１２２の周囲に形成される。
また、半田レジスト層１４０は、電気的な絶縁機能と共に熱応力を緩和する役割を果たし、ポリマーを含む絶縁物質で形成してもよい。例えば、パターン部１２２を露出させるために、半田レジスト層１４０を感光性ポリマーを含む絶縁物質で形成し、絶縁物質を選択的に露光、現像することによりパターン部１２２をオープンさせてもよい。
本実施形態においては半田レジスト層１４０が形成されるが、これに限定されるものではなく、半田レジスト層１４０を省略してもよい。
図２に示すように、半導体チップ１１０を基板部１２０上で半田ボール１３０と接触するように配置した後、リフロー工程で半導体チップ１１０と基板部１２０を電気的に接続させる。
このとき、コア部１３２の外郭に形成されたアンダーフィル部１３４は、半導体チップ１１０と基板部１２０の境界面に沿って移動する。
従って、各コア部１３２は各アンダーフィル部１３４により外部から保護されるため、基板部１２０の内部に装着される半田ボール１３０の周囲にもアンダーフィル層の形成が容易であり、これにより、基板部１２０の内側の電気的な接続が不安定になることを防止する。
また、図２に示すように、アンダーフィル部１３４が不連続に形成されるため、外部環境によりストレスが発生してもアンダーフィル部１３４間で分散されるという効果がある。
図３は、本発明の一実施形態による半導体パッケージに装着される半田ボールを説明するための断面図である。
図３に示すように、半田ボール１３０は、コア部１３２及びアンダーフィル部１３４を含む。
コア部１３２は、半導体チップ１１０と基板部１２０のパターン部１２２を電気的に接続できるように、Ｎｉ、Ａｕ、Ｃｕなどの導電性材質の金属又は金属合金で形成してもよい。また、コア部１３２は、リフロー工程で一定量が流動する半田材質であれば好ましい。
アンダーフィル部１３４は、コア部１３２の外部を覆うようにコーティングされ、コア部１３２の外部を保護する。
ここで、リフロー工程でコア部１３２が半導体チップ１１０と基板部１２０に接触するとき、アンダーフィル部１３４も共に溶けて周囲に広く広がる現象が発生し、このような構造により内部にコア部１３２を封止する役割を果たす。
このようなアンダーフィル部１３４は、非導電性樹脂で形成してもよく、具体的には、熱硬化性樹脂、熱可塑性樹脂、又はこれらの混合物で形成してもよい。例えば、アンダーフィル部１３４としては、非導電性接着剤（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ａｄｈｅｓｉｖｅ；ＮＣＡ）などを使用してもよい。ここで、アンダーフィル部１３４が熱可塑性樹脂からなる場合は、再使用が可能であるという効果がある。
従って、本実施形態による半田ボール及び半導体パッケージは、半田ボールの外側を覆うようにアンダーフィル部がコーティング形成されるため、コア部１３２自体の酸化を防止するという効果があり、アンダーフィル層を基板部１２０と半導体チップ１１０の境界面の全面に使用されないため、製造コストをより低減できるという効果もある。
図４及び図５は、本発明の他の実施形態による半導体パッケージを説明するための断面図であり、図６は、図４の半導体パッケージに装着される半田ボールを説明するための断面図である。
図４及び図５に示すように、本発明の他の実施形態による半導体パッケージ２００は、半導体チップ２１０、基板部２２０、及び半田ボール２３０を含む。
半導体チップ２１０は基板部２２０上に接続され、半導体チップ２１０の図中下部には導電性接着剤である半田ボール２３０が装着される。ここで、半導体チップ２１０の図中下部に形成される半田ボール２３０は、基板部２２０のパターン部２２２が形成される位置に対応するように互いに離隔して形成される。
基板部２２０の表面には、半導体チップ２１０と電気的に接続するためのパターン部２２２が形成される。ここで、基板部２２０としては、有機基板やＬＴＣＣなどのセラミック基板などが用いられる。
また、基板部２２０の上部には、パターン部２２２の周囲に半田レジスト層２４０が設けられる。ここで、基板部２２０は、複数の層で製造してもよいが、この場合、複数の層を電気的に接続するための回路パターンが形成される。
半田レジスト層２４０は、基板部２２０の表面に設けられるが、パターン部２２２が露出するようにパターン部２２２の周囲に形成される。
図６に示すように、半田ボール２３０は、コア部２３２及びアンダーフィル部２３４を含む。
コア部２３２は、半導体チップ２１０と基板部２２０のパターン部２２２を電気的に接続できるように、導電性材質の金属又は金属合金で形成してもよい。また、コア部２３２は、リフロー工程で一定量がフラックスする半田材質であれば好ましい。
アンダーフィル部２３４は、コア部２３２の外部を覆うようにコーティングされ、コア部２３２の外部を保護する。
このようなアンダーフィル部２３４は、非導電性樹脂で形成してもよく、具体的には、熱硬化性樹脂、熱可塑性樹脂、又はこれらの混合物で形成してもよい。例えば、アンダーフィル部２３４としては、非導電性接着剤（ＮＣＡ）などを使用してもよい。
また、アンダーフィル部２３４は、ボール状に形成される複数の導電性フィラー２３６を含有することを特徴とする。ここで、導電性フィラー２３６の材質としては、異方性導電接着剤（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ａｄｈｅｓｉｖｅ；ＡＣＡ）や等方性導電接着剤（Ｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ａｄｈｅｓｉｖｅ；ＩＣＡ）などを使用してもよい。
従って、図５に示すように、半田ボール２３０により半導体チップ２１０と基板部２２０を電気的に接続するためのリフロー工程を行った場合、導電性フィラー２３６が基板部２２０のパターン部２２２及び半導体チップ２１０の電極部に偏り、コア部２３２が接触しなくてもその間を導電性フィラー２３６が埋めるため、より電気的な接続性に優れるという効果がある。
図７〜図１１は、本発明のさらに他の実施形態による半田ボールを説明するための断面図である。図７に示すように、本発明のさらに他の実施形態による半田ボール３３０は、コア部３３２及びアンダーフィル部３３４を含む。
本実施形態において、アンダーフィル部３３４は、上記実施形態と実質的に同一であるので、その具体的な説明を省略する。
コア部３３２は、非導電性材質の中心部３３２ａと、中心部３３２ａを覆うように形成される金属材質の外郭部３３２ｂとを含む。
中心部３３２ａとしては、非導電性材質、具体的には、セラミックやプラスチック材質などを使用してもよい。
また、外郭部３３２ｂは、半導体チップと基板部のパターン部を電気的に接続できるように、導電性材質の金属又は金属合金で形成してもよい。
従って、本実施形態による半田ボール３３０は、中心部３３２ａの使用により、全体的に導電性材質を使用した場合に比べてコストを低減できるという効果があり、硬い材質の中心部３３２ａにより、半導体チップと基板部とを接着した場合にその高さを所定高さ以上に維持できるという利点がある。
また、中心部３３２ａが外部の衝撃を吸収する役割を果たすため、半導体パッケージ自体を外部衝撃から保護する役割も果たす。
図８に示すように、本発明のさらに他の実施形態による半田ボール４３０は、コア部４３２及びアンダーフィル部４３４を含む。
ここで、コア部４３２は、非導電性材質の中心部４３２ａと、中心部４３２ａを覆うように形成される金属材質の外郭部４３２ｂとを含む。
中心部４３２ａとしては、非導電性材質、具体的には、セラミックやプラスチック材質などを使用してもよい。
アンダーフィル部４３４は、ボール状に形成される複数の導電性フィラー４３６を含有することを特徴とする。ここで、導電性フィラー４３６の材質としては、異方性導電接着剤（ＡＣＡ）や等方性導電接着剤（ＩＣＡ）などを使用してもよい。
従って、リフロー工程で導電性フィラー４３６が基板部のパターン部及び半導体チップの電極部に偏り、コア部４３２が接触しなくてもその間を導電性フィラー４３６が埋めるため、より電気的な接続性に優れるという効果がある。
図９に示すように、本発明のさらに他の実施形態による半田ボール５３０は、コア部５３２及びアンダーフィル部５３４を含む。
ここで、コア部５３２は、非導電性材質の中心部５３２ａと、中心部５３２ａを覆うように形成される金属材質の外郭部５３２ｂとを含む。
中心部５３２ａとしては、非導電性材質、具体的には、セラミックやプラスチック材質などを使用してもよい。
また、外郭部５３２ｂは、半導体チップと基板部のパターン部を電気的に接続できるように、導電性材質の金属又は金属合金で形成してもよい。
また、コア部５３２は、中心部５３２ａと外郭部５３２ｂとの間に位置する銅（Ｃｕ）材質の内側導電層５３２ｃをさらに含む。内側導電層５３２ｃは、外郭部５３２ｂの内側に位置するので、電気伝導度及び電気的な接続に対する信頼性を向上させる役割を果たす。 図１０に示すように、本発明のさらに他の実施形態によるアンダーフィル部６３４は、コア部６３２を覆うように形成される第１非導電層６３６と、第２非導電層６３８とを含む。
ここで、第１非導電層６３６は、非導電性樹脂で形成してもよく、具体的には、熱硬化性樹脂、熱可塑性樹脂、又はこれらの混合物で形成してもよい。例えば、第１非導電層６３６としては、非導電性接着剤（ＮＣＡ）などを使用してもよい。
また、第２非導電層６３８は、第１非導電層６３６を覆うように形成され、熱可塑性樹脂で形成してもよい。
従って、コア部６３２の外郭にアンダーフィル部６３４が二重に形成されるため、アンダーフィルが充填されなかったり、内部にエアトラップが発生する不良などを解決することができる。
図１１に示すように、本発明のさらに他の実施形態によるアンダーフィル部７３４は、コア部７３２を覆うように形成される導電層７３６と、非導電層７３８とを含む。
ここで、導電層７３６は、ボール状に形成される複数の導電性フィラー７３７を含有することを特徴とする。ここで、導電性フィラー７３７の材質としては、異方性導電接着剤（ＡＣＡ）や等方性導電接着剤（ＩＣＡ）などを使用してもよい。
また、非導電層７３８は、導電層７３７を覆うように形成され、熱可塑性樹脂又は熱硬化性樹脂で形成してもよい。しかしながら、非導電層７３８は前記材質に限定されるものではない。
従って、図１１に示すように、半田ボール７３０により半導体チップと基板部を電気的に接続するためのリフロー工程を行った場合、導電性フィラー７３７が基板部のパターン部及び半導体チップの電極部側に偏り、電気的な接続をサポートするため、より電気的な接続性に優れるという効果がある。
１１０、２１０ 半導体チップ
１２０、２２０ 基板部
１３０、２３０ 半田部
１３２、２３２ コア部
１３４、２３４ アンダーフィル部
１４０、２４０ 半田レジスト層
１２０、２２０ 基板部
１３０、２３０ 半田部
１３２、２３２ コア部
１３４、２３４ アンダーフィル部
１４０、２４０ 半田レジスト層
Claims (8)
- 半導体チップを基板部に電気的に接続する半田ボールにおいて、
前記半導体チップと前記基板部を電気的に導通させるためのコア部と、
前記コア部の外側を覆うように前記コア部にコーティングされ、前記コア部の前記半導体チップと前記基板部への接触時に前記コア部の周囲を保護するためのアンダーフィル部と、
を含み、
前記アンダーフィル部は、内部に複数の導電性フィラーを含む導電層と、前記導電層を覆うように形成される非導電層と、を含むことを特徴とする半田ボール。 - 前記アンダーフィル部は、熱硬化性樹脂、熱可塑性樹脂、又はこれらの混合物からいずれか１つを選択的に使用することを特徴とする請求項１に記載の半田ボール。
- 前記コア部は、
中心に位置する非導電性材質の中心部と、
前記中心部を覆うように形成される金属材質の外郭部と、
を含むことを特徴とする請求項１に記載の半田ボール。 - 前記コア部は、
前記中心部と前記外郭部との間に位置する銅（Ｃｕ）材質の内側導電層をさらに含むことを特徴とする請求項３に記載の半田ボール。 - 一面に電極部が形成される半導体チップと、
前記半導体チップと電気的に接続される基板部と、
前記半導体チップと前記基板部を電気的に導通させるためのコア部、及び前記コア部の外側を覆うように前記コア部に形成され、前記コア部の前記半導体チップと前記基板部への接触時に前記コア部の周囲を保護するためのアンダーフィル部を備える半田ボールと、
を含み、
前記アンダーフィル部は、内部に複数の導電性フィラーを含む導電層と、前記導電層を覆うように形成される非導電層と、を含むことを特徴とする半導体パッケージ。 - 前記アンダーフィル部は、熱硬化性樹脂、熱可塑性樹脂、又はこれらの混合物からいずれか１つを選択的に使用することを特徴とする請求項５に記載の半導体パッケージ。
- 前記コア部は、
非導電性材質の中心部と、
前記中心部を覆うように形成される金属材質の外郭部と、
を含むことを特徴とする請求項５に記載の半導体パッケージ。 - 前記コア部は、
前記中心部と前記外郭部との間に位置する銅（Ｃｕ）材質の内側導電層をさらに含むことを特徴とする請求項７に記載の半導体パッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2009-0086585 | 2009-09-14 | ||
| KR1020090086585A KR101101550B1 (ko) | 2009-09-14 | 2009-09-14 | 솔더 볼 및 반도체 패키지 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012024479A Division JP2012089898A (ja) | 2009-09-14 | 2012-02-07 | 半田ボール及び半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011061175A JP2011061175A (ja) | 2011-03-24 |
| JP5159750B2 true JP5159750B2 (ja) | 2013-03-13 |
Family
ID=43934981
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009272223A Expired - Fee Related JP5159750B2 (ja) | 2009-09-14 | 2009-11-30 | 半田ボール及び半導体パッケージ |
| JP2012024479A Pending JP2012089898A (ja) | 2009-09-14 | 2012-02-07 | 半田ボール及び半導体パッケージ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012024479A Pending JP2012089898A (ja) | 2009-09-14 | 2012-02-07 | 半田ボール及び半導体パッケージ |
Country Status (2)
| Country | Link |
|---|---|
| JP (2) | JP5159750B2 (ja) |
| KR (1) | KR101101550B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089898A (ja) * | 2009-09-14 | 2012-05-10 | Samsung Electro-Mechanics Co Ltd | 半田ボール及び半導体パッケージ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102026227B1 (ko) * | 2012-12-13 | 2019-11-04 | 엘지이노텍 주식회사 | 패키지 온 패키지형 반도체 패키지 및 그 제조방법 |
| KR102134019B1 (ko) | 2013-11-25 | 2020-07-14 | 에스케이하이닉스 주식회사 | 볼 랜드를 포함하는 기판 및 반도체 패키지와, 그 제조방법 |
| CN115579300B (zh) * | 2022-11-24 | 2023-03-28 | 河北北芯半导体科技有限公司 | 一种倒装芯片封装堆叠方法 |
| CN115513147B (zh) * | 2022-11-24 | 2023-03-24 | 河北北芯半导体科技有限公司 | 一种部分填充底填料的倒装芯片封装结构 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62176139A (ja) * | 1986-01-29 | 1987-08-01 | Fuji Xerox Co Ltd | 異方導電材料およびこれを用いた半導体装置の実装方法 |
| JP2546262B2 (ja) * | 1987-03-25 | 1996-10-23 | 日立化成工業株式会社 | 回路の接続部材およびその製造方法 |
| KR970017898A (ko) * | 1995-09-30 | 1997-04-30 | 김광호 | 칩 온 글래스(Chip On Glass) 접합방법 |
| US5761048A (en) * | 1996-04-16 | 1998-06-02 | Lsi Logic Corp. | Conductive polymer ball attachment for grid array semiconductor packages |
| JP2003158440A (ja) * | 2001-11-19 | 2003-05-30 | Daishinku Corp | 接合部材および当該接合部材を用いた圧電振動デバイスおよび圧電振動デバイスの製造方法 |
| JP2004247358A (ja) * | 2003-02-10 | 2004-09-02 | Sony Corp | 半導体装置と、その製造方法と、それに用いるはんだボール |
| JP3924552B2 (ja) * | 2003-06-16 | 2007-06-06 | シャープ株式会社 | 導電性ボールおよびそれを用いた電子部品の外部電極形成方法 |
| KR20060097308A (ko) * | 2005-03-05 | 2006-09-14 | 삼성전자주식회사 | 실장용 솔더를 구비하는 반도체 패키지 |
| JP2007115857A (ja) * | 2005-10-20 | 2007-05-10 | Nippon Steel Chem Co Ltd | マイクロボール |
| JP4137112B2 (ja) * | 2005-10-20 | 2008-08-20 | 日本テキサス・インスツルメンツ株式会社 | 電子部品の製造方法 |
| JP4791244B2 (ja) * | 2006-05-11 | 2011-10-12 | 新光電気工業株式会社 | 電子部品内蔵基板及びその製造方法 |
| KR101101550B1 (ko) * | 2009-09-14 | 2012-01-02 | 삼성전기주식회사 | 솔더 볼 및 반도체 패키지 |
-
2009
- 2009-09-14 KR KR1020090086585A patent/KR101101550B1/ko not_active IP Right Cessation
- 2009-11-30 JP JP2009272223A patent/JP5159750B2/ja not_active Expired - Fee Related
-
2012
- 2012-02-07 JP JP2012024479A patent/JP2012089898A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089898A (ja) * | 2009-09-14 | 2012-05-10 | Samsung Electro-Mechanics Co Ltd | 半田ボール及び半導体パッケージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012089898A (ja) | 2012-05-10 |
| JP2011061175A (ja) | 2011-03-24 |
| KR101101550B1 (ko) | 2012-01-02 |
| KR20110028939A (ko) | 2011-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10304890B2 (en) | Electronic device package and fabricating method thereof | |
| US6734557B2 (en) | Semiconductor device | |
| JP4312766B2 (ja) | 半導体装置 | |
| US8471154B1 (en) | Stackable variable height via package and method | |
| JP2008091714A (ja) | 半導体装置 | |
| JP2010103244A (ja) | 半導体装置及びその製造方法 | |
| JP4828164B2 (ja) | インタポーザおよび半導体装置 | |
| JP5159750B2 (ja) | 半田ボール及び半導体パッケージ | |
| KR20070010915A (ko) | 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지 | |
| KR101197189B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| JP4534927B2 (ja) | 半導体装置 | |
| EP3319120A1 (en) | Semiconductor device | |
| KR20120101965A (ko) | 반도체 패키지 및 그의 제조 방법 | |
| US7176561B2 (en) | Semiconductor device, method for manufacturing the same, circuit board, and electronic equipment | |
| KR100744138B1 (ko) | 볼 그리드 어레이 반도체 패키지 및 그의 제조방법 | |
| KR20130034310A (ko) | 인쇄회로기판 어셈블리 | |
| KR20160095520A (ko) | 인쇄회로기판, 반도체 패키지 및 이들의 제조방법 | |
| JP2013211497A (ja) | 部品接合構造 | |
| JP5267540B2 (ja) | 半導体装置 | |
| WO2006100738A1 (ja) | 半導体装置及びその製造方法 | |
| TWI461126B (zh) | 晶片封裝基板和結構及其製作方法 | |
| JP2008034762A (ja) | 回路装置 | |
| KR20110108222A (ko) | 반도체 패키지 및 그 제조 방법 | |
| JP2009123781A (ja) | 回路モジュール | |
| JP5069879B2 (ja) | 回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121211 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151221 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |