[go: up one dir, main page]

JP5154271B2 - はんだバンプを有する配線基板及びその製造方法 - Google Patents

はんだバンプを有する配線基板及びその製造方法 Download PDF

Info

Publication number
JP5154271B2
JP5154271B2 JP2008068593A JP2008068593A JP5154271B2 JP 5154271 B2 JP5154271 B2 JP 5154271B2 JP 2008068593 A JP2008068593 A JP 2008068593A JP 2008068593 A JP2008068593 A JP 2008068593A JP 5154271 B2 JP5154271 B2 JP 5154271B2
Authority
JP
Japan
Prior art keywords
solder
opening
solder bump
wiring board
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008068593A
Other languages
English (en)
Other versions
JP2009224625A (ja
Inventor
琢也 半戸
一 斉木
和孝 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2008068593A priority Critical patent/JP5154271B2/ja
Priority to KR1020090022114A priority patent/KR101536006B1/ko
Priority to TW098108361A priority patent/TW200945528A/zh
Priority to US12/405,536 priority patent/US8143534B2/en
Publication of JP2009224625A publication Critical patent/JP2009224625A/ja
Application granted granted Critical
Publication of JP5154271B2 publication Critical patent/JP5154271B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3489—Composition of fluxes; Methods of application thereof; Other methods of activating the contact surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1405—Shape
    • H01L2224/14051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/094—Array of pads or lands differing from one another, e.g. in size, pitch or thickness; Using different connections on the pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/099—Coating over pads, e.g. solder resist partly over pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0278—Flat pressure, e.g. for connecting terminals with anisotropic conductive adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/0465—Shape of solder, e.g. differing from spherical shape, different shapes due to different solder pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Description

本発明は、はんだバンプを有する配線基板及びその製造方法に関するものである。
従来、電子部品を搭載するためのパッド上にはんだバンプが形成された配線基板（半導体パッケージ）が知られている。この種の配線基板としては、ボールグリッドアレイ（ＢＧＡ）、ピングリッドアレイ（ＰＧＡ）などの各種のタイプがある。そして、これらの配線基板の有するはんだバンプに対しては、フリップチップ方式にて電子部品が高密度に実装可能となっている。なお、はんだバンプは、例えば印刷法やはんだボール法などにより形成される。印刷法とは、複数の開口部を有するメタルマスクを用いて配線基板上面のパッド上にはんだペーストを印刷した後、リフローすることにより、はんだバンプを形成する方法である。はんだボール法とは、パッド上にはんだボールを配置してリフローすることにより、はんだバンプを形成する方法である。なお、この種の配線基板では、配線基板上面を覆うようにソルダーレジストが形成され、そのソルダーレジストには、パッドを露出させる複数の開口部が設けられている。
ところで、ソルダーレジストの各開口部は、通常、開口径が等しくなっているが、配線基板の仕様によっては開口径が異なる場合がある。なお、印刷法であれば、ソルダーレジストの開口部に合わせてメタルマスクの開口部の開口径を変更することにより、はんだバンプの形成が可能となる。しかしながら、印刷法は、狭ピッチ化された際にはんだバンプの形成が困難になるという欠点があるため、はんだボール法によってはんだバンプを形成する技術が種々提案されている（例えば特許文献１参照）。特許文献１に記載の従来技術では、第１開口部と、第１開口部よりも開口径が大きい第２開口部とを有するソルダーレジストが形成されており、第１開口部内に第１のはんだボールを配置し、第２開口部内に第１のはんだボールよりも粒径が大きい第２のはんだボールを配置している。
特開２００７−２８１３６９号公報（図２Ａ〜図２Ｋなど）
ところが、特許文献１に記載の従来技術では、ソルダーレジスト上に第２開口部を覆う第１のマスクを配置した状態で、第１開口部内に第１のはんだボールを配置する工程や、ソルダーレジスト上に第１開口部を覆う第２のマスクを配置した状態で、第２開口部内に第２のはんだボールを配置する工程などが必要となる。その結果、はんだバンプの形成に必要な工数が増大してしまうため、製造コストが嵩んでしまう。しかも、特許文献１に記載の従来技術では、開口径が異なる２種類の開口部を有するソルダーレジストに対応させて、粒径が異なる２種類のはんだボールを用いているため、個々のはんだバンプの高さにバラツキが生じてしまう。その結果、配線基板と電子部品との間に接続不良が発生する可能性がある。
本発明は上記の課題に鑑みてなされたものであり、その第１の目的は、他部品との接続信頼性を向上させることができるはんだバンプを有する配線基板を提供することにある。第２の目的は、他部品との接続信頼性を向上させることができ、しかも、はんだバンプの形成に必要な工数を減らすことができるはんだバンプを有する配線基板の製造方法を提供することにある。
そして、上記課題を解決するための手段（手段１）としては、配線基板本体と、前記配線基板本体の表面に形成された金属層と、前記金属層を露出させるとともに開口径が異なる複数の開口部を有し前記配線基板本体の表面に形成されたソルダーレジストと、前記複数の開口部内において前記金属層上に配置された複数のはんだバンプとを備える配線基板であって、前記複数の開口部が、第１開口部と、前記第１開口部よりも開口径が大きい第２開口部とからなり、前記第１開口部内に配置されたはんだバンプの体積と前記第２開口部内に配置されたはんだバンプの体積とが互いに等しく、前記第１開口部内に配置されたはんだバンプの頂部が平坦面を有するとともに、前記第２開口部内に配置されたはんだバンプの頂部が、前記第１開口部内に配置されたはんだバンプの頂部の平坦面の面積よりも小さい平坦面を有し、前記第１開口部内及び前記第２開口部内に配置されたはんだバンプの頂部が、表面粗さＲａが０．３μｍ以上５μｍ以下となるように粗化されており、前記第１開口部内に配置されたはんだバンプの頂部のコプラナリティの測定値が１ｃｍ２あたり１０μｍ以下であり、前記第１開口部にて露出する金属層と前記第１開口部内に配置されたはんだバンプとがシグナル用電気経路を構成し、前記第２開口部にて露出する金属層と前記第２開口部内に配置されたはんだバンプとがグランド用電気経路または電源用電気経路を構成し、前記シグナル用電気経路と、前記グランド用電気経路または前記電源用電気経路とが互いに電気的に独立していることを特徴とするはんだバンプを有する配線基板がある。
手段１の配線基板では、第１開口部の開口径が第２開口部の開口径よりも小さいため、はんだバンプにおいて第１開口部の開口端から突出する部分の体積は、はんだバンプにおいて第２開口部の開口端から突出する部分の体積よりも大きくなる。その結果、第１開口部内に配置されたはんだバンプの高さが、第２開口部内に配置されたはんだバンプの高さよりも高くなる可能性が高い。ゆえに、個々のはんだバンプの高さにバラツキが生じてしまうため、はんだバンプと他部品との間に接続不良が発生する可能性がある。
そこで、手段１の配線基板では、第２開口部内に配置されたはんだバンプの頂部に、第１開口部内に配置されたはんだバンプの頂部の平坦面の面積よりも小さい平坦面を形成するようにしている。即ち、高いほうのはんだバンプ（第１開口部内に配置されたはんだバンプ）の平坦化の度合を、低いほうのはんだバンプ（第２開口部内に配置されたはんだバンプ）の平坦化の度合よりも大きくしている。これにより、ソルダーレジストが開口径が異なる複数の開口部を有していたとしても、個々のはんだバンプの高さを揃えることができるため、はんだバンプと他部品との接続信頼性を向上させることができる。
本発明における配線基板を構成する基板（配線基板本体）としては、樹脂材料またはセラミック材料などを主体として構成された基板などを挙げることができる。樹脂材料を主体として構成された基板の具体例としては、ＥＰ樹脂（エポキシ樹脂）基板、ＰＩ樹脂（ポリイミド樹脂）基板、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）基板、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）基板などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料からなる基板を使用してもよい。あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料からなる基板等を使用してもよい。また、セラミック材料を主体として構成された基板の具体例としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などのセラミック材料からなる基板などがある。
前記ソルダーレジストは、絶縁性及び耐熱性を有する樹脂からなり、配線基板本体を覆い隠すことでその配線基板本体を保護する保護膜として機能する。ソルダーレジストの具体例としては、エポキシ樹脂やポリイミド樹脂などからなるソルダーレジストがある。
なお、ソルダーレジストが有する複数の開口部の断面形状としては、断面円形状、断面楕円形状、断面三角形状、断面長方形状、断面正方形状などを挙げることができる。また、開口部の「開口径」とは、開口部の内径の最大長さ（最大径）を示している。例えば、開口部が断面長方形状をなす場合には、長方形の対角線の長さを開口径とし、開口部が断面楕円形状をなす場合には、楕円の長径の長さを開口径とする。なお、開口部が、ソルダーレジストの裏面側端部からソルダーレジストの表面側端部に行くに従って広くなるすり鉢状をなす場合、開口部の「開口径」とは、裏面側端部における開口径の最大長さ（最大径）を示している。
前記はんだバンプの形成材料となるはんだ合金としては、搭載される部品の接続端子等の材質等に応じて適宜選択すればよいが、９０Ｐｂ−１０Ｓｎ、９５Ｐｂ−５Ｓｎ、４０Ｐｂ−６０ＳｎなどのＰｂ−Ｓｎ系はんだ、Ｓｎ−Ｓｂ系はんだ、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ａｕ−Ｇｅ系はんだ、Ａｕ−Ｓｎ系はんだ、Ａｕ−Ｓｉ系はんだなどが挙げられる。特に、前記複数のはんだバンプは鉛フリーはんだからなることが好ましい。このようにすれば、はんだバンプに鉛が含まれていないため、配線基板の環境への負荷を低くすることができる。また、鉛フリーはんだは、鉛を含有するはんだよりも濡れ性が悪く、ボイドの発生量が多くなる傾向にあるため、はんだバンプの頂部を粗化してフラックスを放出しやすくすれば、ボイドの発生をより効果的に防止できる。ここで、鉛フリーはんだとしては、Ｓｎ−Ｓｂ系はんだ、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ａｕ−Ｇｅ系はんだ、Ａｕ−Ｓｎ系はんだ、Ａｕ−Ｓｉ系はんだなどが挙げられる。
なお、前記第１開口部内に配置されたはんだバンプの体積と前記第２開口部内に配置されたはんだバンプの体積とが互いに等しい。このようにすれば、第１開口部内に配置されたはんだバンプと第２開口部内に配置されたはんだバンプとを同じはんだバンプ形成材料で形成できるため、製造コストを低減させることができる。
また、前記第１開口部内に配置されたはんだバンプの頂部のコプラナリティの測定値が１ｃｍ２あたり１０μｍ以下である。このようにすれば、はんだバンプと他部品との接続が確実にかつ容易になる。仮に、コプラナリティの測定値が１ｃｍ２あたり１０μｍよりも大きくなると、個々のはんだバンプの高さにバラツキが生じてしまい、他部品との間に接続不良が発生する可能性がある。
しかも、少なくとも前記第１開口部内に配置されたはんだバンプの頂部が粗化されるとともに、粗化された頂部の表面粗さＲａが０．３μｍ以上５μｍ以下であることが好ましい。このようにすれば、はんだバンプに含まれているフラックスが、加熱溶融される際に気化して確実に頂部から外部に放出される。ゆえに、気化したフラックスがはんだバンプ内に溜まることに起因したボイドの発生を防止することができる。仮に、表面粗さＲａが０．３μｍ未満になると、気化したフラックスがはんだバンプ内に溜まりやすくなり、ボイドが発生しやすくなる。一方、表面粗さＲａが５μｍよりも大きくなると、個々のはんだバンプの高さにバラツキが生じてしまい、コプラナリティの測定値が大きくなる可能性がある。その結果、はんだバンプと他部品との接合強度が低下するおそれがある。また、表面粗さＲａが５μｍよりも大きくなることではんだバンプの頂部に深い凹部が形成されるため、凹部に溜まったフラックスが外部に放出されにくくなるおそれがある。
ここで、本明細書で述べられている「コプラナリティ」とは、「日本電子機械工業会規格ＥＩＡＪ ＥＤ−７３０４ ＢＧＡ規定寸法の測定方法」で定義されている端子最下面均一性を示している。そして、「コプラナリティの測定値」とは、「ＥＤ−７３０４ ＢＧＡ規定寸法の測定方法」で定義されている測定値であり、配線基板本体の表面に対する複数のはんだバンプの頂部の均一性を示す指標である。また、本明細書で述べられている「表面粗さＲａ」とは、ＪＩＳ Ｂ０６０１で定義されている算術平均粗さＲａである。なお、表面粗さＲａの測定方法はＪＩＳ Ｂ０６５１に準じるものとする。
なお、配線基板内にシグナル用電気経路と、グランド用電気経路または電源用電気経路とが存在する場合、グランド用電気経路または電源用電気経路には、一般的にシグナル用電気経路よりも大電流が流れるようになっている。このため、グランド用電気経路または電源用電気経路を構成する金属層の面積は、シグナル用電気経路を構成する金属層の面積よりも大きく設定されることが好ましい。また、グランド用電気経路または電源用電気経路を構成する金属層上に配置されたはんだバンプには、ボイドが発生しないことが好ましい。そこで、上記手段１では、前記第１開口部にて露出する金属層と前記第１開口部内に配置されたはんだバンプとがシグナル用電気経路を構成し、前記第２開口部にて露出する金属層と前記第２開口部内に配置されたはんだバンプとがグランド用電気経路または電源用電気経路を構成し、前記シグナル用電気経路と、前記グランド用電気経路または前記電源用電気経路とが互いに電気的に独立している。このようにすれば、シグナル用電気経路を構成する金属層が第１開口部にて露出し、グランド用電気経路または電源用電気経路を構成する金属層が第１開口部よりも開口径が大きい第２開口部にて露出する。これにより、グランド用電気経路または電源用電気経路を構成する金属層の面積がシグナル用電気経路を構成する金属層の面積よりも大きくなる。また、グランド用電気経路または電源用電気経路を構成する金属層上に配置されたはんだバンプは、第２開口部内に配置されるために、第１開口部内に配置されたはんだバンプよりも頂部の平坦面が小さい構造となる。これにより、グランド用電気経路または電源用電気経路を構成する金属層上に配置されたはんだバンプに、平坦化に起因するボイドが発生しにくくなる。従って、グランド用電気経路または電源用電気経路を、大電流を流すのに好適な構造とすることができる。
また、上記課題を解決するための別の手段（手段２）としては、手段１に記載のはんだバンプを有する配線基板の製造方法であって、前記配線基板本体の表面に前記金属層を形成する金属層形成工程と、前記配線基板本体の表面に、前記金属層を露出させるとともに開口径が異なる前記複数の開口部を有する前記ソルダーレジストを形成するソルダーレジスト形成工程と、前記複数の開口部内における前記金属層上に複数のはんだバンプ形成材料を配置するはんだバンプ形成材料配置工程と、前記はんだバンプ形成材料配置工程後、前記複数のはんだバンプ形成材料を加熱溶融して前記複数のはんだバンプを形成する加熱溶融工程と、前記加熱溶融工程後、前記複数のはんだバンプの少なくとも一部の頂部をプレスして平坦化することにより、前記複数のはんだバンプの高さを揃えるはんだバンプ成形工程とを含むことを特徴とするはんだバンプを有する配線基板の製造方法がある。
従って、手段２の製造方法によると、はんだバンプ成形工程において複数のはんだバンプの少なくとも一部の頂部をプレスして平坦化することにより、個々のはんだバンプの高さが揃えられる。このため、ソルダーレジストが開口径が異なる複数の開口部を有していたとしても、はんだバンプと他部品との接続信頼性を向上させることができる。
なお、前記はんだバンプ形成材料配置工程では、前記複数のはんだバンプ形成材料として粒径及び体積が等しい複数のはんだボールを前記金属層上に配置することが好ましい。このようにすれば、複数のはんだバンプをそれぞれ同じはんだボールで形成できるため、製造コストを低減させることができる。
また、前記はんだバンプ成形工程では、押圧用粗面を有する押圧治具を用いて複数のはんだバンプの少なくとも一部の頂部をプレスすることにより、前記頂部を平坦化すると同時に粗化することが好ましい。このようにすれば、はんだバンプ成形工程において複数のはんだバンプの頂部が粗化されて微小な凹凸が形成されるため、その部分にフラックスが溜まりやすくなる。また、はんだバンプの頂部に形成された凹凸は、はんだバンプを加熱溶融すると気化したフラックスのガス抜き通路となるため、気化したフラックスは、ガス抜き通路を通過して確実に頂部から外部に放出される。ゆえに、気化したフラックスがはんだバンプ内に溜まることに起因したボイドの発生を防止することができる。よって、はんだバンプと他部品との接続信頼性が向上する。さらに、はんだバンプ成形工程では、はんだバンプの頂部を平坦化すると同時に粗化しているため、はんだバンプを有する配線基板を効率良く製造することができる。
また、はんだバンプ成形工程を行う場合、押圧治具をヒータなどの加熱手段により加熱してもよいし、加熱しなくてもよい。押圧治具を加熱する場合、はんだバンプがある程度軟化する。ゆえに、常温で行う場合と比較してはんだバンプが変形しやすくなり、押圧治具の応力をそれほど大きくすることなく、はんだバンプの頂部を確実に平坦化させることができる。一方、押圧治具を加熱しない場合、加熱手段が不要となるため、簡単な構成ではんだバンプの頂部を平坦化させることができる。
ここで、前記押圧治具は、チタンやステンレスなどの金属材、アルミナ、窒化珪素、炭化珪素、窒化ホウ素などのセラミック材、ガラス材などによって構成されることが好ましく、はんだに濡れない（または濡れにくい）ものが好ましい。特に、前記押圧治具は、加工精度が高く熱による変形が少ないセラミック材によって構成されることがよい。また、押圧治具の押圧用粗面は平面であることが好ましい。このようにすれば、平坦化されるはんだバンプに押圧力が均等に加わるため、各はんだバンプの頂部を精度よく平坦化することができる。
以下、本発明を具体化した一実施形態を図１〜図１１に基づき詳細に説明する。
図１は、はんだバンプ平坦化装置１の概略図である。図２はそのはんだバンプ平坦化装置１にセットされる配線基板１１の概略平面図、図３は同じく概略断面図である。図１に示すように、はんだバンプ平坦化装置１は、押圧治具である上治具３、支持治具である下治具４、及び、配線基板１１を下治具４にセットするための移動治具５などを備えている。
図２，図３等に示すように、本実施形態の配線基板１１は、ＭＰＵなどの多端子の高密度フリップチップ接続に対応可能なピングリッドアレイ（ＰＧＡ）タイプの半導体パッケージである。具体的に言うと、この配線基板１１は、ガラス繊維を含むビスマレイミド・トリアジンなどの樹脂からなるコア基板の上下面に、公知の手法により複数の樹脂絶縁層を積層した多層配線基板である。この多層配線基板は、厚さ約１ｍｍ、約４０ｍｍ角の平板状部品であり、各樹脂絶縁層間に図示しない銅配線を備えている。
配線基板１１を構成する配線基板本体１２の表面１３（図３では上面）において略中央の正方形領域は、バンプ形成領域ＡＲ１とされている。バンプ形成領域ＡＲ１内には、複数の第１パッド２１と複数の第２パッド２２とがほぼ格子状に整列して形成されている。各パッド２１，２２は、複数のめっき層によって形成された金属層である。各第１パッド２１は、直径が１５０μｍ、厚さが２０μｍに設定されており、各第２パッド２２は、直径が１７０μｍ、厚さが２０μｍに設定されている。
図１〜図４等に示されるように、配線基板本体１２の表面１３には、同表面１３を略全体的に覆うソルダーレジスト３０が形成されている。ソルダーレジスト３０は、第１パッド２１を露出させる第１開口部３１と、第２パッド２２を露出させる第２開口部３２とを有している。各開口部３１，３２は、断面円形状をなし、開口径（本実施形態では、ソルダーレジスト３０の裏面側端部における円の直径）が互いに異なっている。本実施形態では、第１開口部３１の開口径が８０μｍ程度に設定され、第２開口部３２の開口径が１００μｍ程度に設定されている。即ち、第２開口部３２の開口径は、第１開口部３１の開口径よりも大きくなっている。
また、各第１開口部３１内において第１パッド２１の表面上には、ＩＣチップ４５（図９等参照）を接合するための第１はんだバンプ４１が配置され、各第２開口部３２内において第２パッド２２の表面上には、同じくＩＣチップ４５を接合するための第２はんだバンプ４２が配置されている。本実施形態のはんだバンプ４１，４２は、鉛フリーはんだであるＳｎ−Ａｇ系はんだからなっている。また図６〜図８に示されるように、第１はんだバンプ４１は、はんだバンプ形成材料であるはんだボール５１を第１パッド２１上に配置してリフローすることで形成されるものであり、半球状に盛り上がった形状を有している。同様に、第２はんだバンプ４２も、第１はんだバンプ４１の形成に用いたはんだボール５１と同じはんだボール５１を第２パッド２２上に配置してリフローすることで形成されるものであり、半球状に盛り上がった形状を有している。よって、第１はんだバンプ４１及び第２はんだバンプ４２は、体積が互いに等しくなっている。
なお本実施形態では、第１パッド２１と第１はんだバンプ４１とからなる複数の第１電気経路が、それぞれシグナル用電気経路を構成している。また、第２パッド２２と第２はんだバンプ４２とからなる複数の電気経路のうち、半数がグランド用電気経路を構成し、残り半数が電源用電気経路を構成している。これらシグナル用電気経路、グランド用電気経路及び電源用電気経路は、互いに電気的に独立している。
図１，図３に示されるように、前記配線基板本体１２の裏面１４（図３では下面）の全域には、複数のパッド２３がほぼ格子状に整列して形成されている。また、配線基板本体１２の裏面１４には、同裏面１４を略全体的に覆うソルダーレジスト３３が形成されている。ソルダーレジスト３３は、パッド２３を露出させる複数の開口部を有している。各開口部内において各パッド２３の表面上には、ソケット実装用の複数のピン１５がはんだ付けによって接合されている。なお、配線基板１１の裏面１４側に配置される各ピン１５は、表面１３側のはんだバンプ４１，４２より高融点のはんだではんだ付けされている。
また、各ピン１５は、断面円形状の軸部とその軸部よりも径が大きい頭部１６とを有している。そして、頭部１６がパッド２３に対してはんだ付けされている。なお、各ピン１５は、図示しない専用の位置決め治具のピン挿入孔に一度にセットされ、一回のはんだ付け工程で配線基板１１に接合される。そのため、配線基板１１における各ピン１５同士の位置精度は比較的高くなっている。
図１に示す前記移動治具５は、配線基板１１の四隅を支持した状態で、図示しない搬送装置により搬送レールに沿って水平方向に移動するとともに、垂直方向に移動する。この移動治具５の水平・垂直移動によって配線基板１１が下治具４にセットされる。
前記上治具３はセラミック材（窒化ホウ素）によって構成され、上治具３の下面は平坦な押圧用粗面６を有している。本実施形態において、押圧用粗面６の平坦度は１ｃｍ２あたり１０μｍ以下に設定されており、押圧用粗面６の表面粗さＲａは０．４μｍに設定されている。上治具３は、図示しない加圧装置（エアプレスや油圧プレスなど）により下方に向けて駆動され、前記各はんだバンプ４１，４２のうち一部のはんだバンプ（本実施形態では第１はんだバンプ４１）を押圧用粗面６によって押圧する。これにより、各はんだバンプ４１，４２のうち第１はんだバンプ４１の頂部４３のみが平坦化されると同時に、第１はんだバンプ４１の頂部４３の上面が粗化される（図４参照）。その結果、第１はんだバンプ４１の頂部４３に平坦面が形成される一方、第２はんだバンプ４２の頂部４４には平坦面が形成されない。換言すると、開口径が小さい側の第１開口部３１内に配置された第１はんだバンプ４１の頂部４３の平坦面の面積は、開口径が大きい側の第２開口部３２内に配置された第２はんだバンプ４２の頂部４４の平坦面の面積よりも大きくなる。即ち、開口部の開口径が小さくなるに従って、その開口部内に配置されたはんだバンプの頂部の平坦面の面積が大きくなると言える。
図１に示すように、前記下治具４は、その中央部に四角柱状に突出した支持部７を備えている。支持部７の先端面（上端面）は、前記配線基板本体１２の裏面１４に接触可能な接触面８となる。支持部７の接触面８には、上方に向けて開口する複数のピン逃がし穴９が、前記ピン１５と等しいピッチで格子状に配列されている。
本実施形態のピン逃がし穴９は、開口部よりも深い部分が等断面形状に形成されている一方、開口部が開口端（上端）に向かうに従って徐々に断面積が大きくなるよう形成されている。また、これらのピン逃がし穴９の開口部は、ピン１５の頭部１６を収容可能な大きさの穴径を有し、ピン先端側の径に対しては多少の余裕がある。なお、下治具４の支持部７は、機械的強度の高い金属材料（例えば超硬合金）によって形成されることが好ましい。
図１に示されるように、本実施形態のはんだバンプ平坦化装置１には、上治具３及び下治具４を所定温度に加熱するための電熱ヒータ６１，６２が設けられている。この電熱ヒータ６１，６２によって各治具３，４を加熱した状態で、前記第１はんだバンプ４１の頂部４３の平坦化及び粗化が行われる。
図４に示される平坦化及び粗化された第１はんだバンプ４１において、前記配線基板本体１２の表面１３から第１はんだバンプ４１の頂部４３までの高さは、本実施形態において３０μｍに設定されている。同様に、平坦化及び粗化されていない前記第２はんだバンプ４２において、配線基板本体１２の表面１３から第２はんだバンプ４２の頂部４４までの高さは、本実施形態において３０μｍに設定されている。即ち、第１はんだバンプ４１の頂部４３をプレスして平坦化することにより、各はんだバンプ４１，４２の高さが揃えられている。なお、頂部４３の平坦面には凹凸が生じており、頂部４３の平坦面の表面粗さＲａは０．４μｍに設定されている。さらに、各第１はんだバンプ４１の頂部４３のコプラナリティの測定値は、上治具３の押圧用粗面６の平坦度と等しく、１ｃｍ２あたり１０μｍ以下に設定されている。
なお、平坦化及び粗化された第１はんだバンプ４１の最大径は、前記第１パッド２１の直径の０．５倍以上１．２倍以下に設定されることが好ましい。仮に、第１はんだバンプ４１の最大径が第１パッド２１の直径の１．２倍よりも大きいと、第１はんだバンプ４１を加熱溶融して前記ＩＣチップ４５を接合する際に、第１パッド２１からはみ出したはんだが、隣接する第１パッド２１の第１はんだバンプ４１、または、隣接する前記第２パッド２２の第２はんだバンプ４２に接触し、ショートするおそれがある。一方、第１はんだバンプ４１の最大径が第１パッド２１の直径の０．５倍未満であると、第１はんだバンプ４１を加熱溶融してもあまり高くならず、頂部４３がＩＣチップ４５の接続端子４７に近づきにくいため、第１はんだバンプ４１と接続端子４７とを接合しにくい。なお本実施形態では、第１パッド２１の直径が１５０μｍであるため、第１はんだバンプ４１の最大径は７５μｍ以上１８０μｍ以下であることが好ましい。また、第１はんだバンプ４１の頂部４３の直径は、第１はんだバンプ４１の最大径の０．５倍以上１．０未満に設定されることが好ましく、第１はんだバンプ４１の最大径の０．８倍以上１．０未満に設定されることがより好ましい。仮に、頂部４３の直径が第１はんだバンプ４１の最大径の０．５倍未満であると、ＩＣチップ４５を接合する際に必要なフラックス２８を頂部４３の平坦面にあまり溜めることができなくなる。一方、頂部４３の直径が第１はんだバンプ４１の最大径の１．０倍以上であると、第１はんだバンプ４１を加熱溶融してＩＣチップ４５を接合する際に、頂部４３を構成するはんだが隣接する第１パッド２１の第１はんだバンプ４１、または、隣接する第２パッド２２の第２はんだバンプ４２に接触し、ショートするおそれがある。なお本実施形態では、第１はんだバンプ４１の最大径が７５μｍ以上１８０μｍ以下であるため、頂部４３の直径は３７．５μｍ以上１８０μｍ未満であることが好ましい。
また、平坦化及び粗化されていない第２はんだバンプ４２の最大径は、第２パッド２２の直径の０．５倍以上１．２倍以下に設定されることが好ましい。仮に、第２はんだバンプ４２の最大径が第２パッド２２の直径の１．２倍よりも大きいと、第２はんだバンプ４２を加熱溶融してＩＣチップ４５を接合する際に、第２パッド２２からはみ出したはんだが、隣接する第１パッド２１の第１はんだバンプ４１、または、隣接する第２パッド２２の第２はんだバンプ４２に接触し、ショートするおそれがある。一方、第２はんだバンプ４２の最大径が第２パッド２２の直径の０．５倍未満であると、第２はんだバンプ４２を加熱溶融してもあまり高くならず、頂部４４がＩＣチップ４５の接続端子４７に近づきにくいため、第２はんだバンプ４２と接続端子４７とを接合しにくい。なお本実施形態では、第２パッド２２の直径が１７０μｍであるため、第２はんだバンプ４２の最大径は８５μｍ以上２０４μｍ以下であることが好ましい。
次に、本実施形態における配線基板１１の製造方法を説明する。
配線基板１１は以下のようにして製造される。まず、コア基板上にエポキシ樹脂からなる樹脂絶縁層を形成するとともに、コア基板及び樹脂絶縁層の表面に、無電解銅めっき及び電解銅めっきを用いたセミアディティブ法によって銅配線を形成する。これにより、配線基板本体１２が形成される。なお、銅配線を、サブトラクティブ法やフルアディティブ法によって形成してもよい。
続く金属層形成工程において、従来公知の手法に従って無電解Ｎｉ−Ｐめっきを施し、さらに無電解Ａｕめっきを施すことにより、配線基板本体１２の表面１３における複数箇所に、Ｎｉ−Ｐめっき層及びＡｕめっき層からなる第１パッド２１及び第２パッド２２を形成する。同様に、無電解Ｎｉ−Ｐめっき及び無電解Ａｕめっきを施すことにより、配線基板本体１２の裏面１４における複数箇所に、Ｎｉ−Ｐめっき層及びＡｕめっき層からなるパッド２３を形成する。
続くソルダーレジスト形成工程では、配線基板本体１２の表面１３の表面上に、感光性エポキシ樹脂などを塗布して硬化させることにより、ソルダーレジスト３０を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３０に第１開口部３１及び第２開口部３２をパターニングする（図５参照）。また、配線基板本体１２の裏面１４の表面上に、感光性エポキシ樹脂などを塗布して硬化させることにより、ソルダーレジスト３３を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３３に開口部をパターニングする。
そして、はんだバンプ形成材料配置工程において、開口部３１，３２内における各パッド２１，２２上にはんだボール５１をそれぞれ配置する。具体的に言うと、各開口部３１，３２に対応する位置に複数の貫通孔５２を有するボール整列マスク５３を、ソルダーレジスト３０上に配置する（図６参照）。次に、ボール整列マスク５３上に、粒径及び体積が等しい複数のはんだボール５１を供給する。そして、供給したはんだボール５１を各開口部３１，３２内に落下させて各パッド２１，２２上に載置する。その後、ボール整列マスク５３を除去する（図７参照）。
続く加熱溶融工程では、各はんだボール５１を加熱溶融して第１はんだバンプ４１及び第２はんだバンプ４２を形成する。詳述すると、はんだボール５１が配置された配線基板本体１２をリフロー炉内に配置して、はんだの融点より１０〜４０℃高い温度（本実施形態では最大で２５０℃）に加熱し、その後冷却する。これにより、半球状に盛り上がった形状のはんだバンプ４１，４２が配線基板本体１２の表面１３側に配置される（図８参照）。また、配線基板本体１２の裏面１４に形成された各パッド２３の上にピン１５をはんだ付けする。その結果、配線基板１１が完成する（図１〜図３参照）。
次に、配線基板１１を、表面１３側を上に向けた状態で移動治具５にセットする。また、電熱ヒータ６１，６２によって上治具３及び下治具４を８０℃に加熱する。そして、移動治具５の搬送及びリフト動作によって、配線基板１１を下治具４の支持部７に支持させる。その結果、配線基板１１の裏面１４において被支持領域ＡＲ２（図１，図３参照）内にある複数のピン１５が支持部７に形成されたピン逃がし穴９に確実に案内され、配線基板１１が支持部７の接触面８に密着した状態で支持される。
そして、はんだバンプ成形工程において、上治具３を下降させ、各第１はんだバンプ４１の頂部４３を上治具３の押圧用粗面６でプレスする。このとき、各頂部４３の高さが各第２はんだバンプ４２の頂部４４の高さに揃うようにプレスする。すると、各第１はんだバンプ４１の頂部４３に確実にかつ均等に圧力（本実施形態では、１バンプあたり０．０７ｋｇ）が加わり、頂部４３が押し潰される結果、第１はんだバンプ４１が平坦化されると同時に粗化される。その後、はんだバンプ成形工程を終えた配線基板１１は、移動治具５の搬送及びリフト動作によって装置外部に搬送される。
その後、フラックス供給工程において、各第１はんだバンプ４１の頂部４３、及び、各第２はんだバンプ４２の表面全体にフラックス２８を供給する。なお、フラックス２８を供給する方法としては、液状のフラックス２８を塗布する方法、液状のフラックス２８をフラックスディスペンサによって供給する方法、泡状のフラックス２８を接触させる発泡式の方法、霧状のフラックス２８を吹き付けるスプレー式の方法などが挙げられる。なお、フラックス２８の種類は特に限定されず、従来公知のものを使用することができる。
さらに、ＩＣチップ４５の底面４６側に配置された複数の接続端子４７を、配線基板１１の表面１３側に配置されたフラックス供給済みのはんだバンプ４１，４２に対応させて配置する（図９参照）。なお、本実施形態の接続端子４７は、銅めっきによって形成された導体（銅ポスト）である。そして、この状態で各はんだバンプ４１，４２を加熱溶融（リフロー）することにより、フラックス２８が気化されるとともに、各はんだバンプ４１，４２と各接続端子４７とが接合される（図１０，図１１参照）。これにより、ＩＣチップ４５が配線基板１１上に搭載される。
従って、本実施形態によれば以下の効果を得ることができる。
（１）本実施形態の配線基板１１では、第１開口部３１の開口径が第２開口部３２の開口径よりも小さいため、第１はんだバンプ４１において第１開口部３１の開口端から突出する部分の体積は、第２はんだバンプ４２において第２開口部３２の開口端から突出する部分の体積よりも大きくなる。その結果、第１はんだバンプ４１の高さが第２はんだバンプ４２の高さよりも高くなり、個々のはんだバンプ４１，４２の高さにバラツキが生じてしまうため、はんだバンプ４１，４２とＩＣチップ４５との間に接続不良が発生する可能性がある。
そこで本実施形態では、第２はんだバンプ４２の頂部４４に平坦面を形成しないようにしている。即ち、高いほうの第１はんだバンプ４１の平坦化の度合を、低いほうの第２はんだバンプ４２の平坦化の度合よりも大きくしている。これにより、ソルダーレジスト３０が開口径が異なる複数の開口部３１，３２を有していたとしても、個々のはんだバンプ４１，４２の高さを揃えることができるため、はんだバンプ４１，４２とＩＣチップ４５との接続信頼性を向上させることができる。
（２）本実施形態では、頂部４３の平坦面に凹凸が生じており、接続端子４７との接合性を向上させるフラックス２８が頂部４３に溜まりやすくなっているため、フラックス２８が接続端子４７に接触しやすくなる。ゆえに、はんだバンプ４１，４２と接続端子４７との接合性が向上する。
（３）本実施形態では、はんだバンプ押圧時に被支持領域ＡＲ２に押圧力が集中しやすいが、全体的に被支持領域ＡＲ２を下治具４の支持部７によって支持することができる。このため、配線基板１１の撓みを防止することができ、コプラナリティに優れたはんだバンプ群を備える配線基板１１を確実にかつ容易に得ることができる。ゆえに、上治具３によってバンプ形成領域ＡＲ１内にある複数の第１はんだバンプ４１を確実に押圧して平坦化することができる。
なお、本発明の実施形態は以下のように変更してもよい。
・上記実施形態の第２はんだバンプ４２の頂部４４は、平坦面を有していなかったが、図１２に示されるように、第１はんだバンプ４１の頂部４３の平坦面の面積よりも小さい平坦面を有していてもよい。
・上記実施形態では、開口径が異なる２種類の第１開口部３１及び第２開口部３２が設けられていたが、開口径が異なる３種類以上の開口部を設けてもよい。この場合、開口部の開口径が小さくなるに従って、その開口部内に配置されたはんだバンプの頂部の平坦面の面積が大きくなる。なお、最も開口径が小さい開口部内に配置されたはんだバンプの頂部は、平坦面を有していてもよいし、平坦面を有していなくてもよい。
・上記実施形態では、はんだバンプ成形工程において、第１はんだバンプ４１の頂部４３を平坦化すると同時に粗化していた。しかし、はんだバンプ成形工程において、頂部４３を平坦化する平坦化工程と、頂部４３を粗化する粗化工程とを別々に行ってもよい。
・上記実施形態では、上治具３を用いて複数の第１はんだバンプ４１の頂部４３をプレスすることにより、頂部４３を平坦化及び粗化するようになっていた。しかし、平面研磨によって第１はんだバンプ４１の頂部４３を平坦化及び粗化するようにしてもよい。例えば、複数のはんだバンプ４１，４２を有する配線基板１１を多数の貫通孔を有する真空吸着板上に載置し、真空吸着板の下面側の気圧を低減して、配線基板１１を真空吸着によって固定する。次に、グラインダーのような回転研磨板を有する研磨装置を用いて、複数の第１はんだバンプ４１の頂部４３を一括して研磨する。具体的には、粗さが＃１０００の円板状の回転研磨板を、１２０ｒｐｍで回転させつつ、０．２ｍｍ／秒の速度で下降させて、複数の第１はんだバンプ４１の頂部４３を一括して研磨し、平坦化及び粗化する。なお、研磨方式としては、乾式及び湿式の両方を用いることができる。
・上記実施形態のはんだバンプ４１，４２は、配線基板１１とＩＣチップ４５との接合に用いられるものに適用されていたが、例えば、配線基板１１とマザーボードとの接合に用いられるものに適用してもよい。
次に、特許請求の範囲に記載された技術的思想のほかに、前述した実施形態によって把握される技術的思想を以下に列挙する。
（１）配線基板本体と、前記配線基板本体の表面に形成された金属層と、前記金属層を露出させるとともに開口径が異なる複数の開口部を有し前記配線基板本体の表面に形成されたソルダーレジストと、前記複数の開口部内において前記金属層上に配置された複数のはんだバンプとを備える配線基板であって、前記複数のはんだバンプの少なくとも一部の頂部が平坦面を有し、開口部の開口径が小さくなるに従って、その開口部内に配置されたはんだバンプの頂部の平坦面の面積が大きくなることを特徴とするはんだバンプを有する配線基板。
（２）配線基板本体の表面に金属層を形成する金属層形成工程と、前記配線基板本体の表面に、前記金属層を露出させるとともに開口径が異なる複数の開口部を有するソルダーレジストを形成するソルダーレジスト形成工程と、前記複数の開口部内における前記金属層上に複数のはんだバンプ形成材料を配置するはんだバンプ形成材料配置工程と、前記はんだバンプ形成材料配置工程後、前記複数のはんだバンプを加熱溶融して複数のはんだバンプを形成する加熱溶融工程と、前記加熱溶融工程後、前記複数のはんだバンプの少なくとも一部の頂部をプレスして平坦化することにより、前記複数のはんだバンプの高さを揃えるはんだバンプ成形工程とを含んでおり、前記はんだバンプ成形工程では、押圧治具を用いて複数のはんだバンプの少なくとも一部の頂部をプレスすることにより、前記頂部を平坦化し、前記押圧治具は、同押圧治具を加熱するための加熱手段を有していることを特徴とするはんだバンプを有する配線基板の製造方法。
（３）配線基板本体の表面に金属層を形成する金属層形成工程と、前記配線基板本体の表面に、前記金属層を露出させるとともに開口径が異なる複数の開口部を有するソルダーレジストを形成するソルダーレジスト形成工程と、前記複数の開口部内における前記金属層上に複数のはんだバンプ形成材料を配置するはんだバンプ形成材料配置工程と、前記はんだバンプ形成材料配置工程後、前記複数のはんだバンプを加熱溶融して複数のはんだバンプを形成する加熱溶融工程と、前記加熱溶融工程後、前記複数のはんだバンプの少なくとも一部の頂部をプレスして平坦化することにより、前記複数のはんだバンプの高さを揃える平坦化工程と、前記複数のはんだバンプの少なくとも一部の頂部を粗化する粗化工程とを含むことを特徴とするはんだバンプを有する配線基板の製造方法。
本実施形態のはんだバンプ平坦化装置を示す概略構成図。 はんだバンプ成形工程実施前の配線基板の概略平面図。 はんだバンプ成形工程実施前の配線基板の概略断面図。 はんだバンプ成形工程実施後の配線基板を示す要部断面図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 配線基板の製造方法の説明図。 他の実施形態におけるはんだバンプ成形工程実施後の配線基板を示す要部断面図。
符号の説明
３…押圧治具としての上治具
６…押圧用粗面
１１…配線基板
１２…配線基板本体
１３…配線基板本体の表面
２１…金属層としての第１パッド
２２…金属層としての第２パッド
３０…ソルダーレジスト
３１…開口部としての第１開口部
３２…開口部としての第２開口部
４１…はんだバンプとしての第１はんだバンプ
４２…はんだバンプとしての第２はんだバンプ
４３，４４…頂部
５１…はんだバンプ形成材料としてのはんだボール

Claims (4)

  1. 配線基板本体と、前記配線基板本体の表面に形成された金属層と、前記金属層を露出させるとともに開口径が異なる複数の開口部を有し前記配線基板本体の表面に形成されたソルダーレジストと、前記複数の開口部内において前記金属層上に配置された複数のはんだバンプとを備える配線基板であって、
    前記複数の開口部が、第１開口部と、前記第１開口部よりも開口径が大きい第２開口部とからなり、
    前記第１開口部内に配置されたはんだバンプの体積と前記第２開口部内に配置されたはんだバンプの体積とが互いに等しく、
    前記第１開口部内に配置されたはんだバンプの頂部が平坦面を有するとともに、
    前記第２開口部内に配置されたはんだバンプの頂部が、前記第１開口部内に配置されたはんだバンプの頂部の平坦面の面積よりも小さい平坦面を有し、
    前記第１開口部内及び前記第２開口部内に配置されたはんだバンプの頂部が、表面粗さＲａが０．３μｍ以上５μｍ以下となるように粗化されており、
    前記第１開口部内に配置されたはんだバンプの頂部のコプラナリティの測定値が１ｃｍ２あたり１０μｍ以下であり、
    前記第１開口部にて露出する金属層と前記第１開口部内に配置されたはんだバンプとがシグナル用電気経路を構成し、前記第２開口部にて露出する金属層と前記第２開口部内に配置されたはんだバンプとがグランド用電気経路または電源用電気経路を構成し、
    前記シグナル用電気経路と、前記グランド用電気経路または前記電源用電気経路とが互いに電気的に独立している
    ことを特徴とするはんだバンプを有する配線基板。
  2. 請求項１に記載のはんだバンプを有する配線基板の製造方法であって、
    前記配線基板本体の表面に前記金属層を形成する金属層形成工程と、
    前記配線基板本体の表面に、前記金属層を露出させるとともに開口径が異なる前記複数の開口部を有する前記ソルダーレジストを形成するソルダーレジスト形成工程と、
    前記複数の開口部内における前記金属層上に複数のはんだバンプ形成材料を配置するはんだバンプ形成材料配置工程と、
    前記はんだバンプ形成材料配置工程後、前記複数のはんだバンプ形成材料を加熱溶融して前記複数のはんだバンプを形成する加熱溶融工程と、
    前記加熱溶融工程後、前記複数のはんだバンプの少なくとも一部の頂部をプレスして平坦化することにより、前記複数のはんだバンプの高さを揃えるはんだバンプ成形工程と
    を含むことを特徴とするはんだバンプを有する配線基板の製造方法。
  3. 前記はんだバンプ形成材料配置工程では、前記複数のはんだバンプ形成材料として粒径及び体積が等しい複数のはんだボールを前記金属層上に配置することを特徴とする請求項２に記載のはんだバンプを有する配線基板の製造方法。
  4. 前記はんだバンプ成形工程では、押圧用粗面を有する押圧治具を用いて複数のはんだバンプの少なくとも一部の頂部をプレスすることにより、前記頂部を平坦化すると同時に粗化することを特徴とする請求項２または３に記載のはんだバンプを有する配線基板の製造方法。
JP2008068593A 2008-03-17 2008-03-17 はんだバンプを有する配線基板及びその製造方法 Expired - Fee Related JP5154271B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008068593A JP5154271B2 (ja) 2008-03-17 2008-03-17 はんだバンプを有する配線基板及びその製造方法
KR1020090022114A KR101536006B1 (ko) 2008-03-17 2009-03-16 솔더범프를 가지는 배선기판 및 그 제조방법
TW098108361A TW200945528A (en) 2008-03-17 2009-03-16 Wiring board having solder bump and method for manufacturing the same
US12/405,536 US8143534B2 (en) 2008-03-17 2009-03-17 Wiring board having solder bump and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008068593A JP5154271B2 (ja) 2008-03-17 2008-03-17 はんだバンプを有する配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009224625A JP2009224625A (ja) 2009-10-01
JP5154271B2 true JP5154271B2 (ja) 2013-02-27

Family

ID=41061763

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008068593A Expired - Fee Related JP5154271B2 (ja) 2008-03-17 2008-03-17 はんだバンプを有する配線基板及びその製造方法

Country Status (4)

Country Link
US (1) US8143534B2 (ja)
JP (1) JP5154271B2 (ja)
KR (1) KR101536006B1 (ja)
TW (1) TW200945528A (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012039045A (ja) * 2010-08-11 2012-02-23 Nec Embedded Products Ltd パッケージ、電子機器、パッケージ接続方法及びパッケージ修理方法
US8410604B2 (en) * 2010-10-26 2013-04-02 Xilinx, Inc. Lead-free structures in a semiconductor device
US8691629B2 (en) * 2011-05-27 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging jig and process for semiconductor packaging
JP2013149948A (ja) * 2011-12-20 2013-08-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP6143104B2 (ja) * 2012-12-05 2017-06-07 株式会社村田製作所 バンプ付き電子部品及びバンプ付き電子部品の製造方法
US9925611B2 (en) 2013-07-31 2018-03-27 Antaya Technologies Corporation Electrical component having presoldered surface with flux reservoirs
US20160233188A1 (en) * 2013-12-02 2016-08-11 Smartrac Technology Gmbh Contact bumps methods of making contact bumps
US10446522B2 (en) 2015-04-16 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multiple conductive features in semiconductor devices in a same formation process
US10468363B2 (en) * 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
JP6486855B2 (ja) * 2016-03-16 2019-03-20 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US11064609B2 (en) 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
US10163847B2 (en) 2017-03-03 2018-12-25 Tdk Corporation Method for producing semiconductor package
US11094658B2 (en) * 2019-05-22 2021-08-17 Lenovo (Singapore) Pte. Ltd. Substrate, electronic substrate, and method for producing electronic substrate
KR20210157781A (ko) 2020-06-22 2021-12-29 삼성전자주식회사 반도체 패키지
CN114918505B (zh) * 2022-04-29 2023-07-04 中国电子科技集团公司第三十八研究所 一种电连接器的焊膏点涂方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1013007A (ja) * 1996-03-29 1998-01-16 Ngk Spark Plug Co Ltd 半田バンプを有する配線基板及びその製造方法及び平坦化治具
EP0844809B1 (en) * 1996-11-20 2011-08-17 Ibiden Co, Ltd. Solder resist composition and printed circuit boards
JPH11145176A (ja) * 1997-11-11 1999-05-28 Fujitsu Ltd ハンダバンプの形成方法及び予備ハンダの形成方法
US6742701B2 (en) * 1998-09-17 2004-06-01 Kabushiki Kaisha Tamura Seisakusho Bump forming method, presoldering treatment method, soldering method, bump forming apparatus, presoldering treatment device and soldering apparatus
WO2000076281A1 (fr) * 1999-06-02 2000-12-14 Ibiden Co., Ltd. Carte a circuit imprime multicouche et procede de fabrication d'une telle carte
JP2001203445A (ja) * 2000-01-21 2001-07-27 Ibiden Co Ltd プリント配線板の製造方法、フラッタニング用治具
JP3595283B2 (ja) * 2001-06-27 2004-12-02 日本特殊陶業株式会社 配線基板及びその製造方法
JP2003218161A (ja) * 2002-01-25 2003-07-31 Kyocera Corp 半田バンプ平坦化用プレス治具およびこれを用いた配線基板の製造方法
JP3565835B1 (ja) * 2003-04-28 2004-09-15 松下電器産業株式会社 配線基板およびその製造方法ならびに半導体装置およびその製造方法
CN100485913C (zh) * 2004-02-24 2009-05-06 揖斐电株式会社 半导体搭载用基板
WO2007086551A1 (ja) * 2006-01-27 2007-08-02 Ibiden Co., Ltd. プリント配線板及びプリント配線板の製造方法
JP2007281369A (ja) * 2006-04-11 2007-10-25 Shinko Electric Ind Co Ltd 半田接続部の形成方法、配線基板の製造方法、および半導体装置の製造方法

Also Published As

Publication number Publication date
TW200945528A (en) 2009-11-01
KR101536006B1 (ko) 2015-07-10
US20090229861A1 (en) 2009-09-17
KR20090099481A (ko) 2009-09-22
JP2009224625A (ja) 2009-10-01
US8143534B2 (en) 2012-03-27

Similar Documents

Publication Publication Date Title
JP5154271B2 (ja) はんだバンプを有する配線基板及びその製造方法
JP4949281B2 (ja) 部品付き配線基板の製造方法
KR101458989B1 (ko) 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
KR101156657B1 (ko) 전자 부품 실장 구조의 제조 방법
KR20130045206A (ko) 배선기판 및 그 제조방법
US8865525B2 (en) Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
JP2013149948A (ja) 配線基板及びその製造方法
US20140246227A1 (en) Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
WO2014155455A1 (ja) 配線基板
US20140291001A1 (en) Method of making hybrid wiring board with built-in stiffener and interposer and hybrid wiring board manufactured thereby
KR20080088403A (ko) 배선 기판의 제조 방법, 반도체 장치의 제조 방법 및 배선기판
KR20130045205A (ko) 배선기판 및 그 제조방법
JP2010171413A (ja) 部品内蔵配線基板の製造方法
US20150364410A1 (en) Circuit board, manufacturing method therefor, and pillar-shaped terminal for circuit board
CN101924037B (zh) 无核心封装基板的制造方法
JP2016009740A (ja) 配線基板の製造方法
JP5479959B2 (ja) はんだバンプを有する配線基板の製造方法、はんだボール搭載用マスク
US20130277832A1 (en) Method of making cavity substrate with built-in stiffener and cavity substrate manufactured thereby
JP2008098202A (ja) 多層配線基板、多層配線基板構造体
JP2006147698A (ja) はんだバンプ平坦化装置、及び配線基板の製造方法
KR20100104932A (ko) 인쇄회로기판의 제조방법
JP2013102096A (ja) 配線基板及びその製造方法
JP4927145B2 (ja) 電子部品実装構造の製造方法
JP5479979B2 (ja) はんだバンプを有する配線基板の製造方法
JP2016207809A (ja) プリント配線板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101119

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110927

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120807

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121113

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151214

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees