JP5119255B2 - 試験装置、試験方法、および、製造方法 - Google Patents

Description

本発明は、試験装置、および、試験方法に関する。特に本発明は、半導体回路等の被試験デバイスを試験する試験装置および試験方法、ならびに、当該試験方法を用いた電子デバイスの製造方法に関する。本出願は、下記の国際出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号ＰＣＴ／ＪＰ２００７／０６６１０４ 出願日２００７年８月２０日

半導体回路等の被試験デバイスを試験する試験装置として、被試験デバイスが出力する被測定信号のタイミング情報が、期待されるタイミング条件に一致するか否かにより、被試験デバイスの良否およびランクを判定する装置が知られている。例えば、被測定信号の各ビットの論理値を、被測定信号のビットレートに同期したストローブ信号（以下、エッジストローブと称する）に応じて検出して、検出した論理パターンを期待値パターンと比較する試験装置が知られている（例えば特許文献１参照）。

また、被測定信号の各サイクルにおいて複数の連続したストローブ信号（以下、マルチストローブと称する）を生成して、被測定信号のエッジ位置を検出する試験装置が知られている（例えば特許文献２参照）。この場合、例えばエッジ位置が所定の範囲内であるか否かにより、被試験デバイスの良否を判定できる。
特開２００５−２９３８０８号公報 特開２００４−１２５５７３号公報

被試験デバイスに対して多様な試験を行うべく、試験装置は上述した二つの機能を有することが好ましい。しかし、エッジストローブを用いて試験を行う場合と、マルチストローブを用いて試験を行う場合とでは、用いるべき期待値、制御情報等が異なる。一般に、試験に用いる期待値等は、予めメモリに格納される。このため、試験装置に上述した二つの機能を設けた場合、それぞれの機能毎にメモリおよびその制御系を設けることとなり、装置コストおよび消費電力が増大してしまう。

このため本発明は、上述した課題を解決することのできる試験装置、試験方法、および、製造方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、試験装置は、順次指定された基準タイミングにおける被試験デバイスの出力信号の値の良否を期待値情報に基づいて判定するエッジストローブモード、および、それぞれの基準タイミングを基準として発生された、基準タイミング毎の複数のストローブにおける出力信号の値の良否を期待値情報に基づいて判定するマルチストローブモードの２つの動作モードを有し、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに基づいて、与えられる期待値パターンをエッジストローブモード用の期待値情報またはマルチストローブモード用の期待値情報のいずれかに変換させる変換制御部を備える試験装置を提供する。

本発明の第２の形態においては、被試験デバイスを試験する試験方法であって、順次指定された基準タイミングにおける被試験デバイスの出力信号の値の良否を期待値情報に基づいて判定するエッジストローブモード、および、それぞれの基準タイミングを基準として発生された、基準タイミング毎の複数のストローブにおける出力信号の値の良否を期待値情報に基づいて判定するマルチストローブモードの２つの動作モードを有し、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに基づいて、与えられる期待値パターンをエッジストローブモード用の期待値情報またはマルチストローブモード用の期待値情報のいずれかに変換させる試験方法を提供する。

本発明の第３の形態においては、電子デバイスを製造する製造方法であって、電子デバイスを形成する段階と、第２の形態の試験方法により、電子デバイスを試験する段階と、電子デバイスの試験結果に基づいて、良品の電子デバイスを選別、及び／又は電気的特性別にランク分けすることにより、電子デバイスを製造する段階とを備える製造方法を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

本発明の一つの実施形態に係る試験装置１０の構成の一例を示す図である。 エッジストローブモードおよびマルチストローブモードの一例を説明する図である。 ＷＦメモリ１９０、波形成形部、エッジストローブ部１４０、および、マルチストローブ部１６０間で、期待値情報を伝送する構成の一例を示す図である。 エッジストローブ部１４０の構成の一例を示す図である。 期待値パターンと、エッジストローブモードにおける期待値情報との対応の一例を示す図である。 マルチストローブ部１６０の構成の一例を示す図である。 期待値パターンと、マルチストローブモードにおける期待値情報との対応の一例を示す図である。 試験装置１０の他の構成例を示す図である。 図８に関連して説明した試験装置１０の動作例を説明する図である。 コンピュータ１９００の構成の一例を示す図である。

符号の説明

１０・・・試験装置、１００・・・サイト制御部、１０２・・・モード選択部、１０４・・・変換制御部、１１０・・・パターン発生部、１２０・・・波形成形部、１２２・・・ＴＧ回路、１２４、１２６・・・タイミング調整用遅延回路、１４０・・・エッジストローブ部、１４２・・・タイミング比較部、１４４・・・論理比較部、１４６・・・結果遅延部、１６０・・・マルチストローブ部、１６２・・・サンプリング部、１６４・・・出力信号側遅延回路、１６６・・・ストローブ側遅延回路、１６８・・・取得部、１７０・・・エンコーダ、１７２・・・インバータ、１７４・・・論理積回路、１７６・・・選択部、１７８・・・判定部、１８０・・・結果選択部、１９０・・・ＷＦメモリ、１９２・・・試験信号供給部、１９４・・・レベル比較部、１９６・・・キャプチャメモリ、２００・・・被試験デバイス、１９００・・・コンピュータ、２０００・・・ＣＰＵ、２０１０・・・ＲＯＭ、２０２０・・・ＲＡＭ、２０３０・・・通信インターフェース、２０４０・・・ハードディスクドライブ、２０５０・・・ＦＤドライブ、２０６０・・・ＣＤ−ＲＯＭドライブ、２０７０・・・Ｉ／Ｏチップ、２０７５・・・グラフィック・コントローラ、２０８０・・・表示装置、２０８２・・・ホスト・コントローラ、２０８４・・・Ｉ／Ｏコントローラ、２０９０・・・フレキシブルディスク、２０９５・・・ＣＤ−ＲＯＭ

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係る試験装置１０の構成の一例を示す図である。試験装置１０は、半導体回路等の被試験デバイス２００を試験する装置であって、エッジストローブモードおよびマルチストローブモードの２つの動作モードを有する。まず、エッジストローブモードおよびマルチストローブモードの概要を説明して、試験装置１０の構成および動作については後述する。

図２は、エッジストローブモードおよびマルチストローブモードの一例を説明する図である。両モードにおいて試験装置１０は、被試験デバイス２００の出力信号Ｖｏｕｔの信号レベルを、閾値ＶＯＨおよび閾値ＶＯＬと比較したレベル比較結果信号ＳＨ、ＳＬを各々生成する。例えばレベル比較結果信号ＳＨは、出力信号Ｖｏｕｔの信号レベルが閾値ＶＯＨより高いか否かを２値の論理値で示す信号である。

エッジストローブモードでは、試験装置１０は、試験周期毎に単一のストローブパルスを発生して、出力信号Ｖｏｕｔの論理値を検出する。本例の試験装置１０は、基準タイミングに応じたエッジストローブＥＳＴＲＢで、レベル比較結果信号ＳＨ、ＳＬを各々サンプリングする。一例としてエッジストローブＥＳＴＲＢは、出力信号Ｖｏｕｔの各サイクルの略中央に配置されてよい。次に試験装置１０は、サンプリングした出力信号Ｖｏｕｔの論理値が、期待値と一致するか否かを判定する。これにより試験装置１０は、出力信号Ｖｏｕｔの各周期における単一のタイミングで、出力信号Ｖｏｕｔの論理値が期待値と一致するか否かを判定する。

マルチストローブモードでは、試験装置１０は、試験周期毎に、連続する複数のストローブパルスを発生することで、出力信号Ｖｏｕｔの論理値の遷移タイミングを特定する。本例の試験装置１０は、基準タイミングに応じたマルチストローブＭＳＴＲＢで、レベル比較結果信号ＳＨ、ＳＬを試験周期毎に複数ポイントで各々サンプリングする。マルチストローブＭＳＴＲＢは、出力信号Ｖｏｕｔの各サイクル区間において、出力信号のエッジ近傍に配置されてよい。なお、基準タイミングは、試験周期毎に一つ指定されるタイミングであってよい。

試験装置１０は、マルチストローブＭＳＴＲＢに含まれる複数のストローブのそれぞれで、レベル比較結果信号ＳＨ、ＳＬを各々サンプリングする。サンプリングした複数個の論理値から、出力信号のエッジ位置を特定する。試験装置１０は、レベル比較結果信号ＳＨおよびＳＬの双方を、マルチストローブＭＳＴＲＢでサンプリングしたサンプリング信号ＭＦＨおよびＭＦＬを生成する。試験装置１０は、サンプリング信号ＭＦＨおよびＭＦＬのいずれか一方から、出力信号のエッジ位置を算出して、所定の範囲内であるか否かを判定する。これにより、試験装置１０は、出力信号のエッジ位置を特定して、エッジ位置に基づいて良否を判定する。

次に、図１に示した試験装置１０の構成および動作を説明する。試験装置１０は、サイト制御部１００、パターン発生部１１０、ＷＦメモリ１９０、波形成形部１２０、試験信号供給部１９２、レベル比較部１９４、エッジストローブ部１４０、マルチストローブ部１６０、結果選択部１８０、および、キャプチャメモリ１９６を備える。

サイト制御部１００は、試験装置１０を制御する。サイト制御部１００は、例えばワークステーション等であり、使用者等から与えられる試験プログラムに応じて、試験装置１０を制御してよい。例えばサイト制御部１００は、試験プログラムに応じてパターン発生部１１０を動作させてよい。サイト制御部１００は、後述するモード選択部１０２および変換制御部１０４を有する。

パターン発生部１１０は、サイト制御部１００から与えられるデータ等に基づいて、試験パターンおよび期待値パターンを生成する。試験パターンは、例えば被試験デバイス２００に入力する試験信号が有するべき論理パターン、被試験デバイス２００に入力する制御信号が有するべき論理パターン、および、試験信号等のタイミング情報等を指定するパターンであってよい。また、期待値パターンは、被試験デバイス２００の出力信号に対する期待値を示すパターンであってよい。

ＷＦメモリ１９０は、与えられる試験パターンに対応する論理パターンを出力する。例えばＷＦメモリ１９０は、各アドレスに論理パターンを予め格納して、試験パターンで順次指定されるアドレスの論理パターンを、試験信号の論理パターンとして順次出力してよい。

また、ＷＦメモリ１９０は、与えられる期待値パターンを期待値情報に変換する変換部として機能する。ここで期待値情報とは、例えば出力信号の論理値と比較されるべき期待値を含む情報であってよい。また期待値情報は、エッジストローブ部１４０およびマルチストローブ部１６０における信号処理に用いられる情報を含んでよい。例えばＷＦメモリ１９０は、各期待値情報を、各期待値パターンに対応付けて予め格納して、パターン発生部１１０から入力される期待値パターンに対応する期待値情報を出力してよい。

波形成形部１２０は、ＷＦメモリ１９０が出力する論理パターンに基づいて、試験信号の波形を成形する。また、波形成形部１２０は、試験パターンに含まれるタイミング情報に基づいて、試験信号のエッジ位置等を定めてよい。また、波形成形部１２０は、ＷＦメモリ１９０が出力する期待値情報を、エッジストローブ部１４０およびマルチストローブ部１６０の少なくとも一方に供給する。波形成形部１２０は、被試験デバイス２００の出力信号のサイクルごとに、期待値情報を供給してよい。

試験信号供給部１９２は、波形成形部１２０が出力する試験信号を受け取り、所定の振幅のアナログ電圧に変換して被試験デバイス２００に供給する。試験信号供給部１９２は、試験信号の論理値に応じた電圧を出力するドライバを有してよい。

被試験デバイス２００は、与えられる試験信号に応じて動作して、出力信号を出力する。被試験デバイス２００が半導体メモリの場合には、試験信号で指定されるアドレスに対して書き込み／読み出しの試験を行う。また、被試験デバイス２００が一般的な集積回路の場合には、当該集積回路に対応した試験を行う。

レベル比較部１９４は、被試験デバイス２００の出力信号の信号レベルと、予め定められた閾値とを比較した比較結果を出力する。例えばレベル比較部１９４は、出力信号の信号レベルが、予め定められた閾値ＶＯＨより大きい場合にＨ論理を示し、閾値ＶＯＨより小さい場合にＬ論理を示すレベル比較結果信号ＳＨを出力してよい。またレベル比較部１９４は、出力信号の信号レベルが、予め定められた閾値ＶＯＬより小さい場合にＨ論理を示し、閾値ＶＯＬより大きい場合にＬ論理を示すレベル比較結果信号ＳＬを出力してよい。ここで、閾値ＶＯＨは、閾値ＶＯＬより大きいとする。これにより、被試験デバイス２００の出力信号のアナログ波形を、２値の論理波形に変換する。

エッジストローブ部１４０は、被試験デバイス２００の出力信号に対して、指定された基準タイミングで論理値を取得する。エッジストローブ部１４０は、図２において説明したエッジストローブモードのサンプリング動作を行う。本例のエッジストローブ部１４０は、レベル比較部１９４が出力するレベル比較結果信号ＳＨ、ＳＬを、当該基準タイミングでサンプリングすることにより、当該基準タイミングにおける出力信号の論理値をサンプリングする。エッジストローブ部１４０は、閾値ＶＯＨを用いたレベル比較結果信号ＳＨ、および、閾値ＶＯＬを用いたレベル比較結果信号ＳＬを基準タイミングでサンプリングしたサンプリング信号ＦＨおよびサンプリング信号ＦＬを生成してよい。

試験装置１０は、基準タイミング（またはエッジストローブＥＳＴＲＢ）を生成するタイミング発生部（図示なし）を更に備えてよい。また他の例では、エッジストローブ部１４０は、基準タイミングにおける出力信号の論理値に代えて、ＡＤコンバータ等により出力信号の信号レベルを取得してもよい。

エッジストローブ部１４０は、取得結果のサンプリング信号と、波形成形部１２０から与えられる期待値情報とに基づいて良否判定する。例えばエッジストローブ部１４０は、サンプリング信号の値が、期待値情報に示される期待値と一致するか否かに基づいて、取得結果の良否を判定してよい。エッジストローブ時における期待値情報は、例えば１ビットデータである。

一例として、出力信号の論理値がＨ論理である場合を良品とすると、パターン発生部１１０は、Ｈ論理を示す期待値パターンを出力する。変換部として機能するＷＦメモリ１９０は、当該期待値パターンから、サンプリング信号ＦＨに対する期待値およびサンプリング信号ＦＬに対する期待値を示す期待値情報を生成する。そして、エッジストローブ部１４０は、サンプリング信号ＦＨおよびサンプリング信号ＦＬの双方が期待値と一致した場合に、出力信号の値の取得結果を良と判定する。

マルチストローブ部１６０は、出力信号に対して、基準タイミングを基準として発生した複数のストローブ（以下、マルチストローブと称する）のタイミングで複数点をサンプリングする。例えばマルチストローブ部１６０は、基準タイミングに対する位相差が徐々に変化する複数のストローブのタイミングで、レベル比較部１９４が出力するレベル比較結果信号ＳＨ、ＳＬをサンプリングしてよい。マルチストローブ部１６０は、レベル比較結果信号ＳＨおよびレベル比較結果信号ＳＬをマルチストローブのタイミングでサンプリングしたサンプリング信号ＭＦＨおよびサンプリング信号ＭＦＬを生成してよい。

マルチストローブ部１６０は、出力信号の値の取得結果の良否を、波形成形部１２０から与えられる期待値情報に基づいて判定する。マルチストローブ部１６０は、図２において説明したマルチストローブモードのサンプリング動作を行う。一例として、マルチストローブ部１６０は、サンプリング信号ＭＦＨおよびサンプリング信号ＭＦＬのうち、期待値情報により指定されるサンプリング信号を選択する。例えばサンプリング信号ＭＦＨを選択する場合、パターン発生部１１０は、Ｈ論理を示す期待値パターンを出力する。変換部として機能するＷＦメモリ１９０は、当該期待値パターンから、サンプリング信号ＭＦＨを指定する期待値情報を生成する。マルチストローブ時における期待値情報は、マルチストローブ部１６０が１６点をサンプリング取得する構成の場合、例えば４ビットのコードデータである。この４ビットのコードデータは、ＷＦメモリ１９０または波形成形部１２０に、コード値を保持して使用してよい。

また、マルチストローブ部１６０は、選択したサンプリング信号から、出力信号のエッジ位置等を算出してよい。そして、マルチストローブ部１６０は、算出したエッジ位置等が、所定の範囲内であるか否かにより、出力信号の値の取得結果の良否を判定する。例えば以上のような処理により、マルチストローブ部１６０は、取得結果の良否を判定できる。

このように、パターン発生部１１０が同一の期待値パターンを出力した場合でも、エッジストローブモードで動作するエッジストローブ部１４０で用いるべき期待値情報と、マルチストローブモードで動作するマルチストローブ部１６０で用いるべき期待値情報とは異なる場合がある。このため、変換部として機能するＷＦメモリ１９０は、エッジストローブモードで動作するか、または、マルチストローブモードで動作するかに応じて、期待値情報を切り替えて出力する。

本例では、モード選択部１０２が、エッジストローブモードおよびマルチストローブモードの一方を選択する。モード選択部１０２は、使用者等から与えられる試験プログラムに応じて、いずれかのモードを選択してよい。モード選択部１０２は、選択結果を変換制御部１０４および結果選択部１８０に通知する。

変換制御部１０４は、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに基づいて、変換部として機能するＷＦメモリ１９０に期待値パターンを、エッジストローブ部１４０用の期待値情報、または、マルチストローブ部１６０用の期待値情報のいずれかに変換させる。例えば変換制御部１０４は、モード選択部１０２がエッジストローブモードを選択する場合に、各期待値パターンに対応するエッジストローブ部１４０用の各期待値情報をＷＦメモリ１９０に予め書き込み、マルチストローブモードを選択する場合に、各期待値パターンに対応するマルチストローブ部１６０用の各期待値情報をＷＦメモリ１９０に予め書き込んでよい。

これにより、ＷＦメモリ１９０が出力する期待値情報を、モードに応じて切り替えることができる。また、使用しないモードの期待値情報を記憶しないので、ＷＦメモリ１９０の容量を低減することができる。

また、変換制御部１０４は、エッジストローブ部１４０用の期待値情報と、マルチストローブ部１６０用の期待値情報として、同一のビット長の期待値情報を、ＷＦメモリ１９０に書き込んでよい。そして、波形成形部１２０は、ＷＦメモリ１９０が出力する期待値情報を、エッジストローブ部１４０およびマルチストローブ部１６０に並列に供給してよい。この場合、選択されたモードに対応しないていないストローブ部も、当該期待値情報に応じた判定結果を出力してよい。ただし、当該期待値情報は、当該ストローブ部に対応していないので、当該ストローブ部は、判定結果を出力せず、または判定結果の各ビットを所定の論理値でマスクしてもよい。

結果選択部１８０は、モード選択部１０２によりエッジストローブモードが選択されている場合に、エッジストローブ部１４０が出力する判定結果を選択し、マルチストローブモードが選択されている場合に、マルチストローブ部１６０が出力する判定結果を選択する。このような構成により、選択されていないモードの判定結果を容易に得ることができる。

キャプチャメモリ１９６は、結果選択部１８０が選択した判定結果を格納する。また、キャプチャメモリ１９６は、被試験デバイス２００が半導体メモリの場合には、半導体メモリのアドレス空間と同一のメモリ容量を備えて、読み出しする半導体メモリのアドレスに対応するアドレス空間に累積加算するように構成してもよい。以上説明した試験装置１０によれば、小規模な回路構成により、エッジストローブモードおよびマルチストローブモードを有する試験装置を実現することができる。このため、装置コストを低減でき、また、消費電力を低減することができる。

図３は、ＷＦメモリ１９０、波形成形部１２０、エッジストローブ部１４０、および、マルチストローブ部１６０間で、期待値情報を伝送する構成の一例を示す図である。本例の試験装置１０は、ＴＧ回路１２２−１、ＴＧ回路１２２−２、タイミング調整用遅延回路１２４−１、１２４−２、１２６−１、１２６−２を更に備える。

ＷＦメモリ１９０は、パターン発生部１１０から受け取る期待値パターンに対応する期待値情報を出力する。本例の期待値情報は、ＥＸＰＨ、ＥＸＰＨＺ、ＥＸＰＬ、ＥＸＰＬＺの４ビットを有する。

ＴＧ回路１２２−１は、期待値情報のうちの２ビット（ＥＸＰＨ、ＥＸＰＨＺ）を受け取る。また、ＴＧ回路１２２−２は、期待値情報の他の２ビット（ＥＸＰＬ、ＥＸＰＬＺ）を受け取る。それぞれのＴＧ回路１２２は、受け取った２ビットの情報に応じた新たな２ビットの情報を加えた期待値情報を出力する。例えばＴＧ回路１２２−１は、ＥＸＰＨ、ＥＸＰＨＺ、ＯＥＰＮＨ、および、ＳＴＲＢＨの４ビットを出力する。またＴＧ回路１２２−２は、ＥＸＰＬ、ＥＸＰＬＺ、ＯＰＥＮＬ、および、ＳＴＲＢＬの４ビットを出力する。また、ＴＧ回路１２２は、与えられるマスク信号ＭＴＶに応じて、ＯＰＥＮＨ／ＬおよびＳＴＲＢＨ／Ｌのビットを生成してもよい。

波形成形部１２０は、ＴＧ回路１２２−１および１２２−２が出力する期待値情報の各ビットに応じた波形を出力する。例えば波形成形部１２０は、期待値情報の各ビットに対応して、並列に設けられた複数の出力ポートを有してよい。波形成形部１２０は、期待値情報の各ビットの論理値が１である場合に、当該ビットに対応する出力ポートから一つのパルスを出力してよい。

上述したように、エッジストローブ部１４０およびマルチストローブ部１６０は、波形成形部１２０が出力する期待値情報をそれぞれ並列に受け取ってよい。また、エッジストローブ部１４０およびマルチストローブ部１６０は、被試験デバイスの出力信号を並列に受け取り、良否の判定結果を並列に出力してよい。

なお、波形成形部１２０が出力するＳＴＲＢＨおよびＳＴＲＢＬは、エッジストローブ部１４０およびマルチストローブ部１６０における基準タイミングを規定する。例えばＳＴＲＢＨは、レベル比較結果信号ＳＨをサンプリングする基準タイミングを規定してよく、ＳＴＲＢＬは、レベル比較結果信号ＳＬをサンプリングする基準タイミングを規定してよい。本例の波形成形部１２０は、基準タイミングを発生して各ストローブ部に供給するタイミング発生部としての機能を有する。

タイミング調整用遅延回路１２４−１、１２４−２、１２６−１、１２６−２は、エッジストローブ部１４０およびマルチストローブ部１６０に入力されるＳＴＲＢＨおよびＳＴＲＢＬを、それぞれ独立に遅延させることにより、各ストローブ部における各レベル比較結果信号ＳＨ、ＳＬに対する基準タイミングを調整する。

これらタイミング調整用遅延回路１２４およびタイミング調整用遅延回路１２６を遅延させる遅延情報は、波形成形部１２０の内部にタイミング情報として予め備えてよい。波形成形部１２０の内部に備えるタイミング情報は、例えばメモリにより複数組備えていて、パターン発生部１１０から受けるタイミングセット信号ＴＳ（図示なし）により切り替えることで、タイミング調整用遅延回路１２４およびタイミング調整用遅延回路１２６の遅延量をリアルタイムに設定してよい。

これにより、図２に示すエッジストローブＥＳＴＲＢおよびマルチストローブＭＳＴＲＢのストローブタイミングは、タイミングセット信号ＴＳによって、リアルタイムに設定することができる。また、エッジストローブモードおよびマルチストローブモードの両方のストローブ動作を選択的に切り替えて試験実施できるので、半導体メモリから多様な集積回路までを容易に試験できる。

図４は、エッジストローブ部１４０の構成の一例を示す図である。エッジストローブ部１４０は、タイミング比較部１４２−１、タイミング比較部１４２−２、論理比較部１４４、結果遅延部１４６−１、および、結果遅延部１４６−２を有する。

タイミング比較部１４２−１は、レベル比較結果信号ＳＨの論理値ＦＨを、ＳＴＲＢＨのパルスに応じて取得する。また、タイミング比較部１４２−２は、レベル比較結果信号ＳＬの論理値ＦＬを、ＳＴＲＢＬのパルスに応じて取得する。タイミング比較部１４２−１およびタイミング比較部１４２−２は、入力されるＯＰＥＮＨまたはＯＰＥＮＬがＬ論理を示すことを条件として、レベル比較結果信号ＳＨ、ＳＬの論理値を取り込んでよい。また、タイミング比較部１４２−１およびタイミング比較部１４２−２は、レベル比較結果信号ＳＨ、ＳＬを信号入力端子に受け取り、ＳＴＲＢＨ／Ｌをクロック入力端子に受け取るフリップフロップであってよい。

論理比較部１４４は、タイミング比較部１４２−１およびタイミング比較部１４２−２が取得した論理値ＦＨ、ＦＬが、期待値情報ＥＸＰＨ、ＥＸＰＨＺ、ＥＸＰＬ、ＥＸＰＬＺで規定される論理値に一致するか否かを判定して、論理比較結果信号ＨＲおよびＬＲを出力する。

結果遅延部１４６は、エッジストローブ部１４０から出力される判定結果（論理比較結果信号ＨＲ／ＬＲ）を遅延させて、結果選択部１８０に入力する。結果遅延部１４６は、生成すべき遅延量に応じた数のフリップフロップが縦続接続された回路であってよい。結果遅延部１４６の各フリップフロップには、試験装置１０の動作周期を規定する基準クロックが入力されてよい。これにより、基準クロックの周期の整数倍の遅延を生成できる。

図２において説明したように、エッジストローブ部１４０と、マルチストローブ部１６０とでは、入力されるレベル比較結果信号ＳＨ、ＳＬに対する処理が異なる。このため、エッジストローブ部１４０およびマルチストローブ部１６０における処理時間が異なり、それぞれの判定結果が結果選択部１８０に同時に入力されない場合がある。結果遅延部１４６は、それぞれの判定結果が、結果選択部１８０に同時に入力されるように、エッジストローブ部１４０から出力される判定結果を、処理時間の差分を相殺するように遅延させてよい。

図５は、期待値パターンと、エッジストローブモードにおける期待値情報との対応の一例を示す図である。エッジストローブモードにおいてパターン発生部１１０は、期待値パターンとしてＬ、Ｈ、Ｚ、Ｘ、ＺＩＮＶ、Ｔｒのいずれかを示すパターンを生成する。パターン発生部１１０は、４ビットのデータで、当該期待値パターンを出力してよい。

例えば期待値パターンＬは、出力信号の論理値がＬであることを判定するべき期待値である。論理比較部１４４は、出力信号の論理値がＬで無い場合に、"１"のフェイルを示す論理比較結果信号ＬＲを出力してよい。論理比較部１４４は、出力信号の論理値がＬであるか否かを、論理値ＦＬに基づいて判定してよい。また、期待値パターンがＬの場合、論理比較部１４４は、論理値ＦＨにかかわらず、"０"を示す論理比較結果信号ＨＲを出力してよい。論理比較部１４４は、論理値ＦＨ、ＦＬ、期待値情報ＥＸＰＨ、ＥＸＰＨＺ、ＥＸＰＬ、ＥＸＰＬＺを論理演算することにより、論理比較結果信号ＨＲ、ＬＲを生成する。ＷＦメモリ１９０は、当該期待値パターンに対して、論理比較部１４４を上述したように動作させる期待値情報ＥＸＰＨ、ＥＸＰＨＺ、ＥＸＰＬ、ＥＸＰＬＺを出力する。

また、期待値パターンＨは、出力信号の論理値がＨであることを判定するべき期待値である。論理比較部１４４は、出力信号の論理値がＨで無い場合に、"１"のフェイルを示す論理比較結果信号ＨＲを出力してよい。論理比較部１４４は、出力信号の論理値がＨであるか否かを、論理値ＦＨに基づいて判定してよい。また、期待値パターンがＨの場合、論理比較部１４４は、論理値ＦＬにかかわらず、"０"を示す論理比較結果信号ＬＲを出力してよい。この場合においても、ＷＦメモリ１９０は、当該期待値パターンに対して、論理比較部１４４を上述したように動作させる期待値情報ＥＸＰＨ、ＥＸＰＨＺ、ＥＸＰＬ、ＥＸＰＬＺを出力する。

また、期待値パターンＸは、出力信号の論理値にかかわらず、"０"のドントケアを示す論理比較結果信号ＨＲおよびＬＲを出力すべき期待値である。この場合、論理比較部１４４は、論理値ＦＨおよびＦＬにかかわらず、"０"を示す論理比較結果信号ＨＲおよびＬＲを出力する。この場合においても、ＷＦメモリ１９０は、当該期待値パターンに対して、論理比較部１４４を上述したように動作させる期待値情報ＥＸＰＨ、ＥＸＰＨＺ、ＥＸＰＬ、ＥＸＰＬＺを出力する。

また、期待値パターンＺ、ＺＩＮＶは、被試験デバイス２００の出力インピーダンスが所定の状態であることを判定するべき期待値である。また、期待値Ｔｒは、出力信号のエッジをサンプリングしたことを判定するべき期待値である。これらの場合も、ＷＦメモリ１９０は、当該期待値パターンに対して、論理比較部１４４を当該期待値パターンに応じて動作させる期待値情報ＥＸＰＨ、ＥＸＰＨＺ、ＥＸＰＬ、ＥＸＰＬＺを出力する。

また、波形成形部１２０は、与えられる期待値情報に基づいて、図５に示すようなＳＴＲＢＨ／Ｌ、ＯＰＥＮＨ／Ｌを生成してよい。このような動作により、エッジストローブ部１４０は、エッジストローブモードの処理を行うことができる。

図６は、マルチストローブ部１６０の構成の一例を示す図である。マルチストローブ部１６０は、サンプリング部１６２、エンコーダ１７０、インバータ１７２、論理積回路１７４、選択部１７６、および、判定部１７８を有する。なお、マルチストローブ部１６０は、サンプリング部１６２、エンコーダ１７０、インバータ１７２、および、論理積回路１７４を、レベル比較結果信号ＳＨおよびＳＬのそれぞれに対して有するが、図６において、レベル比較結果信号ＳＬに対するサンプリング部１６２、エンコーダ１７０、および、インバータ１７２を省略して示す。

サンプリング部１６２は、ｎ個（ｎは２以上の整数）の出力信号側遅延回路１６４、ｎ個のストローブ側遅延回路１６６、ｎ個の取得部１６８を有する。ｎ個の出力信号側遅延回路１６４は、縦続接続されて設けられ、出力信号（本例ではレベル比較結果信号ＳＨ／ＳＬ）を順次遅延させる。それぞれの出力信号側遅延回路１６４の遅延量は略同一であってよい。サンプリング部１６２は、レベル比較結果信号ＳＨを受け取り、略一定時間間隔でサンプリングしたｎ個のサンプリングデータを出力する。

複数のストローブ側遅延回路１６６は、複数の出力信号側遅延回路１６４と一対一に対応して設けられる。また、複数のストローブ側遅延回路１６６は、縦続接続されて設けられ、入力されるストローブ信号ＳＴＲＢＨ／Ｌ（基準タイミング）を順次遅延させる。それぞれのストローブ側遅延回路１６６の遅延量は略同一であってよい。ただし、出力信号側遅延回路１６４およびストローブ側遅延回路１６６の遅延量は異なる。レベル比較結果信号ＳＨ、ＳＬおよびストローブ信号の位相差が徐々に変化するように遅延設定することで、レベル比較結果信号ＳＨを略一定時間間隔でサンプリングできる。

複数の取得部１６８は、複数の出力信号側遅延回路１６４と一対一に対応して設けられる。それぞれの取得部１６８は、対応する出力信号側遅延回路１６４が出力するレベル比較結果信号ＳＨ、ＳＬの論理値を、対応するストローブ側遅延回路が出力するストローブ信号のタイミングで取得する。それぞれの取得部１６８は、フリップフロップであってよい。

このような構成により、出力信号側遅延回路１６４と、ストローブ側遅延回路１６６との遅延差に応じて徐々に位相をシフトさせた複数のストローブで、レベル比較結果信号ＳＨ、ＳＬの論理値を取得することができる。このため、取得する論理値が遷移する取得部１６８の位置から、出力信号のエッジ位置を検出できる。それぞれの取得部１６８が出力する論理値は、ｎ個のサンプリングデータとしてエンコーダ１７０に入力される。

エンコーダ１７０は、ｎ個のサンプリングデータにおいて論理値が遷移するビット位置を、２進数で示すエンコードデータに変換する。具体的には、エンコーダ１７０は、サンプリングデータを受け取り、ｎビットレジスタでリタイミングすることでパラレルデータに変換した後、２進数のエンコードデータに変換して出力する。当該エンコードデータにより、出力信号のエッジ位置がコード値として特定できる。例えば、ｎが１５である場合、エンコーダ１７０は、４ビットのエンコードデータを出力する。

論理積回路１７４−１は、エンコーダ１７０が出力するエンコードデータと、インバータ１７２が出力する論理値との論理積を出力する。つまり、論理積回路１７４−１は、インバータ１７２がＬ論理を出力する場合、エンコードデータを"０"として出力する。

インバータ１７２は、波形成形部１２０が出力する期待値情報のうち、予め定められた１ビットを反転して出力する。本例のインバータ１７２は、期待値情報のＥＸＰＨＺ（ＥＸＰＬＺ）のビットを反転して出力する。例えば、インバータ１７２は、期待値情報のＥＸＰＨＺが"１"の場合、レベル比較結果信号ＳＨに対応するエンコードデータを用いて良否判定を行わないように、論理積回路１７４−１が出力するデータを"０"にマスクする。

選択部１７６は、論理積回路１７４−１および論理積回路１７４−２が出力するエンコードデータのいずれかを選択して出力する。選択部１７６は、波形成形部１２０が出力する期待値情報のうち、ＥＸＰＨ／Ｌのビットに基づいてエンコードデータを選択する。選択部１７６は、ＥＸＰＨ／Ｌのうち、所定の論理値を示すビットに対応するエンコードデータを選択してよい。

判定部１７８は、選択部１７６が出力するエンコードデータに基づいて、出力信号の測定結果の良否を判定する。例えば判定部１７８は、エンコードデータのコード値と、比較用コード値とを比較した結果に基づいて良否を判定してよい。

図７は、期待値パターンと、マルチストローブモードにおける期待値情報との対応の一例を示す図である。ただし、図７においては、ＷＦメモリ１９０が格納する期待値情報ＥＸＰＨＺ、ＥＸＰＨ、ＥＸＰＬＺ、ＥＸＰＬのうち、ＥＸＰＨＺ、ＥＸＰＨを示す。ＷＦメモリ１９０は、ＥＸＰＬＺおよびＥＸＰＬとして、ＥＸＰＨＺおよびＥＸＰＬと同一の情報を格納してよい。

マルチストローブモードにおいてパターン発生部１１０は、期待値パターンとしてＬ、Ｈ、Ｘのいずれかを示すパターンを生成する。パターン発生部１１０は、当該期待値パターンを２ビットのデータで出力してよい。ただし、ＥＸＰＬＺおよびＥＸＰＬについても同様に２ビットのデータを出力するので、パターン発生部１１０は、エッジストローブモードと同様に４ビットの期待値パターンを出力する。また、図３に示したＴＧ回路１２２−１は、与えられるマスク信号ＭＴＶと、ＥＸＰＨＺおよびＥＸＰＨとに基づいて、ＳＴＲＢＨおよびＯＰＥＮＨを生成する。

期待値パターンＬは、例えば選択部１７６において、レベル比較結果信号ＳＬに対するエンコードデータを選択して良否判定を行うことを示す。また、期待値パターンＨは、選択部１７６において、レベル比較結果信号ＳＨに対するエンコードデータを選択して良否判定を行うことを示す。また、期待値パターンＸは、いずれのエンコードデータについても、良否判定を行わないことを示す。

マスク信号がＨ論理である場合、ＴＧ回路１２２は、ＳＴＲＢビットとしてＬ論理を出力して、ＯＰＥＮビットとしてＨ論理を出力する。これにより、マルチストローブ部１６０には基準タイミングが入力されず、更に、インバータ１７２により論理積回路１７４の出力がマスクされるので、マルチストローブ部１６０は、エンコードデータに基づく良否判定を行わない。

また、期待値パターンがＸである場合も、ＴＧ回路１２２は、ＳＴＲＢビットとしてＬ論理を出力して、ＯＰＥＮビットとしてＨ論理を出力する。これにより、マルチストローブ部１６０は、エンコードデータに基づく良否判定を行わない。このとき、ＷＦメモリ１９０は、期待値情報として、ＴＧ回路１２２に上述した動作を行わせるデータを出力する。本例のＷＦメモリ１９０は、係る場合に例えばＥＸＰＨＺ＝１を出力して、ＥＸＰＨとして任意のデータを出力する。

また、期待値パターンがＬまたはＨである場合、本例のＷＦメモリ１９０は、ＥＸＰＨＺ＝０を出力し、ＥＸＰＨとして、期待値に応じたデータを出力する。このときＴＧ回路１２２は、ＳＴＲＢビットとしてＨ論理を出力して、ＯＰＥＮビットとしてＬ論理を出力する。これにより、マルチストローブ部１６０は、期待値情報に対応するエンコードデータを選択して良否判定を行うことができる。

以上のように、エッジストローブ部１４０およびマルチストローブ部１６０に入力すべき期待値情報は、期待値パターンのビットパターンが同一であっても異なる場合がある。本例の試験装置１０は、エッジストローブモードまたはマルチストローブモードのいずれのモードで動作するかに応じて、ＷＦメモリ１９０が格納する期待値情報を変更するので、各モードに適した期待値情報を、エッジストローブ部１４０およびマルチストローブ部１６０に供給することができる。

図８は、試験装置１０の他の構成例を示す図である。本例の試験装置１０は、図１に関連して説明した試験装置１０の構成に対して、エッジストローブ部１４０を備えない点で相違する。他の構成は、図１に関連して説明した試験装置１０の構成と同一であってよい。

本例の試験装置１０は、エッジストローブモードおよびマルチストローブモードのいずれが選択されている場合も、マルチストローブ部１６０において、出力信号の値を取得する。マルチストローブ部１６０は、図６に関連して説明した構成を有してよい。なお、本例においてもＷＦメモリ１９０は、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに応じて、期待値パターンを各モード用の期待値情報に変換して出力する。

結果選択部１８０は、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに応じて、マルチストローブ部１６０から受け取るデータに対して異なる処理を行う。マルチストローブモードの場合、結果選択部１８０は、マルチストローブ部１６０から受け取った判定結果を、そのままキャプチャメモリ１９６に出力してよい。また、マルチストローブモードの場合、結果選択部１８０は、マルチストローブ部１６０から受け取った判定結果のうち、予め定められたストローブに対応する判定結果を選択して、キャプチャメモリ１９６に出力してよい。

図９は、図８に関連して説明した試験装置１０の動作例を説明する図である。本例において、エッジストローブモードで出力信号の値を取得すべきタイミングは、それぞれの試験周期における複数のストローブのうち、４番目のストローブのタイミングに対応する。

上述したように、マルチストローブモードにおいては、結果選択部１８０は、マルチストローブ部１６０から受け取った判定結果を、そのままキャプチャメモリ１９６に出力してよい。エッジストローブモードにおいて本例の結果選択部１８０は、それぞれのマルチストローブのうち、４番目のストローブに対応する判定結果を選択して、キャプチャメモリ１９６に出力してよい。結果選択部１８０は、それぞれのマルチストローブにおいて同一順番のストローブを選択してよく、それぞれのマルチストローブにおいて異なる順番のストローブを選択してもよい。

このような構成により、試験装置１０は、図１に関連して説明したエッジストローブ部１４０を備えずに、エッジストローブモードおよびマルチストローブモードの双方で動作することができる。このため、試験装置１０の回路規模を低減することができる。

また、図１から図９に関連して説明した試験装置１０において、マルチストローブ部１６０は、ストローブに応じて取得した出力信号の値を出力してもよい。この場合、結果選択部１８０が期待値情報を受け取り、出力信号の値と、期待値情報とを比較してよい。

例えば図８に示した試験装置１０のエッジストローブモードでは、結果選択部１８０は、マルチストローブ部１６０から受け取った値のうち、各マルチストローブにおいて予め定められたストローブに対応する値と、期待値情報とを比較した判定結果を出力する。また、図８に示した試験装置１０のマルチストローブモードでは、結果選択部１８０は、マルチストローブ部１６０から受け取ったそれぞれの値と、期待値情報とを比較した判定結果を出力する。

また、図１から図９に関連して説明した試験装置１０を用いた試験方法は、半導体回路等の電子デバイスを製造する製造方法に適用することができる。例えば当該製造方法は、電子デバイスを形成する段階と、形成した電子デバイスを図１から図９に関連して説明した方法で試験する段階と、電子デバイスの試験結果に基づいて良品の電子デイバスを選別、及び／又は電気的特性別にランク分けすることにより電子デバイスを製造する段階とを備える。また、当該製造方法は、電子デバイスの試験結果に基づいて、不良品及び／又は規格外のランク品の電子デイバスを排除することにより、電子デバイスを製造する段階を備えてもよい。

図１０は、コンピュータ１９００の構成の一例を示す図である。コンピュータ１９００は、与えられるプログラムに基づいて、図１から図９において説明した試験装置１０または試験装置１０の一部の構成として機能する。例えばコンピュータ１９００は、サイト制御部１００として機能してよい。この場合、コンピュータ１９００は、図１から図９に関連して説明したパターン発生部１１０、ＷＦメモリ１９０、波形成形部１２０、試験信号供給部１９２、レベル比較部１９４、エッジストローブ部１４０、マルチストローブ部１６０、結果選択部１８０、およびキャプチャメモリ１９６を制御してよい。また、コンピュータ１９００に与えられるプログラムは、コンピュータ１９００を、図１から図９において説明したモード選択部１０２および変換制御部１０４として機能させてよい。

本実施形態に係るコンピュータ１９００は、ＣＰＵ周辺部、入出力部、及びレガシー入出力部を備える。ＣＰＵ周辺部は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有する。入出力部は、Ｉ／Ｏコントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェース２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する。レガシー入出力部は、Ｉ／Ｏコントローラ２０８４に接続されるＲＯＭ２０１０、ＦＤドライブ２０５０、及びＩ／Ｏチップ２０７０を有する。

ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。

Ｉ／Ｏコントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェース２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェース２０３０は、ネットワークを介して他の装置と通信する。例えば通信インターフェース２０３０は、パターン発生部１１０、ＷＦメモリ１９０、結果選択部１８０、およびキャプチャメモリ１９６等とデータを受け渡してよい。

ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。

また、Ｉ／Ｏコントローラ２０８４には、ＲＯＭ２０１０と、ＦＤドライブ２０５０、及びＩ／Ｏチップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラム、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。ＦＤドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。Ｉ／Ｏチップ２０７０は、ＦＤドライブ２０５０、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。

ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。

当該プログラムは、コンピュータ１９００にインストールされる。当該プログラムは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、前述したサイト制御部１００として機能させる。

以上に示したプログラムは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤ、ＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク、インターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上説明したように、本発明の実施形態によれば、エッジストローブモードおよびマルチストローブモードの両方の機能を有する試験装置を実現することができる。また、ＷＦメモリ１９０の容量を低減すること等により、当該試験装置を低コストで実現することができる。

Claims (13)

1. 被試験デバイスを試験する試験装置であって、
   前記試験装置は、順次指定された基準タイミングにおける前記被試験デバイスの出力信号の値の良否を期待値情報に基づいて判定するエッジストローブモード、および、それぞれの前記基準タイミングを基準として発生された、前記基準タイミング毎の複数のストローブにおける前記出力信号の値の良否を期待値情報に基づいて判定するマルチストローブモードの２つの動作モードを有し、
   前記エッジストローブモードおよび前記マルチストローブモードのいずれが選択されているかに基づいて、与えられる期待値パターンをエッジストローブモード用の期待値情報またはマルチストローブモード用の期待値情報のいずれかに変換させる変換制御部を備える試験装置。
2. 与えられる前記期待値パターンを前記期待値情報に変換して出力する変換部と、
   前記エッジストローブモード、または、前記マルチストローブモードの一方を選択するモード選択部と
   を更に備え、
   前記変換制御部は、前記モード選択部が前記エッジストローブモード、または、前記マルチストローブモードのいずれを選択しているかに基づいて、前記変換部に、前記期待値パターンを前記エッジストローブモード用の期待値情報、または、前記マルチストローブモード用の期待値情報のいずれかに変換させる
   請求項１に記載の試験装置。
3. 前記変換部は、前記期待値パターンと、前記期待値情報とを対応付けて格納し、入力される前記期待値パターンに対応する前記期待値情報を出力し、
   前記変換制御部は、前記モード選択部が前記エッジストローブモードを選択する場合に、各期待値パターンに対応する前記エッジストローブモード用の各期待値情報をメモリに予め書き込み、前記マルチストローブモードを選択する場合に、各期待値パターンに対応する前記マルチストローブモード用の各期待値情報を前記メモリに予め書き込む
   請求項２に記載の試験装置。
4. 前記変換制御部は、前記エッジストローブモード用の前記期待値情報と、前記マルチストローブモード用の前記期待値情報として、同一のビット長の前記期待値情報を前記メモリに書き込む
   請求項３に記載の試験装置。
5. 前記出力信号の値を指定された基準タイミングで取得し、取得した結果の良否を、与えられる期待値情報に基づいて判定するエッジストローブ部と、
   前記出力信号の値を、それぞれの前記基準タイミングを基準として発生された、前記基準タイミング毎の複数のストローブのタイミングで取得し、取得した結果の良否を前記期待値情報に基づいて判定するマルチストローブ部と
   を更に備える請求項４に記載の試験装置。
6. 前記エッジストローブ部および前記マルチストローブ部は、前記被試験デバイスの出力信号を並列に受け取り、前記メモリからの前記期待値情報を並列に受け取り、出力信号と期待値情報とを比較した判定結果を並列に出力し、
   前記試験装置は、
   前記エッジストローブモードが選択されている場合に、前記エッジストローブ部からの前記判定結果を選択し、前記マルチストローブモードが選択されている場合に、前記マルチストローブ部からの前記判定結果を選択する結果選択部と、
   前記結果選択部が選択した前記判定結果を格納するキャプチャメモリと
   を更に備える請求項５に記載の試験装置。
7. 前記エッジストローブ部が出力する前記判定結果を遅延させて前記結果選択部に入力する結果遅延部を更に備える
   請求項６に記載の試験装置。
8. 前記マルチストローブ部は、
   縦続接続され、出力信号を順次遅延させる複数の出力信号側遅延回路と、
   前記複数の出力信号側遅延回路に一対一に対応して縦続接続され、それぞれ対応する前記出力信号側遅延回路とは異なる遅延量で基準タイミングを順次遅延させる複数のストローブ側遅延回路と、
   前記複数の出力信号側遅延回路に対応して設けられ、対応する前記出力信号側遅延回路から出力される遅延された前記出力信号を、当該出力信号側遅延回路に対応して設けられた前記ストローブ側遅延回路から出力される遅延された前記基準タイミングで取得する複数の取得部と
   を有し、
   前記基準タイミングを発生し、前記マルチストローブ部に供給するタイミング発生部と、
   前記タイミング発生部が発生した前記基準タイミングを遅延させて前記エッジストローブ部に供給するタイミング調整用遅延回路と
   を更に備える請求項５に記載の試験装置。
9. 前記出力信号の値を、指定された基準タイミングを基準として発生された互いに異なる複数のストローブのタイミングで取得するマルチストローブ部と、
   前記マルチストローブモードが選択されている場合に、前記マルチストローブ部が前記基準タイミング毎に複数の前記ストローブで取得した値と前記期待値情報とを比較した結果を出力し、前記エッジストローブモードが選択されている場合に、前記マルチストローブ部が前記基準タイミング毎に取得した値のうち、予め定められた前記ストローブに対応する値と前記期待値情報とを比較した結果を出力する結果選択部と
   を更に備える請求項１から４のいずれかに記載の試験装置。
10. 前記マルチストローブ部は、前記基準タイミング毎に複数の前記ストローブで取得した値と前記期待値情報とを比較した判定結果を出力し、
    前記結果選択部は、前記エッジストローブモードが選択されている場合に、前記マルチストローブ部から受け取った前記判定結果のうち、予め定められた前記ストローブに対応する前記判定結果を選択して出力する
    請求項９に記載の試験装置。
11. 前記マルチストローブ部は、前記基準タイミング毎に複数の前記ストローブで取得した値を出力し、
    前記結果選択部は、前記エッジストローブモードが選択されている場合に、前記マルチストローブ部から受け取った値のうち、予め定められた前記ストローブに対応する値と、前記期待値情報とを比較した判定結果を出力する
    請求項９に記載の試験装置。
12. 被試験デバイスを試験する試験方法であって、
    順次指定された基準タイミングにおける前記被試験デバイスの出力信号の値の良否を期待値情報に基づいて判定するエッジストローブモード、および、それぞれの前記基準タイミングを基準として発生された、前記基準タイミング毎の複数のストローブにおける前記出力信号の値の良否を期待値情報に基づいて判定するマルチストローブモードの２つの動作モードを有し、
    前記エッジストローブモードおよび前記マルチストローブモードのいずれが選択されているかに基づいて、与えられる期待値パターンをエッジストローブモード用の期待値情報またはマルチストローブモード用の期待値情報のいずれかに変換させる試験方法。
13. 電子デバイスを製造する製造方法であって、
    前記電子デバイスを形成する段階と、
    請求項１２に記載の試験方法により、前記電子デバイスを試験する段階と、
    前記電子デバイスの試験結果に基づいて、良品の前記電子デバイスを選別、及び／又は電気的特性別にランク分けすることにより、前記電子デバイスを製造する段階と
    を備える製造方法。

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