JP5111500B2 - 配線基板 - Google Patents
配線基板 Download PDFInfo
- Publication number
- JP5111500B2 JP5111500B2 JP2009513946A JP2009513946A JP5111500B2 JP 5111500 B2 JP5111500 B2 JP 5111500B2 JP 2009513946 A JP2009513946 A JP 2009513946A JP 2009513946 A JP2009513946 A JP 2009513946A JP 5111500 B2 JP5111500 B2 JP 5111500B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- wiring board
- insulating layer
- resin
- base substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
- H05K3/4691—Rigid-flexible multilayer circuits comprising rigid and flexible layers, e.g. having in the bending regions only flexible layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0313—Organic insulating material
- H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
- H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0191—Dielectric layers wherein the thickness of the dielectric plays an important role
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
- H05K2201/0203—Fillers and particles
- H05K2201/0206—Materials
- H05K2201/0209—Inorganic, non-metallic particles
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/15—Position of the PCB during processing
- H05K2203/1536—Temporarily stacked PCBs
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
- H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Description
非可撓性の第1基板と、
前記第1基板より実装面積が小さい非可撓性の第2基板と、
前記第1基板と前記第2基板との間に設けられ、前記第1基板及び前記第2基板の各々よりも硬度の高いベース基板と、を積層して構成され、
前記第1基板と前記第2基板の少なくともいずれか一つに設けられたヴィアと、
前記ベース基板を貫通するスルーホールと、
を有する配線基板であって、
前記第1基板、前記第2基板、及び前記ベース基板は、各々の一端面が面一となっており、該一端面からその反対側の他端面までの長さは、大きい方から、前記第1基板、前記第2基板、前記ベース基板の順になっており、
前記長さの異なる前記第1基板、前記第2基板、及び前記ベース基板が積層されることにより、前記配線基板の前記一端面側の第1端部は、前記第1基板と前記第2基板と前記ベース基板とを含み、且つ、該第1端部とは反対側の、前記第2基板及び前記ベース基板を含まない第2端部よりも厚くなっており、
前記スルーホールは、前記第1端部において、前記第1基板の少なくとも一部と前記ベース基板の全部と前記第2基板の少なくとも一部とを貫通し、
前記ベース基板の前記長さが前記第2基板の前記長さよりも短いことにより、前記ベース基板の前記他端面には溝部が形成され、
前記溝部には、気体、液体及び固体の少なくともいずれか一つが充填されている。
2 第2基板
3 ベース基板
5 開口
7 キーパッド
8 電子チップ
9 半田
10 金パッド
11 層間溝部
12 密着防止層
13 多数層部
14 少数層部
19 本発明に係る配線基板
44 ヴィア
51 銅箔
52 ダミーコア
54 銅箔
55 コア材料
61 銅箔
62 プリプレグ
63 スルーホール
64 IVH
71 銅箔
72 エポキシ樹脂
81 エポキシ樹脂
82 銅箔
83 ソルダーレジスト
91 金メッキ
92 電子部品
以下、図面を参照しながら本発明の具体的一実施態様における配線基板の実施の形態について説明する。
図1Aに示すように、本発明の具体的一実施態様における配線基板19は、一端部と他端部とで厚みが異なっており、厚みの異なる部分の層数は、厚みが薄い部分の層数と異なる。即ち、配線基板19は、厚い多数(multi)層部13と相対的に薄い少数層部14とを備えている。多数層部13は、第1基板1と第2基板2の2つの層が積層されて形成されており、少数層部14は、多数層部13から延設された第1基板1が存在する。
以下に本発明に係る配線基板19を製造する方法を説明する。
まず、図7Aに示すように、密着防止層12を形成することになるダミーコア52を用意する。ダミーコア52は、例えば、Cステージ状態のエポキシ樹脂で形成する。ダミーコア52には銅箔51が設けられている。
一方、図7Rに示すこのレーザーカットにより、層間溝部11も作成される。即ち、レーザーカットにより、第1基板1に設けられている密着防止層12と第2基板2に設けられている密着防止層12とを溝の壁面とし、ベース基板3の一面を溝の底面として、層間溝部11が作成される。
第1の実施の形態では、第1の基板1と第2の基板の配線パターンを相互に接続するために、スルーホール63を設けたが、この発明はこれに限定されない。例えば、図8に示すように、第1の基板1と第2の基板2との間に、IVH(Interstitial Via Hole)64を設け、IVHにより、第1の基板1と第2の基板2の配線パターンを接続する共に、せん断力に対する対向するようにしてもよい。
図10に示されるように、第3の実施の形態では、密着防止層12の、第2基板2の端部と面一の位置には、開口5が形成されている。その他の構成は第1の実施の形態と共通である。開口5の下には、配線パターン111dの一部が配置されている。開口5とその下面の配線パターン111dから構成される溝の内部は、空隙である。前記の溝には、シリコンゲル、シリコンオイル、等の弾性体や粘性体等が充填されてもよい。溝の空隙や、溝の内部に充填されたシリコンゲル、シリコンオイルは、配線基板19が落下による衝撃を受けた際、緩衝層として、落下衝撃を緩和する。したがって、このような構成とすることにより、対落下衝撃性を向上させることができる。
また、第1の実施の形態では、ベース基板3はガラスエポキシ樹脂で形成された。しかし、図12及び図13に示すように、第4の実施の形態では、ベース基板3は、無機繊維に樹脂を含浸した基材を含んで構成されている。このように構成すれば、ベース基板3が、無機繊維に樹脂を含浸した基材を含んでいるから、耐屈曲性を向上させることができる。
上述の第1の実施の形態では、ベース基板3は、ガラスエポキシ樹脂で構成された。そして、第1基板1及び第2基板2は、エポキシ樹脂で構成された。もっとも、ベース基板3の材質と、第1基板1及び第2基板2の材質と、の組み合わせはこれに限定されない。図14及び図15に示されるように、第5の実施の形態では、ベース基板3は、無機繊維に樹脂を含浸した基材を含んで構成され、第1基板1及び第2基板2は、無機フィラー配合樹脂を含んで構成されている。このように構成すれば、ベース基板3が、無機繊維に樹脂を含浸した基材を含んでいるから、耐屈曲性を向上させることができる。そのため、携帯電話等の電子機器が落下等の衝撃を受けた場合でも、配線基板に実装された電子部品間を接続する配線の断絶を起こりにくくすることができる。
上述の第1の実施の形態では、ベース基板3は、ガラスエポキシ樹脂で構成された。そして、第1基板1及び第2基板2は、エポキシ樹脂で構成された。もっとも、ベース基板3の材質と、第1基板1及び第2基板2の材質と、の組み合わせはこれに限定されない。図16及び図17に示されるように、第6の実施の形態では、ベース基板3は、無機フィラー配合樹脂を含んで構成され、第1基板1及び第2基板2は、無機繊維に樹脂を含浸した基材を含んで構成されている。このように構成すれば、第1基板1と第2基板2の少なくともいずれか一つが無機繊維で補強されているから、耐屈曲性を向上させることができる。そのため、携帯電話等の電子機器が落下等の衝撃を受けた場合でも、配線基板に実装された電子部品間を接続する配線の断絶を起こりにくくすることができる。
第2の実施の形態では、第1の基板1と第2の基板2との間に、IVH64を設けた。この第2の実施の形態では、IVH64の上下の両端にはヴィア4が設けられた。
もっとも、IVH64の形状はこれに限定されない。図18に示すように、上下の両端にヴィアを有しないIVH64を設けることも可能である。
上下の両端にヴィアを有しないIVH64を有する場合も、配線基板に基板の水平方向からせん断力がかかったとしても、アンカー効果によりせん断力に対抗することができる。だから、携帯電話等の電子機器が落下等の衝撃を受けた場合に、配線基板に実装された電子部品間を接続する配線の断裂を起こりにくくできる。
ここで、本願発明において、IVH64とは、上下の両端にヴィアを有するもののみならず、ヴィアを有しないものをも包含するものである。
その後は、図19Aに示すように、図9Dで設けられた孔の両端ではない場所にヴィア44を設ける。
そして、図19Bに示すように、銅箔71を必要以外の部分は除去して内装パターンを作成する。
さらに、図19Cに示すように、さらに、内層形成及びヴィア形成をした後、エポキシ樹脂81を積層させて、外層を形成する。エポキシ樹脂81の両面には銅箔82が設けられている。
後は図7Pに示したようにソルダーレジスト83を設け、図7Sに示したように電子部品92を実装する。
なお、本発明の第1の実施の形態に係る配線基板は、第1基板1と第2基板2は、長方形の輪郭を有する層状構造であった。もっともこれに限定されるわけではなく、円形、六角形、八角形等の輪郭を有する層状構造であることも可能である。
Claims (17)
- 非可撓性の第1基板と、
前記第1基板より実装面積が小さい非可撓性の第2基板と、
前記第1基板と前記第2基板との間に設けられ、前記第1基板及び前記第2基板の各々よりも硬度の高いベース基板と、を積層して構成され、
前記第1基板と前記第2基板の少なくともいずれか一つに設けられたヴィアと、
前記ベース基板を貫通するスルーホールと、
を有する配線基板であって、
前記第1基板、前記第2基板、及び前記ベース基板は、各々の一端面が面一となっており、該一端面からその反対側の他端面までの長さは、大きい方から、前記第1基板、前記第2基板、前記ベース基板の順になっており、
前記長さの異なる前記第1基板、前記第2基板、及び前記ベース基板が積層されることにより、前記配線基板の前記一端面側の第1端部は、前記第1基板と前記第2基板と前記ベース基板とを含み、且つ、該第1端部とは反対側の、前記第2基板及び前記ベース基板を含まない第2端部よりも厚くなっており、
前記スルーホールは、前記第1端部において、前記第1基板の少なくとも一部と前記ベース基板の全部と前記第2基板の少なくとも一部とを貫通し、
前記ベース基板の前記長さが前記第2基板の前記長さよりも短いことにより、前記ベース基板の前記他端面には溝部が形成され、
前記溝部には、気体、液体及び固体の少なくともいずれか一つが充填されている、
配線基板。 - 前記第2端部に、電子部品が実装される、
ことを特徴とする請求項1記載の配線基板。 - 前記第1基板の前記ベース基板側の面には、前記溝部近傍に位置する導体パターンが設けられている、
ことを特徴とする請求項1又は2記載の配線基板。 - 前記第1基板の前記ベース基板側の面には、前記溝部近傍に位置する開口が形成されており、
前記開口には、気体、液体及び固体の少なくともいずれか一つが充填されている、
ことを特徴とする請求項1乃至3のいずれか一項記載の配線基板。 - 前記ベース基板は、無機繊維に樹脂を含浸した基材を含んで構成され、
前記第1基板は、無機フィラー配合樹脂と可撓性樹脂の少なくともいずれか一つを含んで構成され、
前記第2基板は、無機フィラー配合樹脂と可撓性樹脂の少なくともいずれか一つを含んで構成される、
ことを特徴とする請求項1乃至4のいずれか一項記載の配線基板。 - 前記無機繊維はガラスクロスを含有することを特徴とする請求項5記載の配線基板。
- 前記無機フィラーは、シリカフィラーとガラスフィラーの少なくともいずれか一つを含有することを特徴とする請求項5又は6記載の配線基板。
- 前記ベース基板は、無機フィラー配合樹脂を含んで構成され、
前記第1基板と前記第2基板の少なくともいずれか一つは、無機繊維に樹脂を含浸した基材を含んで構成される、
ことを特徴とする請求項1乃至4のいずれか一項記載の配線基板。 - 前記無機繊維はガラスクロスを含有することを特徴とする請求項8記載の配線基板。
- 前記無機フィラーは、シリカフィラーとガラスフィラーの少なくともいずれか一つを含有することを特徴とする請求項8又は9記載の配線基板。
- 前記ヴィアの内面にはメッキで形成された導体層が形成され、
前記ヴィアは、金属で充填されていることを特徴とする請求項1乃至10のいずれか一項記載の配線基板。 - 前記ヴィアの内面にはメッキで形成された導体層が形成され、
前記ヴィアは、樹脂で充填されていることを特徴とする請求項1乃至10のいずれか一項記載の配線基板。 - 前記第1基板は、下層絶縁層と上層絶縁層とを有して構成され、
前記第2基板は、下層絶縁層と上層絶縁層とを有して構成されることを特徴とする請求項1乃至12のいずれか一項記載の配線基板。 - 前記上層絶縁層上に導体パターンが形成され、
前記下層絶縁層上に導体パターンが形成され、
前記上層絶縁層上の導体パターンと、前記下層絶縁層上の導体パターンと、がヴィアによって接続されていることを特徴とする請求項13記載の配線基板。 - 前記スルーホールは、前記第1端部において、前記第1基板、前記ベース基板、及び前記第2基板の全体を貫通する、
ことを特徴とする請求項1乃至14のいずれか一項記載の配線基板。 - 前記第1基板上に導体パターンが形成され、
前記第2基板上に導体パターンが形成され、
前記第1基板上の導体パターンと、前記第2基板上の導体パターンと、が前記スルーホールによって接続されていることを特徴とする請求項15記載の配線基板。 - 前記スルーホールに代えてIVH(Interstitial Via Hole)を有する、
ことを特徴とする請求項1乃至14のいずれか一項記載の配線基板。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2007/059889 WO2008139613A1 (ja) | 2007-05-14 | 2007-05-14 | 配線基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2008139613A1 JPWO2008139613A1 (ja) | 2010-07-29 |
JP5111500B2 true JP5111500B2 (ja) | 2013-01-09 |
Family
ID=40001843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009513946A Expired - Fee Related JP5111500B2 (ja) | 2007-05-14 | 2007-05-14 | 配線基板 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP2150096A4 (ja) |
JP (1) | JP5111500B2 (ja) |
CN (1) | CN101675716B (ja) |
TW (1) | TWI429338B (ja) |
WO (1) | WO2008139613A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107105576B (zh) * | 2017-06-20 | 2019-05-17 | 广州兴森快捷电路科技有限公司 | 阶梯凸台印制板的制作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03151656A (ja) * | 1989-11-08 | 1991-06-27 | Fujitsu Ltd | 半導体素子実装用基板 |
JP2004349277A (ja) * | 2003-04-28 | 2004-12-09 | Nippon Carbide Ind Co Inc | 多層配線基板及びその製造方法 |
JP2006202891A (ja) * | 2005-01-19 | 2006-08-03 | Fujikura Ltd | リジッドフレックスプリント配線板の製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05152693A (ja) | 1991-11-30 | 1993-06-18 | Nitto Denko Corp | 補強部付フレキシブルプリント基板およびその製法 |
JPH1174651A (ja) * | 1997-03-13 | 1999-03-16 | Ibiden Co Ltd | プリント配線板及びその製造方法 |
JP2000013019A (ja) * | 1998-06-23 | 2000-01-14 | Sharp Corp | ビルトアップ多層プリント配線板およびその製造方法 |
JP3744383B2 (ja) * | 2000-06-09 | 2006-02-08 | 松下電器産業株式会社 | 複合配線基板及びその製造方法 |
US6753483B2 (en) * | 2000-06-14 | 2004-06-22 | Matsushita Electric Industrial Co., Ltd. | Printed circuit board and method of manufacturing the same |
JP2004031682A (ja) * | 2002-06-26 | 2004-01-29 | Sony Corp | プリント配線基板の製造方法 |
KR100467825B1 (ko) * | 2002-12-12 | 2005-01-25 | 삼성전기주식회사 | 스택형 비아홀을 갖는 빌드업 인쇄회로기판 및 그 제조 방법 |
JP2004266236A (ja) * | 2003-01-09 | 2004-09-24 | Sony Chem Corp | 基板素片とその基板素片を用いた複合配線板 |
JP2005079402A (ja) * | 2003-09-01 | 2005-03-24 | Fujikura Ltd | 回路基板およびその製造方法 |
JP2005045150A (ja) * | 2003-07-25 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 中間接続用配線基材および多層配線基板、ならびにこれらの製造方法 |
JP4000160B2 (ja) | 2003-09-19 | 2007-10-31 | 富士通株式会社 | プリント基板およびその製造方法 |
JP2005236205A (ja) * | 2004-02-23 | 2005-09-02 | Sharp Corp | 多層プリント配線板の製造方法及び多層プリント配線板 |
JP2005268505A (ja) * | 2004-03-18 | 2005-09-29 | Fujikura Ltd | 多層配線板およびその製造方法 |
JP2005336287A (ja) * | 2004-05-26 | 2005-12-08 | Matsushita Electric Works Ltd | フレキシブルプリント配線板用熱硬化性接着シート、その製造方法及びそれを用いた多層フレキシブルプリント配線板並びにフレックスリジッドプリント配線板 |
JP4551730B2 (ja) * | 2004-10-15 | 2010-09-29 | イビデン株式会社 | 多層コア基板及びその製造方法 |
-
2007
- 2007-05-14 JP JP2009513946A patent/JP5111500B2/ja not_active Expired - Fee Related
- 2007-05-14 CN CN2007800529691A patent/CN101675716B/zh not_active Expired - Fee Related
- 2007-05-14 WO PCT/JP2007/059889 patent/WO2008139613A1/ja active Application Filing
- 2007-05-14 EP EP07743324A patent/EP2150096A4/en not_active Withdrawn
-
2008
- 2008-07-09 TW TW097125942A patent/TWI429338B/zh not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03151656A (ja) * | 1989-11-08 | 1991-06-27 | Fujitsu Ltd | 半導体素子実装用基板 |
JP2004349277A (ja) * | 2003-04-28 | 2004-12-09 | Nippon Carbide Ind Co Inc | 多層配線基板及びその製造方法 |
JP2006202891A (ja) * | 2005-01-19 | 2006-08-03 | Fujikura Ltd | リジッドフレックスプリント配線板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2008139613A1 (ja) | 2010-07-29 |
EP2150096A4 (en) | 2013-02-20 |
CN101675716A (zh) | 2010-03-17 |
TWI429338B (zh) | 2014-03-01 |
TW201004498A (en) | 2010-01-16 |
WO2008139613A1 (ja) | 2008-11-20 |
EP2150096A1 (en) | 2010-02-03 |
CN101675716B (zh) | 2012-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8178789B2 (en) | Wiring board and method of manufacturing wiring board | |
JP4902606B2 (ja) | 半導体パッケージの製造方法及びそれを用いた半導体プラスチックパッケージ | |
US8035983B2 (en) | Wiring board and method of manufacturing wiring board | |
JP5581218B2 (ja) | プリント配線板の製造方法 | |
US8648263B2 (en) | Wiring board and method of manufacturing wiring board | |
US8522429B2 (en) | Method of manufacturing wiring board | |
US20110247212A1 (en) | Wiring board and method of manufacturing wiring board | |
JP5010681B2 (ja) | 配線基板及びその製造方法 | |
JP5147843B2 (ja) | 配線基板 | |
JP4834157B2 (ja) | 配線基板及びその製造方法 | |
JP5111500B2 (ja) | 配線基板 | |
JP2011151048A (ja) | 電子部品の製造方法および電子部品 | |
JP5111499B2 (ja) | 配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110830 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111003 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120528 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120918 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121009 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151019 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |