JP5071388B2 - 液晶表示素子及びその駆動方法並びにそれを備えた電子ペーパー - Google Patents

Description

本発明は、液晶を駆動して画像を表示する液晶表示素子及びその駆動方法並びにそれを備えた電子ペーパーに関する。

近年、各企業及び各大学等において、電子ペーパーの開発が盛んに進められている。電子ペーパーの利用が期待されている適用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部等の携帯機器分野がある。電子ペーパーに用いられる表示素子の一つに、コレステリック相が形成される液晶組成物（コレステリック液晶又はカイラルネマティク液晶と称される。以下、コレステリック液晶と言う）を用いた液晶表示素子がある。コレステリック液晶は、半永久的な表示保持特性（メモリ性）、鮮やかなカラー表示特性、高コントラスト特性、及び高解像度特性等の優れた特徴を有している。

図２５は、コレステリック液晶を用いたフルカラー表示が可能な液晶表示素子５１の断面構成を模式的に示している。液晶表示素子５１は、表示面から順に、青色（Ｂ）表示部４６ｂと、緑色（Ｇ）表示部４６ｇと、赤色（Ｒ）表示部４６ｒとが積層された構造を有している。図示において、上方の基板４７ｂ側が表示面であり、外光（実線矢印）は基板４７ｂ上方から表示面に向かって入射するようになっている。なお、基板４７ｂ上方に観測者の目及びその観察方向（破線矢印）を模式的に示している。

Ｂ表示部４６ｂは、一対の上下基板４７ｂ、４９ｂ間に封入された青色（Ｂ）用液晶４３ｂと、Ｂ用液晶層４３ｂに所定のパルス電圧を印加するパルス電圧源４１ｂとを有している。Ｇ表示部４６ｇは、一対の上下基板４７ｇ、４９ｇ間に封入された緑色（Ｇ）用液晶４３ｇと、Ｇ用液晶層４３ｇに所定のパルス電圧を印加するパルス電圧源４１ｇとを有している。Ｒ表示部４６ｒは、一対の上下基板４７ｒ、４９ｒ間に封入された赤色（Ｒ）用液晶４３ｒと、Ｒ用液晶層４３ｒに所定のパルス電圧を印加するパルス電圧源４１ｒとを有している。Ｒ表示部４６ｒの下基板４９ｒ裏面には光吸収層４５が配置されている。

各Ｂ、Ｇ、Ｒ用液晶層４３ｂ、４３ｇ、４３ｒに用いられているコレステリック液晶は、ネマティック液晶にキラル性（掌性）の添加剤（カイラル材ともいう）を数十ｗｔ％の含有率で比較的大量に添加した液晶混合物である。ネマティック液晶にカイラル材を比較的大量に含有させると、ネマティック液晶分子を強く螺旋状に捻ったコレステリック相を形成することができる。

コレステリック液晶は双安定性（メモリ性）を備えており、液晶に印加する電界強度の調節によりプレーナ状態、フォーカルコニック状態又はプレーナ状態とフォーカルコニック状態とが混在した中間的な状態のいずれかの状態をとることができ、一旦プレーナ状態、フォーカルコニック状態又はそれらが混在した中間的な状態になると、その後は無電界下においても安定してその状態を保持する。

プレーナ状態は、上下基板４７、４９間に所定の高電圧を印加して液晶層４３に強電界を与えた後、急激に電界をゼロにすることにより得られる。フォーカルコニック状態は、例えば、上記高電圧より低い所定電圧を上下基板４７、４９間に印加して液晶層４３に電界を与えた後、急激に電界をゼロにすることにより得られる。

プレーナ状態とフォーカルコニック状態とが混在した中間的な状態は、例えば、フォーカルコニック状態が得られる電圧よりも低い電圧を上下基板４７、４９間に印加して液晶層４３に電界を与えた後、急激に電界をゼロにすることにより得られる。

このコレステリック液晶を用いた液晶表示素子５１の表示原理を、Ｂ表示部４６ｂを例にとって説明する。図２６（ａ）は、Ｂ表示部４６ｂのＢ用液晶層４３ｂがプレーナ状態におけるコレステリック液晶の液晶分子３３の配向状態を示している。図２６（ａ）に示すように、プレーナ状態での液晶分子３３は、基板厚方向に順次回転して螺旋構造を形成し、螺旋構造の螺旋軸は基板面にほぼ垂直になる。

プレーナ状態では、液晶分子３３の螺旋ピッチに応じた所定波長域の光が選択的に液晶層で反射される。このとき、反射される光は螺旋ピッチの掌性に応じて左右どちらか一方の円偏光であり、これ以外の光は液晶層を透過する。自然光は左右の円偏光が入り混じった状態であるため、自然光がプレーナ状態である液晶層に入射すると、所定波長域については、入射光の５０％が反射し、５０％が透過すると考えることができる。
液晶層の平均屈折率をｎとし、螺旋ピッチをｐとすると、反射が最大となる波長λは、λ＝ｎ・ｐで示される。

従って、Ｂ表示部４６ｂのＢ用液晶層４３ｂでプレーナ状態時に青色の光を選択的に反射させるには、例えばλ＝４８０ｎｍとなるように平均屈折率ｎ及び螺旋ピッチｐを決める。平均屈折率ｎは液晶材料及びカイラル材を選択することで調整可能であり、螺旋ピッチｐは、カイラル材の含有率を調整することにより調節することができる。

図２６（ｂ）は、Ｂ表示部４６ｂのＢ用液晶層４３ｂがフォーカルコニック状態におけるコレステリック液晶の液晶分子３３の配向状態を示している。図２６（ｂ）に示すように、フォーカルコニック状態での液晶分子３３は、基板面内方向に順次回転して螺旋構造を形成し、螺旋構造の螺旋軸は基板面にほぼ平行になる。フォーカルコニック状態では、Ｂ用液晶層４３ｂに反射波長の選択性は失われ、入射光の殆どが透過する。透過光はＲ表示部４６ｒの下基板４９ｒ裏面に配置された光吸収層４５で吸収されるので暗（黒）表示が実現できる。

プレーナ状態とフォーカルコニック状態とが混在した中間的な状態では、プレーナ状態とフォーカルコニック状態との存在割合に応じて反射光と透過光との割合が調整され、反射光の強度が変化する。従って、反射光の強度に応じた多階調表示が実現できる。

このように、コレステリック液晶では、螺旋状に捻られた液晶分子３３の配向状態で光の反射量を制御することができる。上記のＢ用液晶層４３ｂと同様にして、Ｇ用液晶層４３ｇ及びＲ用液晶層４３ｒに、プレーナ状態時に緑又は赤の光を選択的に反射させるコレステリック液晶をそれぞれ封入してフルカラー表示の液晶表示素子５１が作製される。液晶表示素子５１は、メモリ性があり、画面書き換え時以外には電力を消費せずにフルカラー表示が可能である。

特開２００１−２２８４５９号公報 特開２００３−２２８０４５号公報 特開２０００−２８６９号公報 特開平１１−３２６８７１号公報 特開２００５−３４５６６１号公報 Ｎａｍ−Ｓｅｏｋ Ｌｅｅ、 Ｈｙｕｎ−Ｓｏｏ Ｓｈｉｎ、 ｅｔｃ、 Ａ Ｎｏｖｅｌ Ｄｙｎａｍｉｃ Ｄｒｉｖｅ Ｓｃｈｅｍｅ ｆｏｒ Ｒｅｆｌｅｃｔｉｖｅ Ｃｈｏｌｅｓｔｅｒｉｃ Ｄｉｓｐｌａｙｓ、 ＳＩＤ ０２ ＤＩＧＥＳＴ、ｐｐ５４６−５４９、２００２． Ｙ．−Ｍ． Ｚｈｕ、 Ｄ．−Ｋ． Ｙａｎｇ、 Ｃｕｍｕｌａｔｉｖｅ Ｄｒｉｖｅ Ｓｃｈｅｍｅｓ ｆｏｒ Ｂｉｓｔａｂｌｅ Ｒｅｆｌｅｃｔｉｖｅ Ｃｈｏｌｅｓｔｅｒｉｃ ＬＣＤｓ、 ＳＩＤ ９８ ＤＩＧＥＳＴ、ｐｐ７９８−８０１、１９９８．

以下、コレステリック液晶による多階調表示方法を開示した先行技術とその課題について説明する。
例えば、特許文献１及び２には、Ｐｒｅｐａｒａｔｉｏｎ区間、Ｓｅｌｅｃｔｉｏｎ区間、Ｅｖｏｌｕｔｉｏｎ区間の３ステージに分けた駆動波形のうち、Ｓｅｌｅｃｔｉｏｎ区間の振幅、パルス幅、また位相差などを用いて中間調を表示するダイナミック駆動と称される方法が開示されている。しかしながら、これらのダイナミック駆動は高速であるが、中間調の粒状性が高いという問題を有している。
また、ダイナミック駆動は一般に多くの電圧出力ができる専用の駆動装置（ドライバ）が必要となり、ドライバの製造ならびにドライバのコントロール回路の複雑化により、コストアップの大きな要因となる。

一方、非特許文献１には、ダイナミック駆動を安価な汎用ＳＴＮドライバで実現した方法が開示されているが、ダイナミック駆動の課題である高い粒状性の解消は期待できない。

また、特許文献３には、液晶をホメオトロピック状態にする第１のパルスを印加した直後、第２、第３のパルスを与え、第２、第３のパルスの電位差により所望の階調を表示させる方法が開示されているが、この駆動法では、中間調の粒状性が懸念される他、駆動電圧も高いため、安価な構成で製造できないという問題を有している。

以上説明した従来の駆動法はいずれも、後ほど詳述する図４の中間調領域Ｂを利用した駆動方法であるため、高速であるが画像の粒状性が大きくなり表示品位に問題が残る。
一方、図４の中間調領域Ａを用いた駆動法は、非特許文献２に開示があるが、これも問題を有している。

非特許文献２には、液晶特有の累積応答（重ね書き）特性を利用し、相対的に短いパルスを印加することで、徐々にプレーナ状態からフォーカルコニック状態、あるいはフォーカルコニック状態からプレーナ状態へ準動画レート程度の高速度で駆動する方法が開示されいてる。

しかし、この方法は比較的高速度であるため、駆動電圧が５０〜７０Ｖと高くなってしまい、コストアップの要因となる。さらに、この方法は、「Ｔｗｏ ｐｈａｓｅ ｃｕｍｕｌａｔｉｖｅ ｄｒｉｖｅ ｓｃｈｅｍｅはｐｒｅｐａｒａｔｉｏｎ ｐｈａｓｅ」と「ｓｅｌｅｃｔｉｏｎ ｐｈａｓｅ」の２つのステージを用い、プレーナ状態への累積応答とフォーカルコニック状態への累積応答の２方向（つまり、中間調領域Ａと中間調領域Ｂ）を利用するため、表示品位の問題が生じてしまう。

また、特許文献４には、全面オフ表示（フォーカルコニック状態）にリセットした後、階調を決定する選択パルスと表示状態を安定化する維持パルスを加えることで、最大２５６階調の多階調表示を行う方法が開示されている。階調は、選択パルスのパルス幅を２５６段階に切替えるＰＷＭ（パルス幅変調）方式により得られ、画像データの特殊な変換が不要になる。
特許文献４ではデータドライバとして、各電極から最大２５６段階ものパルス幅を出力できる特殊な構成のＩＣが必要となる。また、データ出力クロックは２５６周期必要となる。ＰＷＭ方式は特許文献４の方式に限ったことではないが、階調数に比例した多数の画像データ量が必要となる。

図２７は、ＰＷＭ方式の駆動における問題点を示している。図２７（ａ）に示すように、例えば０（黒）から７（白）の８階調表示をする場合には、図２７（ｂ）に示すように、最上位ビットをリセットビットとして、下位の７ビットを階調ビットとする全８ビットで階調データを表すことになる。この階調データに基づき、図２７（ｃ）に示すように、画素への印加電圧のパルス幅を８通りに制御する。つまり、階調数に比例した多数の画像データ量が必要となってしまう。

また、特許文献５では、コレステリック液晶の大型表示装置において、表示する画像が２値か多値かを判断し、２値表示の場合と多値表示の場合とで、使用する特性領域を異ならせることが開示されている。具体的には、２値表示の場合は図４に示す中間調領域Ｂを用い、多値表示の場合は中間調領域Ａを用いるようにしている。また、階調は電圧値によって決定している。なお、特許文献５には開示がないが、中間調領域Ａを用いる場合は必ずリセット処理が必要になる。

本発明は、汎用ドライバを用いて表示品質の優れた多階調表示が可能な液晶表示素子及びその駆動方法、並びにそれを備えた電子ペーパーを提供することを目的とする。

上記目的は、液晶層の反射率を変化させて階調表示する液晶表示素子の駆動方法であって、前記液晶層を第１反射率に変化させて第１階調レベルを得る第１ステップと、前記液晶層を前記第１反射率より低い第２反射率に変化させて前記第１階調レベルより低い第２階調レベルを得る第２ステップとを有することを特徴とする液晶表示素子の駆動方法によって達成される。

上記本発明の液晶表示素子の駆動方法であって、前記第２ステップは、ｎ回のサブステップで前記第１反射率を前記第２反射率まで徐々に低下させることを特徴とする。上記本発明の液晶表示素子の駆動方法であって、前記第１ステップと前記サブステップの合計ステップ数がｌｏｇ_２Ｎで階調数Ｎ（Ｎは２のべき乗）の階調表示を行うことを特徴とする。上記本発明の液晶表示素子の駆動方法であって、前記第１反射率は、一方の反射率が他方の反射率の略１／２である２つの反射率のいずれかであることを特徴とする。

また、上記本発明の液晶表示素子の駆動方法であって、前記第１ステップは、前記液晶層を挟む一対の電極間に第１電圧を第１パルス幅で印加して前記第１反射率を生じさせることを特徴とする。上記本発明の液晶表示素子の駆動方法であって、前記第２ステップは、ｎ回のサブステップで、前記第１電圧より低電圧を前記第１パルス幅より短パルス幅で前記電極間に印加して前記第２反射率を生じさせることを特徴とする。上記本発明の液晶表示素子の駆動方法であって、前記液晶層は、印加電圧が上昇すると反射率が低下する第１中間調領域と、第１中間調領域の電圧範囲より高い電圧範囲で、印加電圧が上昇すると反射率が高くなる第２中間調領域とを備え、前記第１ステップの前記第１電圧は、前記第２中間調領域にあり、前記第２ステップの前記低電圧は、前記第１中間調領域にあることを特徴とする。

上記本発明の液晶表示素子の駆動方法であって、前記液晶層は、コレステリック相を形成する液晶を含むことを特徴とする。上記本発明の液晶表示素子の駆動方法であって、前記第１反射率は、前記液晶がプレーナ状態、又は、当該プレーナ状態及びフォーカルコニック状態が混在した状態のいずれかで生じることを特徴とする。上記本発明の液晶表示素子の駆動方法であって、前記第１ステップは、前記液晶層を前記第１反射率に変化させる前に、前記液晶をホメオトロピック状態又はフォーカルコニック状態にリセットするステップを有することを特徴とする。

上記本発明の液晶表示素子の駆動方法であって、前記一対の電極は、１フレーム内で順次走査されて１ライン上の複数の画素を選択する走査電極の一つと、前記画素にそれぞれデータ電圧を印加するデータ電極の一つであり、前記第１ステップと前記第２ステップとは別フレームで実行されることを特徴とする。上記本発明の液晶表示素子の駆動方法であって、前記走査電極の選択時間を変えて前記サブステップの前記各パルス幅を制御することを特徴とする。上記本発明の液晶表示素子の駆動方法であって、前記選択時間を制御するビット配列を有し、当該ビット配列の値に応じて前記選択時間を制御するカウンタ分周比が変調することを特徴とする。

また、上記目的は、一対の基板間に封止された液晶層と、前記液晶層を挟む一対の電極と、前記液晶層を第１反射率に変化させて第１階調レベルを得る第１ステップと、前記液晶層を前記第１反射率より低い第２反射率に変化させて前記第１階調レベルより低い第２階調レベルを得る第２ステップとで階調を表示させる駆動装置とを有することを特徴とする液晶表示素子によって達成される。

上記本発明の液晶表示素子であって、前記駆動装置は、第２ステップにおいて、ｎ回のサブステップで前記第１反射率を前記第２反射率まで徐々に低下させて階調表示させることを特徴とする。上記本発明の液晶表示素子であって、前記駆動装置は、前記第１ステップと前記サブステップの合計ステップ数がｌｏｇ_２Ｎで階調数Ｎ（Ｎは２のべき乗）の階調表示を行うことを特徴とする。上記本発明の液晶表示素子であって、前記第１反射率は、一方の反射率が他方の反射率の略１／２である２つの反射率のいずれかであることを特徴とする。上記本発明の液晶表示素子であって、前記駆動装置は、前記第１ステップで、前記電極間に第１電圧を第１パルス幅で印加して前記第１反射率を生じさせることを特徴とする。上記本発明の液晶表示素子であって、前記駆動装置は、前記第２ステップにおいて、ｎ回のサブステップで、前記第１電圧より低電圧を前記第１パルス幅より短パルス幅で前記電極間に印加して前記第２反射率を生じさせることを特徴とする。上記本発明の液晶表示素子であって、前記液晶層は、印加電圧が上昇すると反射率が低下する第１中間調領域と、第１中間調領域の電圧範囲より高い電圧範囲で、印加電圧が上昇すると反射率が高くなる第２中間調領域とを備え、前記駆動装置は、前記第１ステップの前記第１電圧として前記第２中間調領域を用い、前記第２ステップの前記低電圧として前記第１中間調領域を用いることを特徴とする。

上記本発明の液晶表示素子であって、前記液晶層は、コレステリック相を形成する液晶を含むことを特徴とする。上記本発明の液晶表示素子であって、前記第１反射率は、前記液晶がプレーナ状態、又は、当該プレーナ状態及びフォーカルコニック状態が混在した状態のいずれかで生じることを特徴とする。上記本発明の液晶表示素子であって、前記駆動装置は、前記第１ステップで、前記液晶層を前記第１反射率に変化させる前に、前記液晶をホメオトロピック状態又はフォーカルコニック状態にリセットするステップを有することを特徴とする。

上記本発明の液晶表示素子であって、前記一対の電極は、１フレーム内で順次走査されて１ライン上の複数の画素を選択する走査電極の一つと、前記画素にそれぞれデータ電圧を印加するデータ電極の一つであり、前記第１ステップと前記第２ステップとは別フレームで実行されることを特徴とする。上記本発明の液晶表示素子であって、前記駆動装置は、前記走査電極の選択時間を変えて前記サブステップの前記各パルス幅を制御することを特徴とする。上記本発明の液晶表示素子であって、前記駆動装置は、前記選択時間を制御するビット配列を有し、当該ビット配列の値に応じて前記選択時間を制御するカウンタ分周比が変調することを特徴とする。

また、上記目的は、画像を表示する電子ペーパーにおいて、上記本発明の液晶表示素子であって、上記本発明のいずれかに記載の液晶表示素子を備えていることを特徴とする電子ペーパーによって達成される。

本発明によれば、液晶の累積応答特性を利用して、駆動電圧とパルス幅をステップ毎に変化させて、液晶層を所定の２つの反射率のうちのいずれかの第１反射率に変化させて第１階調レベルを得る第１ステップと、液晶層を第１反射率より低い第２反射率に変化させて第１階調レベルより低い第２階調レベルを得る第２ステップとを有するようにしたので、駆動電圧を低く抑えて耐圧の低い安価な２値出力の汎用ドライバを利用できるようになる。
また、第２ステップでは中間調マージンが大きな領域（図４の中間調領域Ａ）を用いるため、粒状性が小さく極めて高表示品位の多階調表示が実現できる。
また、階調数が増えても画像表示に要するデータ量を最小限に抑えることができる。

本発明の一実施の形態による液晶表示素子１の概略構成を示す図である。 本発明の一実施の形態による液晶表示素子１の断面構成を模式的に示す図である。 液晶表示素子のプレーナ状態での反射スペクトルの一例を示す図である。 コレステリック液晶の電圧−反射率特性の一例を示す図である。 本発明の一実施の形態による多階調表示動作を８階調表示を例にして説明する図である。 図６（ａ）は、コレステリック液晶を第１反射率として第１又は第２の所定反射率のいずれかにするために電極１７、１９間に印加するパルス電圧の電圧値及びパルス幅を示す図であり、図６（ｂ）は、図４と同様のコレステリック液晶の電圧−反射率特性であって、印加するパルス電圧のパルス幅が４．０ｍｓでの特性を示す図である。 本発明の一実施の形態による液晶表示素子１を第１ステップで駆動させるための駆動波形の一例を示す図である。 本発明の一実施の形態による液晶表示素子１を第２ステップで駆動させるための駆動波形の一例を示す図である。 図９（ａ）は、第２ステップのサブステップＳ１での電極１７、１９間に印加するパルス電圧の電圧値及びパルス幅を示す図であり、図９（ｂ）は、実線の曲線Ｐ２で印加パルス電圧のパルス幅が２．０ｍｓでの特性を示し、比較のため図６（ｂ）の曲線Ｐ１（パルス幅：４．０ｍｓ）を破線で示す図である。 図１０（ａ）は、第２ステップのサブステップＳ２での電極１７、１９間に印加するパルス電圧の電圧値及びパルス幅を示す図であり、図１０（ｂ）は、実線の曲線Ｐ３で印加パルス電圧のパルス幅が１．０ｍｓでの特性を示し、比較のため図６（ｂ）の曲線Ｐ１（パルス幅：４．０ｍｓ）を破線で示す図である。 本発明の一実施の形態による多階調表示方法においてレベル「７（青）」を表示する方法を示す図である。 本発明の一実施の形態による多階調表示方法においてレベル「６」を表示する方法を示す図である。 本発明の一実施の形態による多階調表示方法においてレベル「５」を表示する方法を示す図である。 本発明の一実施の形態による多階調表示方法においてレベル「４」を表示する方法を示す図である。 本発明の一実施の形態による多階調表示方法においてレベル「３」を表示する方法を示す図である。 本発明の一実施の形態による多階調表示方法においてレベル「２」を表示する方法を示す図である。 本発明の一実施の形態による多階調表示方法においてレベル「１」を表示する方法を示す図である。 本発明の一実施の形態による多階調表示方法においてレベル「０（黒）」を表示する方法を示す図である。 本発明の一実施の形態による多階調表示方法において比較的高速な走査速度を保持したままヒステリシスを解消できる駆動方法を示す実施例の図である。 本発明の一実施の形態による多階調表示方法において比較的高速な走査速度を保持したままヒステリシスを解消できる駆動方法を示す実施例の図である。 本発明の一実施の形態による多階調表示方法において比較的高速な走査速度を保持したままヒステリシスを解消できる駆動方法を示す実施例の図である。 本発明の一実施の形態による多階調表示方法において、第２ステップのサブステップ１乃至ｎを１回の走査で実行する場合の駆動方法を示す図である。 本発明の一実施の形態による多階調表示方法において、高階調の画像データから、それより低階調の表示素子駆動用の画像データを生成する処理を説明する図である。 本発明の一実施の形態による液晶表示素子１の制御回路部２３の一実施例について説明する図である。 従来のフルカラー表示可能な液晶表示素子の断面構成を模式的に示す図である。 従来の液晶表示素子の一液晶層の断面構成を模式的に示す図である。 従来の液晶表示素子で用いられるＰＷＭ方式の駆動における問題点を示す図である。

符号の説明

１、５１、１０１ 液晶表示素子
３ｂ、４３ｂ Ｂ用液晶層
３ｇ、４３ｇ Ｇ用液晶層
３ｒ、４３ｒ Ｒ用液晶層
６ｂ、４６ｂ Ｂ表示部
６ｇ、４６ｇ Ｇ表示部
６ｒ、４６ｒ Ｒ表示部
７ｂ、７ｇ、７ｒ、４７ｂ、４７ｇ、４７ｒ 上基板
９ｂ、９ｇ、９ｒ、４９ｂ、４９ｇ、４９ｒ 下基板
１２ ピクセル
１２ｂ 青（Ｂ）ピクセル
１２ｇ 緑（Ｇ）ピクセル
１２ｒ 赤（Ｒ）ピクセル
１５ 可視光吸収層
１７ｒ、１７ｇ、１７ｂ 走査電極
１９ｒ、１９ｇ、１９ｂ データ電極
２１、２１ｂ、２１ｂ、２１ｒ シール材
２３ 制御回路部
２４ 駆動部
２５ 走査電極駆動回路
２７ データ電極駆動回路
３０ 制御部
３１ 電源
３２ 昇圧部
３３ 液晶分子
３４ 電圧切替部
３５ 電圧安定部
３６ 源振クロック部
３７ 分周回路部
４１ｂ、４１ｇ、４１ｒ パルス電圧源
４３ 液晶層

本発明の一実施の形態による液晶表示素子及びその駆動方法並びにそれを備えた電子ペーパーについて図１乃至図２４を用いて説明する。本実施の形態では、青（Ｂ）、緑（Ｇ）及び赤（Ｒ）用コレステリック液晶を用いた液晶表示素子１を例にとって説明する。図１は、本実施の形態による液晶表示素子１の概略構成を示している。図２は、図１において図左右方向に平行な直線で液晶表示素子１を切断した断面構成を模式的に示している。

図１及び図２に示すように、液晶表示素子１は、プレーナ状態で青（Ｂ）色光を選択波長域として選択的に反射するＢ表示部（第１表示部）６ｂと、プレーナ状態で緑（Ｇ）色光を選択波長域として選択的に反射するＧ表示部（第２表示部）６ｇと、プレーナ状態で赤（Ｒ）色光を選択波長域として選択的に反射するＲ表示部（第３表示部）６ｒとを有している。Ｂ、Ｇ、Ｒの各表示部６ｂ、６ｇ、６ｒは、この順に光入射面（表示面）側から積層されている。

Ｂ表示部６ｂは、対向配置された一対の上下基板７ｂ、９ｂと、両基板７ｂ、９ｂ間に封止されたＢ用液晶層３ｂとを有している。Ｂ用液晶層３ｂは、青色の光を選択的に反射するように平均屈折率ｎや螺旋ピッチｐが調整されて右旋光性（掌性が右）を備えており、プレーナ状態で青色の右円偏光の光を反射してそれ以外の光を透過させ、フォーカルコニック状態でほぼ全ての光を透過させるコレステリック液晶で構成されている。

Ｇ表示部６ｇは、対向配置された一対の上下基板７ｇ、９ｇと、両基板７ｇ、９ｇ間に封止されたＧ用液晶層３ｇとを有している。Ｇ用液晶層３ｇは、緑色の光を選択的に反射するように平均屈折率ｎや螺旋ピッチｐが調整されて左旋光性（掌性が左）を備えており、プレーナ状態で緑色の左円偏光の光を反射してそれ以外の光を透過させ、フォーカルコニック状態でほぼ全ての光を透過させるコレステリック液晶で構成されている。

Ｒ表示部６ｒは、対向配置された一対の上下基板７ｒ、９ｒと、両基板７ｒ、９ｒ間に封止されたＲ用液晶層３ｒとを有している。Ｒ用液晶層３ｒは、赤色の光を選択的に反射するように平均屈折率ｎや螺旋ピッチｐが調整されて右旋光性（掌性が右）を備えており、プレーナ状態で赤色の右円偏光の光を反射してそれ以外の光を透過させ、フォーカルコニック状態でほぼ全ての光を透過させるコレステリック液晶で構成されている。

Ｂ、Ｇ、Ｒ用の各液晶層３ｂ、３ｇ、３ｒを構成するコレステリック液晶は、ネマティック液晶混合物にカイラル材を１０〜４０ｗｔ％添加して形成されている。カイラル材の添加率はネマティック液晶成分とカイラル材との合計量を１００ｗｔ％としたときの値である。ネマティック液晶としては従来公知の各種のものを用いることができるが、液晶層３ｂ、３ｇ、３ｒの駆動電圧を比較的低くするには、誘電率異方性Δεが２０≦Δε≦５０であることが好ましい。また、コレステリック液晶の屈折率異方性Δｎの値は、０．１８≦Δｎ≦０．２４であることが好ましい。屈折率異方性Δｎがこの範囲より小さいと、プレーナ状態での各液晶層３ｂ、３ｇ、３ｒの反射率が低くなり、この範囲より大きいと、液晶層３ｂ、３ｇ、３ｒはフォーカルコニック状態での散乱反射が大きくなるほか、粘度も高くなり、応答速度が低下する。

また、Ｂ用及びＲ用のコレステリック液晶に添加されるカイラル材と、Ｇ用のコレステリック液晶に添加されるカイラル材とは、互いに旋光性が異なる光学異性体である。従って、Ｂ用及びＲ用のコレステリック液晶の旋光性は同じで、Ｇ用コレステリック液晶の旋光性と異なっている。

図３は、各液晶層３ｂ、３ｇ、３ｒのプレーナ状態での反射スペクトルの一例を示している。横軸は、反射光の波長（ｎｍ）を表し、縦軸は、反射率（白色板比；％）を表している。Ｂ用液晶層３ｂでの反射スペクトルは図中▲印を結ぶ曲線で示されている。同様に、Ｇ用液晶層３ｇでの反射スペクトルは■印を結ぶ曲線で示し、Ｒ用液晶層３ｒでの反射スペクトルは◆印を結ぶ曲線で示している。

図３に示すように、各液晶層３ｂ、３ｇ、３ｒのプレーナ状態での反射スペクトルの中心波長は、液晶層３ｂ、３ｇ、３ｒの順に長くなる。Ｂ、Ｇ、Ｒの各表示部６ｂ、６ｇ、６ｒの積層構造において、プレーナ状態におけるＧ用液晶層３ｇでの旋光性と、Ｂ用及びＲ用液晶層３ｂ、３ｒでの旋光性とを異ならしているので、図３に示す青と緑、及び緑と赤の反射スペクトルが重なる領域では、例えば、Ｂ用液晶層３ｂとＲ用液晶層３ｒで右円偏光の光を反射させ、Ｇ用液晶層３ｇで左円偏光の光を反射させることができる。これにより、反射光の損失を低減させて、液晶表示素子１の表示画面の明るさを向上させることができる。

上基板７ｂ、７ｇ、７ｒ、及び下基板９ｂ、９ｇ、９ｒは、透光性を有することが必要である。本実施の形態では、縦横の長さが１０（ｃｍ）×８（ｃｍ）の大きさに切断した２枚のフィルム基板を用いている。フィルム基板の材料として，ポリエチレンテレフタレート（ＰＥＴ）やポリカーボネート（ＰＣ）等がある。これらのフィルム基板は十分な可撓性を備えている。また、フィルム基板に代えてガラス基板も用いることができる。本実施の形態では、上基板７ｂ、７ｇ、７ｒ及び下基板９ｂ、９ｇ、９ｒはいずれも透光性を有しているが、最下層に配置されるＲ表示部６ｒの下基板９ｒは不透光性であってもよい。

図１及び図２に示すように、Ｂ表示部６ｂの下基板９ｂのＢ用液晶層３ｂ側には、図１の図中上下方向に延びる複数の帯状のデータ電極１９ｂが並列して形成されている。なお、図２での符号１９ｂは、複数のデータ電極１９ｂの存在領域を示している。また、上基板７ｂのＢ用液晶層３ｂ側には、図１の図中左右方向に延びる複数の帯状の走査電極１７ｂが並列して形成されている。図１に示すように、上下基板７ｂ、９ｂを電極形成面の法線方向に見て、複数の走査電極１７ｂとデータ電極１９ｂとは、互いに交差して対向配置されている。本実施の形態では、２４０×３２０ドットのＱＶＧＡ表示ができるように、透明電極をパターニングして０．２４ｍｍピッチのストライプ状の２４０本の走査電極１７ｂ及び３２０本のデータ電極１９ｂを形成している。両電極１７ｂと１９ｂとの各交差領域がそれぞれＢピクセル１２ｂとなる。複数のＢピクセル１２ｂは２４０行×３２０列のマトリクス状に配置されている。

Ｇ表示部６ｇにも、Ｂ表示部６ｂと同様に２４０本の走査電極１７ｇ、３２０本のデータ電極１９ｇ及び２４０行×３２０列のマトリクス状に配列されるＧピクセル１２ｇ（不図示）が形成されている。Ｒ表示部６ｒにも同様に走査電極１７ｒ、データ電極１９ｒ及びＲピクセル１２ｒ（不図示）が形成されている。１組のＢ、Ｇ、Ｒピクセル１２ｂ、１２ｇ、１２ｒで液晶表示素子１の１ピクセル１２が構成されている。ピクセル１２がマトリクス状に配列されて表示画面を形成している。

走査電極１７ｂ、１７ｇ、１７ｒ及びデータ電極１９ｂ、１９ｇ、１９ｒの形成材料としては、例えばインジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；ＩＴＯ）が代表的であるが、その他インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｃ Ｏｘｉｄｅ；ＩＺＯ）等の透明導電膜、又はアモルファスシリコン等の透明導電膜等を用いることができる。

上基板７ｂ、７ｇ、７ｒには、複数の走査電極１７ｂ、１７ｇ、１７ｒを駆動する走査電極用ドライバＩＣが実装された走査電極駆動回路２５が接続されている。また、下基板９ｂ、９ｇ、９ｒには、複数のデータ電極１９ｂ、１９ｇ、１９ｒを駆動するデータ電極用ドライバＩＣが実装されたデータ電極駆動回路２７が接続されている。走査電極駆動回路２５及びデータ電極駆動回路２７を含んで駆動部２４が構成されている。

走査電極駆動回路２５は、制御回路部２３から出力された所定の信号に基づいて、所定の３本の走査電極１７ｂ、１７ｇ、１７ｒを選択して、それら３本の走査電極１７ｂ、１７ｇ、１７ｒに対して走査信号を同時に出力するようになっている。一方、データ電極駆動回路２７は、制御回路部２３から出力された所定の信号に基づいて、選択された走査電極１７ｂ、１７ｇ、１７ｒ上のＢ、Ｇ、Ｒピクセル１２ｂ、１２ｇ、１２ｒに対する画像データ信号をデータ電極１９ｂ、１９ｇ、１９ｒのそれぞれに出力するようになっている。走査電極用及びデータ電極用ドライバＩＣとして、例えばＴＣＰ（テープキャリアパッケージ）構造の汎用のＳＴＮ用ドライバＩＣが用いられている。制御回路部２３と駆動部２４を含んで、液晶層を第１及び第２の所定反射率のいずれかの第１反射率に変化させて第１階調レベルを得る第１ステップと、液晶層を第１反射率より低い第２反射率に変化させて第１階調レベルより低い第２階調レベルを得る第２ステップとで階調を表示させる駆動装置が構成されている。制御回路部２３を含む駆動装置の詳細構成については後程図２４を用いて説明する。

本実施の形態では、Ｂ、Ｇ、Ｒ用の各液晶層３ｂ、３ｇ、３ｒの駆動電圧をほぼ同じにすることができるので、走査電極駆動回路２５の所定の出力端子は走査電極１７ｂ、１７ｇ、１７ｒの所定の各入力端子に共通接続されている。こうすることにより、Ｂ、Ｇ、Ｒ用の各表示部６ｂ、６ｇ、６ｒ毎に走査電極駆動回路２５を設ける必要がなくなるので液晶表示素子１の駆動回路の構成を簡略化することができる。また、走査電極用ドライバＩＣの数を削減できるので液晶表示素子１の低コスト化を実現することができる。なお、Ｂ、Ｇ、Ｒ用の走査電極駆動回路２５の出力端子の共通化は、必要に応じて行えばよい。

両電極１７ｂ、１９ｂ上には機能膜として、それぞれ絶縁膜や液晶分子の配列を制御するための配向膜（いずれも不図示）がコーティングされていることが好ましい。絶縁膜は、電極１７ｂ、１９ｂ間の短絡を防止したり、ガスバリア層として液晶表示素子１の信頼性を向上させたりする機能を有している。また、配向膜には、ポリイミド樹脂やアクリル樹脂等を用いることができる。本実施の形態では、例えば電極１７ｂ、１９ｂ上の基板全面には、配向膜が塗布（コーティング）されている。配向膜は絶縁性薄膜と兼用されてもよい。

図２に示すように、上下基板７ｂ、９ｂの外周囲に塗布されたシール材２１ｂにより、Ｂ用液晶層３ｂは両基板７ｂ、９ｂ間に封入されている。また、Ｂ用液晶層３ｂの厚さ（セルギャップ）ｄは均一に保持する必要がある。所定のセルギャップｄを維持するには、樹脂製又は無機酸化物製の球状スペーサをＢ用液晶層３ｂ内に散布したり、柱状スペーサをＢ用液晶層３ｂ内に複数形成したりする。本実施の形態の液晶表示素子１においても、Ｂ用液晶層３ｂ内にスペーサ（不図示）が挿入されてセルギャップｄの均一性が保持されている。また、接着性のある壁面構造体を画素の周囲に形成することもより好適に用いられる。Ｂ用液晶層３ｂのセルギャップｄは、３μｍ≦ｄ≦６μｍの範囲であることが好ましい。セルギャップｄがこれより小さいとプレーナ状態での液晶層３ｂの反射率が低くなり、これより大きいと駆動電圧が高くなりすぎる。

Ｇ表示部６ｇ及びＲ表示部６ｒは、Ｂ表示部６ｂと同様の構造を有しているため、説明は省略する。Ｒ表示部６ｒの下基板９ｒの外面（裏面）には、可視光吸収層１５が設けられている。可視光吸収層１５が設けられているので、Ｂ、Ｇ、Ｒの各液晶層３ｂ、３ｇ、３ｒで反射されなかった光が効率よく吸収される。従って、液晶表示素子１はコントラスト比の高い表示を実現できる。なお、可視光吸収層１５は必要に応じて設ければよい。

次に、本実施の形態の液晶表示素子１による多階調表示方法について図４乃至図１８を用いて説明する。本実施の形態では、コレステリック液晶の累積応答特性を利用して多階調表示をする。コレステリック液晶に所定電圧値のパルス電圧を印加する毎に、累積応答特性により、プレーナ状態からフォーカルコニック状態、又はフォーカルコニック状態からプレーナ状態に徐々に遷移させることができる。

図４は、一般的なコレステリック液晶の電圧−反射率特性の一例を示している。横軸は、コレステリック液晶を挟む両電極１７、１９間に所定のパルス幅（例えば、４．０ｍｓ（ミリ秒））で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図４に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示している。

図４において、両電極１７、１９間に所定の高電圧ＶＰ１００（例えば、±３２Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子の螺旋構造は完全にほどけ、全ての液晶分子が電界の向きに従うホメオトロピック状態になる。液晶分子がホメオトロピック状態のときに、印加電圧をＶＰ１００から所定の低電圧（例えば、ＶＦ０＝±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにさせると、液晶分子は螺旋軸が両電極１７、１９に対してほぼ垂直な方向に向く螺旋状態になり、螺旋ピッチに応じた波長の光を選択的に反射するプレーナ状態になる。

また、両電極１７、１９間に所定の低電圧ＶＦ１００ｂ（例えば、±２４Ｖ）を印加して、コレステリック液晶中に相対的に弱い電界を発生させると、液晶分子の螺旋構造が完全には解けない状態になる。この状態において、印加電圧をＶＦ１００ｂから低電圧ＶＦ０に急激に低下させて、液晶中の電界を急激にほぼゼロにさせると、液晶分子は螺旋軸が両電極１７、１９に対してほぼ平行な方向に向く螺旋状態になり、入射光を透過するフォーカルコニック状態になる。なお、高電圧ＶＰ１００を印加して、液晶層に強い電界を生じさせた後に、緩やかに電界を除去しても、コレステリック液晶はフォーカルコニック状態にすることができる。

また、図４に示す曲線Ｐにおいて、破線枠Ａ内では、両電極１７、１９間に印加するパルス電圧の電圧値（Ｖ）を高くするに従ってコレステリック液晶の反射率を低下させることができる。また、図４に示す曲線Ｐ及び曲線ＦＣにおいて、破線枠Ｂ内では、両電極１７、１９間に印加するパルス電圧の電圧値（Ｖ）を低くするに従ってコレステリック液晶の反射率を低くさせることができる。以下、破線枠Ａ内を中間調領域Ａ（第１中間調領域）と言い、破線枠Ｂ内を中間調領域Ｂ（第２中間調領域）と言うことにする。

図４に示すコレステリック液晶の電圧−反射率特性は、印加するパルス電圧のパルス幅を一定にして得られているが、パルス電圧のパルス幅を変更することによっても、コレステリック液晶の累積応答特性を得ることができる。例えば、中間調領域Ａの電圧範囲内において、電圧値は同じだがパルス幅の異なる２種類のパルス電圧を印加する場合、相対的にパルス幅の長いパルス電圧の印加の方が、パルス幅の短いパルス電圧の印加より反射率をより低くすることができる。

そこで、本実施の形態では、多階調表示を第１ステップ及び第２ステップの２段階に別け、第１ステップでは中間調領域Ｂの電圧範囲で所定のパルス幅（第１パルス幅）のパルス電圧（第１電圧）を印加して、一気に所定の第１反射率に変化させる。次いで、第２ステップでは中間調領域Ａの電圧範囲を用いる。第２ステップでは、第１ステップでのパルス幅より短いパルス幅で且つ各回毎にパルス幅が短くなるパルス電圧（例えば、電圧値は各回で同じ）を１回又は複数回印加する。これにより、コレステリック液晶の累積応答特性を利用して、徐々に所望の第２反射率に低下することができる。

つまり、本実施の形態は、液晶層の反射率を変化させて階調表示する液晶表示素子の駆動方法であって、液晶層を所定の２つの反射率のいずれかの第１反射率に変化させて第１階調レベルを得る第１ステップと、液晶層を第１反射率より低い第２反射率に変化させて第１階調レベルより低い第２階調レベルを得る第２ステップとを有することを特徴とする液晶表示素子の駆動方法である。

図５を用いて本実施の形態による多階調表示動作を８階調表示を例にして説明する。階調表示変化を視覚的に分かり易くするため、図５中右側に示すサブステップＳ２後のように、２行４列のマトリクス状に配列された８画素のそれぞれに階調レベルが「０」から「７」のいずれかを割り当てることとする。なお、階調レベル「７」はピクセル内のコレステリック液晶がプレーナ状態になって高反射率となる階調であり、階調レベル「０」は同液晶がフォーカルコニック状態になって低反射率となる階調である。サブステップＳ２後の８画素のそれぞれの階調レベルは、第１行第１列から第４列に向かって「０」、「１」、「２」、「３」であり、第２行第１列から第４列に向かって「４」、「５」、「６」、「７」である。

図５左側に示すように、第１ステップ（すなわち、ステップＳ１）では、第１行の画素領域はＯＦＦグループとしてＯＦＦパルスが印加されて、第１行の画素領域の第１反射率は、プレーナ状態とフォーカルコニック状態がほぼ半分ずつに混在した第２の所定反射率になる。第２行の画素領域はＯＮグループとしてＯＮパルスが印加されて、第２行の画素領域の第１反射率は、完全なプレーナ状態の第１の所定反射率になる。第１の所定反射率を１（＝８／８）とすると、第１の所定反射率のほぼ半分の第２の所定反射率は、１／２（＝４／８）となる。このように、第１ステップでは、液晶層を所定の２つの反射率（第１及び第２の所定反射率）のいずれかの第１反射率に変化させて第１階調レベルを得る。
この結果、第１行第１列から第４列は第１階調レベル「３」が得られ、第２行第１列から第４列は第１階調レベル「７」が得られる。

これ以降の第２ステップで、第１行の４画素は第２の所定反射率以下の低い反射率が得られ、第２行の４画素は、第１の所定反射率から第２の所定反射率までの反射率が得られる。

第２ステップのサブステップＳ１では、第１列と第２列の画素領域はＯＮグループとして選択されてＯＮパルスが印加されて、前ＯＮ又は前ＯＦＦグループ時の元の反射率より１／４だけ低い反射率となる。その結果、サブステップＳ１後に示すように、第１行第１及び第２列の２画素の反射率は第１ステップでの第１反射率（第２の所定反射率）から１／４（＝２／８）だけ低い６／８に低減し、第２行第１及び第２列の２画素の反射率は第１ステップでの第１反射率（第１の所定反射率＝１／２＝４／８）から１／４（＝２／８）だけ低い２／８に低減する。この結果、第１行第１列から第４列には順に階調レベル「１」、「１」、「３」、「３」が得られ、第２行第１列から第４列には順に階調レベル「５」、「５」、「７」、「７」が得られる。

次のサブステップＳ２では、第１列と第３列の画素領域はＯＮグループとして選択されてＯＮパルスが印加されて、前ＯＮ又は前ＯＦＦグループ時の元の反射率より１／８だけ低い反射率となる。その結果、サブステップＳ２後に示すように、第１行第１及び第３列の２画素の反射率はサブステップＳ１後での反射率から１／８だけ低減し、第２行第１及び第３列の２画素の反射率もサブステップＳ１後での反射率から１／８だけ低減する。つまり、第１行第１列の画素の反射率は２／８から１／８だけ低い１／８に低減し、第１行第３列の画素の反射率は４／８から１／８だけ低い３／８に低減する。また、第２行第１列の画素の反射率は６／８から１／８だけ低い５／８に低減し、第２行第３列の画素の反射率は８／８から１／８だけ低い７／８に低減する。この結果、全８画素が所望の第２反射率となり、第１行第１列から第４列には順に所望の第２階調レベル「０」、「１」、「２」、「３」が得られ、第２行第１列から第４列には順に所望の第２階調レベル「４」、「５」、「６」、「７」が得られる。

このようにすることで、ステップＳ１、サブステップＳ１、Ｓ２全てでＯＮパルスが印加される画素からステップＳ１、サブステップＳ１、Ｓ２のいずれにもＯＮパルスが印加されない画素まで、各ステップでＯＮパルスが印加されるかされないかにより８通りの状態に分けられる。そこで、各ステップで印加されるＯＮパルスのパルス電圧やパルス幅を異ならせることにより、階調の異なる８つの領域を形成することができる。上記のようなシーケンスにより、２値書込みの汎用ドライバを用いて、８階調表示は３回のパルス印加によって実現できる。

次に、液晶表示素子１の駆動方法について図６乃至図１８を用いて説明する。
まず、第１ステップでの駆動方法について図６及び図７を用いて説明する。図６（ａ）は、コレステリック液晶を第１反射率として第１又は第２の所定反射率のいずれかにするために電極１７、１９間に印加するパルス電圧の電圧値及びパルス幅を示している。本例では、第１の所定反射率を得るためにパルス幅４．０ｍｓで電圧値±３２Ｖのパルス電圧を用い、第２の所定反射率を得るためにパルス幅４．０ｍｓで電圧値±２８Ｖのパルス電圧を用いている。

図６（ｂ）は、図４と同様のコレステリック液晶の電圧−反射率特性であって、印加するパルス電圧のパルス幅が４．０ｍｓでの特性を示している。但し、図６（ｂ）の縦軸は階調値を表している。図６（ｂ）に示す曲線Ｐ１は、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示している。図６（ｂ）に示すように、第１ステップでは、図４で説明した中間調領域Ｂの電圧範囲において、曲線Ｐ１又はＦＣのいずれかに沿ってパルス幅４．０ｍｓで電圧値±３２Ｖのパルス電圧を印加することにより、第１の所定反射率を第１反射率として第１階調レベル「７（白）」を得ることができる。同様に、曲線Ｐ１又はＦＣのいずれかに沿ってパルス幅４．０ｍｓで電圧値±２８Ｖのパルス電圧を印加することにより、第２の所定反射率を第１反射率として第１階調レベル「３」を得ることができる。

図７は、液晶表示素子１を第１ステップで駆動させるための駆動波形の一例を示している。図７（ａ）は、コレステリック液晶をプレーナ状態である第１の所定反射率にさせるための駆動波形であり、図７（ｂ）は、コレステリック液晶を第１の所定反射率のほぼ１／２の第２の所定反射率にさせるための駆動波形である。図７（ａ）及び図７（ｂ）において、図上段は、データ電極駆動回路２７から出力されるデータ信号電圧波形Ｖｄを示し、図中段は、走査電極駆動回路２５から出力される走査信号電圧波形Ｖｓを示し、図下段は、Ｂ、Ｇ、Ｒ用の各液晶層３ｂ、３ｇ、３ｒのいずれかのピクセル１２ｂ、１２ｇ、１２ｒに印加される印加電圧波形Ｖｌｃを示している。また、図７（ａ）及び図７（ｂ）において、図の左から右に時間経過を表し、図の上下方向は電圧を表している。

以下、図１に示すＢ表示部６ｂの第１列目のデータ電極１９ｂと第１行目の走査電極１７ｂとの交差部の青（Ｂ）ピクセル１２ｂ（１，１）に所定の電圧を印加する場合を例にとって説明する。図７（ａ）に示すように、第１行目の走査電極１７ｂが選択される選択期間Ｔ１の前側の約１／２の期間では、データ信号電圧Ｖｄが＋３２Ｖとなるのに対し走査信号電圧Ｖｓが０Ｖとなり、後側の約１／２の期間では、データ信号電圧Ｖｄが０Ｖとなるのに対し走査信号電圧が＋３２Ｖとなる。このため、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂには、選択期間Ｔ１（＝４．０ｍｓ）の間に±３２Ｖのパルス電圧が印加される。コレステリック液晶に所定の高電圧（＝３２Ｖ）が印加されて強い電界が生じると、液晶分子の螺旋構造は完全にほどけ、全ての液晶分子が電界の向きに従うホメオトロピック状態になる。従って、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂの液晶分子は選択期間Ｔ１では、ホメオトロピック状態になる。

選択期間Ｔ１が終了して非選択期間Ｔ１’になると、第１行目の走査電極１７ｂには、例えば＋３０Ｖ又は＋２Ｖの電圧が選択期間Ｔ１の１／２の周期で印加される。一方、１列目のデータ電極１９ｂには、所定のデータ信号電圧Ｖｄが印加される。図７（ａ）では、例えば＋３２Ｖ及び０Ｖの電圧が非選択期間Ｔ１’の１／２の周期で第１列目のデータ電極１９ｂに印加されている。このため、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂには、非選択期間Ｔ１’の間に±２Ｖのパルス電圧が印加される。これにより、非選択期間Ｔ１’の間では、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂに生じる電界はほぼゼロになる。

液晶分子がホメオトロピック状態のときに液晶印加電圧が±３２Ｖから±２Ｖに変化して急激に電界がほぼゼロになると、液晶分子は螺旋軸が両電極１７ｂ、１９ｂに対してほぼ垂直な方向に向く螺旋状態になり、螺旋ピッチに応じた光を選択的に反射するプレーナ状態になる。従って、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂはプレーナ状態になって光を反射するため、第１ステップにおいて、Ｂピクセル１２ｂ（１，１）には第１の所定反射率を第１反射率とする第１階調レベル「７」が表示される。

一方、図７（ｂ）に示すように、選択期間Ｔ１の前側の約１／２の期間及び後側の約１／２の期間で、データ信号電圧Ｖｄが２８Ｖ／４Ｖとなるのに対し、走査信号電圧Ｖｓが０Ｖ／＋３２Ｖとなると、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂには、±２８Ｖのパルス電圧が印加される。コレステリック液晶に所定の低電圧（＝２８Ｖ）が印加されて弱い電界が生じると、液晶分子の螺旋構造が完全には解けない状態になる。非選択期間Ｔ１’になると、第１行目の走査電極１７ｂには、例えば＋３０Ｖ／＋２Ｖの電圧が非選択期間Ｔ１’の１／２の周期で印加され、データ電極１９ｂには、所定のデータ信号電圧Ｖｄ（＝＋２８Ｖ／４Ｖ）の電圧が非選択期間Ｔ１’の１／２の周期で印加される。このため、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂには、非選択期間Ｔ１’の間に、−２Ｖ／＋２Ｖのパルス電圧が印加される。これにより、非選択期間Ｔ１’の間では、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂに生じる電界はほぼゼロになる。

液晶分子の螺旋構造が完全には解けない状態において、コレステリック液晶の印加電圧が±２８Ｖから±２Ｖに変化して急激に電界がほぼゼロになると、プレーナ状態とフォーカルコニック状態がほぼ半分ずつ混在した第２の所定反射率になる。従って、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂはプレーナ状態とフォーカルコニック状態がほぼ半分ずつ混在した状態になって光を反射するため、第１ステップにおいて、Ｂピクセル１２ｂ（１，１）には第２の所定反射率を第１反射率とする第１階調レベル「３」が表示される。なお、液晶を駆動する場合、上記のように正負の交流パルスを用いることは、液晶の劣化を防ぐ等の目的で通常行われている。

次に、第２ステップでの駆動方法について図８乃至図１０を用いて説明する。
図８は、液晶表示素子１を第２ステップで駆動させるための駆動波形の一例を示している。図８（ａ）は、コレステリック液晶の反射率を低減させる駆動波形（ＯＮパルス）であり、図８（ｂ）は、コレステリック液晶の反射率をそのまま維持する駆動波形（ＯＦＦパルス））である。図８（ａ）及び図８（ｂ）の縦軸及び横軸、あるいは期間等は、図７と同様である。

図８（ａ）に示すように、第１行目の走査電極１７ｂが選択される選択期間Ｔ１の前側の約１／２の期間では、データ信号電圧Ｖｄが＋２４Ｖとなるのに対し走査信号電圧Ｖｓが０Ｖとなり、後側の約１／２の期間では、データ信号電圧Ｖｄが０Ｖとなるのに対し走査信号電圧が＋２４Ｖとなる。このため、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂには、選択期間Ｔ１（例えば、２．０ｍｓ）の間に±２４Ｖのパルス電圧（ＯＮパルス）が印加される。

なお、第２ステップでは、第１ステップよりも走査電極１７ｂの走査速度を高速にして選択期間（パルス幅）Ｔ１を第１ステップの４．０ｍｓから２．０ｍｓに短くしているが、水平走査時間は最長（例えば、４．０ｍｓ）に固定して、当該走査時間内でパルス電圧幅を短くするようにしてもよい。

コレステリック液晶に所定の低電圧（＝２４Ｖ）が印加されて弱い電界が生じると、液晶分子の螺旋構造が完全には解けない状態になる。非選択期間Ｔ１’になると、第１行目の走査電極１７ｂには、例えば＋１８Ｖ／＋６Ｖの電圧が非選択期間Ｔ１’の１／２の周期で印加され、データ電極１９ｂには、所定のデータ信号電圧Ｖｄ（＝＋２４Ｖ／０Ｖ）の電圧が非選択期間Ｔ１’の１／２の周期で印加される。このため、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂには、非選択期間Ｔ１’の間に、±６Ｖのパルス電圧が印加される。これにより、非選択期間Ｔ１’の間では、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂに生じる電界はほぼゼロになる。

液晶分子の螺旋構造が完全には解けない状態において、コレステリック液晶の印加電圧が±２４Ｖから±６Ｖに急激に変化すると、プレーナ状態とフォーカルコニック状態とが混在した中間的な状態になる。従って、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂはプレーナ状態とフォーカルコニック状態とが混在した中間的な状態になって光を反射するため、第２ステップにおいて、ＯＮパルス印加時にはＢピクセル１２ｂ（１，１）には第１又は第２の所定反射率より低い反射率の第２反射率を得ることができる。

一方、図８（ｂ）に示すように、選択期間Ｔ１の前側の約１／２の期間及び後側の約１／２の期間で、データ信号電圧Ｖｄが＋１２Ｖ／＋１２Ｖとなるのに対し、走査信号電圧Ｖｓが０Ｖ／＋２４Ｖとなると、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂには、±１２Ｖのパルス電圧（ＯＦＦパルス）が印加される。コレステリック液晶に所定の低電圧（＝１２Ｖ）が印加された場合には極めて弱い電界は生じるが、液晶分子の状態には目立った変化が生じずに現状を維持する。非選択期間Ｔ１’になると、第１行目の走査電極１７ｂには、例えば＋８Ｖ／＋６Ｖの電圧が非選択期間Ｔ１’の１／２の周期で印加され、データ電極１９ｂには、所定のデータ信号電圧Ｖｄ（＝＋１２Ｖ／＋１２Ｖ）の電圧が非選択期間Ｔ１’の１／２の周期で印加される。このため、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂには、非選択期間Ｔ１’の間に、±６Ｖのパルス電圧が印加される。これにより、非選択期間Ｔ１’の間では、Ｂピクセル１２ｂ（１，１）のＢ用液晶層３ｂに生じる電界はあまり変化しない。結果として、ＯＦＦパルス印加時には、液晶分子の状態は変化しないので以前の状態を維持するので反射率は変化しない。

図９（ａ）は、第２ステップのサブステップＳ１での電極１７、１９間に印加するパルス電圧の電圧値及びパルス幅を示している。本例では、ＯＮパルスとしてパルス幅２．０ｍｓで電圧値±２４Ｖのパルス電圧を用い、ＯＦＦパルスとしてパルス幅２．０ｍｓで電圧値±１２Ｖのパルス電圧を用いている。

図９（ｂ）は、実線の曲線Ｐ２で印加パルス電圧のパルス幅が２．０ｍｓでの特性を示し、比較のため図６（ｂ）の曲線Ｐ１（パルス幅：４．０ｍｓ）を破線で示している。走査電極１７ｂの走査速度を４．０ｍｓ／ｌｉｎｅから２．０ｍｓ／ｌｉｎｅに高速にすると曲線Ｐ２のように応答特性は曲線Ｐ１に対して右方向にシフトする。従って、図９（ｂ）に示すように、サブステップＳ１では、曲線Ｐ２の中間調領域Ａの電圧範囲において、図９（ａ）に示すＯＮパルスを印加することにより、階調レベルを２段階低減させる反射率を得ることができる。例えば、ステップＳ１で第１階調レベルが「７」又は「３」になった画素に着目し、サブステップＳ１でＯＮ画素に図９（ａ）に示すＯＮパルスを印加し、ＯＦＦ画素にＯＦＦパルスを印加すると、ＯＮ画素はそれぞれ階調レベルが「７」から「５」へ、階調レベルが「３」から「１」へと変化し、ＯＦＦ画素は階調レベルが変化せず、「７」又は「３」を保持する。

図１０（ａ）は、第２ステップのサブステップＳ２での電極１７、１９間に印加するパルス電圧の電圧値及びパルス幅を示している。本例では、ＯＮパルスとしてパルス幅１．０ｍｓで電圧値±２４Ｖのパルス電圧を用い、ＯＦＦパルスとしてパルス幅１．０ｍｓで電圧値±１２Ｖのパルス電圧を用いている。

図１０（ｂ）は、実線の曲線Ｐ３で印加パルス電圧のパルス幅が１．０ｍｓでの特性を示し、比較のため図６（ｂ）の曲線Ｐ１（パルス幅：４．０ｍｓ）を破線で示している。走査電極１７ｂの走査速度を２．０ｍｓ／ｌｉｎｅから１．０ｍｓ／ｌｉｎｅに高速にすると曲線Ｐ３のように応答特性は曲線Ｐ１に対してさらに右方向にシフトする。従って、図１０（ｂ）に示すように、サブステップＳ２では、曲線Ｐ３の中間調領域Ａの電圧範囲において、図１０（ａ）に示すＯＮパルスを印加することにより、階調レベルを１段階低減させる反射率を得ることができる。

例えば、サブステップＳ１で階調レベル「５」又は「１」になった画素に着目し、サブステップＳ２でＯＮ画素に図１０（ａ）に示すＯＮパルスを印加し、ＯＦＦ画素にＯＦＦパルスを印加すると、ＯＮ画素はそれぞれ階調レベルが「５」から所望の第２階調レベル「４」へ、階調レベル「１」が所望の第２階調レベル「０」へと変化し、ＯＦＦ画素は階調レベルが変化せず「５」又は「１」を保持する。

また例えば、サブステップＳ１で階調レベル「７」又は「３」になった画素に着目し、サブステップＳ２でＯＮ画素に図１０（ａ）に示すＯＮパルスを印加し、ＯＦＦ画素にＯＦＦパルスを印加すると、ＯＮ画素はそれぞれ階調レベルが「７」から所望の第２階調レベル「６」へ、階調レベル「３」が所望の第２階調レベル「２」へと変化し、ＯＦＦ画素は階調レベルが変化せず「７」又は「３」を保持する。

なお、図９（ｂ）や図１０（ｂ）に示すような走査速度（ｍｓ／ｌｉｎｅ）に対する応答特性は、液晶材料や素子構造によって変化するため、この例に限られるものではない。

次に、本実施の形態による多階調表示の時系列動作を具体的に示す図１１乃至図１８を用いて説明する。以下、青（Ｂ）ピクセル１２ｂ（１，１）に階調レベル「７（青）」〜「０（黒）」の８階調のいずれかを表示させる場合を例にとって説明する。

各図１１乃至図１８の上段左端に示す長方形は、Ｂピクセル１２ｂ（１，１）の外形を模式的に示しており、その内方の数値は所望の階調を示している。また、その右側には、Ｂピクセル１２ｂ（１，１）が累積応答処理で所望の階調に至るまでのステップが、時系列を示す矢印と、ピクセル内に示す階調の変化とで示されている。各図の下段は、累積応答処理の各ステップでのＢピクセル１２ｂ（１，１）に選択期間中に印加されるパルス電圧Ｖｌｃを示している。なお、非選択期間中の印加パルス電圧は図示を省略している。

図示のとおり、本例では、図６（ｂ）の中間調領域Ｂを用いる第１ステップと、図９（ｂ）及び図１０（ｂ）の中間調領域Ａを用いる第２ステップとで構成され、第１ステップではステップＳ１が実行され、第２ステップではサブステップＳ１（図中、サブＳ１と記す）及びサブステップＳ２（図中、サブＳ２と記す）で累積応答処理が行われる。

図１１乃至図１４に示すように、所望の階調がレベル「７」及びレベル「６」〜「４」（中間調）のいずれかの場合には、ステップＳ１では、図６（ｂ）の中間調領域Ｂを用いて±３２Ｖのパルス電圧Ｖｌｃを印加する。これにより、図９（ｂ）及び図１０（ｂ）の中間調領域Ａでの累積応答を利用して階調レベル「６」〜「４」を得るためにコレステリック液晶を予めプレーナ状態(第１階調レベル：７）にさせることができる。

また、図１５乃至図１８に示すように、所望の階調がレベル「３」〜「１」（中間調）及びレベル「０」のいずれかの場合には、ステップＳ１では、図６（ｂ）の中間調領域Ｂを用いて±２８Ｖのパルス電圧Ｖｌｃを印加する。これにより、図９（ｂ）及び図１０（ｂ）の中間調領域Ａでの累積応答を利用して階調レベル「２」〜「０」を得るためにコレステリック液晶を予め第１階調レベル「３」の状態にすることができる。

続く第２ステップのサブステップＳ１及びサブステップＳ２では、所定のパルス電圧Ｖｌｃが所定の印加時間（選択時間）Ｔ２、Ｔ３で印加される。図１１乃至図１４に示すように、各サブステップＳ１、Ｓ２では、中間調領域Ａでの累積応答を利用してコレステリック液晶をプレーナ状態からフォーカルコニック状態の方向、つまり、反射率を低減させる方向に遷移させる電圧値及び印加時間のパルス電圧Ｖｌｃか、あるいはコレステリック液晶の状態を変化させずにその状態を維持させる電圧値及び印加時間のパルス電圧Ｖｌｃが印加される。本例では、図９（ａ）及び図１０（ａ）に示すように、コレステリック液晶をプレーナ状態からフォーカルコニック状態の方向に遷移させる電圧値として±２４Ｖを用いている。また、コレステリック液晶の状態を変化させずにその状態を維持させる電圧値として±１２Ｖを用いている。

さらに、各サブステップＳ１、Ｓ２では、パルス電圧の印加時間Ｔ２、Ｔ３の長さをそれぞれ異ならせている。既に説明したが、コレステリック液晶は、印加するパルス電圧の電圧値を変えるだけでなく、パルス幅を変えてもコレステリック液晶の状態を変えることができる。図４の中間調領域Ａ内では、印加パルス電圧のパルス幅を相対的に長くしてもコレステリック液晶をフォーカルコニック状態の方向に遷移させることができる。そこで本例では、サブステップＳ１でのパルス電圧印加時間Ｔ２を２．０ｍｓとし、サブステップＳ２でのパルス電圧印加時間Ｔ３を１．０ｍｓとしている。

なお、パルス電圧印加時間Ｔ１乃至Ｔ３を制御するには、走査電極駆動回路２５及びデータ電極駆動回路２７を駆動するクロックの周波数を低くして出力周期を長くすることで実現できる。パルス幅の切り替えは、アナログ的にクロック周波数そのものを切換えるよりも、論理的にドライバに入力するクロック生成部の分周比を変えて行うのがより安定する。

こうすることにより、サブステップＳ１、Ｓ２では、２種類（±２４Ｖと±１２Ｖ）のパルス電圧値と、時系列に並ぶ２種類（２．０ｍｓ、１．０ｍｓ）のパルス幅とを組合せて、２^２（＝４）通りの駆動パターンが得られ、ステップＳ１及びサブステップＳ１、Ｓ２全体で２^３（＝８）通りの駆動パターンが得られる。表１は、以上説明した駆動パーンをまとめた一覧表である。表１は、ステップＳ１及びサブステップＳ１、Ｓ２においてＢピクセル１２ｂ（１，１）に印加されるパルス電圧のパルス幅（印加期間（ｍｓ））を示し、またステップＳ１及びサブステップＳ１、Ｓ２において印加されるパルス電圧の電圧値（Ｖ）をレベル「７（青）」〜レベル「０（黒）」までの階調毎に示している。

Ｂピクセル１２ｂ（１，１）にレベル「７（青）」の階調（第２階調レベル）を表示させるには、表１及び図１１に示すように、まずステップＳ１で±３２Ｖのパルス電圧Ｖｌｃを印加し、コレステリック液晶をプレーナ状態（レベル「７」（第１階調レベル））にする。次いで、サブステップＳ１、Ｓ２で前の状態を維持する±１２Ｖのパルス電圧Ｖｌｃを印加してレベル「７」の階調を表示させる。

Ｂピクセル１２ｂ（１，１）にレベル「６」の階調を表示させるには、表１及び図１２に示すように、まずステップＳ１で±３２Ｖのパルス電圧Ｖｌｃを印加し、コレステリック液晶をプレーナ状態（レベル「７」）にする。次いで、サブステップＳ１で±１２Ｖのパルス電圧Ｖｌｃを印加してサブステップＳ１ではレベル「７」に維持しておく。そして、次のサブステップＳ２で±２４Ｖのパルス電圧Ｖｌｃを１．０ｍｓだけコレステリック液晶に印加してフォーカルコニック状態側に所定量遷移させ、１段階低いレベル「６」の階調を実現する。

Ｂピクセル１２ｂ（１，１）にレベル「５」の階調を表示させるには、表１及び図１３に示すように、まずステップＳ１で±３２Ｖのパルス電圧Ｖｌｃを印加し、コレステリック液晶をプレーナ状態（レベル「７」）にする。次いで、サブステップＳ１で±２４Ｖのパルス電圧Ｖｌｃを２．０ｍｓだけコレステリック液晶に印加してフォーカルコニック状態側に所定量遷移させる。このサブステップＳ１では、サブステップＳ２に比べて２倍長い時間だけ±２４Ｖのパルス電圧Ｖｌｃが印加されるので、図１２に示したレベル「６」より一段階低いレベル「５」の階調が実現される。その後のサブステップＳ２では、±１２Ｖのパルス電圧Ｖｌｃが印加されてレベル「５」の状態が維持される。

Ｂピクセル１２ｂ（１，１）にレベル「４」の階調を表示させるには、表１及び図１４に示すように、まずステップＳ１で±３２Ｖのパルス電圧Ｖｌｃを印加し、コレステリック液晶をプレーナ状態（レベル「７」）にする。次いで、サブステップＳ１で±２４Ｖのパルス電圧Ｖｌｃを２．０ｍｓだけコレステリック液晶に印加して２段階低いレベル「５」の階調に変更する。さらに、次のサブステップＳ２で±２４Ｖのパルス電圧Ｖｌｃを１．０ｍｓだけ印加してコレステリック液晶をフォーカルコニック状態側にさらに遷移させ、レベル５より１段階低いレベル「４」の階調を実現する。

Ｂピクセル１２ｂ（１，１）にレベル「３」の階調を表示させるには、表１及び図１５に示すように、まずステップＳ１で±２８Ｖのパルス電圧Ｖｌｃを４．０ｍｓの期間だけ印加する。これにより、コレステリック液晶は以前の配向状態から遷移してレベル「３」の階調が得られる。ステップＳ１でレベル「３」の階調が得られるので、サブステップＳ１、Ｓ２では前の状態を維持する±１２Ｖのパルス電圧Ｖｌｃを印加してレベル「３」の階調が表示される。

Ｂピクセル１２ｂ（１，１）にレベル「２」の階調を表示させるには、表１及び図１６に示すように、まずステップＳ１で±２８Ｖのパルス電圧Ｖｌｃを４．０ｍｓの期間だけ印加する。これにより、コレステリック液晶は以前の配向状態から遷移してレベル「３」の階調が得られる。次いで、サブステップＳ１では前の状態を維持する±１２Ｖのパルス電圧Ｖｌｃを印加してレベル「３」の階調を維持させる。次に、サブステップＳ２で±２４Ｖのパルス電圧Ｖｌｃを１．０ｍｓだけ印加してコレステリック液晶をフォーカルコニック状態側に遷移させ、レベル「３」より１段階低いレベル「２」の階調を実現する。

Ｂピクセル１２ｂ（１，１）にレベル「１」の階調を表示させるには、表１及び図１７に示すように、まずステップＳ１で±２８Ｖのパルス電圧Ｖｌｃを４．０ｍｓの期間だけ印加する。これにより、コレステリック液晶は以前の配向状態から遷移してレベル「３」の階調が得られる。次いで、サブステップＳ１でさらに±２４Ｖのパルス電圧Ｖｌｃを２．０ｍｓだけ印加して２段階低いレベル「１」の階調を得る。サブステップＳ２では前の状態を維持する±１２Ｖのパルス電圧Ｖｌｃを印加してレベル「１」の階調を維持させてレベル１の階調を表示させる。

Ｂピクセル１２ｂ（１，１）にレベル「０（黒）」の階調を表示させるには、表１及び図１８に示すように、まずステップＳ１で±２８Ｖのパルス電圧Ｖｌｃを４．０ｍｓの期間だけ印加する。これにより、コレステリック液晶は以前の配向状態から遷移してレベル「３」の階調が得られる。次いで、サブステップＳ１でさらに±２４Ｖのパルス電圧Ｖｌｃを２．０ｍｓだけ印加して２段階低いレベル「１」の階調を得る。さらに、次のサブステップＳ２で±２４Ｖのパルス電圧Ｖｌｃを１．０ｍｓだけ印加してコレステリック液晶をフォーカルコニック状態側にさらに遷移させ、レベル「１」より１段階低いレベル「０」の階調を実現する。

なお、本例は８階調であるが、サブステップ数を増やすことにより１６階調又はそれ以上の階調数も表示することができる。サブステップ数を一つ増やす毎に階調数を２倍にすることができる。例えば、駆動回数が４回の場合には１６階調を表示することができ、６回の場合には６４階調を表示することができる。駆動回数が１回の場合には、２階調が表示される。このように、本実施の形態による多階調表示方法では、Ｎ階調を書込む場合の書込み回数は、ｌｏｇ_２Ｎで実現できる。

上述のＢピクセル１２ｂ（１，１）の駆動と同様にして緑（Ｇ）ピクセル１２ｇ（１，１）及び赤（Ｒ）ピクセル１２ｒ（１，１）を駆動することにより、３つのＢ、Ｇ、Ｒピクセル１２ｂ（１，１）、１２ｇ（１，１）、１２ｒ（１，１）を積層したピクセル１２（１，１）に５１２色（８階調の場合）又はそれ以上のカラー表示（多階調表示）をすることができる。また、第１行から第２４０行までの走査電極１７ｂ、１７ｇ、１７ｒをいわゆる線順次駆動（線順次走査）させて１行毎に各データ電極１９ｂ、１９ｇ、１９ｒのデータ電圧を所定の駆動回数だけ書き換えることにより、ピクセル１２（１，１）からピクセル１２（２４０，３２０）までの全てに表示データを出力して１フレーム（表示画面）分のカラー表示が実現できる。

以上説明した多階調表示方法では、マルチレベルの駆動波形を生成できる特殊仕様のドライバＩＣを必要とせず、安価な２値の汎用ドライバを用いた多階調表示が可能となる。従って、多階調（多色）表示と低コストとの両立が可能となる。

次に、ステップＳ１での駆動において留意すべき点について説明する。
図４に示すように、一般にはフォーカルコニック状態とプレーナ状態との間の遷移領域である中間調領域Ｂには曲線Ｐと曲線ＦＣとで同一印加電圧で反射率が異なるヒステリシスが存在する。当該ヒステリシスは液晶の初期状態に起因し、初期状態がプレーナ状態かフォーカルコニック状態かによって、中間調領域Ｂの特性がシフトする。従って、中間調領域Ｂを利用する本実施の形態のステップＳ１でレベル「３」を書込むには、中間調領域Ｂのヒステリシスを解消する必要がある。当該ヒステリシスを解消するには、走査電極１７の走査速度を低速にしてパルス電圧のパルス幅を比較的長くすればよいが、走査速度を低速にすると画像書換えに要する時間が長くなってしまうので好ましくない。

図１９乃至図２１は、比較的高速な走査速度を保持したままヒステリシスを解消できる駆動方法を示す実施例を示している。なお、本実施例は、画面書換え時に表示画面を一括リセットする方式よりも低消費電力で表示画面をリセットできるという利点も有している。本実施例では、多階調表示方法における第１ステップ（ステップＳ１）で、数ラインずつ順次液晶をホメオトロピック状態あるいはフォーカルコニック状態にリセットする。図１９に示すように、例えば４ラインずつリセットを行い、同時に１ラインのデータ書き込みを行うという動作をライン数だけ繰り返して画面書換えを行うことにより中間調領域Ｂのヒステリシスを解消することができる。

図２０は画面書換え時の１つの走査電極１７上の各画素に印加される電圧を示している。各画素には１回当たり正負の交流パルスが印加される。１画素の液晶には、図２０に示すように複数回、例えば４回のリセットパルスが印加され、休止区間を挟んでから、書込区間で書込電圧が印加される。

本リセット駆動法を用いることにより、ヒステリシスを考慮せずに低消費電力でかつ高速にステップＳ１で第１又は第２の所定反射率にすることができる。またリセット用データとして、例えば全画素を白にするというような特別のリセットデータを用いることなく、書き込みデータ自体をリセットに使用している。

図１９において画面の下半分は前回表示分の画面を示し、上半分は新規表示の画面を示している。図１９に記載されたコモンモードは走査電極１７を順次選択する線順次走査モードであり、セグメントモードはデータ電極１９毎に印加電圧を選択可能なモードである。スキャン（走査）側ドライバは走査電極（スキャンライン）を順次選択してＯＮスキャンパルスを出力し、データ電極側ドライバは表示すべきデータに応じてＯＮデータあるいはＯＦＦデータのパルスを出力する。図１９で表示しているのは、一番上のスキャンラインから始めて書き込み先頭ライン、すなわち前述の１ラインずつの書き込みラインがほぼ画面の中央付近に達した状態を示し、このライン上のデータの書き込みが行われるとともにリセットライン、例えば４ラインについては書き込みデータを用いたリセットが行われている状態である。この動作について図２１を用いてさらに説明する。

図２１に示すように、まずリセットラインとして４つのラインを設定する動作が行われる。同図においてスキャン側のスキャン開始信号であるＥｉｏ信号と、データ側のラッチとスキャン側のシフトのタイミングを与えるＬｐ信号とが同時に入力されると、まず図１９における画面上の上から一番目のラインが選択され、そのラインにデータを書き込み可能な状態となる。次にＥｉｏとＬｐ信号との２つめのパルスが共に入力されると、最初に選択された１ライン目は、Ｌｐ信号によってシフトされ、２ライン目が選択されるとともに、同時に入力されるＥｉｏ信号によって、１ライン目も同時に選択され、１ライン目と２ライン目の２つのラインが選択された状態となる。この動作が繰り返されてリセットライン設定区間では１ライン目から４ライン目が選択状態となって、その４つのラインにデータ書き込みが可能な状態となる。

次の休止ライン設定区間ではＬｐ信号のみが入力されており、このパルスによって１ラインのシフトが行われ、画面上の２ライン目から５ライン目までが選択された状態となる。

その次の書き込み区間の最初で、Ｅｉｏ信号とＬｐ信号とが同時に入力され、その前に選択されている２ライン目から５ライン目は１ラインずつシフトされる。その結果、３ライン目から６ライン目が選択された状態となるとともに、Ｅｉｏ信号の入力によって画面上の最初のライン、すなわち１ライン目も選択された状態となる。この状態で１ライン目のデータを与えることによって、１ライン目には本来書き込まれるべきデータが書き込まれるとともに、３ライン目から６ライン目までには１ライン目のデータがリセットのためのデータとして与えられ、前回表示されたデータのリセットが行われる。この時、２ライン目は休止ライン設定区間で設定された休止ラインとなっており、データの書き込みは行われない。

その次のＬｐパルスの入力に対応して、その前に選択されていたラインはシフトされ、２ライン目と４ライン目から７ライン目までが選択状態となる。この状態で２ライン目のデータが与えられ、２ライン目に本来書き込まれるデータが書き込まれるとともに、４ライン目から７ライン目までの前回表示データのリセットが行われる。

さらにその次のＬｐパルスの入力によって、同様に３ライン目と５ライン目から８ライン目が選択され、３ライン目のデータの書き込みが行われる。３ライン目にはその２つ前のＬｐパルスの入力時に１ライン目のデータが書き込まれているが、一般にコレステリック液晶の応答時間は材料の物性にもよるが、数十ｍｓオーダーである。２ライン目のデータが書き込まれるタイミングとしてのＬｐパルスの入力時点では、３ライン目は休止区間となっており、この区間（例えば５０ｍｓ以下）において３ライン目の画素はフォーカルコニック状態、あるいはプレーナ状態への遷移の途中の過渡的な状態となっており、３ライン目のデータが実際に与えられる時点で、実際の書き込み状態としてのフォーカルコニック状態、またはプレーナ状態のいずれかが決定されることになる。そしてこのような動作が、例えば２４０ライン目まで、すなわち画面上の最も下のラインのデータの書き込みが行われるまで繰り返される。
本リセット駆動法により液晶を十分にリセットできるため、液晶の初期状態がいずれであっても中間調領域Ｂでのヒステリシスを生じさせないようにすることができる。

上述のステップＳ１、サブステップＳ１、Ｓ２は、それぞれ別フレームで実行して全３フレームで画像書換えを完結させることができる。あるいは、第１ステップ（ステップＳ１）を１フレームで実行し、第２ステップ（サブステップＳ１、Ｓ２）を別の１フレームで実行するようにしてもよい。さらには、１フレーム内でステップＳ１、サブステップＳ１、Ｓ２全ての画像書換えを完結するようにしてもよい。
また、１フレーム内で複数ステップを実行する場合には、複数ステップを１回の走査で実行するようにしてもよい。例えば、全３フレームで画像書換えを完結する方法では、第１ステップと第２ステップを合わせて計３回の走査を実行してもよいが、走査回数は減った方が書込み中のチラツキが減り、観察者は好ましく感じる。従って、走査回数を減らすために、１走査につき複数ステップのラッチパルスを印加する。こうすることで、走査回数を減らしてチラツキの少ない書込みが実現できる。

第２ステップのサブステップ１乃至ｎを１回の走査で実行する場合の駆動方法について図２２を用いて説明する。図２２は、スキャン用パルス（コモンモードでの走査シフトパルス）とデータ側ラッチパルス（セグメントモードでの画像データラッチパルス）の関係を示している。図２２に示すように、１スキャンライン内でサブステップ１乃至ｎのパルス電圧を印加する。こうすることにより、チラツキの少ない画像書込みを実現できる。

なお、第１ステップ（ステップＳ１）と第２ステップ（サブステップＳ１、Ｓ２）を全て１フレームにまとめる場合には第１ステップと第２ステップの間に数ｍｓ〜数十ｍｓの時間を空ける必要がある。その理由は、ステップＳ１のパルス印加を解いてからプレーナ状態になるには、数ｍｓ〜数十ｍｓを要するからである。

また、第１ステップと第２ステップとは独立させることが好ましい。つまり、第１ステップで独立した１フレームの画像書込みとし、別フレームで第２ステップの書込みを行う。こうすることで、使用者は第１ステップの書き込みにより、画像の全体感を早めに把握することができるようになる。

次に、高階調の画像データから、それより低階調の表示素子駆動用の画像データを生成する処理を図２３を用いて説明する。図２３は、例えば誤差拡散法を用いて、高階調の画像データに対し、それより低階調の８階調に画像データを変換する処理を示している。第１ステップと第２ステップとを合わせて３回のパルス印加により８階調の表示が行われるが、画像データの処理としては図２３に示すように、８階調の画像をパルス印加に合わせた８つの画像に分離する。このとき、第１ステップでプレーナ状態とする画素には「１」の画素データを割当て、中間調状態にする画素には「０」の画素データを割当てる。
第２ステップに対応する部分では、階調レベルを変化させる画素には「１」の画素データを割当て、維持させる画素には「０」の画素データを割当てる。つまり、画像毎に、ＯＮパルス（＝１）あるいはＯＦＦパルス（＝０）を表す２値データで画像データが生成される。なお、階調変換のアルゴリズムは誤差拡散法やブルーノイズマスク法が画質の面で好ましい。

次に、液晶表示素子１の製造方法の一例について簡単に説明する。
縦横の長さが１０（ｃｍ）×８（ｃｍ）の大きさに切断した２枚のポリカーボネート（ＰＣ）フィルム基板上にＩＴＯ透明電極を形成してエッチングによりパターニングし、０．２４ｍｍピッチのストライプ状の電極（走査電極１７又はデータ電極１９）をそれぞれ形成する。３２０×２４０ドットのＱＶＧＡ表示ができるよう、２枚のＰＣフィルム基板上にそれぞれストライプ状の電極が形成される。次に、２枚のＰＣフィルム基板７、９上のそれぞれのストライプ状の透明電極１７、１９上にポリイミド系の配向膜材料をスピンコートにより約７００Åの厚さに塗布する。次に、配向膜材料が塗布された２枚のＰＣフィルム基板７、９を９０℃のオーブン中で１時間のベーク処理を行い、配向膜を形成する。次に、一方のＰＣフィルム基板７又は９上の周縁部にエポキシ系のシール材２１をディスペンサを用いて塗布して所定の高さの壁を形成する。

次いで、他方のＰＣフィルム基板９又は７に４μｍ径のスペーサ（積水ファインケミカル社製）を散布する。次いで、２枚のＰＣフィルム基板７、９を貼り合わせて１６０℃で１時間加熱し、シール材２１を硬化する。次に、真空注入法によりＢ用コレステリック液晶ＬＣｂを注入した後、エポキシ系の封止材で注入口を封止し、Ｂ表示部６ｂを作製する。同様の方法により、Ｇ、Ｒ表示部６ｇ、６ｒを作製する。

次に、図２に示すように、表示面側からＢ、Ｇ、Ｒ表示部６ｂ、６ｇ、６ｒをこの順に積層する。次いで、Ｒ表示部６ｒの下基板９ｒ裏面に可視光吸収層１５を配置する。次に、積層したＢ、Ｇ、Ｒ表示部６ｂ、６ｇ、６ｒの走査電極１７の端子部及びデータ電極１９の端子部にＴＣＰ（テープキャリアパッケージ）構造の汎用のＳＴＮ用ドライバＩＣを圧着し、さらに電源回路及び制御回路部２３を接続する。こうしてＱＶＧＡ表示が可能な液晶表示素子１が完成する。なお図示は省略するが、完成された液晶表示素子１に入出力装置及び全体を統括制御する制御装置（いずれも不図示）を設けることにより電子ペーパーが完成する。

次に、図２４を用いて本実施の形態による制御回路部２３を含む駆動装置の一実施例について説明する。図２４は、図１に示す構成の概略と共に図１ではブロックで示した制御回路部２３の主要回路構成を示している。
制御回路部２３は、外部から入力された画像データ（原画像）を図２３を用いて説明した階調変換手法を用いて第１及び第２ステップ用に変換した画像データを所定のタイミングでデータ電極駆動回路２７に出力するとともに、各種制御データを走査電極駆動回路２５及びデータ電極駆動回路２７に出力する制御部３０を有している。具体的には、走査電極駆動回路２５及びデータ電極駆動回路２７に出力する画像データは、フルカラーの元画像を誤差拡散法により５１２値に階調変換し、次いで、図２３を用いて説明した画像データ生成処理方法により各ステップに対応する２値の画像データにさらに変換する。

制御部３０から出力されるスキャン／データモード信号は、ドライバを走査電極駆動回路２５又はデータ電極駆動回路２７のいずれとして用いるかを決めるための切替え信号である。データ取り込みクロックは、画像データの取り込みタイミングを示す信号である。フレーム開始信号は表示画面を一画面分書き始めるときの同期信号である。パルス極性制御信号は、交流パルスを生成するために出力を反転させる信号である。データラッチ・スキャンシフト信号は、走査電極１７を線順次で走査するために走査電極線を次段の走査電極線にシフトする制御とデータ信号のラッチを制御する信号である。ドライバ出力オフ信号は、ドライバ出力を強制的にゼロにするための信号である。

走査電極駆動回路２５又はデータ電極駆動回路２７に入力される駆動電圧は、電源部３１から出力される３〜５Ｖの論理電圧をＤＣ−ＤＣコンバータ等のレギュレータを備えた昇圧部３２で３６〜４０Ｖに昇圧させ、電圧切替部３４を介して抵抗分割等により電圧安定部３５で各種電圧出力に形成される。電圧安定部３５での各種電圧出力は、第１ステップでは３２、３０、２８、４、２、０Ｖであり、第２ステップでは２４、１８、１２、１２、６、０Ｖである。制御部３０から出力された画像制御データに基づいて、走査電極駆動回路２５及びデータ電極駆動回路２７は、電圧安定部３５から出力された複数の電圧値のいずれかを選択するようになっている。電源部３１は、昇圧部３２の他に制御部３０、源振クロック部３６、分周回路部３７にも所定の電力を供給するようになっている。

電圧安定部３５には、第１ステップと第２ステップで用いるパルス電圧を切替えるアナログスイッチとして、例えば不図示のＭａｘｉｍ社製Ｍａｘ４５３５（耐圧３６Ｖ）を用いることができる。アナログスイッチの後段には、ドライバに入力する電圧を安定化させるために、オペアンプのボルテージフォロアにより安定化させることが好ましい。また、オペアンプは液晶素子のような容量性負荷に強い品種を用いることがより好ましい。これにより、第１ステップではＯＮ画素には±３２Ｖ、ＯＦＦ画素には±２８Ｖのパルス電圧が安定して印加され、非選択の画素には±２Ｖのパルス電圧が印加される。第１ステップでは約４．０ｍｓ／ｌｉｎｅの走査速度（選択時間）で走査を行う。

また、汎用ドライバではコモンモードでの走査シフトとセグメントモードでのデータラッチが同一端子（ＬＰ）であるが、これらは独立させることが好ましい。独立させることにより、図２２を用いて説明したライン完結書込みが可能になる。

一方、第２ステップではＯＮ画素には±２４Ｖ、ＯＦＦ画素には±１２Ｖのパルス電圧が印加され、非選択の画素には±６Ｖのパルス電圧が印加される。第２ステップでは、パルス幅が２．０ｍｓのサブステップＳ１とパルス幅が１．０ｍｓのサブステップＳ２とを組合わせて、３．０ｍｓ／ｌｉｎｅの走査速度としている。

走査速度の切換えのために、源振クロック部３６から出力されるクロックを入力して所定の分周比で分周して出力する分周回路部３７が設けられている。分周回路部３７には制御部３０から走査速度を制御するビット配列が入力され、当該ビット配列の値に応じて走査速度を制御するカウンタ分周比が変調するようになっている。具体的には、分周回路部３７内部の不図示の分周カウンタの初期値を走査毎に切換えればよい。５１２色書込みであれば第１ステップと第２ステップにおける３段階の切換えであるので、パルス幅の切換えに要するビットは２ビットあればよい。この場合には従来のＰＷＭ方式では各画素に８ビットのデータが必要になるのに対し、本実施形態では、必要データ量は各画素に対しステップＳ１、サブステップＳ１、Ｓ２の３ステップのための３ビットとパルス幅切換えの２ビットの合計５ビットでよいことになる。これにより、均一性に優れた良好なカラー５１２表示を実現できる。

制御回路部２３を含む駆動装置の他の実施例として、カラー素子の４０９６色の表示例について説明する。データ電極駆動回路２７へ入力する画像データは、フルカラーの元画像を誤差拡散法により４０９６値に階調変換する。第１ステップは約４．０ｍｓ／ｌｉｎｅの走査速度である。第２ステップではパルス幅が２．０ｍｓのサブステップＳ１とパルス幅が１．０ｍｓのサブステップＳ２、さらにパルス幅が０．５ｍｓのサブステップＳ３を組合わせて、３．５ｍｓ／ｌｉｎｅの走査速度とする。次いで、図２３を用いて説明した画像データ生成処理方法により各ステップに対応する２値の画像データにさらに変換する。４０９６色書込みであれば第１ステップと第２ステップにおける４段階のパルス幅の切換えであるので、それに要するビットは２ビットあればよい。この場合には従来のＰＷＭ方式では各画素に１６ビットのデータが必要になるのに対し、本実施例では、必要データ量は各画素に対しステップＳ１、サブステップＳ１、Ｓ２、Ｓ３の４ステップのための４ビットと走査速度切換えの２ビットの合計６ビットでよいことになる。

例えば、ＲＧＢ６４階調の２６万色表示の場合も同様な手順で実現できる。この場合は、６ステップでＲＧＢ各６４階調を書込めることになり、パルス幅の切換えに要するビットは３ビットあればよい。また従来のＰＷＭ方式では各画素に６４ビットのデータが必要になるのに対し、本実施形態によれば、必要データ量は各画素に対しステップＳ１、サブステップＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５の６ステップの６ビットと走査速度切換えのための３ビットの合計９ビットでよいことになる。

以上説明したように、本実施の形態による駆動方法により、コレステリック液晶を用いた表示素子を駆動する場合、安価で２値出力の汎用ドライバによっても、最小限のデータ数により高品位な多階調表示を実現できる。

本発明は、上記実施の形態に限らず種々の変形が可能である。
上記実施の形態では、駆動方式として線順次駆動（線順次走査）方式を例に挙げて説明したが、駆動方式として点順次駆動方式を用いてもよい。

上記実施の形態では、Ｂ、Ｇ、Ｒ表示部６ｂ、６ｇ、６ｒが積層された３層構造の液晶表示素子を例に挙げて説明したが、本発明はこれに限られず、１層、２層又は４層以上の構造の液晶表示素子にも適用できる。

また、上記実施の形態では、プレーナ状態で青、緑又は赤色の光を反射する液晶層３ｂ、３ｇ、３ｒを備えた表示部６ｂ、６ｇ、６ｒを有する液晶表示素子を例に挙げて説明したが、本発明はこれに限られず、プレーナ状態でシアン、マゼンタ又はイエローの光を反射する液晶層を備えた表示部を３層有する液晶表示素子にも適用できる。

以上説明したように、本実施の形態による駆動方法により、コレステリック液晶を用いた表示素子を駆動する場合、安価で２値出力の汎用ドライバによっても、最小限のデータ数により高品位な多階調表示を実現できる。

Claims (5)

1. コレステリック相を形成する液晶を含む液晶層の反射率を変化させて階調表示する液晶表示素子の駆動方法であって、
   前記液晶層を第１反射率に変化させて第１階調レベルを得る第１ステップと、
   前記液晶層を前記第１反射率より低い第２反射率に変化させて前記第１階調レベルより低い第２階調レベルを得る第２ステップと
   を有し、
   前記第２ステップは、ｎ回のサブステップで前記第１反射率を前記第２反射率まで徐々に低下させ、
   前記第１ステップと前記サブステップの合計ステップ数がｌｏｇ_２Ｎで階調数Ｎ（Ｎは２のべき乗）の階調表示を行うこと
   を特徴とする液晶表示素子の駆動方法。
2. コレステリック相を形成する液晶を含む液晶層の反射率を変化させて階調表示する液晶表示素子の駆動方法であって、
   前記液晶層を第１反射率に変化させて第１階調レベルを得る第１ステップと、
   前記液晶層を前記第１反射率より低い第２反射率に変化させて前記第１階調レベルより低い第２階調レベルを得る第２ステップと
   を有し、
   前記第１ステップは、前記液晶層を挟む一対の電極間に第１電圧を第１パルス幅で印加して前記第１反射率を生じさせ、
   前記第２ステップは、ｎ回のサブステップで、前記第１電圧より低電圧を前記第１パルス幅より短パルス幅で前記電極間に印加して前記第２反射率を生じさせること
   を特徴とする液晶表示素子の駆動方法。
3. 請求項２記載の液晶表示素子の駆動方法であって、
   前記第１ステップは、前記液晶層を前記第１反射率に変化させる前に、前記液晶をホメオトロピック状態又はフォーカルコニック状態にリセットするステップを有すること
   を特徴とする液晶表示素子の駆動方法。
4. 一対の基板間に封止され、コレステリック相を形成する液晶を含む液晶層と、
   前記液晶層を挟む一対の電極と、
   前記液晶層を第１反射率に変化させて第１階調レベルを得る第１ステップと、前記液晶層を前記第１反射率より低い第２反射率に変化させて前記第１階調レベルより低い第２階調レベルを得る第２ステップとで階調を表示させる駆動装置と
   を有し、
   前記駆動装置は、
   第２ステップにおいて、ｎ回のサブステップで前記第１反射率を前記第２反射率まで徐々に低下させて階調表示させ、
   前記第１ステップと前記サブステップの合計ステップ数がｌｏｇ_２Ｎで階調数Ｎ（Ｎは２のべき乗）の階調表示を行うこと
   を特徴とする液晶表示素子。
5. 一対の基板間に封止され、コレステリック相を形成する液晶を含む液晶層と、
   前記液晶層を挟む一対の電極と、
   前記液晶層を第１反射率に変化させて第１階調レベルを得る第１ステップと、前記液晶層を前記第１反射率より低い第２反射率に変化させて前記第１階調レベルより低い第２階調レベルを得る第２ステップとで階調を表示させる駆動装置と
   を有し、
   前記駆動装置は、
   前記第１ステップで、前記電極間に第１電圧を第１パルス幅で印加して前記第１反射率を生じさせ、
   前記第２ステップにおいて、ｎ回のサブステップで、前記第１電圧より低電圧を前記第１パルス幅より短パルス幅で前記電極間に印加して前記第２反射率を生じさせること
   を特徴とする液晶表示素子。

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