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JP5070196B2 - エッチングプロセスのための安定化したフォトレジスト構成 - Google Patents

エッチングプロセスのための安定化したフォトレジスト構成 Download PDF

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Description

本発明は、半導体デバイスの形成に関する。
半導体ウェーハ処理のあいだ、半導体デバイスの特徴は、よく知られたパターニングおよびエッチ ングプロセスを用いてウェーハ中で定義される。これらのプロセスにおいて、フォトレジスト（ＰＲ）材料がウェーハ上に堆積され、それからレチクルによってフィルタがかけられた光に曝される。このレチクルは、一般には、レチクルを通して伝搬する光を阻止する例示的な特徴幾何学的形状でパターンが付けられたガラス板である。
レチクルを通った後、光はフォトレジスト材料の表面に接する。光はフォトレジスト材料の化学的組成を変化させ、現像剤がフォトレジスト材料の一部を除去できるようにする。ポジ型フォトレジスト材料の場合、露光された領域が除去され、ネガ型フォトレジスト材料の場合、露光されていない領域が除去される。その後、ウェーハがエッチ ングされ、フォトレジスト材料によってもはや保護されていない領域から、下にある材料が除去され、それによって所望の特徴がウェーハ中に定義される。
フォトレジストにはさまざまな世代が知られている。１９３ｎｍ及びそれより高世代のフォトレジスト材料は、軟弱であるという問題があり、低選択性、ラインエッジ粗さ、ストリエーション、及びラインウィグリングを引き起こすということがわかってきた。ラインエッジ粗さは、フォトレジストマスクの一部を化学的にエッチングにより取り除くというようなフォトレジストマスクの変更、あるいは不均一なポリマー堆積のせいであり得る。不均一なポリマー堆積は使用されたガス、表面材料ポリマー付着係数、あるいは再スパッタリングに依存し得る。ラインウィグリングは、フォトレジストマスク上の材料堆積によって引き起こされる応力に関係すると信じられている。フォトレジストマスク上の不均一な堆積がラインウィグリング応力を引き起こし得る。このプロセス中に遭遇し得る問題は、ストリエーション及び微小寸法（ＣＤ）の限界である。
前述のことを達成するために、本発明の目的によれば、エッチレイヤに特徴を形成する方法が提供される。第１のマスクが前記エッチレイヤ上に形成され、前記第１のマスクは、幅を有する複数のスペースを定義する。第１のマスクは横方向にエッチングされ、エッチングされた第１のマスクは、前記第１のマスクの前記スペースの前記幅より大きい幅を有する複数のスペースを定義する。前記エッチングされた第１のマスク上に側壁レイヤが形成され、前記側壁レイヤは、前記エッチングされた第１のマスクによって定義される前記スペースの前記幅よりも小さい幅を有する複数のスペースを定義する。前記エッチレイヤ中に前記側壁レイヤを通して特徴がエッチングされ、前記特徴は前記エッチングされた第１のマスクによって定義される前記スペースの前記幅よりも小さい幅を有する。前記マスク及び前記側壁レイヤは取り除かれる。
本発明の他の実施形態において、特徴をエッチレイヤに形成する方法が提供される。前記エッチレイヤ中に複数のビアがエッチングされる。トレンチフォトレジストマスクが形成される。前記トレンチマスク上及び前記複数のビアの側壁上に側壁レイヤが形成される。前期側壁レイヤを通して前記エッチレイヤにトレンチがエッチングされる。
本発明の他の実施形態において、特徴をエッチレイヤに形成する方法が提供される。前記エッチレイヤ上に、パターンされたフォトレジストマスクが形成され、前記フォトレジストマスクは側壁を持つフォトレジスト特徴を有し、前記フォトレジスト特徴の前記側壁は山と谷とを形成するストリエーションを有する。前記フォトレジスト特徴の前記側壁の前記ストリエーションが低減される。前記ストリエーションを低減させることは少なくとも１サイクルを含み、各サイクルは、前記フォトレジスト特徴の前記側壁のストリエーションによって形成される山をエッチバックすること、前記フォトレジスト特徴の前記側壁上に堆積することを含む。前記フォトレジスト特徴を通して前記エッチレイヤ中に特徴がエッチングされる。前記フォトレジストマスクが取り除かれる。
本発明の他の実施形態において、側壁を持つフォトレジスト特徴を有するパターンされたフォトレジストマスクの下に配置されたエッチレイヤに特徴を形成する方法であり、前記フォトレジスト特徴の前記側壁は山と谷を形成するストリエーションを有している方法が提供される。前記フォトレジスト特徴の前記側壁の前記ストリエーションが低減され、少なくとも１サイクルを含んでおり、各サイクルは、ストリエーション山エッチバックガスを供給すること、前記ストリエーション山エッチバックガスからプラズマを形成すること、前記ストリエーション山エッチバックガスを停止すること、フォトレジスト特徴側壁堆積ガスを供給すること、前記フォトレジスト特徴側壁堆積ガスからプラズマを形成すること、及び前記フォトレジスト特徴側壁堆積ガスを停止すること、を含む。前記エッチレイヤがエッチングされる。前記フォトレジストマスクが取り除かれる。
本発明の他の実施形態において、山と谷とを形成するストリエーションを有する側壁を持つフォトレジスト特徴を有するフォトレジストマスクの下のエッチングレイヤ中に特徴をエッチングする装置が提供される。プラズマ処理チャンバであって、プラズマ処理チャンバエンクロージャを形成するチャンバ壁、前記プラズマ処理チャンバエンクロージャ内で基板を支持する基板支持部、前記プラズマ処理チャンバエンクロージャ内の圧力を制御する圧力調整器、プラズマを維持するために前記プラズマ処理チャンバエンクロージャに電力を供給する少なくとも１つの電極、前記プラズマ処理チャンバエンクロージャにガスを供給するガス吸気口、および前記プラズマ処理チャンバエンクロージャからガスを排気するガス排気口、を備える、プラズマ処理チャンバが提供される。ガス源が前記ガス吸気口と流体連通しており、前記ガス源は、ストリエーション山エッチバックガス源、フォトレジスト特徴側壁堆積ガス源、及びエッチレイヤエッチガス源を備える。コントローラが、前記ガス源及び前記少なくとも１つの電極に制御可能に接続されており、前記コントローラは、少なくとも１つのプロセッサ、及びコンピュータで読み取り可能な媒体を備える。前記コンピュータで読み取り可能な媒体は、前記フォトレジスト特徴の前記ストリエーションを低減させるためのコンピュータで読み取り可能なコードを含み、複数のサイクルを含んでおり、各サイクルは、ストリエーション山エッチバックガス源からストリエーション山エッチバックガスを供給するためのコンピュータで読み取り可能なコード、前記ストリエーション山エッチバックガスからプラズマを形成するためのコンピュータで読み取り可能なコード、前記ストリエーション山エッチバックガス源からの前記ストリエーション山エッチバックガスを停止するためのコンピュータで読み取り可能なコード、フォトレジスト特徴側壁堆積ガス源からフォトレジスト特徴側壁堆積ガスを供給するためのコンピュータで読み取り可能なコード、前記フォトレジスト特徴側壁堆積ガスからプラズマを形成するためのコンピュータで読み取り可能なコード、及び前記フォトレジスト特徴側壁堆積ガス源からの前記フォトレジスト特徴側壁堆積ガスを停止するためのコンピュータで読み取り可能なコード、を含む。前記コンピュータで読み取り可能な媒体は、さらに、前記エッチレイヤをエッチングするためのコンピュータで読み取り可能なコード、及び前記フォトレジストマスクを取り除くためのコンピュータで読み取り可能なコードを含む。
本発明のこれらおよび他の特徴は、本発明の詳細な説明において、添付の図を参照して以下により詳細に説明される。
本発明は、添付図面の図中で限定によってではなく例示によって示され、同様の番号は同様の要素を示す。
本発明は、添付の図面に示されるように、そのいくつかの好ましい実施形態を参照して詳細に説明される。以下の記載において、本発明の完全な理解を提供するために多くの具体的な詳細が述べられる。しかし当業者には、本発明はこれら具体的な詳細の一部または全てがなくても実施できることが明らかだろう。他の場合には、本発明の趣旨を不必要にぼかさないために、よく知られたプロセスステップおよび／または構成は詳細に記載されていない。
本発明は、小さな微小寸法（ＣＤ）の特徴を提供する。特に、本発明は特徴のエッチングに用いられたフォトレジストパターンのＣＤよりも小さなＣＤを有する特徴を提供する。
図１は、理解を助けるため、本発明の一実施形態において用いられ得るプロセスの高レベルフロー図である。基板の上に配置されたエッチレイヤ上に第１のマスクが形成される（ステップ１０４）。図２Ａは、本発明の一実施形態による、パターンされたマスクの断面図である。基板２０４、例えばウェハの上に、バリアレイヤ２０６が置かれても良い。バリアレイヤ２０６の上に、導電金属レイヤあるいはポリシリコンレイヤあるいは誘電体レイヤなどのエッチレイヤ２０８が形成される。エッチレイヤ２０８の上に、ＤＡＲＣのような反射防止レイヤ（ＡＲＬ）２１０が形成される。パターンされた第１のマスク２１２がＡＲＬ２１０の上に形成される。図示されるように、フォトレジストマスクのスペース２２２は幅「Ｓｐ」を有する。
図２Ｂに示されるように、第１のフォトレジストマスクは、エッチングされた第１のフォトレジストマスク２１４が、エッチングされた第１のマスクのスペースの幅「Ｓｐ」より大きい幅「Ｓｅ」を有するように、横方向にエッチングされる（ステップ１０８）。本明細書及び請求の範囲において、横方向のエッチングは、スペース（開口）を形成するマスクの側面のエッチングとして定義され、横方向のエッチングはスペースのサイズを増加する。トレンチマスクにおいては、そのような横方向のエッチングはトレンチマスクのトリミングでもあり得る。そのような横方向のエッチングは、また、マスクの厚さを減少し得る。
エッチングされた第１のマスクのスペースの幅を減少させるように、マスクの上に側壁レイヤが形成される（ステップ１１２）。図２Ｃは、エッチングされた第１のフォトレジストマスク２１４の概略断面図であり、側壁レイヤ２１８がエッチングされた第１のフォトレジストマスク２１４の側壁上に形成されている。側壁レイヤ２１８は、減少したスペース２２６を形成する。この例では、側壁レイヤ２１８によって形成されたスペース２２６は、フォトレジストマスクの幅Ｓｐとおおよそ等しい幅Ｓｓを有する。また、図示されるように、側壁レイヤは、高度に正角になるような、実質的に垂直な側壁を有することが好ましい。実質的に垂直な側壁の例としては、底から頂上への側壁と特徴の底とが８８°から９０°の角度をなす。正角な側壁は、頂上から底にかけて実質的に同じ厚さを持つ堆積レイヤを有する。正角でない側壁はファセッティングやブレッドローフィングを形成し得え、実質的に垂直でない側壁となる。（ファセッティングの形成により）テーパーした側壁あるいはブレッドローフィングした側壁は、堆積レイヤＣＤを増加させ、質の悪いエッチングマスクを提供する。好ましくは、側壁上の堆積物は、第１のマスク特徴の底の堆積物よりも厚い。さらに好ましくは、第１のマスク特徴の底の上には何のレイヤも堆積されない。この例においては、図示されるように、側壁レイヤ２１８は、フォトレジストマスク２１４の頂上のレイヤをも形成する。他の実施形態においては、側壁レイヤは、フォトレジストマスクの頂上のレイヤを形成しない。
そして、エッチレイヤ２０８中に側壁レイヤのスペースを通して特徴がエッチングされる（ステップ１１６）。図２Ｄは、エッチレイヤ２０８にエッチングされた一群の特徴２３２を示す。
側壁レイヤ２１８は、フォトレジストマスク２１４よりもさらにエッチング耐性を有する材料であり、エッチング選択性の増加を可能にする。さらに、側壁レイヤは、フォトレジストウィグリング、ラインエッジ粗さ、及びストリエーションを防ぐように選ばれた材料でつくられる。
そして、側壁レイヤ及びフォトレジストマスクは取り除かれる(ステップ１２０)。好ましくは、エッチングチャンバ内の単一のマスク剥離工程がフォトレジストマスク及び側壁レイヤの両方の剥離に用いられる。
ビア第１デュアルダマシン実施形態
本発明の他の実施形態においては、本発明がデュアルダマシンビア第１プロセスに用いられる。図３は、この実施形態に用いられるプロセスの高レベルフロー図である。基板の上に配置されたエッチレイヤ上に第１のマスクが形成される（ステップ３０４）。図４Ａは、本発明の一実施形態による、パターンされたマスクの断面図である。基板４０４、例えばウェハの上に、バリアレイヤ４０６が置かれても良い。バリアレイヤ４０６の上に、誘電体レイヤのようなエッチレイヤ４０８が形成される。エッチレイヤ４０８の上に、ＤＡＲＣのような反射防止レイヤ（ＡＲＬ）４１０が形成される。パターンされた第１のマスク４１２がＡＲＬ４１０の上に形成される。この実施形態においては、第１のマスクはビアマスクである。第１のジャスはビアを形成する少なくとも１つのスペース４２２を有する。
図４Ｂに示されるように、第１のフォトレジストマスクは、エッチングされた第１のフォトレジストマスク４１４が、エッチングされた第１のマスクのスペースの幅より大きい幅を有するように、横方向にエッチングされる（ステップ３０８）。エッチングされた第１のマスクのスペースの幅を減少させるように、マスクの上に側壁レイヤ４１４が形成される（ステップ３１２）。そして、エッチレイヤ４０８中に側壁レイヤのスペースを通して第１の特徴４３２がエッチングされる（ステップ３１６）。本実施形態においては、第１の特徴４３２はビアである。そして、図４Ｃに示されるように、第１マスク及び側壁レイヤが取り除かれる(ステップ３２０)。
第２のマスク４２４がエッチレイヤの上に形成される（ステップ３２４）。本実施形態においては、第２のマスクはトレンチマスクである。図４Ｅに示されるように、第２のマスクが横方向にエッチングされる（ステップ３２８）。図４Ｆに示されるように、エッチングされた第２のマスクと第１の特徴の上に側壁レイヤ４２８が形成される。図４Ｇに示されるように、側壁レイヤ４２８を通して、エッチレイヤ４０８の中に、トレンチ４４４がエッチングされる。本実施形態においては、ビアの中の側壁レイヤ４２８がフェンシング４４８を引き起こすかもしれない。
そして、図４Ｈに示されるように、第２のマスクと側壁レイヤが取り除かれる（ステップ３４０）。フェンスはこのステップにおいて除去されてもよく、あるいは、付加的なステップにおいて除去されてもよい。エッチ選択制を増し、ウィグリング、ラインエッジ粗さ、及びストリエーションを低減させるためにフォトレジストマスクを保護する側壁レイヤを用いる他に、本実施形態は、トレンチエッチングの間のビアのノッチング及びボーイングを防ぐためにビアの側壁上の側壁レイヤを用いる。ビア側壁上のエッチング耐性側壁レイヤは、ノッチングを低減あるいは除去するためのよりよい保護を提供すると信じられる。ビアの側壁上の側壁レイヤの形成はビアプラグよりもより効果がある。なぜなら、そのような側壁は、より向上したトレンチエッチングを提供し、より容易に除去され、除去プロセスにおけるダメージを最小にするからである。
［側壁の形成におけるガスモデュレーションの使用］
好ましい実施形態においては、正角な側壁を形成するためにガスモデュレーションが用いられる。好ましくは、側壁レイヤの堆積が、エッチングと剥離が行われるのと同じチャンバでその場処理で（in situ）行われ得、また剥離がマスクと側壁レイヤの両方を取り除かれ得るように、側壁はポリマー材料によって作られ、マスクはフォトレジストマスクである。
図６は、ガスモデュレーションを用いてマスクの上に側壁レイヤを形成する（ステップ１１２、３１２，及び３３２）より詳細なフロー図である。本実施形態においては、マスク上の側壁レイヤの形成（ステップ１１２、３１２，及び３３２）は、堆積位相５０４とプロファイル成形位相５０６とを有する。堆積位相は、マスクの側壁の上に側壁レイヤを堆積する堆積プラズマを形成する第１ガスケミストリを用いる。プロファイル成形位相５０８は、第１ガスケミストリと異なる、堆積物のプロファイルを成形するプラズマを形成する第２ガスケミストリを用いる。
本発明は、誘電体レイヤあるいは導電レイヤのエッチングに用いても良い。誘電体レイヤあるいは導電レイヤに本発明を実施するのに用いられるレシピの例が以下に提供される。
［レシピ例］
発明のプロセスの一例において、エッチレイヤ２０８は誘電体レイヤである。フォトレジストマスクが誘電体レイヤ２０８の上に形成される（ステップ１０４）。そして、基板２０４がプラズマ処理チャンバに置かれる。図６は、側壁レイヤの堆積、エッチング、及び剥離に用いられ得るプラズマ処理チャンバ６００の概略図である。プラズマ処理チャンバ６００は、閉じ込めリング６０２、上部電極６０４、下部電極６０８、ガス源６１０、および排気ポンプ６２０を備える。ガス源６１０は、堆積ガス源６１２及びプロファイル成形ガス源６１６を備える。ガス源６１０は、エッチングガス源のような、その他のガス源を備えていてもよい。プラズマ処理チャンバ６００内には、基板２０４が下部電極６０８上に配置される。下部電極６０８は、基板２０４を保持する適切な基板チャッキングメカニズム（例えば静電、機械クランピングなど）を組み込む。リアクタトップ６２８は、下部電極６０８に直接に対向するよう配置される上部電極６０４を組み込む。上部電極６０４、下部電極６０８、および閉じ込めリング６０２は、閉じ込めプラズマ容積を定義する。ガスがガス源６１０によって閉じ込めプラズマ容積に供給され、排気ポンプ６２０によって閉じ込めリング６０２および排気口を通して閉じ込めプラズマ容積から排気される。第１ＲＦ源６４４は、電気的に上部電極６０４に接続される。第２ＲＦ源６４８は、電気的に下部電極６０８に接続される。チャンバ壁６５２は、閉じ込めリング６０２、上部電極６０４、および下部電極６０８をその中に取り囲む。第１ＲＦ源６４４及び第２ＲＦ源６４８の両方は、高周波（２７から３００）２７ＭＨｚ電源および低周波（２から１４）ＭＨｚ電源を備えうる。ＲＦ電源を電極に接続する異なる組み合わせが可能である。コントローラ６３５が、ＲＦ源６４４及び６４８、排気ポンプ６２０、及びガス源６１０に制御可能に接続される。
図７Ａおよび７Ｂは、本発明の実施形態において用いられるコントローラ６３５を実現するのに適したコンピュータシステム１３００を示す。図７Ａは、このコンピュータシステムの一つの可能な物理的形態を示す。もちろんコンピュータシステムは、集積回路、プリント基板、および小型携帯機器から、大型のスーパーコンピュータに至るまで多くの物理的形態をとりえる。コンピュータシステム１３００は、モニタ１３０２、ディスプレイ１３０４、筐体１３０６、ディスクドライブ１３０８、キーボード１３１０、およびマウス１３１２を含む。ディスク１３１４は、データをコンピュータシステム１３００に転送し、かつデータをコンピュータシステム１３００から転送するために用いられるコンピュータ読み取り可能な媒体である。
図７Ｂは、コンピュータ１３００のブロック図の例である。システムバス１３２０に接続されているのは、さまざまなサブシステムである。プロセッサ（群）１３２２（中央処理装置、すなわちＣＰＵとも呼ばれる）は、メモリ１３２４を含む記憶装置に結合されている。メモリ１３２４は、ランダムアクセスメモリ（ＲＡＭ）および読み出し専用メモリ（ＲＯＭ）を含む。この技術ではよく知られるようにＲＯＭは、データおよび命令を単一方向にＣＰＵおよびＲＡＭに転送するようにはたらき、ＲＡＭは、典型的にはデータおよび命令を双方向に転送するのに用いられる。メモリのこれら両方のタイプは、以下に述べるコンピュータ読み出し可能な適当な媒体を含みえる。固定ディスク１３２６はまた、双方向でＣＰＵ１３２２に結合され、追加のデータ記憶容量を提供し、また以下に述べるコンピュータ読み出し可能な適当な媒体を含みえる。固定ディスク１３２６は、プログラム、データなどを記憶するのに用いられえて、典型的には一次記憶よりも低速な二次記憶媒体（ハードディスクのような）である。固定ディスク１３２６内に保持された情報は、適切と思われた場合には、メモリ１３２４内の仮想メモリとしての一般的な形式に組み込まれても良いことが理解されよう。取り外し可能なディスク１３１４は、以下に説明するコンピュータ読み出し可能な媒体のいかなる形態をも取りえる。
ＣＰＵ１３２２はまた、ディスプレイ１３０４、キーボード１３１０、マウス１３１２およびスピーカ１３３０のようなさまざまな入力／出力装置に結合される。一般に入力／出力装置は、ビデオディスプレイ、トラックボール、マウス、キーボード、マイク、タッチパネルディスプレイ、トランスデューサカードリーダ、磁気または紙テープリーダ、タブレット、スタイラス、音声または手書き認識機、生体情報読み取り機、または他のコンピュータのいずれでもよい。ＣＰＵ１３２２は追加で、ネットワークインタフェース１３４０を用いて他のコンピュータまたは通信ネットワークに結合されてもよい。そのようなネットワークインタフェースによりＣＰＵは、上述の方法ステップを実行する過程で、ネットワークから情報を受け取り、または情報をネットワークに出力してもよい。さらに本発明の方法の実施形態は、ＣＰＵ１３２２上だけで実行されてもよく、またはインターネットのようなネットワーク上で、処理の一部を担当する遠隔地にあるＣＰＵと協働して実行されてもよい。
さらに本発明の実施形態は、コンピュータによって実現できるさまざまな操作を実行するコンピュータコードを格納した、コンピュータによって読み出し可能な媒体を持つコンピュータ記憶製品に関する。媒体およびコンピュータコードは、本発明の目的のために特別に設計され構築されたものでもよく、またはコンピュータソフトウェア技術の当業者に既知の利用可能なものであってもよい。コンピュータ読み出し可能な媒体の例としては、これらに限定はされないが、ハードディスク、フレキシブルディスク、および磁気テープのような磁気媒体、ＣＤ−ＲＯＭおよびＤＶＤおよびホログラフィックデバイスのような光媒体、フロプティカルディスクのような光磁気媒体、特定アプリケーション向け集積回路（ＡＳＩＣ）、プログラム可能な論理デバイス（ＰＬＤ）、およびＲＯＭおよびＲＡＭデバイスのように、プログラムコードを記憶し実行するために特別に構成されたハードウェアデバイスが挙げられる。コンピュータコードの例としては、コンパイラによって生成される機械語、およびインタープリタを用いてコンピュータによって実行可能なより高いレベルのコードを含むファイルが挙げられる。コンピュータで読み取り可能な媒体は、搬送波中で実現される、プロセッサによって実行される一連の命令を表すコンピュータデータ信号によって搬送されるコンピュータコードでありえる。他の例においては、他の堆積装置が用いられ得る。
マスクを縦方向にエッチングするためのレシピの例（ステップ１０８、３０８、及び３２）は、エッチングチャンバあるいはプラズマ処理チャンバの圧力１〜３００ｍＴを提供する。プラズマ処理チャンバに５０〜８００Ｗａｔｔｓ の電力が２７ＭＨｚで供給される。０〜２００ｓｃｃｍのＣＦ4 及び５−３０ｓｃｃｍのＯ2 がプラズマ処理チャンバに供給される。より好ましくは、マスクを縦方向にエッチングする圧力は２０〜１５０ｍＴの間である。
堆積位相５０４の一例は、２５０ｓｃｃｍ（standard cubic centimeters per minute）のＡｒ及び５０ｓｃｃｍＣＨ3Ｆのケミストリを用い、ターボポンプのバットバルブを１０００にセットすることによって達成される６０ｍＴｏｒｒの圧力で行われるＣＨ3Ｆ堆積でもよい。２７ＭＨｚのRF源は５００Ｗａｔｔｓの電力を供給し、２ＭＨｚのＲＦ源は１００Ｗａｔｔｓの電力を供給する。チャンバ温度は２０℃に保たれる。基板を冷却するためのヘリウム冷却圧力は１５Ｔｏｒｒである。このようなレシピにより、ポリマー側壁の形成が行われる。
プロファイル成形位相５０８の一例は、２７０ｓｃｃｍのＡｒ、１２ｓｃｃｍのＣ4Ｆ6, ８ｓｃｃｍのＯ2、及び１００ｓｃｃｍのＣＯのケミストリを用い、ターボポンプのバットバルブを１０００にセットすることによって達成される５０ｍＴｏｒｒの圧力で行われるＣ4Ｆ6／Ｏ2／ＣＯ堆積でもよい。２７ＭＨｚのRF源は１５００Ｗａｔｔｓの電力を供給し、２ＭＨｚのRF源は４８０Ｗａｔｔｓの電力を供給する。チャンバ温度は２０℃に保たれる。基板を冷却するためのヘリウム冷却圧力は１５Torrである。
図８Ａは堆積位相による堆積レイヤ８２０の断面図である。堆積レイヤ８２０はマスク８１２の上に形成される。この例においては、堆積位相は、輪郭線８２４で示される「ブレッドローフィング」堆積レイヤを形成する。ブレッドローフィング堆積レイヤは、特徴の頂上付近のより厚い側壁堆積及び特徴の底付近のより薄い側壁堆積（あるいは側壁堆積が無い）ことにより特徴付けられる。さらに、この例におけるブレッドローフィングは、図示されるように、特徴の底の表面上にレイヤを形成する。従って、この堆積は正角でない側壁堆積を提供する。そのような堆積は、所望の実質的に垂直な側壁を提供しない。ブレッドローフィングは、しまいには頂上を摘み取ることになり、コンタクトが閉じてしまいエッチングができなくなるので、マスクキングレイヤとしては使えなくなる。
図８Ｂは、プロファイル成形位相のみを用いた場合の堆積位相による堆積レイヤ８３０の断面図である。この例では、プロファイル成形位相は、輪郭線８３４で示される「ファセッティング」堆積レイヤを形成する。ファセッティング堆積レイヤは、特徴の頂上付近のより薄い側壁堆積（あるいは側壁堆積が無いこと）及び特徴の底付近のより厚い側壁堆積によって特徴付けられる。「ファセッティング」堆積は、特徴の底の表面上にレイヤを形成しない。従って、この堆積も、正角でない側壁堆積を提供する。もし、頂上付近の側壁が薄すぎれば、フォトレジストマスクのファセッティングが生じる。そのような堆積は、所望の実質的に垂直な側壁を提供しない。フォトレジストマスクの角のファセッティングは、エッチング選択性を低下し、マスクの腐食を早め得る。マスクのファセッティングはまたエッチングされたプロファイルのファセッティングをも引き起こす。一般的にマスクの垂直方向のプロファイルはエッチングされた材料に移されるため、ほとんどすべての場合において、マスクにファセッティングが起こるとエッチングされたプロファイルにもファセッティングが生じる。
図８Ｃは、２秒の堆積と２５秒のプロファイル成形とを６サイクル繰り返すことによって形成された堆積レイヤ８６０の断面図である。図からわかるように、堆積レイヤは垂直な側壁を有し、特徴の底面にはほとんどあるいは全く堆積がない。複数位相の６サイクルプロセスを提供するには、ガスレシピを素早く交替できるガスモデュレーション装置が好ましい装置であろう。
堆積位相５０４及びプロファイル成形位相５０８の時間の比率を制御する能力は、もう一つの制御変数を提供する。適切な比率は、図８Ｃに示されるような実質的に垂直で正角な側壁を提供する。そのような堆積レイヤは、またフォトレジストマスクを保護しエッチング選択性を向上させることができる。本発明によって提供される、堆積プロファイルの制御に用いられるその他の制御変数は、サイクルの数、全堆積時間、堆積/成形位相の時間比率、ガスケミストリのタイプ、及び各比率である。本発明によって用いられ得るガスケミストリは、Ｏ2を含むあるいは含まないＣxＨyＦzあるいはＣxＨx（例えばＣＨ3Ｆ／Ｏ2、Ｃ4Ｆ6／０2、ＣＨ2Ｆ2、ＣＨＦ3、ＣＦ4）、あるいは Ｈ2、ＣＨ4、Ｃ2Ｈ4、ＳｉＨ4、などである。好ましくは、堆積位相はハイドロカーボン及びフルオロカーボンケミストリを用いる。好ましくは、ハイドロカーボンは、ＣＨ4及びＣ2Ｈ4の少なくとも一つである。フルオロカーボンは、好ましくは、ＣＨ3Ｆ、ＣＨ2Ｆ2、ＣＨＦ3、Ｃ4Ｆ6、及びＣＦ4の少なくとも一つである。他のガス混合で、堆積位相で好ましく用いられ得るのは、ＣＦ4及びＨ2である。好ましくは、プロファイル成形位相は、添加物を含む、あるいは含まないフルオロカーボンケミストリを用いる。好ましくは、フルオロカーボンは、好ましくは、ＣＨ2Ｆ2、ＣＨＦ3、及びＣＦ4の少なくとも一つである。好ましくは、その他の添加物は、Ａｒ、Ｘｅ、Ｈｅ、Ｎｅ、Ｏ2、Ｎ2、及びＨ2の少なくとも１つを含む。
複数位相による堆積は、プロファイル成形ステップが望ましくない堆積物を除去することを可能にする。さらに、単一の長い堆積はブリスタリング（blistering）を引き起こし得る。好ましくは、プロファイル成形ステップはポリマーをイオン照射することによってポリマーの密度を増す。堆積レイヤの形成に複数のサイクルを用いることは、またより精密なＣＤ制御をも提供する。さらに、複数サイクル複数位相の堆積はプロファイル制御を提供する。ブレッドローフィングの低減は、シェーディングを減らし、エッチングプロファイルを向上させる。さらに、複数サイクル複数位相の堆積は、堆積レイヤの応力によって引き起こされ、フォトレジストのラインのウィグリングを生じさせる、ラインウィグリングを減少させる。さらに、プロファイル成形ステップは、マスク特徴の底への堆積を防止あるいは減少させ、体積レイヤの再スパッタリングされた材料から生じてマスク特徴の底にたまる堆積残留物を防ぐ。
好ましくは、堆積レイヤの形成には少なくとも２サイクルが用いられる。さらに好ましくは、堆積レイヤの形成には少なくとも６サイクルが用いられる。ある実施形態は少なくとも１２サイクルが用いる。
他の実施形態は、マスクとしてハードマスクを用いても良い。そのような実施形態においては、フォトレジストマスクがハードマスクを開口するために用いられても良い。側壁レイヤが、ラインウィグリング、ラインエッジ粗さ、およびストリエーションを低減させるため、フォトレジストマスク上に備えられても良い。
マスクのスペースは、エッチレイヤにホールあるいはトレンチをエッチングするために用いられても良い。
本発明は、例えば、エクセラン（Exelan）およびＴＣＴ型のエッチャ、ハイブリッドＰＶＤ、ＣＶＤ、ＭＷ、ＲＩＥ、ＭＯＲＩＥ、ＴＣＰ、ＩＣＰ、その他のような多くの異なるタイプのプラズマ処理ツールに用いられても良い。
図９は、理解を助けるため、本発明の一実施形態において用いられ得るプロセスの高レベルフロー図である。パターンされたフォトレジストマスクが設けられる（ステップ９０４）。図１０Ａは、基板１００４上のエッチングされるべきレイヤ１００８の断面図であり、エッチングされるべきレイヤ１００８の上にＡＲＬ１０１０、その上にフォトレジスト特徴１０１４を有するフォトレジストマスク１０１２を有し、スタック１０００を形成する。フォトレジストマスクはフォトレジストマスク微細寸法（ＣＤ）を有し、それは、可能な最小特徴の幅の最も広い部分としても良い。パターンされたフォトレジストマスクを提供するために、フォトレジストレイヤがまずエッチングされるべきレイヤの上に形成され得る。そして、フォトレジストレイヤをパターニングしてフォトレジスト側壁を持つフォトレジスト特徴を形成する。図１０Ｂは、フォトレジストマスク１０１２の上面図である。一般に、リソグラフィーのような製造プロセスは、特徴１０１４の不規則な形成を引き起こし得る。破線の円１０１６フォトレジストマスク１０１２のためのレクチルパターンを示す。実際のフォトレジストの開口は、図示されるように、山１０２０及び谷１０２４を持った側壁を有するかもしれない。これらの山１０２０及び谷１０２４は、元のレクチルパターン、この場合は円であるが、から外れた不規則な形を引き起こし、しばしば側壁に沿っていくらか延長しており、ストリエーションと呼ばれる。図示されるように、フォトレジスト特徴は直径Ｓｐを有する。フォトレジスト特徴が拡大される（ステップ９０８）。一実施形態においては、フォトレジスト特徴は、フォトレジスト特徴が拡大された後のスタックの断面図である図１０Ｃに示されるように、フォトレジスト特徴１０１４のスペース１０２４が、エッチングされる前のフォトレジスト特徴の幅「Ｓｐ」より大きい幅「Ｓｅ」を有するように、横方向のエッチングを用いて拡大される。図１０Ｄは、図１０Ｃに示されるフォトレジストマスク１０１２の上面図である。本明細書及び請求の範囲において、横方向のエッチングは、特徴を形成するマスクの側面のエッチングとして定義され、横方向のエッチングはフォトレジスト特徴の幅のサイズを増加する。トレンチマスクにおいては、そのような横方向のエッチングはトレンチマスクのトリミングでもあり得る。そのような横方向のエッチングは、また、マスクの厚さを減少し得る。好ましくは、横方向エッチングはフォトレジストレイヤ１０１２の下のレイヤはエッチングしない。外側の破線で示される円１０１７は、横方向エッチング後のターゲット特徴の形を示している。本発明の他の実施形態においては、フォトレジスト特徴を拡大しないか、あるいはストリエーションを低減させてから拡大が行われる。
ストリエーションが低減される（ステップ９１２）。図１１は、このステップのより詳細なフロー図である。図１１に示されるように、ストリエーションを低減させることは、反復的なサイクルプロセスの少なくとも１サイクルを含み、各サイクルは、フォトレジスト特徴の側壁のストリエーション山をエッチバックすること、及びフォトレジスト特徴の側壁上に堆積することを含む。図１０Ｅは、ストリエーション山１０２０をエッチバックした（ステップ１１０４）後のフォトレジストレイヤ１０１２の上面図である。理論によって制限されること無く、あるエッチングレシピはストリエーション山を選択的にエッチングすると信じられている。図１０Ｅに示されるように、ストリエーション山のいくつかは減少される。
図１０Ｆは、複数サイクルのストリエーション山１０２０のエッチバック（ステップ１１０４）及び側壁上の堆積（ステップ１１０８）後のフォトレジストレイヤ１０１２の上面図である。図示されるように、ストリエーション山１０２０は大いに減少され、ストリエーション谷１０２４は顕著に埋められ、従って全体的なストリエーションは顕著に低減されている。
特徴１０２８は、図１０Ｈに示されるように、フォトレジストマスク１０１２を通してエッチレイヤ１００８中にエッチングされる（ステップ９１６）。そして、図１０Ｉに示されるように、フォトレジストマスク１０１２が除去される（ステップ９２０）。
［例］
このプロセスの一例においては、パターンされたフォトレジストレイヤが形成させる（ステップ９０４）。エッチレイヤ１００８、ＡＲＣレイヤ１０１０、及びパターンされたフォトレジストマスク１０１２を有する基板１００４がエッチングチャンバに置かれる。
図１２は、フォトレジスト特徴の拡大、ストリエーションの低減、エッチング、及び剥離に用いられ得る処理チャンバ１２００の概略図である。プラズマ処理チャンバ１２００は、閉じ込めリング１２０２、上部電極１２０４、下部電極１２０８、ガス源１２１０、および排気ポンプ１２２０を備える。ガス源１２１０は、堆積ガス源１２１２及びエッチバックガス源１２１６を備える。ガス源１２１０は、エッチングガス源１２１８のような、その他のガス源を備えていてもよい。プラズマ処理チャンバ１２００内には、基板２０４が下部電極１２０８上に配置される。下部電極１２０８は、基板２０４を保持する適切な基板チャッキングメカニズム（例えば静電、機械クランピングなど）を組み込む。リアクタトップ１２２８は、下部電極１２０８に直接に対向するよう配置される上部電極１２０４を組み込む。上部電極１２０４、下部電極１２０８、および閉じ込めリング１２０２は、閉じ込めプラズマ容積を定義する。ガスがガス源１２１０によって閉じ込めプラズマ容積に供給され、排気ポンプ１２２０によって閉じ込めリング１２０２および排気口を通して閉じ込めプラズマ容積から排気される。第１ＲＦ源１２４４は、電気的に上部電極１２０４に接続される。第２ＲＦ源１２４８は、電気的に下部電極１２０８に接続される。チャンバ壁１２５２は、閉じ込めリング１２０２、上部電極１２０４、および下部電極１２０８をその中に取り囲む。第１ＲＦ源１２４４及び第２ＲＦ源１２４８の両方は、２７ＭＨｚ電源および２ＭＨｚ電源を備えうる。ＲＦ電源を電極に接続する異なる組み合わせが可能である。カリフォルニア、フリーモントのラムリサーチコーポレーション（LAM Research CorporationTM）によって製作された、本発明の好ましい実施形態に用いられ得る、ラムリサーチコーポレーションの２重周波数容量（Dual Frequency Capacitive：ＤＦＣ）システムの場合、２７ＭＨｚ電源および２ＭＨｚ電源の両方が、下部電極に接続された第２の電極１２４８を構成し、上部電極は接地されている。コントローラ１２３５が、ＲＦ源１２４４及び１２４８、排気ポンプ１２２０、及びガス源１２１０に制御可能に接続される。エッチングされるべきレイヤ１００８が、シリコンオキサイド、有機ケイ酸塩ガラス（organo silicate glass）、あるいは有機誘電体膜のような誘電体レイヤである場合、DFCシステムが使われるであろう。
フォトレジストマスク特徴が拡大される（ステップ９０９８）。このような拡大プロセスは、例えば、ＣＦ4、Ｈ2、ＮＦ3、ＣxＨyＦz、及びＯ2の少なくとも１つを含む拡大ガスを用いるであろう。マスク特徴拡大のためのレシピの一例は、エッチングチャンバあるいはプラズマ処理チャンバの圧力１〜３００ｍＴを提供する。プラズマ処理チャンバに５０〜８００Ｗａｔｔｓ の電力が２７ＭＨｚで供給される。０〜２００ｓｃｃｍのＣＦ4及び５−３０ｓｃｃｍのＯ 2 がプラズマ処理チャンバに供給される。より好ましくは、マスクを横方向にエッチングする圧力は２０〜１５０ｍＴの間である。
ストリエーションが低減される（ステップ９１２）。図１１に示されるサイクルの複数サイクルを用いて。ストリエーション山をエッチバックするステップ（ステップ１１０４）のレシピ例は、ハロゲン（すなわち、フッ素、ホウ素、塩素）を含むガス、例えば、１００ｓｃｃｍＣＦ4を供給する。この例においては、ＣＦ4はエッチバック中に供給される唯一のガスである。２０ｍＴｏｒｒの圧力がチャンバ供給される。第２のＲＦ源４４８は６００Ｗａｔｔｓの電力を２７ＭＨｚの周波数で、０Ｗａｔｔｓの電力を２ＭＨｚの周波数で供給する。
側壁上に堆積するステップの一例（ステップ１１０８）は、１５０ｓｃｃｍＣＨ3Ｆ、７５ｓｃｃｍＮ2、及び１００ｓｃｃｍのＡｒのフローを供給する。圧力は８０ｍＴｏｒｒに設定される。基板は２０℃に保たれる。第２のＲＦ源４４８は４００Ｗａｔｔｓの電力を２７ＭＨｚの周波数で、０Ｗａｔｔｓの電力を２ＭＨｚの周波数で供給する。
そして、特徴がエッチレイヤにエッチングされる（ステップ９１６）。エッチングされるレイヤの一例は、ＳｉＮ、ＳｉＣ、酸化物、あるいは低ｋ誘電体のような従来のエッチレイヤでよい。従来のエッチングレシピをエッチングされるレイヤのエッチングに用いても良い。
マスクを取り除くために（ステップ９２０）、酸化アッシングを用いても良い。
本発明の好ましい実施形態では、図示されるように、フォトレジスト特徴の拡大、ストリエーションの低減、及びエッチレイヤへの特徴のエッチングは、同じエッチングチャンバでその場処理（in situ）で行われる。好ましくは、ストリエーションの低減は、少なくとも３サイクル繰り返して行われる。さらに好ましくは、ストリエーションの低減は、少なくとも５サイクル繰り返して行われる。
いくつかの好ましい実施形態について説明されてきたが、本発明の範囲に含まれる変更、組み合わせ、および等価物が存在する。また本発明の方法および装置を実現する多くの代替手段が存在ことにも注意されたい。したがって添付の特許請求の範囲は、全てのそのような変更、組み合わせ、改変、およびさまざまな代替等価物を本発明の真の精神および範囲に含まれるものとして解釈されるべきであることが意図されている。
本発明の一実施形態において用いられ得るプロセスの概括的な工程図である。 本発明の一実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の一実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の一実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の一実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態において用いられ得るプロセスの概括的な工程図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 本発明の他の実施形態によって処理されるエッチレイヤの断面概略図である。 側壁レイヤを堆積するステップのより詳細な工程図である。 本発明の実施において用いられ得る処理チャンバの概略構成図である。 本発明の実施形態において用いられるコントローラを実現するのに適切なコンピュータシステムを示す外観図である。 本発明の実施形態において用いられるコントローラを実現するのに適切なコンピュータシステムを示す構成図である。 堆積の様子を示す断面図である。 堆積の様子を示す断面図である。 堆積の様子を示す断面図である。 本発明の一実施形態において用いられ得るプロセスの概括的な工程図である。 本発明の一実施形態によって処理されるスタックの概略断面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略断面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略上面図である。 本発明の一実施形態によって処理されるスタックの概略断面図である。 本発明の一実施形態によって処理されるスタックの概略断面図である。 ストリエーションを低減させるステップのより詳細な工程図である。 本発明の実施において用いられ得る処理チャンバの概略構成図である。

Claims (20)

  1. エッチレイヤに特徴を形成する方法であって、
    前記エッチレイヤ上に、複数のスペースを定義する第１のマスクを形成し、
    横方向に前記第１のマスクをエッチングして、前記複数のスペースを広げ、
    前記エッチングされた第１のマスク上に側壁レイヤを形成し、
    前記エッチレイヤ中に前記側壁レイヤを通して特徴をエッチングし、
    前記第１のマスク及び前記側壁レイヤを取り除き、
    前記側壁レイヤによって定義される複数のスペースの幅は、エッチングされる前の前記第１のマスクによって定義される複数のスペースの幅と略等しい
    方法。
  2. 請求項１に記載の方法であって、前記エッチングされた第１のマスク上への側壁レイヤの形成は、
    前記第１のマスクの側壁の上に堆積物を形成するための堆積プラズマを形成する第１ガスケミストリを有する堆積位相と、
    前記第１のマスクの前記側壁の上の前記堆積物のプロファイルを成形するための第２ガスケミストリを有するプロファイル成形位相であって、第１ガスケミストリは第２ガスケミストリと異なる、プロファイル成形位相と、
    を含む、少なくとも１サイクルである方法。
  3. 請求項２に記載の方法であって、前記エッチングされた第１のマスク上に側壁レイヤを形成することは、少なくとも２サイクル行われる方法。
  4. 請求項１〜３のいずれかに記載の方法であって、前記側壁レイヤを形成することは、実質的に垂直な側壁を形成することである方法。
  5. 請求項１〜４のいずれかに記載の方法であって、
    前記エッチレイヤをプラズマ処理チャンバに置くことをさらに含み、前記横方向に前記第１のマスクをエッチングすること、前記側壁レイヤを形成すること、及び前記特徴をエッチングすることは、前記プラズマ処理チャンバ内で行われる方法。
  6. 請求項１〜５のいずれかに記載の方法であって、前記第１のマスクはフォトレジストマスクであり、前記側壁レイヤは、アモルファスカーボン材料及びポリマー材料の少なくとも一つによって形成される方法。
  7. 請求項６に記載の方法であって、更に、前記フォトレジストマスク及び前記側壁レイヤを単一の剥離工程によって剥離することを含む方法。
  8. 請求項７に記載の方法であって、前記フォトレジストマスク及び前記側壁レイヤを剥離することは、前記フォトレジストマスク及び前記側壁レイヤをアッシングすることを含む方法。
  9. 請求項８に記載の方法であって、前記フォトレジストマスク及び前記側壁レイヤのアッシングは、前記側壁の形成及びエッチングと同じプラズマ処理チャンバで行われる方法。
  10. 請求項１〜９のいずれかに記載の方法であって、
    前記第１のマスクはビアマスクであり、前記特徴のエッチングは前記エッチレイヤ中にビアをエッチングし、更に、
    前記エッチレイヤの上にトレンチマスクを形成すること、
    トレンチマスクと前記ビアの側壁との上に側壁レイヤを形成すること、
    前記トレンチマスクを通して前記エッチレイヤ中にトレンチをエッチングすること、及び
    前記トレンチマスク及び側壁レイヤを取り除くこと
    を含む方法。
  11. 請求項１０に記載の方法であって、更に、前記トレンチマスクの上に側壁レイヤを形成する前に、前記トレンチマスクを横方向にエッチングすることを含む方法。
  12. 請求項１〜１１のいずれかに記載の方法であって、
    前記第１のマスクはフォトレジストマスクであり、前記第１のマスクによって定義される複数のスペースは、山と谷とを形成するストリエーションを有する側壁を持つ複数のマスク特徴を形成し、前記第１のマスクを横方向にエッチングすること及び前記エッチングされた第１のマスク上に側壁レイヤを形成することは、前記複数のマスク特徴の側壁のストリエーションを減少させるサイクルを含む方法。
  13. 請求項１２に記載の方法であって、前記側壁のストリエーションを減少させることは、少なくとも３サイクル行われる方法。
  14. 請求項１２〜１３のいずれかに記載の方法であって、前記横方向にエッチングすることは、前記マスク特徴の前記側壁のストリエーションによって形成される山を選択的にエッチバックする方法。
  15. 請求項１２〜１４のいずれかに記載の方法であって、前記側壁レイヤの形成は、ストリエーションによって形成される谷を埋める方法。
  16. 請求項１〜１５のいずれかに記載の方法であって、前記第１のマスクを横方向にエッチングすることは、
    ハロゲンを含むガスを供給すること、及び
    前記ハロゲンを含むガスからプラズマを形成すること
    を含む方法。
  17. 請求項１２〜１５のいずれか又は請求項１２〜１５のいずれかを引用する請求項１６に記載の方法であって、前記側壁レイヤを形成することは、前記マスク特徴の前記側壁上にハイドロカーボン及びハイドロフルオロカーボンの少なくとも１つを堆積することを含む方法。
  18. 請求項１〜１６のいずれかに記載の方法であって、前記側壁レイヤを形成することは、
    ハイドロカーボン及びハイドロフルオロカーボンの少なくとも１つを含む堆積ガスを供給すること、及び
    前記堆積ガスからプラズマを形成すること
    を含む方法。
  19. 請求項１〜１５のいずれかに記載の方法であって、前記横方向にエッチングすることは、
    エッチングガスを供給すること、
    前記エッチングガスからプラズマを形成すること、及び
    前記エッチングガスを停止すること、
    を含み、前記側壁レイヤを形成することは、
    堆積ガスを供給すること、
    前記堆積ガスからプラズマを形成すること、及び
    前記堆積ガスを停止すること
    を含む方法。
  20. 請求項１〜１９のいずれかに記載の方法によって形成される半導体装置。
JP2008500771A 2005-03-08 2006-03-02 エッチングプロセスのための安定化したフォトレジスト構成 Expired - Fee Related JP5070196B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7511652B2 (ja) 2020-08-07 2024-07-05 レオン自動機株式会社 食品材料の計量供給装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7264743B2 (en) 2006-01-23 2007-09-04 Lam Research Corporation Fin structure formation
US7491343B2 (en) * 2006-09-14 2009-02-17 Lam Research Corporation Line end shortening reduction during etch
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US7902073B2 (en) * 2006-12-14 2011-03-08 Lam Research Corporation Glue layer for hydrofluorocarbon etch
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US7981812B2 (en) * 2007-07-08 2011-07-19 Applied Materials, Inc. Methods for forming ultra thin structures on a substrate
US20100330805A1 (en) * 2007-11-02 2010-12-30 Kenny Linh Doan Methods for forming high aspect ratio features on a substrate
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
KR101025741B1 (ko) * 2008-09-02 2011-04-04 주식회사 하이닉스반도체 수직 채널 트랜지스터의 활성필라 제조방법
JP5260356B2 (ja) * 2009-03-05 2013-08-14 東京エレクトロン株式会社 基板処理方法
JP5662079B2 (ja) * 2010-02-24 2015-01-28 東京エレクトロン株式会社 エッチング処理方法
US9373521B2 (en) 2010-02-24 2016-06-21 Tokyo Electron Limited Etching processing method
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
KR101867998B1 (ko) * 2011-06-14 2018-06-15 삼성전자주식회사 패턴 형성 방법
WO2013145509A1 (ja) * 2012-03-27 2013-10-03 シャープ株式会社 ウエハ処理方法、ウエハ処理装置および半導体発光素子の製造方法
WO2015031163A1 (en) 2013-08-27 2015-03-05 Tokyo Electron Limited Method for laterally trimming a hardmask
US9269587B2 (en) 2013-09-06 2016-02-23 Applied Materials, Inc. Methods for etching materials using synchronized RF pulses
GB201322931D0 (en) 2013-12-23 2014-02-12 Spts Technologies Ltd Method of etching
US9659771B2 (en) * 2015-06-11 2017-05-23 Applied Materials, Inc. Conformal strippable carbon film for line-edge-roughness reduction for advanced patterning
US9922839B2 (en) * 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
US9852924B1 (en) * 2016-08-24 2017-12-26 Lam Research Corporation Line edge roughness improvement with sidewall sputtering
JP6877290B2 (ja) * 2017-08-03 2021-05-26 東京エレクトロン株式会社 被処理体を処理する方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10734238B2 (en) * 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US11114306B2 (en) 2018-09-17 2021-09-07 Applied Materials, Inc. Methods for depositing dielectric material
JP7323409B2 (ja) * 2019-10-01 2023-08-08 東京エレクトロン株式会社 基板処理方法、及び、プラズマ処理装置
JP2021174902A (ja) * 2020-04-27 2021-11-01 東京エレクトロン株式会社 処理方法及び基板処理装置
JP7320554B2 (ja) * 2021-04-27 2023-08-03 株式会社アルバック エッチング方法

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3437863B2 (ja) 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JPS5378170A (en) 1976-12-22 1978-07-11 Toshiba Corp Continuous processor for gas plasma etching
US4414059A (en) 1982-12-09 1983-11-08 International Business Machines Corporation Far UV patterning of resist materials
JPS6313334A (ja) 1986-07-04 1988-01-20 Hitachi Ltd ドライエツチング方法
KR900007687B1 (ko) 1986-10-17 1990-10-18 가부시기가이샤 히다찌세이사꾸쇼 플라즈마처리방법 및 장치
JPH0219852A (ja) * 1988-07-07 1990-01-23 Matsushita Electric Ind Co Ltd レジスト処理方法
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5273609A (en) 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
DE4241045C1 (de) 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US5296410A (en) 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
JPH07226397A (ja) 1994-02-10 1995-08-22 Tokyo Electron Ltd エッチング処理方法
DE4317623C2 (de) 1993-05-27 2003-08-21 Bosch Gmbh Robert Verfahren und Vorrichtung zum anisotropen Plasmaätzen von Substraten und dessen Verwendung
US5562801A (en) 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
JPH0936089A (ja) 1995-07-19 1997-02-07 Toshiba Corp アッシング方法及びその装置
DE69725245T2 (de) 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten
GB9616225D0 (en) 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
DE19641288A1 (de) 1996-10-07 1998-04-09 Bosch Gmbh Robert Verfahren zum anisotropen Plasmaätzen verschiedener Substrate
US5882535A (en) 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
DE19706682C2 (de) 1997-02-20 1999-01-14 Bosch Gmbh Robert Anisotropes fluorbasiertes Plasmaätzverfahren für Silizium
US6153490A (en) 1997-07-01 2000-11-28 Texas Instruments Incorporated Method for forming integrated circuit capacitor and memory
DE19730644C1 (de) 1997-07-17 1998-11-19 Bosch Gmbh Robert Verfahren zum Erkennen des Übergangs unterschiedlicher Materialien in Halbleiterstrukturen bei einer anisotropen Tiefenätzung
US6187685B1 (en) 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
DE19734278C1 (de) 1997-08-07 1999-02-25 Bosch Gmbh Robert Vorrichtung zum anisotropen Ätzen von Substraten
DE19736370C2 (de) 1997-08-21 2001-12-06 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silizium
US5942446A (en) 1997-09-12 1999-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fluorocarbon polymer layer deposition predominant pre-etch plasma etch method for forming patterned silicon containing dielectric layer
US6074959A (en) 1997-09-19 2000-06-13 Applied Materials, Inc. Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
US5849639A (en) 1997-11-26 1998-12-15 Lucent Technologies Inc. Method for removing etching residues and contaminants
KR100520148B1 (ko) 1997-12-31 2006-05-12 주식회사 하이닉스반도체 신규한바이시클로알켄유도체와이를이용한포토레지스트중합체및이중합체를함유한포토레지스트조성물
US6387287B1 (en) 1998-03-27 2002-05-14 Applied Materials, Inc. Process for etching oxide using a hexafluorobutadiene and manifesting a wide process window
US6071822A (en) 1998-06-08 2000-06-06 Plasma-Therm, Inc. Etching process for producing substantially undercut free silicon on insulator structures
US6025255A (en) 1998-06-25 2000-02-15 Vanguard International Semiconductor Corporation Two-step etching process for forming self-aligned contacts
US6211092B1 (en) 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
US6406995B1 (en) 1998-09-30 2002-06-18 Intel Corporation Pattern-sensitive deposition for damascene processing
US6100200A (en) 1998-12-21 2000-08-08 Advanced Technology Materials, Inc. Sputtering process for the conformal deposition of a metallization or insulating layer
TWI224557B (en) * 1999-04-26 2004-12-01 United Microelectronics Corp Etching process for low-k organic film
US6316169B1 (en) 1999-06-25 2001-11-13 Lam Research Corporation Methods for reducing profile variation in photoresist trimming
US6235453B1 (en) 1999-07-07 2001-05-22 Advanced Micro Devices, Inc. Low-k photoresist removal process
KR100327346B1 (ko) 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
US6368974B1 (en) 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
WO2001029879A2 (en) 1999-10-20 2001-04-26 Mattson Technology, Inc. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
US6326307B1 (en) 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
US6569774B1 (en) 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
US6403491B1 (en) 2000-11-01 2002-06-11 Applied Materials, Inc. Etch method using a dielectric etch chamber with expanded process window
DE10059836A1 (de) 2000-12-01 2002-06-13 Infineon Technologies Ag Verfahren zur Strukturierung dielektrischer Schichten
DE10101734C2 (de) * 2001-01-16 2003-04-24 Osram Opto Semiconductors Gmbh Verfahren zum Ausbilden einer Ätzmaske auf einem Substrat
TW502300B (en) * 2001-09-28 2002-09-11 Macronix Int Co Ltd Method of reducing pattern spacing or opening dimension
US6656282B2 (en) 2001-10-11 2003-12-02 Moohan Co., Ltd. Atomic layer deposition apparatus and process using remote plasma
US6750150B2 (en) 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
KR100448714B1 (ko) 2002-04-24 2004-09-13 삼성전자주식회사 다층 나노라미네이트 구조를 갖는 반도체 장치의 절연막및 그의 형성방법
US6713396B2 (en) * 2002-04-29 2004-03-30 Hewlett-Packard Development Company, L.P. Method of fabricating high density sub-lithographic features on a substrate
US6924191B2 (en) 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
JP3878577B2 (ja) * 2003-06-06 2007-02-07 株式会社東芝 半導体装置の製造方法
US7169695B2 (en) 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US6833325B2 (en) 2002-10-11 2004-12-21 Lam Research Corporation Method for plasma etching performance enhancement
US7090967B2 (en) 2002-12-30 2006-08-15 Infineon Technologies Ag Pattern transfer in device fabrication
US6780708B1 (en) 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7294580B2 (en) * 2003-04-09 2007-11-13 Lam Research Corporation Method for plasma stripping using periodic modulation of gas chemistry and hydrocarbon addition
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
JP4538209B2 (ja) 2003-08-28 2010-09-08 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7511652B2 (ja) 2020-08-07 2024-07-05 レオン自動機株式会社 食品材料の計量供給装置

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