JP5041677B2

JP5041677B2 - 分岐挿入型多重化端局装置

Info

Publication number: JP5041677B2
Application number: JP2005164625A
Authority: JP
Inventors: 伸治松岡; 智由片岡
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2005-06-03
Filing date: 2005-06-03
Publication date: 2012-10-03
Anticipated expiration: 2025-06-03
Also published as: JP2006340209A

Description

本発明は、基幹通信ネットワークを構成する伝送装置に用いられる分岐挿入型多重化端局装置に関する。特に、伝送パス単位に切り替えを行う単一方向パス切替リング方式（ＵＰＳＲ：Unidirectional Path Switched Ring)に用いられる分岐挿入型多重化端局装置に関する。

従来の電話主体の通信ネットワークからコンピュータ中心のマルチメディア通信ネットワークへ移り変わるにつれ、取り扱うデータの大容量化とともに、サービスごとの基幹通信への要求も異なってきた。冗長構成についても、従来のように単純に冗長構成を有するのではなく、これら冗長構成の柔軟な使い方が望まれている。特に、経済性を優先するために冗長構成のない伝送パスの提供や、伝送パスの上位レイヤで既に冗長構成を有していることから冗長構成を必要としない伝送パスの提供など、冗長構成のない伝送パスが必要になってきた。

特許文献１に記載の分岐挿入型多重化端局装置では、従来のエキストラトラフィックでは障害発生時に通信が途絶えてしまう課題を解決するために、高速インタフェース部、装置内冗長部、低速インタフェース部それぞれの接続関係を固定することにより、予備系開放伝送パスを提供している。

ところで、ＵＰＳＲは、伝送パス単位に冗長構成を有するリングシステムの代表的なものである。これは、リング内に分岐挿入型多重化端局装置（ＡＤＭ）を配置し、伝送パスを分岐・挿入またはスルー接続しながら、単一方向（右回り、左回り）に転送するリングシステムである。

図４は、通常のＵＰＳＲにおけるＡＤＭの一般的な構成を示す。図において、リング内に配置された各ＡＤＭ１，２，３は、右回り方路（０系：ＣＷ）および左回り方路（１系：ＣＣＷ）に対応する２種類の高速インタフェースを有する高速インタフェース部（ＨＳＩＦ）１１−０，１１−１、装置故障時に冗長切替を行うための１＋１装置内冗長を有し伝送パスをスルー接続するか分岐挿入するかを行う分岐挿入部１２−０，１２−１、低速側の送受信装置との間で冗長切替を行うための１＋１冗長構成を有する低速インタフェース部（ＬＳＩＦ）１３−０，１３−１により構成される。なお、高速インタフェース部１１と分岐挿入部１２は、０系は０系、１系は１系というように１：１の接続関係となっているが、分岐挿入部１２と低速インタフェース部１３との接続関係は交絡接続となっている。

ＡＤＭで分岐挿入される伝送パスは、すべて０系が現用で動作している場合、０系の低速インタフェース部１３−０からの信号を０系の分岐挿入部１２−０へ送り、さらに０系の高速インタフェース部１１−０へ送り、右回り（ＣＷ）の経路でリング内へ送出される。一方、１系の分岐挿入部１２−１は、０系の低速インタフェース部１３−０からの信号を受けて１系の高速インタフェース部１１−１へ送り、冗長信号として左回り（ＣＣＷ）の経路でリング内へ送出する。受信側の動作も同様である。

図４の構成では、高速インタフェース部１１と分岐挿入部１２との間は冗長構成となっていないが、通常、分岐挿入部１２の故障は高速インタフェース部１１の故障と同様に、リング内の伝送路障害時に動作するリング内パス切替機能を動作させて救済される。具体的には、低速インタフェース部１３において、０系および１系の分岐挿入部１２−０，１２−１からの伝送パス信号状態を把握し、低速インタフェース部１３内の信号受信セレクタを動作させて正常な系に切替を行って救済する（伝送パスに対する受信端切替機能）。

図５は、通常のＵＰＳＲでＡＤＭを用いた場合における予備系開放構成を示す。図において、低速インタフェース部１３−０，１３−１と分岐挿入部１２−０，１２−１の接続状態は、０系および１系でそれぞれ固定接続である。これにより、リング内パス切替機能および装置内冗長機能を利用して、任意の伝送パスに対して予備系を開放し、２つの現用伝送パス（予備系開放パス）を提供することができる。
特開平１１−２７２８１号公報

図６は、通常のＵＰＳＲでＡＤＭを用いた場合における予備系開放時のリング内障害の波及状況を示す。ＡＤＭの高速インタフェース部１１、分岐挿入部１２、または低速インタフェース部１３のパッケージ等が故障した場合には、それらが収容している予備系開放パスの信号が断となるだけである。一方、リング内の高速側に接続されている伝送路または分岐挿入を行うＡＤＭ以外のＡＤＭ２の故障発生時には、図６に示すように、ＡＤＭ１の低速インタフェース部１３−０から対向装置２１へ送信される信号、およびＡＤＭ３の低速インタフェース部１３−１から対向装置２３へ送信される信号が断となる。

予備系を開放するケースとしては、冗長を必要としない経済的な伝送パスを提供するケースと、ＡＤＭの低速側と接続する対向装置側において既に上位レイヤで冗長構成となっているために４多重化を避けるためにＡＤＭでは冗長構成を必要としないケースがある。後者の場合の例としては、例えばＳＤＨレイヤの上位層であるＡＴＭＶＰで既に二重化を構成している場合、ＳＤＨのＶＣパス（本明細書における伝送パス）で冗長構成を有する必要がなく、冗長となった２つのＡＴＭＶＰを収容する２つの現用伝送パス（ここでは２つのＳＤＨＶＣパス）を基幹網で転送することになる。

そこで、上記のような上位層で既に冗長を有する２つの伝送パスを収容する場合について考える。すなわち図６において、上位レイヤを有する対向装置２１，２３における上位レイヤでの冗長信号（図ではＶＰ(0),ＶＰ(1))にそれぞれ伝送パス（例えばＳＤＨＶＣパス）を割り当ててＡＤＭ１，３の低速インタフェース部と接続する状況を想定する。

ここでは、上位レイヤで冗長をとった信号をＡＤＭ１，３の低速インタフェース部の０系と１系へそれぞれ接続している。したがって、リング内で障害が発生すると、対向装置２１へのＶＰ(0) 信号および対向装置２３へのＶＰ(1) 信号が断となり、上位レイヤ層でみると０系信号と１系信号のそれぞれ片方向のラインが断となる。通常、冗長構成をとる場合、障害が発生していない系は上り方向および下り方向ともに正常である必要があり、上記のようなケースが発生すると、上位レイヤを有する対向装置２１，２３では冗長構成が保てなくなる。また、図６にはないが、上位レイヤで冗長を有する２つの伝送パスをＡＤＭの低速インタフェース部の０系と他のＡＤＭの低速インタフェース部の０系へ接続した場合も同様であり、０系信号と１系信号のそれぞれ片ラインが断となり、冗長構成が保てない。

本発明は、上位レイヤで既に冗長をとっている２つの伝送パスを収容する場合でも、リング内の障害発生時に冗長機能を損なうことなく転送可能な予備系開放機能を有する分岐挿入型多重化端局装置（ＡＤＭ）を提供することを目的とする。

本発明は、リング切替方式である単一方向パス切替リング方式（ＵＰＳＲ）に用いられ、右回りおよび左回りの２種類のリングの切替を行う高速インタフェース部と、低速側の対向装置との間で冗長切替を行うための１＋１冗長構成を有する低速インタフェース部と、高速インタフェース部と低速インタフェース部との間に位置し、装置故障時に冗長切替を行うための１＋１冗長構成を有し、伝送パス単位で分岐・挿入を行う分岐挿入部とを備えた分岐挿入型多重化端局装置において、高速インタフェース部は、右回りで送信し左回りで受信する０系の高速インタフェース部と、左回りで送信し右回りで受信する１系の高速インタフェース部であり、低速インタフェース部および分岐挿入部は、冗長切替を行うための１＋１冗長構成の接続形態に対応するとともに、０系の低速インタフェース部から出力される第１の現用伝送パスを０系の分岐挿入部に接続し、１系の低速インタフェース部から出力される第２の現用伝送パスを１系の分岐挿入部に接続し、かつ０系の分岐挿入部から出力される第１の現用伝送パスを０系の低速インタフェース部に接続し、１系の分岐挿入部から出力される第２の現用伝送パスを１系の低速インタフェース部に接続する予備系開放の接続形態に対応する信号受信セレクタを含む構成であり、任意の伝送パスに対応する低速インタフェース部の信号受信セレクタと分岐挿入部の信号受信セレクタを操作し、任意の伝送パスに対して冗長切替パスまたは予備系開放による第１および第２の２つの現用伝送パス（予備系開放パス）とする設定を切り替える予備系開放制御部を備える。

本発明の分岐挿入型多重化端局装置（ＡＤＭ）は、右回りで送信し左回りで受信する高速インタフェース部と、左回りで送信し右回りで受信する高速インタフェース部とを備え、冗長構成のない伝送パス（予備系開放パス）をリング方式として実現することにより、上位レイヤで既に冗長をとっている２つの伝送パス信号をＡＤＭで収容する場合でも、リング内での障害発生時でも冗長構成を損なうことなく転送が可能な予備系開放機能を実現することできる。

図１は、本発明のＡＤＭの実施形態を示す。図において、リング内に配置された各ＡＤＭ１，２，３の高速インタフェース部（ＨＳＩＦ）１１−０，１１−１、分岐挿入部１２−０，１２−１、低速インタフェース部（ＬＳＩＦ）１３−０，１３−１による構成は、従来装置と同様である。本発明の特徴は、高速インタフェース部１１−０は右回りで送信し左回りで受信する構成であり、高速インタフェース部１１−１は左回りで送信し右回りで受信する構成とするところにある。

なお、分岐挿入部１２と低速インタフェース部１３との接続関係は交絡接続となっている。図示しないが、低速インタフェース部１３と分岐挿入部１２は、通常の冗長切替の接続関係以外に、０系の低速インタフェース部１３−０の出力信号を０系の分岐挿入部１２−０で受信し、１系の低速インタフェース部１３−１の出力信号を１系の分岐挿入部１２−１で受信し、かつ０系の分岐挿入部１２−０の出力信号を０系の低速インタフェース部１３−０で受信し、１系の分岐挿入部１２−１の出力信号を１系の低速インタフェース部１３−１で受信するように構成された信号受信セレクタを含む。

予備系開放制御部１５は、任意の伝送パスに対応する低速インタフェース部１３と分岐挿入部１２の信号受信セレクタを操作し、任意の伝送パスに対して通常の冗長切替パスまたは予備系開放パスとする設定を切り替え、任意の伝送パスに対して予備系開放の制御を行う構成である。

図２は、予備系開放時のＡＤＭの構成例を示す。高速インタフェース部１１と分岐挿入部１２、分岐挿入部１２と低速インタフェース部１３との接続関係は、図５のＵＰＳＲの予備系開放時と同様である。ＡＤＭ１の低速インタフェース部１３−０から入力される信号は、分岐挿入部１２−０および高速インタフェース部１１−０で処理されたのち、右回り方路（ＣＷ）へ送出される。ＡＤＭ３の高速インタフェース部１１−０は、ＡＤＭ１の高速インタフェース部１１−０からの信号を受信し、分岐挿入部１２−０へ送出する。分岐挿入部１２−０からの信号は、低速インタフェース部１３−０を介してＡＤＭ３の対向装置２３へ送出される。

ＡＤＭ３からＡＤＭ１へ送信される信号についても同様に、ＡＤＭ３の低速インタフェース部１３−０、分岐挿入部１２−０、高速インタフェース部１１−０で処理されたのち、左回り方路（ＣＣＷ）へ送出される。ＡＤＭ１の高速インタフェース部１１−０は、ＡＤＭ３の高速インタフェース部１１−０からの信号を受信し、分岐挿入部１２−０、低速インタフェース部１３−０を介してＡＤＭ１の対向装置２１へ送出される。

また、ＡＤＭ１の低速インタフェース部１３−１からＡＤＭ３の低速インタフェース部１３−１への信号、ＡＤＭ３の低速インタフェース部１３−１からＡＤＭ１の低速インタフェース部１３−１への信号は、同様にそれぞれ左回りと右回りとなる。

図３は、本発明のＡＤＭを用いた場合における予備系開放時のリング内障害の波及状況を示す。リング内の伝送路または他のＡＤＭ２に障害が発生して断となっても、０系または１系の一方のみが影響を受けるだけとなる。ここでは、ＡＤＭ１の低速インタフェース部１３−１からＣＣＷを介してＡＤＭ３の対向装置２３へ送信される１系の信号、およびＡＤＭ３の低速インタフェース部１３−１からＣＷを介してＡＤＭ１の対向装置２１へ送信される１系の信号が断となる。

これにより、上位レイヤで既に冗長をとっている２つの伝送パス信号をＡＤＭで収容する場合に、リング内で障害発生があっても、０系または１系の一方のみの双方向転送が可能となり、冗長構成を損なうことなく転送可能な予備系開放機能を実現することができる。

本発明のＡＤＭの実施形態を示す図。予備系開放時のＡＤＭの構成例を示す図。本発明のＡＤＭを用いた場合における予備系開放時のリング内障害の波及状況を示す図。通常のＵＰＳＲにおけるＡＤＭの一般的な構成を示す図。通常のＵＰＳＲでＡＤＭを用いた場合における予備系開放構成を示す図。通常のＵＰＳＲでＡＤＭを用いた場合における予備系開放時のリング内障害の波及状況を示す図。

符号の説明

１１高速インタフェース部（ＨＳＩＦ）
１２分岐挿入部
１３低速インタフェース部（ＬＳＩＦ）
１５予備系開放制御部
２１，２３対向装置

Claims

リング切替方式である単一方向パス切替リング方式（ＵＰＳＲ）に用いられ，
右回りおよび左回りの２種類のリングの切替を行う高速インタフェース部と，
低速側の対向装置との間で冗長切替を行うための１＋１冗長構成を有する低速インタフェース部と，
前記高速インタフェース部と前記低速インタフェース部との間に位置し，装置故障時に冗長切替を行うための１＋１冗長構成を有し，伝送パス単位で分岐・挿入を行う分岐挿入部と
を備えた分岐挿入型多重化端局装置において，
前記高速インタフェース部は，右回りで送信し左回りで受信する０系の高速インタフェース部と，左回りで送信し右回りで受信する１系の高速インタフェース部であり，
前記低速インタフェース部および前記分岐挿入部は，片系を冗長パスとして利用するため，前記冗長切替を行うための１＋１冗長構成の接続形態に対応するとともに，両系を現用パスとして利用するため，０系の低速インタフェース部から出力される第１の現用伝送パスを０系の分岐挿入部に接続し，１系の低速インタフェース部から出力される第２の現用伝送パスを１系の分岐挿入部に接続し，かつ０系の分岐挿入部から出力される第１の現用伝送パスを０系の低速インタフェース部に接続し，１系の分岐挿入部から出力される第２の現用伝送パスを１系の低速インタフェース部に接続する予備系開放の接続形態に対応する信号受信セレクタを含む構成であり，
任意の伝送パスに対応する前記低速インタフェース部の前記信号受信セレクタと前記分岐挿入部の前記信号受信セレクタを操作し，任意の伝送パスに対して前記冗長切替パスまたは前記予備系開放による前記第１および第２の２つの現用伝送パス（予備系開放パス）とする設定を切り替える予備系開放制御部を備えた
ことを特徴とする分岐挿入型多重化端局装置。