JP5035434B2

JP5035434B2 - 半導体装置の設計支援プログラムおよび半導体装置の設計システム

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Publication number: JP5035434B2
Application number: JP2011014400A
Authority: JP
Inventors: 恭子出羽
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Priority date: 2011-01-26
Filing date: 2011-01-26
Publication date: 2012-09-26
Anticipated expiration: 2028-01-24
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Description

本発明は、半導体集積回路における配線に信号遅延を調整するリピータを挿入するパターン設計を支援する半導体装置の設計支援プログラムおよび半導体装置の設計システムに関する。

近年、半導体の微細化に伴い、集積回路の物理レイアウトが複雑化している。この物理レイアウトからマスクデータを作成する処理は、配置配線後に出力されるレイアウト（図形データによるレイアウト）から開始される。すなわち、配置配線処理後に出力されるレイアウトに対してデザインルールチェック（ＤＲＣ）、スケマティック検査（ＬＶＳ）を行った後、パターンに対して光近接効果補正（ＯＰＣ）が施され、このＯＰＣ検証後にマスクデータが作成される。

一方、このようなレイアウト処理と並行して、半導体集積回路における寄生容量値および寄生抵抗値を算出する、いわゆるＲＣ抽出、遅延計算、静的タイミング解析（ＳＴＡ）などのタイミング収束の処理がなされている。

最近では、前述の物理レイアウト複雑化のために前記レイアウト処理側とタイミング収束側の相互の影響が懸念されはじめてきている。例えば、詳細配線後のレイアウトを変更する場合には、タイミングに対する影響が保証される必要があり、タイミング収束のための処理ではレイアウトに対する影響がないかどうかを確認する必要がある。

このうち、前者に関しては、リソグラフィマージンを超えているパターン（リソグラフィマージン未達パターン）をなくした配置配線手法が開発されているほか、デバイスごとにレイアウト処理のフロー化が開発されている。

しかしながら、後者に関してはこれまでタイミング収束を最優先した設計手法がなされてきたため、タイミングとトレードオフする要因は存在していない。

ここで、レイアウトに影響を与えるタイミング収束処理の一つにリピータ挿入処理がある。リピータは、配線の遅延を調整するために必要に応じて配線途中に挿入されるもので、設計段階で配線パターンを分割し、間にバッファ等の素子を挿入することで配線の寄生抵抗および寄生容量を調整するものである。このリピータはＲＣ抽出後の遅延計算でタイミングエラーがあると挿入されるが、その際に挿入位置の配線を切断することから、配線切断後にレイアウトが変化することになる。このため、処理後のレイアウトにリソグラフィマージン未達パターンが存在するかを確認する必要がある。

この点について、特許文献１では、配線幅、間隔のばらつきを考慮したＲＣネットを列挙して、回路の入力波形をもとにバッファおよびトランジスタのサイズ変更を行い、最終的には求められたＲＣネットワークのうち遅延最小のものを選択し配線レイアウトとして採択する手法が提案されている。

また、特許文献２では、遅延計算およびタイミング検証後に影響を及ぼすパスを検索した後、タイミングに影響を与えている機能ブロックを判定し、バッファ挿入最適箇所を検索する技術が開示されている。さらに、バッファ挿入により影響を受けた配線の接続変更を行う技術も提案されている。

特開２００３−１３２１１１号公報特開平１１−４０７８５号公報

しかしながら、上記の従来技術では、タイミング収束処理の結果にリソグラフィマージン未達パターンが存在するかを確認してはいない。すなわち、タイミング収束のフローと、レイアウト処理のフローとのインタフェースが存在しないために、レイアウト変更時のタイミングへの影響、およびリピータ挿入時のリソグラフィへの影響を調べることが困難となっている。このため、マスクデータを作成した後にタイミングエラーが万が一発生してしまうと、レイアウトの段階まで後戻りする必要が生じ、開発時間が莫大に増えてしまうことになる。また、リピータ挿入時に配線が切断されると短い配線長の図形が生じ、リソグラフィエラーの原因となるという問題が生じている。

本発明は、タイミング収束のための処理としてリピータ挿入に注目し、リピータ挿入時にレイアウトへの影響を考慮する技術を提供することを目的とする。

本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得する第１のステップと、前記図形の情報に基づいて予め設定された長さ以上となる長配線長箇所を抽出する第２のステップと、前記物理レイアウトの段差計算を行い、所定のフォトリソグラフィ条件を満たさない箇所を抽出する第３のステップと、前記物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める第４のステップと、前記仕様を満たさない配線について、長配線長箇所でかつ前記所定のフォトリソグラフィ条件を満たさない箇所に、リピータを挿入する第５のステップとをコンピュータによって実行させる半導体装置の設計支援プログラムである。

このような本発明では、信号遅延の仕様を満たさない配線にリピータを挿入するにあたり、長配線長箇所でかつ前記所定のフォトリソグラフィ条件を満たさない箇所にリピータを挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができるプログラムを提供できるようになる。

また、本発明は、前記第３のステップでは、前記物理レイアウトの段差計算に加え、転写像計算を行う半導体装置の設計支援プログラムである。

また、本発明は、前記第５のステップの後に、前記リピータ挿入によるレイアウトによって前記所定のフォトリソグラフィ条件を満たさない箇所が新たに発生しないないと判断できる場合を除き、所定のフォトリソグラフィ条件を満たさない箇所を抽出する第６ステップをコンピュータによって実行させる半導体装置の設計支援プログラムである。

また、本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得する第１のステップと、前記図形の情報に基づいて予め設定された長さ以上となる長配線長箇所を抽出する第２のステップと、前記物理レイアウトの段差計算を行い、所定のフォトリソグラフィ条件を満たさない箇所を抽出する第３のステップと、前記物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める第４のステップと、前記仕様を満たさない配線について、長配線長箇所でかつ前記所定のフォトリソグラフィ条件を満たさない箇所に、リピータを挿入する第５のステップとを実行するコンピュータを含む半導体装置の設計システムである。

このような本発明では、信号遅延の仕様を満たさない配線にリピータを挿入するにあたり、長配線長箇所でかつ所定のフォトリソグラフィ条件を満たさない箇所に、リピータを挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができる製造システムを提供できるようになる。

また、本発明は、前記第３のステップでは、前記物理レイアウトの段差計算に加え、転写像計算を行う半導体装置の設計システムである。

また、本発明は、前記コンピュータは、前記第５のステップの後に、前記リピータ挿入によるレイアウトによって前記所定のフォトリソグラフィ条件を満たさない箇所が新たに発生しないないと判断できる場合を除き、所定のフォトリソグラフィ条件を満たさない箇所を抽出する第６ステップを実行する半導体装置の設計システムである。

本発明によれば、信号遅延が予め設定された仕様を満たさない配線にリピータを挿入するにあたり、長配線長箇所でかつ所定のフォトリソグラフィ条件を満たさない箇所に、リピータを挿入することから、リピータ挿入時のレイアウトへの影響を考慮したリピータ挿入を行うことができる。

第１実施形態に係る半導体装置の製造方法を説明するフローチャートである。形状チェックの結果について説明する図である。本実施形態におけるリピータ挿入位置について説明する模式図である。第２実施形態に係る半導体装置の製造方法を説明するフローチャートである。第３実施形態に係る半導体装置の製造方法を説明するフローチャートである。各種条件の重なりについて説明する図である。従来の製造方法を説明するフローチャートである。従来の製造方法で挿入する場合のリピータ挿入箇所を示す図である。

以下、本発明の実施の形態を図に基づき説明する。

［処理の概要］
本発明は、製造対象となる半導体集積回路の設計支援において、回路の信号遅延を調整するため所定の配線にバッファ等の素子から成るリピータを挿入するにあたり、リソグラフィの影響を考慮してリピータを挿入する点に特徴がある。

本実施形態に係る半導体装置の製造方法とは、主として次のような工程を備えている。
（ａ）半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程。
（ｂ）物理レイアウトの転写像計算および段差計算を行う工程。
（ｃ）物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める工程。
（ｄ）上記仕様を満たさない配線について、図形の情報、転写像計算および段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程。

より具体的には、先ず、製造対象となる半導体集積回路の詳細配線後の物理レイアウトから、この物理レイアウトを構成する図形データ（ＧＤＳフォーマットのデータ）を配置配線ツール（配置配線システムとも言う。）で生成し、この図形データを形状チェックシステムに入力する。

次に、形状チェックシステムで、レイアウトの転写シミュレーションおよび段差シミュレーションを行って配線幅、配線長が所定のフォトリソグラフィ条件を満たさない箇所、すなわちスペックが未達である箇所（リソグラフィマージン未達パターン）の座標値リストを作成する。また、回路の寄生容量値、寄生抵抗値をＲＣ抽出ツール（ＲＣ抽出システムとも言う。）によって抽出し、回路の信号遅延を計算して、仕様を満たさない配線を求める。ここで、回路の寄生抵抗値Ｒは、配線膜厚および配線幅によって求まる配線断面積Ａ、配線長Ｌ、電気抵抗率ρによって計算される。このため、転写シミュレーションの結果および段差シミュレーションの結果を用い、Ｒ＝ρ×Ｌ／Ａの計算によって求められる。仕様として回路の寄生抵抗値Ｒを用いる場合もあり、この場合には上記計算によって求めた寄生抵抗値Ｒが所定の値を満たさない配線を求めることになる。

次いで、配置配線等のフロアプランの制約を違反しない範囲で、上記仕様を満たさない配線のうち、リソグラフィマージン未達パターンとなっている物理レイアウト上の座標値に選択的にバッファを挿入し、再び信号遅延計算のチェック（タイミングチェック）をかける。その後、タイミングチェックに問題がなければ物理レイアウトのデータを後段（例えば、マスクデータ処理システム）に出力する。このような方法によって、詳細配線後の物理レイアウトに形状チェックをかけて、リピータ挿入推奨位置を的確に抽出できるようになる。

［第１実施形態］
次に、本発明の半導体装置の製造方法に係る第１実施形態を説明する。なお、第１実施形態の説明を行うに先立ち、比較のために従来の製造方法の流れを簡単に説明する。

図７は、従来の製造方法を説明するフローチャートである。すなわち、従来の製造方法では、配置配線ツールによる概略配線（ステップＳ４０１）、詳細配線（ステップＳ４０２）の処理によって生成した物理レイアウトの図形データ（ＧＤＳフォーマットのデータ）をマスクデータ処理へ送る。

一方、タイミング収束処理として、ＲＣ抽出処理（ステップＳ４０３）、遅延計算(ステップＳ４０４)を行い、遅延計算で予め設定された仕様を満たさないエラー（タイミングエラー）がある場合には、その対処法の一つとしてリピータの挿入を行う（ステップＳ４０６）。リピータの挿入後、再度遅延計算を行い、信号遅延が予め設定された仕様を満たしている場合には静的タイミング解析を行う（ステップＳ４０５）。

図８は、従来の製造方法で挿入する場合のリピータ挿入箇所を示す図である。図８に示す配線パターンＰのうち矢印で示した位置にリピータが挿入される。リピータ挿入位置は長配線長箇所であるが、図８では長配線長箇所に対して、近傍のレイアウトを考慮せずにリピータの挿入位置が選択されている。したがって、リピータ挿入後に配線長の短い図形が生成され、リソグラフィマージン未達パターンが新たに生じる場合がある。また、リソグラフィマージン未達パターンを有する長配線Ｐ’にあるにもかかわらず、ここにはリピータが挿入されないことにもなる。

従来の製造方法では、マスクデータ処理とタイミング収束処理とが独立に行われているため、上記配線長の短い図形が生成することに対する考慮はされない。したがって、図７に示したようなリピータ挿入後にリソグラフィマージンチェックは行われないが、もし行われた場合には、図７の破線で示すように、静的タイミング解析（ステップＳ４０５）の次にリソグラフィマージン未達パターンの有無を確認し、存在する場合には配置配線ツールまで戻ってレイアウトの修正が必要となる。この後戻りによる処理時間の増加が発生することになる。

次に、本発明の半導体装置の製造方法に係る第１実施形態を説明する。図１は、第１実施形態に係る半導体装置の製造方法を説明するフローチャートである。第１実施形態と先に説明した従来技術との相違は、配置配線で生成した物理レイアウトの図形データについて形状チェックおよびＯＰＣ（光近接効果補正）およびＯＰＣ検証を行ったことである。

順に説明すると、先ず、配置配線ツールによる概略配線（ステップＳ１０１）、詳細配線（ステップＳ１０２）の処理によって生成した物理レイアウトの図形データ（ＧＤＳフォーマットのデータ）をマスクデータ処理へ送る。

一方、タイミング収束処理として、ＲＣ抽出ツールによるＲＣ抽出処理（ステップＳ１０５）を行うが、このＲＣ抽出ツールに回路の接続情報を送る処理（ステップＳ１０３）および配置配線ツールで生成した物理レイアウトの図形データに基づく形状チェックおよびＯＰＣ、ＯＰＣ検証（ステップＳ１０４）を行う。

この形状チェックとしては、物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する。抽出された箇所の情報は、物理レイアウト上の座標として保持される。また、ＯＰＣ、ＯＰＣ検証を行い、リソグラフィマージン未達パターンの抽出を行う。

上記形状チェックおよびＯＰＣ検証の結果（リソグラフィマージン未達パターンの位置）は、ＲＣ抽出ツールに入力される。ＲＣ抽出ツールに入力された情報（回路の接続情報および形状チェックおよびＯＰＣ検証の結果）は、ＲＣ抽出後の遅延計算でタイミングエラーが生じた場合に使用する。すなわち、遅延計算ツールによって、回路の信号遅延を計算し（ステップＳ１０６）、予め設定された仕様を満たさないタイミングエラーが生じた場合、この対処法のひとつとして、リピータの挿入を行う（ステップＳ１０７）。

本実施形態では、このリピータ挿入位置を、ＲＣ抽出ツールに入力した形状チェックおよびリソグラフィマージンチェックの情報（リソグラフィマージン未達パターンの位置）、さらに回路の接続情報を用い、レイアウトを考慮に入れた挿入位置とする。

回路における配線の信号遅延は、配線長の二乗に比例して増大するので、タイミングエラーがある場合には配線途中にバッファ等の素子から成るリピータを挿入することによって配線を切断し、遅延を調整してタイミングエラーを改善することができる。この際、リピータ挿入位置を、長配線長でかつリソグラフィマージン未達パターンの位置とすることにより、タイミングエラー改善と同時にリソグラフィマージン未達パターンをなくすことができる。すなわち、両者にとって好都合な位置に選択的にリピータを挿入することができる。

ここで、第１実施形態におけるリピータ挿入工程（ステップＳ１０７）について詳細に説明する。先ず、前述の形状チェック、リソグラフィマージンチェックをＲＣ抽出ツールに入力する。ＲＣ抽出ツールは、遅延計算の前段階で製造対象となる半導体集積回路の寄生容量値・寄生抵抗値を抽出するものであるが、その際に回路の物理レイアウトの情報を扱うことから、本実施形態ではこの機能を利用している。

すなわち、ＲＣ抽出ツールでは、ＲＣ抽出を行うにあたり物理レイアウトの入出力を行う機能を備えているので、物理レイアウトの形状チェックおよびＯＰＣ、ＯＰＣ検証などのリソグラフィマージンチェックの情報を付加的に入力することができる。上記形状チェックでは配置配線処理後に出力されるＧＤＳデータ(物理レイアウトの図形データ)の配線幅、配線長の分布を調べる。

形状チェックとは、例えばデザインルールチェックの方式でレイアウトを構成する図形の線幅、線長等を調べる方法である。形状チェックの結果のヒストグラムを図２に示す。図２（ａ）の横軸は配線長を、縦軸は各配線長の頻度を示している。また、図２（ｂ）の横軸は（ａ）の配線長を仮定した場合の配線遅延を示している。図２（ｂ）の許容値より右の配線遅延は遅延の閾値を超える値であり、この範囲を配線長に変換した場合の範囲を図２（ａ）の丸印で示している。また、図２（ａ）と（ｂ）との間の変換は図２（ｃ）のグラフを用いて行っている。図２（ｃ）は横軸が配線長、縦軸がモデル回路、容量値、抵抗値を指定して遅延計算を行ったときの遅延関数の傾きである。

すなわち、本実施形態で使用したモデル回路では配線長が長くなると、遅延関数の傾きが小さくなる、つまりスピードが遅くなることを示している。したがって、遅延が所定の値以上となる配線長(丸印内の斜線で示した配線長の部分)は配線を切断する必要がある。すなわち図２（ａ）の丸印内の斜線で示した配線長がレイアウトに存在する場合、その配線長部分にリピータを挿入することになる。

なお、図２に示す例では、配線長について回路の遅延計算、容量値および抵抗値の制約から決められる仕様を満たすか否かの観点から許容値を設定しているが、参考例として、配線長のほか、配線幅、半導体集積回路の素子を構成する金属の膜厚、相関絶縁膜の膜厚のうち少なくとも１つに関する許容値を用いるようにしてもよい。

さらに、本実施形態では、物理レイアウトについてＯＰＣおよびＯＰＣ検証を施し、この結果として得られるリソグラフィマージン未達パターンの情報を用いてリピータ挿入箇所を決定する。

一例として、ＯＰＣおよびリソグラフィマージンチェックの転写シミュレーションの光学条件として、露光波長１９３ｎｍ、ＮＡ＝０．７５、σ＝０．８５、２／３輪帯に設定し、露光量を１３．５ｍＪセンターで０．５ｍＪステップずつ変動させ、デフォーカス量を±０．２μｍの範囲を０．０５μｍステップで計算を行っている。なお、ドーズ・フォーカス条件の設定値は１００ｎｍのラインアンドスペースをターゲットとしている。また、ＯＰＣ処理はリソグラフィマージン未達パターンが抽出できればかけてもかけなくてもよい。

ここで、リソグラフィマージン未達パターンとは、例えば図３に示すような、太い配線幅のラインＰ１近傍のラインに多数存在した。１５０ｎｍ以上のライン幅の近傍に１００ｎｍのラインが存在すると１００ｎｍのライン幅が狭まりリソグラフィマージン未達パターンとなる。この１００ｎｍのライン幅が狭まっている箇所では、１００ｎｍのラインが短くなれば（配線が切断されれば）リソグラフィマージン未達パターンを削減することができる。

こうしたリソグラフィマージン未達パターンの位置（座標）をＲＣ抽出ツールに入力し、回路の接続情報を参照すると、リピータの挿入が必要な場合に、リソグラフィマージン未達パターンに選択的に挿入することができる。

このリソグラフィマージン未達パターンの位置は、転写像の計算結果から得る場合のほか、回路の接続情報や段差シミュレーションの計算結果からも得ることができる。また、転写像の計算結果および回路の接続情報、段差シミュレーションの計算結果の複数から得るようにしてもよい。回路の接続情報からリソグラフィマージン未達パターンの位置を特定する場合、転写像の計算結果から特定する場合に比べて位置が多少ずれることが予測されるが、配線の切断と言う目的では１ｎｍのレベルの精度が必要なわけではない。

本実施形態で選択されたリピータ挿入位置を図３の矢印で示している。矢印の配線長は太いラインＰ１の近傍に存在する長配線Ｐ’である。転写像（図中太実線）をみると矢印の位置を含めた近傍で配線幅が狭いことがわかる。そこで、この位置にリピータが挿入されればリソグラフィマージンの観点から好都合である。

本実施形態では、こうしてリピータを挿入した物理レイアウトに再び検証を施し、新たに問題がないことを確認し（ステップＳ１０８）、遅延計算（ステップＳ１０６）、静的タイミング解析（ステップＳ１０９）を行う。

このように本実施形態では、リピータ挿入後に、リソグラフィマージンチェック、タイミング検証が再びなされる。ここで、レイアウト検証（ステップＳ１０８）に関しては不必要であれば省略することができる。処理が不必要な場合とは、レイアウトの変更がわずかで、明らかに新たに発生するリソグラフィマージン未達パターンがないと判断できる場合である。

なお、本実施形態において、上記説明したＯＰＣ、ＯＰＣ検証の条件は製造対象となる半導体集積回路に応じて各々設定することができる。また、形状チェックはデザインルールチェック方式のほか、レイアウトおよびウエハ画像分析、膜厚分布等によるものでもよい。また、本実施形態で使用したリピータ挿入のレイアウトの例は回路図面の一例に過ぎない。

さらに、本実施形態では長配線長箇所でかつリソグラフィマージン未達パターンに選択的にリピータを挿入したが、例えば参考例として、図６に示すように、リソグラフィマージン未達パターン、長配線長箇所、クリティカルパスという３つの条件のうち、少なくとも２つが重なる条件を満たす箇所にリピータを挿入するよう、目的に応じて設定してもよい。

また、本実施形態では、形状チェックとして、半導体集積回路の物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する例を説明したが、これ以外の形状チェックとして、物理レイアウトの断面構造から配線の段差を検出し、この段差が予め設定された値以上となる配線の箇所を抽出し、リピータ挿入箇所の候補とするようにしてもよい。

［第２実施形態］
次に、本発明の半導体装置の製造方法に係る第２実施形態を説明する。第２実施形態は、先に説明した第１実施形態における形状チェック、ＯＰＣ、ＯＰＣ検証の処理をＲＣ抽出ツール（ＲＣ抽出システム）に内蔵したものである。

図４は、第２実施形態に係る半導体装置の製造方法を説明するフローチャートである。
先ず、配置配線ツールによる概略配線（ステップＳ２０１）、詳細配線（ステップＳ２０２）の処理によって生成した物理レイアウトの図形データ（ＧＤＳフォーマットのデータ）をマスクデータ処理へ送る。

一方、生成した物理レイアウトの図形データをＲＣ抽出ツールに送り、ＲＣ抽出ツール内で形状チェック、ＯＰＣ、ＯＰＣ検証、およびＲＣ抽出を行う（ステップＳ２０３）。すなわち、ＲＣ抽出ツールでは、詳細配線後の物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する。また、ＲＣ抽出ツールは、物理レイアウトの図形データからＯＰＣ、ＯＰＣ検証を行い、リソグラフィマージン未達パターンの抽出を行う。ＯＰＣ、ＯＰＣ検証の条件およびリソグラフィマージンチェックの内容は先に説明した第１実施形態と同じでよい。

形状チェックとしては、物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する。抽出された箇所の情報は、物理レイアウト上の座標として保持される。

また、リソグラフィマージン未達パターンの検証は、ＯＰＣ、ＯＰＣ検証を行い、所定のリソグラフィマージンを達成していない箇所の抽出を行う。なお、リソグラフィマージン未達パターンは、転写像の計算結果から得る場合のほか、回路の接続情報や段差シミュレーションの計算結果からも得ることができる。また、転写像の計算結果および回路の接続情報、段差シミュレーションの計算結果の複数から得るようにしてもよい。

その後、形状チェックおよびリソグラフィマージン未達パターンの検証結果を保持し、遅延計算ツールによって回路の信号遅延を計算する（ステップＳ２０４）。

その結果、タイミングエラーが発生し、リピータ挿入が必要であると判断すると、先に保持していた形状チェック、リソグラフィマージン未達パターンの情報および回路接続情報とを合わせてリピータ挿入箇所を抽出し、リピータを挿入する（ステップＳ２０５）。

リピータの挿入箇所は第１実施形態と同様、図３に示す矢印の位置となる。また、リピータ挿入後の物理レイアウトに対してレイアウト検証を行って（ステップＳ２０６）、新たにリソグラフマージン未達箇所が発生していないことを確認し、静的タイミング解析（ステップＳ２０７）を行う。ここで、レイアウト検証（ステップＳ２０６）に関しては不必要であれば省略することができる。処理が不必要な場合とは、物理レイアウトの変更がわずかで、明らかに新たに発生するリソグラフィマージン未達パターンがないと判断できる場合である。

第２実施形態では、第１実施形態で必要であった形状チェックの結果および回路の接続情報のＲＣ抽出ツールへの入力が不要となるため、第１実施形態に比べて処理効率を向上させることが可能となる。つまり、ＲＣ抽出ツール内でリソグラフィ検証を行うことにより、余分なデータ入出力時間を割愛して処理時間を短縮することが可能となる。

［第３実施形態］
次に、本発明の半導体装置の製造方法に係る第３実施形態を説明する。第３実施形態は、先に説明した第１実施形態における形状チェック、ＯＰＣ、ＯＰＣ検証および遅延計算によるタイミングエラーチェックの処理を配置配線ツール（配置配線システム）で処理する点に特徴がある。

図５は、第３実施形態に係る半導体装置の製造方法を説明するフローチャートである。先ず、配置配線ツールにおいて、概略配線（ステップＳ３０１）、詳細配線（ステップＳ３０２）の処理によって生成した物理レイアウトの図形データ（ＧＤＳフォーマットのデータ）をマスクデータ処理へ送る。

次いで、同じ配置配線ツールにおいて、形状チェックを行い、長配線長の図形を抽出するとともに、ＲＣ抽出を行う（ステップＳ３０３）。形状チェックでは、詳細配線後の物理レイアウトの図形データから予め設定された長さ以上となる長配線長箇所を抽出する。抽出された箇所の情報は、物理レイアウト上の座標として保持される。

また、配置配線ツールは、物理レイアウトの図形データからＯＰＣ、ＯＰＣ検証を行い、リソグラフィマージン未達パターンの抽出を行う。ＯＰＣ、ＯＰＣ検証の条件およびリソグラフィマージンチェックの内容は先に説明した第１実施形態と同じでよい。なお、リソグラフィマージン未達パターンは、転写像の計算結果から得る場合のほか、回路の接続情報や段差シミュレーションの計算結果からも得ることができる。また、転写像の計算結果および回路の接続情報、段差シミュレーションの計算結果の複数から得るようにしてもよい。

ここまでの処理で、形状チェックの結果、特性上の仕様を満たさない配線長箇所かつリソグラフィマージン未達パターンを抽出し、その情報を保持する。

次に、配置配線ツールは、先に生成した物理レイアウトの図形データまたはＯＰＣ検証で算出した転写像のデータを用いて容量値および抵抗値の算出を行う。その後、こうして算出した容量値および抵抗値を使用して、配置配線システムに内蔵された遅延計算処理部で遅延計算を行う（ステップＳ３０４）。

その結果、タイミングエラーが発生し、リピータ挿入が必要であると判断すると、先に保持していた形状チェック、リソグラフィマージン未達パターンの情報および回路の接続情報を参照して、リピータ挿入箇所を抽出し、リピータを挿入する（ステップＳ３０５）。リピータの挿入では、配置配線等のフロアプランの制約を違反しない範囲でバッファ等の素子を分割した配線間に挿入する。

リピータの挿入箇所は第１実施形態と同様、図３に示す矢印の位置となる。また、リピータ挿入後の物理レイアウトに対してレイアウト検証を行って（ステップＳ３０６）、新たにリソグラフマージン未達箇所が発生していないことを確認する。ここで、レイアウト検証（ステップＳ３０６）に関しては不必要であれば省略することができる。処理が不必要な場合とは、物理レイアウトの変更がわずかで、明らかに新たに発生するリソグラフィマージン未達パターンがないと判断できる場合である。

以上の処理までを配置配線ツールで行い、続いてＲＣ抽出（ステップＳ３０７）、遅延計算（ステップＳ３０８）、静的タイミング解析（ステップＳ３０９）を行う。配置配線ツール内での処理によってリピータ挿入を行っていることから、それ以降の処理ではリピータ挿入の必要な箇所は発生しない。

なお、本実施形態では、遅延計算によるタイミングエラーチェックの処理（ステップＳ３０４）を配置配線ツールに内蔵された遅延計算処理部で計算しているが、この遅延計算は多くの計算時間を必要とし、全体の処理時間を増大させる場合もある。そのような場合は、あらかじめ容量および抵抗値と遅延時間との関係を求めておき、容量および抵抗値に関する制約を作成しておく。すなわち、配置配線ツールで詳細配線後の図形データから容量・抵抗を算出する際に、配線幅、スペース幅に関するデザインルール、または容量値、抵抗値に関するルールを入れておく。そして、配置配線ツールの容量、抵抗計算時に上記ルールを読み込み、概要箇所の座標を配置配線データベースに出力する。このようにすれば、形状チェックを行うのみでステップＳ３０４の遅延計算は必要がない。

このような本実施形態では、配置配線ツール内で主要な処理の多くを実行することから、データの入出力の手間が省け処理時間を削減することが可能である。

［適用例］
上記説明した実施形態に係る処理は、コンピュータで実行されるプログラム（半導体装置の製造プログラム）として実現可能である。すなわち、（ａ）半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップ、（ｂ）物理レイアウトの転写像計算、配線の段差計算を行うステップ、（ｃ）物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップ、（ｄ）上記仕様を満たさない配線について、図形の情報および転写像計算、段差計算の結果に基づきリピータの挿入箇所を設定するステップをコンピュータによって実行させるものである。

このうち、（ａ）のステップは、図１、図４、図５に示す概略配線（ステップＳ１０１、Ｓ２０１、Ｓ３０１）および詳細配線（ステップＳ１０２、Ｓ２０２、Ｓ３０２）に対応し、（ｂ）のステップは、図１、図４、図５に示す形状チェック、ＯＰＣ、ＯＰＣ検証（ステップＳ１０４、Ｓ２０３、Ｓ３０３）に対応し、（ｃ）のステップは、図１、図４、図５に示す遅延計算（ステップＳ１０６、Ｓ２０４、Ｓ３０４）に対応し、（ｄ）のステップは、図１、図４、図５に示すレイアウト考慮リピータ挿入（ステップＳ１０７、Ｓ２０５、Ｓ３０５）に対応する。

本実施形態の半導体装置の製造プログラムを構成する各ステップは、個別のモジュールとして用意されていても、一つのモジュールに複数のステップが組み込まれた構成でもよい。例えば、半導体装置の製造における設計支援プログラムでは、先に説明した配置配線ツール（配置配線システム）、ＲＣ抽出ツール（ＲＣ抽出システム）、遅延計算ツール（遅延計算システム）等の各種ツールを組み合わせた構成、または各種ツールを必要に応じて読み出す構成となっている。各ステップを利用可能なモジュールは、ローカルなコンピュータの記憶手段に格納され、必要に応じて実行されたり、ネットワークに接続されたサーバに格納され、必要に応じてサーバにアクセスして実行されたりする。

これらのステップを含む処理をプログラムとしてコンピュータで実行することにより、本実施形態の特徴であるリソグラフィマージンを考慮したリピータの挿入を行うことが可能となる。

なお、本実施形態に係る処理を備えたプログラムは、コンピュータで実行されるほか、所定の媒体（ＣＤ、ＤＶＤ等）に格納した状態で流通したり、ネットワークを介して配信されるものである。

また、本発明は、上記説明した実施形態に係る処理を備えたプログラムを実行するのに有利が構成から成るコンピュータシステム（半導体装置の製造システム）としても実現可能である。この半導体装置の製造システムでは、本実施形態に係るプログラムの各種ステップを実行するのに適したハードウェアを備えている。例えば、各種ステップを迅速に処理するためのＣＰＵ、処理を行うにあたり十分な容量を備えたメモリ、各種データを格納する記憶手段、その他、ディスプレイ、入出力インタフェースを備えた構成となっている。

この半導体装置の製造システムでは、予め本実施形態に係る半導体装置の製造プログラムが組み込まれていたり、媒体やネットワークを介して外部からインストールされ、上記説明した特徴的な処理を実行できるようになっている。

特に、本実施形態の半導体装置の製造システムでは、配置配線ツール（配置配線システム）、ＲＣ抽出ツール（ＲＣ抽出システム）、遅延計算ツール（遅延計算システム）等の各種ツール（システム）が必要に応じて組み合わせた設計支援システムとなっており、これらのツールが個別に組み込まれていて、必要なツールを利用する構成であったり、個別のツールへのアクセスを容易にした統合ソフトウェアが組み込まれていて、統合ソフトウェアのインタフェースから各種ツールを読み出して利用する構成であったりする。

Ｐ配線パターン
Ｐ’ 長配線
Ｐ１ライン

Claims

半導体集積回路の物理レイアウトを構成する図形の情報を取得する第１のステップと、
前記図形の情報に基づいて予め設定された長さ以上となる長配線長箇所を抽出する第２のステップと、
前記物理レイアウトの段差計算を行い、所定のフォトリソグラフィ条件を満たさない箇所を抽出する第３のステップと、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求める第４のステップと、
前記仕様を満たさない配線について、長配線長箇所でかつ前記所定のフォトリソグラフィ条件を満たさない箇所に、リピータを挿入する第５のステップと、
をコンピュータによって実行させることを特徴とする半導体装置の設計支援プログラム。
前記第３のステップでは、
前記物理レイアウトの段差計算に加え、転写像計算を行うことを特徴とする請求項１記載の半導体装置の設計支援プログラム。
前記第５のステップの後に、前記リピータ挿入によるレイアウトによって前記所定のフォトリソグラフィ条件を満たさない箇所が新たに発生しないないと判断できる場合を除き、所定のフォトリソグラフィ条件を満たさない箇所を抽出する第６ステップをコンピュータによって実行させることを特徴とする請求項１又は２に記載の半導体装置の設計支援プログラム。
半導体集積回路の物理レイアウトを構成する図形の情報を取得する第１のステップと、
前記図形の情報に基づいて予め設定された長さ以上となる長配線長箇所を抽出する第２のステップと、
前記物理レイアウトの段差計算を行い、所定のフォトリソグラフィ条件を満たさない箇所を抽出する第３のステップと、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求める第４のステップと、
前記仕様を満たさない配線について、長配線長箇所でかつ前記所定のフォトリソグラフィ条件を満たさない箇所に、リピータを挿入する第５のステップと、
を実行するコンピュータを含むことを特徴とする半導体装置の設計システム。
前記第３のステップでは、
前記物理レイアウトの段差計算に加え、転写像計算を行うことを特徴とする請求項４記載の半導体装置の設計システム。
前記コンピュータは、
前記第５のステップの後に、前記リピータ挿入によるレイアウトによって前記所定のフォトリソグラフィ条件を満たさない箇所が新たに発生しないないと判断できる場合を除き、所定のフォトリソグラフィ条件を満たさない箇所を抽出する第６ステップを実行することを特徴とする請求項４又は５に記載の半導体装置の設計システム。