CN119167864A - 电路布局检查方法与电路布局检查系统 - Google Patents
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Abstract
本申请涉及电路布局检查方法与电路布局检查系统。电路布局检查方法包含:确认在对应第一逻辑门阵列单元的第一布局图案往外延伸的区域内是否只存在第一布局图案与/或对应于填充单元或第二逻辑门阵列单元的第二布局图案;确认第一布局图案中对应于电性连接层的第一图案是否被第一布局图案中对应一金属层的第二图案围封且第一图案的所有边界与第二图案的所有边界之间的间隔是否皆不小于预设距离;以及若该区域只存在第一与/或第二布局图案,且若第一图案被第二图案围封且间隔皆不小于预设距离,产生指示集成电路的布局设计的数据。
Description
技术领域
本发明涉及电路布局检查系统,尤其涉及可避免在制作集成电路过程中需重新制作掩模的电路布局检查方法与系统。
背景技术
在芯片设计阶段,集成电路可经由工程变更命令(engineering change order,ECO)来修正集成电路中的功能单元的相关操作。另一方面,随着半导体工艺发展,晶体管的尺寸越来越小,使得经由光刻实现的图案很难与预期的图案完全一致。为解决上述问题,可通过光学邻近效应修正(optical proximity correction,OPC)来修正或调整掩模,以修正不准确的图形。实务上,经ECO后的集成电路需进行OPC。在这个阶段中,可通过重新下线(Re-Tape out,RTO)规则可确认经过ECO后的集成电路中的那些布局图案所对应的掩模因OPC需要重新制作。在部分情形中,在ECO后中未曾变动过的结构仍可能因为OPC的关系而违反重新下线规则,而必须重新制造或修正对应的掩模,造成整体制造成本增加。
发明内容
于一些实施方式中,本公开的目的之一为(但不限于)提供一种可避免重新制作掩模的电路布局检查方法与系统,以改善现有技术的不足。
于一些实施方式中,电路布局检查方法包含下列操作:确认在从一第一布局图案往外延伸的一第一区域内是否只存在该第一布局图案或一第二布局图案中的至少一者,其中该第一布局图案对应于一第一逻辑门阵列单元,且该第二布局图案对应于一填充单元或一第二逻辑门阵列单元;确认该第一布局图案中的一第一图案是否被该第一布局图案中的一第二图案围封且该第一图案的所有边界与该第二图案的所有边界之间的间隔是否皆不小于一第一预设距离,其中该第一图案对应于一电性连接层,且该第二图案对应于一金属层;以及若该第一区域只存在该第一布局图案或该第二布局图案中的该至少一者,且若该第一图案被该第二图案围封且该第一图案的所有边界与该第二图案的所有边界之间的间隔皆不小于该第一预设距离,产生指示一集成电路的布局设计的一数据。
于一些实施方式中,电路布局检查系统包含存储器电路与处理器电路。存储器电路用以存储至少一电脑程序码。处理器电路用以执行该至少一电脑程序码,以执行下列操作:确认在从一第一布局图案往外延伸的一第一区域内是否只存在该第一布局图案或一第二布局图案中的至少一者,其中该第一布局图案对应于一第一逻辑门阵列单元,且该第二布局图案对应于一填充单元或一第二逻辑门阵列单元;确认该第一布局图案中的一第一图案是否被该第一布局图案中的一第二图案围封且该第一图案的所有边界与该第二图案的所有边界之间的间隔是否皆不小于一第一预设距离,其中该第一图案对应于一电性连接层,且该第二图案对应于一金属层;以及若该第一区域只存在该第一布局图案或该第二布局图案中的该至少一者,且若该第一图案被该第二图案围封且该第一图案的所有边界与该第二图案的所有边界的间隔皆不小于该第一预设距离,产生指示一集成电路的布局设计的一数据。
有关本公开的特征、实作与技术效果,兹配合附图作优选实施例详细说明如下。
附图说明
图1为根据本公开一些实施例绘制的一种电路布局检查系统的示意图;
图2为根据本公开一些实施例绘制的一种电路布局检查方法的流程图;
图3A为根据本公开实施例绘制的一种布局设计的示意图;
图3B为根据本公开实施例绘制的图3A中的布局图案的示意图;以及
图4为根据本公开一些实施例绘制的布局设计的示意图。
符号说明
100:电路布局检查系统
110:存储器电路
120:处理器电路
130:至少一输入输出界面
200:电路布局检查方法
300,400:布局设计
DI,DO:数据
FC:布局图案
FNC:布局图案
GDCAP:解耦单元
GFILL:填充单元
GP1~GP6:布局图案
P1~P2:图案
S210,S220,S230,S240:操作
SP1,SP2:区域
d1,d2:预设距离
具体实施方式
本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义,在本公开的内容中包含任一于此讨论的词汇的使用例子仅为示例,不应限制到本公开的范围与含义。同样地,本公开亦不仅以于此说明书所示出的各种实施例为限。
关于本文中所使用的“耦接”或“连接”,均可指两个或更多个元件相互直接作实体或电性接触,或是相互间接作实体或电性接触,亦可指两个或更多个元件相互操作或动作。如本文所用,用语“电路”可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。
如本文所用,用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中,使用第一、第二与第三等等的词汇,是用于描述并辨别各个元件。因此,在本文中的第一元件也可被称为第二元件,而不脱离本公开的本意。为易于理解,于各附图中的类似元件将被指定为相同标号。
图1为根据本公开一些实施例绘制的一种电路布局检查系统100的示意图。在一些实施例中,电路布局检查系统100可自动检查用于制造集成电路的布局设计是否符合预设布局限制以避免重新制造掩模,从而节省整体制造成本。
在一些实施例中,电路布局检查系统100包含存储器电路110、处理器电路120以及至少一输入输出界面130。在一些实施例中,处理器电路120可为,但不限于,中央处理单元(CPU)、特殊应用集成电路(Application-specific integrated circuit)、多处理器、分散式处理系统或合适的处理单元。用来实施处理器电路120的各种电路或单元皆为本公开所涵盖的范围。
存储器电路110可存储至少一电脑程序码,其可用来辅助设计集成电路。例如,该至少一电脑程序码可经由多个指令集所编码而成,其中多个指令集用以检查集成电路中的多个布局图案是否符合前述的预设布局限制。处理器电路120可执行存储于存储器电路110的至少一电脑程序码,且检查布局图案的多个操作可自动地被执行。在一些实施例中,前述的至少一电脑程序码可与现有的电脑辅助设计工具整合。于一些实施例中,存储器电路110可为非暂态电脑可读取存储媒介,其存储有用来执行图2中的多个操作的可执行指令。于一些实施例中,非暂态电脑可读取存储媒介可包含,但不限于,半导体或固态存储器、磁带、可移除式电脑磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘与/或光学磁盘。在一些实施例中,前述的光学磁盘可包含,但不限于,只读存储光盘(CD-ROM)、可重复录写光盘(CD-R/W)与/或数字影音光盘(DVD)。
至少一输入输出界面130可接收多个数据与/或命令,其中该些数据与/或指令可由电路设计者或布局设计者所操控的一装置发出。如此,电路布局检查系统100可经由至少一输入输出界面130所接收的命令被操控。在一些实施例中,至少一输入输出界面130可包含一屏幕,其设置以显示程序码执行的状态。于一些实施例中,至少一输入输出界面130可包含,但不限于,图形化用户界面、键盘、鼠标、轨迹球、触控屏幕、游标方向键或其上述的组合,以沟通信息与多个命令至处理器电路120。
在一些实施例中,处理器电路120可经由至少一输入输出界面130接收数据DI,其中数据DI用于指示集成电路的布局设计。处理器电路120可执行存储器电路110中的至少一电脑程序码来解析数据DI,以获得数据DI中的多个布局图案并执行后述图2中的操作,以检查数据DI中的多个布局图案是否符合预设布局限制。若数据DI中的多个布局图案皆符合预设布局限制,处理器电路120可将数据DI输出为数据DO并存储数据DO在存储器电路110中。如此,电路设计者或布局设计者可经由至少一输入输出界面130得到数据DO,并将数据DO提供给晶圆代工厂制造该集成电路。
在一些实施例中,本文提及的“布局图案(layout pattern)”或“图案(pattern)”可泛指为在电脑辅助设计工具中所使用的平面几何形状,其可用来呈现集成电路的布局设计,并对应于构成集成电路中的各种元件的金属层、电性连接层、氧化层与/或半导体层等等。
图2为根据本公开一些实施例绘制的一种电路布局检查方法200的流程图。在一些实施例中,电路布局检查方法200可由,但不限于,图1的电路布局检查系统100执行。
在操作S210,确认在从第一布局图案往外延伸的第一区域内是否只存在第一布局图案或第二布局图案中的至少一者。上述的第一布局图案对应于第一逻辑门阵列单元(gate array cell),且上述的第二布局图案对应于填充单元(filler cell)或第二逻辑门阵列单元。若该第一区域中只存在第一布局图案与/或第二布局图案,执行操作S220。或者,若该第一区域中还存在其他布局图案,执行操作S240。
为说明操作S210,一并参照图3A,图3A为根据本公开实施例绘制的一种布局设计300的示意图。图3A所示的布局设计300可为集成电路中的一部分布局图案。图1的处理器电路120可通过解析数据DI来获得布局设计300中的多个布局图案的信息。例如,布局设计300包含对应于多个逻辑门阵列单元(gate array cell)的多个布局图案GP1与GP2、对应于多个填充单元的多个布局图案FC以及对应于多个功能单元(function cell)的多个布局图案FNC。在一些实施例中,前述的逻辑门阵列单元可为用来进行工程变更命令(engineeringchange order,ECO)的可程序化逻辑门阵列单元。例如,逻辑门阵列单元可包含至少一标准单元(standard cell)电路,其可经由可执行一或多种逻辑功能的数字电路实施。在进行ECO之前,该些逻辑门阵列单元的输入与输出不会耦接到前述的多个功能单元。在进行ECO后,部分的逻辑门阵列单元的输入与输出可能会被调整为耦接至多个功能单元中的节点,以修正或调整该些功能单元的操作与/或信号传递,从而符合设计需求。在一些实施例中,逻辑门阵列单元可经设置而操作为电容的一解耦单元(decap cell;在图中标示为GDCAP),其可用来保持系统中的电压稳定。在一些实施例中,逻辑门阵列单元可经设置而操作为填充单元(在图中标示为GFILL),其可用来增加电源轨之间的连续性。另一方面,对应于多个布局图案FC的填充单元可为,但不限于,由标准单元电路所实施的填充单元或是经由逻辑门阵列单元所实施的填充单元。在一些实施例中,对应于多个布局图案FNC的多个功能单元,其可为集成电路中的主要电路,其可用来执行一特定的逻辑运算。
如图3A所示,在多个布局图案GP1与GP2往外延伸的一区域SP1(以虚线绘制)内只存在对应于逻辑门阵列单元与/或填充单元的多个布局图案GP1、GP2以及FC。换言之,对应于功能单元的多个布局图案FNC并不位于区域SP1内。如此,多个布局图案FNC可与多个布局图案GP1与GP2(其对应于用来ECO的逻辑门阵列单元)存在足够间距,从而避免修改掩模(其由进行ECO后而违反重新下线(RTO)规则所引起)。在一些实施例中,区域SP1是从布局图案GP1与/或布局图案GP2的所有边界向外延伸预设距离d1所形成的区域。在此例中,由于多个布局图案GP1与GP2相邻设置(且两者相互接触),故可将多个布局图案GP1与GP2合并视为同一个布局图案,并从此布局图案的所有边界往外延伸预设距离d1来定义区域SP1。在其他实施例中,若多个布局图案GP1与GP2不为相邻设置,则可从布局图案GP1的所有边界往外延伸预设距离d1来定义一第一区域,并从布局图案GP2的所有边界往外延伸预设距离d1来定义一第二区域,并分别检视第一区域与第二区域内是否只存在对应于填充单元与/或逻辑门阵列单元的布局图案。
在一些实施例中,该预设距离d1可约为0.19微米(μm)至0.3微米之间。在一些实施例中,该预设距离d1可约为0.25微米或0.24微米。上述关于预设距离d1的数值用于示例,该数值可依据半导体工艺设定,且本公开并不以此为限。在一些实施例中,预设距离d1的数值可为上述提及的数值范围或具体数值的±5%、±10%与/或±20%。
继续参照图2,在操作S220中,确认第一布局图案中的第一图案是否被第一布局图案中的第二图案围封(enclosed)且第一图案的所有边界与第二图案的所有边界之间的间隔是否皆不小于(即大于或等于)预设距离。上述的第一图案对应于电性连接层,且第二图案对应于金属层。
为说明操作S220,一并参照图3B,图3B为根据本公开实施例绘制的图3A中的布局图案GP1的示意图。图3B所示的布局图案可为图3A中的布局图案GP1中的部分图案。在一些实施例中,布局图案GP1可包含对应于电性连接层的图案P1以及对应于金属层的图案P2。在一些实施例中,电性连接层可包含用来连接到晶体管的连接层,例如可为接触(contact)层。在一些实施例中,电性连接层可包含用来连接到不同金属层的连接层,例如可为通孔(via)。在一些实施例中,金属层可为在ECO中被调整的连线层,其可为最上层的金属层。例如,该连线层可为第一金属层(在布局软件中常标示为M1)或第二金属层(在布局软件中常标示为M2)。
如先前所述,用于ECO的逻辑门阵列单元的输入或输出不会耦接到功能单元。在进行ECO后,用于ECO的部分逻辑门阵列单元的输入或输出可能会被调整而耦接至功能单元。上述的调整通常是通过修改上述的金属层与电性连接层的布局位置与/或连接关系来实现。通过操作S220来检查分别对应于电性连接层与金属层的图案P1与图案P2,可避免上述的调整违反重新下线规则。在一些实施例中,操作S220中所设定的检查条件主要适用于位于金属层的线路末端(line end)的电性连接层,但本公开并不以为限。
如图3B所示,图案P1被图案P2围封,且图案P1的每一个边界皆与图案P2的每一个边界之间的间隔皆大于或等于预设距离d2。在一些实施例中,预设距离d2可约为0.004微米至0.02微米之间。在一些实施例中,在一些实施例中,该预设距离d2可约为0.015微米或0.005微米。上述关于预设距离d2的数值用于示例,该数值可依据半导体工艺设定,且本公开并不以此为限。在一些实施例中,预设距离d2的数值可为上述提及的数值范围或具体数值的±5%、±10%与/或±20%。若布局设计300可符合操作S210与操作S220所设定的检查条件(相当于前述提及的预设布局限制),可确保布局设计300在经过ECO之后不用重新制作掩模,或是降低所要重新制作掩模的数量。如此,可节省整体制造成本。类似地,亦要对图3A中的布局图案GP2执行操作S220的检查。
继续参照图2,在操作S230,产生指示集成电路的布局设计的数据。在操作S240,修正布局设计。例如,若布局设计300皆符合操作S210与操作S220中设定的预设布局限制,代表布局设计300中的各个布局图案符合预设布局限制。在此条件下,可将当前的布局设计300存储为数据DO,以提供数据DO给晶圆代工厂来制作对应于布局设计300的集成电路。或者,若布局设计300不符合操作S210或操作S220的预设布局限制,可通过自动化绕线工具或通知布局设计者来修正布局设计300,并对修正后的布局设计300再次进行检查。
在一些实施例中,上述的多个例子主要说明在布局设计300中填入对应于逻辑门阵列单元的布局图案的过程中所进行的布局检查,但本公开不以此为限。在一些实施例中,若数据DI所对应的布局设计为已填入逻辑门阵列单元,在进行ECO之前,电路布局检查方法200可还包含下列操作:自多个第三布局图案中挑出一对应布局图案,其中自该对应布局图案向外延伸的一第二区域内不存在有一第四布局图案,该些第三布局图案分别对应于多个第三逻辑门阵列单元,且该第四布局图案对应于一功能单元;以及修改该对应布局图案以进行工程变更命令。为说明上述操作,参照图4,图4为根据本公开一些实施例绘制的布局设计400的示意图。图1的处理器电路120可通过解析数据DI来获得布局设计400中的多个布局图案的信息。例如,不同于布局设计300,布局设计400还包含对应于逻辑门阵列单元(其设置为解耦单元,标示为GDCAP)的多个布局图案GP3~GP6以及更多对应于功能单元的布局图案FNC。
在此例中,多个布局图案GP1~GP6皆对应于逻辑门阵列单元,且多个布局图案GP3~GP6是邻近设置于对应于功能单元的布局图案。为避免在进行ECO时所使用的逻辑门阵列单元与功能单元之间的距离过近,可通过上述操作来选择合适的逻辑门阵列单元,以避免违反重新下线规则。例如,在图4的例子中,由于从布局图案GP1往外延伸的区域SP2内不存在对应于功能单元的布局图案,故可选择布局图案GP1来进行ECO。上述的区域SP2可为从布局图案GP1的所有边界往外延伸距离d1所形成的区域(类似于图3A的区域SP1)。如此,由于对应于逻辑门阵列单元的布局图案GP1与对应于功能单元的布局图案之间存在足够距离,在经过ECO修正后的布局图案GP1不会违反重新下线规则,故可避免重新制造掩模。接着,在进行ECO后,处理器电路120可将修正后的布局设计400输出为数据DO(即操作S230)。
在一些实施例中,图4的操作可在操作S230之前执行,并可与操作S210与操作S220并列执行,但本公开并不以为限。上述电路布局检查方法200的多个操作的说明可参考前述多个实施例,故于此不再赘述。上述多个操作仅为示例,并非限定需依照此示例中的顺序执行。在不违背本公开的各实施例的操作方式与范围下,在电路布局检查方法200下的各种操作当可适当地增加、替换、省略或以不同顺序执行。或者,在电路布局检查方法200下的一或多个操作可以是同时或部分同时执行。
综上所述,本公开一些实施例所提供的电路布局检查方法与系统可检查布局设计是否符合预设布局限制,以避免重新制作掩模从而节省ECO成本以及整体制造成本。
虽然本公开的实施例如上所述,然而该些实施例并非用来限定本公开,本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化,凡此种种变化均可能属于本公开所寻求的专利保护范围,换言之,本公开的专利保护范围须视本说明书的权利要求所界定者为准。
Claims (10)
1.一种电路布局检查方法,包含:
确认在从一第一布局图案往外延伸的一第一区域内是否只存在该第一布局图案或一第二布局图案中的至少一者,其中该第一布局图案对应于一第一逻辑门阵列单元,且该第二布局图案对应于一填充单元或一第二逻辑门阵列单元;
确认该第一布局图案中的一第一图案是否被该第一布局图案中的一第二图案围封且该第一图案的所有边界与该第二图案的所有边界之间的间隔是否皆不小于一第一预设距离,其中该第一图案对应于一电性连接层,且该第二图案对应于一金属层;以及
若该第一区域只存在该第一布局图案或该第二布局图案中的该至少一者,且若该第一图案被该第二图案围封且该第一图案的所有边界与该第二图案的所有边界之间的间隔皆不小于该第一预设距离,产生指示一集成电路的布局设计的一数据。
2.如权利要求1所述的电路布局检查方法,其中该电性连接层包含一接触层或一通孔。
3.如权利要求1所述的电路布局检查方法,其中该第一逻辑门阵列单元与该第二逻辑门阵列单元中的每一者为用于工程变更命令的一可程序化逻辑门阵列单元。
4.如权利要求1所述的电路布局检查方法,其中该第一区域为从该第一布局图案的所有边界向外延伸一第二预设距离所形成的一区域。
5.如权利要求4所述的电路布局检查方法,其中该第二预设距离为0.19微米至0.3微米之间。
6.如权利要求1所述的电路布局检查方法,其中该第一预设距离为0.004微米至0.02微米之间。
7.如权利要求1所述的电路布局检查方法,其中该金属层为在工程变更命令中被调整的一连线层。
8.如权利要求1所述的电路布局检查方法,还包含:
自多个第三布局图案中挑出一对应布局图案,其中自该对应布局图案向外延伸的一第二区域内不存在一第四布局图案,所述多个第三布局图案分别对应于多个第三逻辑门阵列单元,且该第四布局图案对应于一功能单元;以及
修改该对应布局图案以进行工程变更命令。
9.如权利要求8所述的电路布局检查方法,其中该第二区域为自该第四布局图案的所有边界向外延伸一第二预设距离所形成的一区域。
10.一种电路布局检查系统,包含:
一存储器电路,用以存储至少一电脑程序码;以及
一处理器电路,用以执行该至少一电脑程序码,以:
确认在从一第一布局图案往外延伸的一第一区域内是否只存在该第一布局图案或一第二布局图案中的至少一者,其中该第一布局图案对应于一第一逻辑门阵列单元,且该第二布局图案对应于一填充单元或一第二逻辑门阵列单元;
确认该第一布局图案中的一第一图案是否被该第一布局图案中的一第二图案围封且该第一图案的所有边界与该第二图案的所有边界之间的间隔是否皆不小于一第一预设距离,其中该第一图案对应于一电性连接层,且该第二图案对应于一金属层;以及
若该第一区域只存在该第一布局图案或该第二布局图案中的该至少一者,且若该第一图案被该第二图案围封且该第一图案的所有边界与该第二图案的所有边界的间隔皆不小于该第一预设距离,产生指示一集成电路的布局设计的一数据。
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PB01 | Publication | ||
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