JP5035391B2 - 信号出力回路 - Google Patents

Description

本発明は、電源とグランドとの間に、負荷と直列に接続されるスイッチング素子に駆動制御信号を出力する信号出力回路に関する。

近年、車両のボデー電装品システムとして、高級感を醸し出すために、室内灯やバックランプ，フラッシャー等の明るさを徐々に変化させたり、或いはバッテリ電圧に依存しないように一定の明るさに制御することが行われている。その場合、ランプやＬＥＤなどの光源に対して、ＭＯＳＦＥＴ等のスイッチング素子をＰＷＭ制御により駆動して調光制御を行っている。また、駆動対象となるランプ等の負荷も増加する傾向にあるため、これらの駆動時に発生するラジオノイズも増大しつつある。

上記のようなＰＷＭ駆動時に発生するラジオノイズを低減する技術としては、例えば特許文献１，２に開示されているように、ＰＷＭ信号の波形を台形波状にして、負荷に通電する電流の変化を緩慢にすることでノイズを抑制する技術がある。しかしながら、この技術には、電流波形の傾きが一定に変化する期間では、ＭＯＳＦＥＴ等のスイッチング素子のゲートに与えられる電圧が低いレベルで推移する。すると、その期間はオン抵抗が高い状態が継続することになり、スイッチング素子が発熱する。この発熱量は、駆動電流量が多くなり、また駆動対象が多くなるにつれて増加するので、放熱対策が困難となる。すなわち、ラジオノイズの低減と、スイッチング素子の発熱抑制とはトレードオフの関係にあり、これらをどのように調整するかが問題となる。

例えば特許文献１においても、上記のトレードオフの問題については考慮しているが、そのために非常に複雑な回路構成を採用している。また、特許文献３は、ＰＷＭ信号波形を、ノイズ低減及び発熱の抑制については台形波よりも効果が高い擬似的な正弦波状にする技術である。

特許第３６８５１０８号公報 特開２００９−１６６９７号公報 特開２００７−１３９１６号公報

特許文献３では、ＦＥＴのソース電圧をモニタすることで、多数の定電流源の接続を順次切り替えて擬似的な正弦波を生成している。しかしながら、このようなフィーバック制御は構成が複雑になると共に、他の機器が発生するノイズの影響を受け易いという問題がある。また、単にＣＲフィルタを用いて信号波形を鈍らせるようにすると信号波形の立ち上がりは緩やかになるが、立ち下がりは緩やかにならない。
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で、正弦波と同様に緩やかに変化する波形でスイッチング素子を制御できる信号出力回路を提供することにある。

請求項１記載の信号出力回路によれば、スイッチング素子を駆動するための制御信号が入力されると、制御手段は、制御信号のレベル変化に応じてスイッチング素子の容量成分に対する充放電動作を制御する。電圧駆動型のスイッチング素子は、制御端子と出力端子との間に容量成分を有しているので、カレントミラー回路により電流発生回路が発生した電流がミラー電流として流れ、電流増幅回路によりスイッチング素子の制御端子を介して上記容量成分に充電されている電荷を放電させる電流が流れる。そして、電流増幅回路の動作が停止すると、電流発生回路が発生した電流が前記容量成分に充電電流として供給される。

このように動作することで、スイッチング素子の制御端子電位は、電流発生回路が有している内部抵抗成分と上記容量成分との時定数に応じて緩やかに変化する。しかも、充電時，放電時の電圧波形の傾きは、電流発生回路とカレントミラー回路と電流増幅回路との組み合わせにより充放電電流が定電流制御されることで互いに折り返した形となる。したがって、スイッチング素子がターンオンする場合、ターンオフする場合の双方について、負荷に通電する電流波形の傾きが緩やかになりラジオノイズを良好に低減できる。また、上記の制御形態はいわゆるオープンループ制御となるので、特許文献３のようなフィードバック制御よりもノイズの影響を受け難くなり、安定した制御を行うことができる。

請求項２記載の信号出力回路によれば、電流増幅回路を、カレントミラー回路の電流経路に接続されるトランジスタを含むミラー対からなる制御用カレントミラー回路で構成する。すなわち、制御用カレントミラー回路が動作すれば、スイッチング素子の制御端子より放電電流を流すことができる。また、制御用カレントミラー回路の動作を停止させれば、カレントミラー回路の電流経路に流れる電流によって制御端子に充電電流を供給できる。

請求項３記載の信号出力回路によれば、制御端子と、スイッチング素子及び負荷の共通接続点との間にコンデンサを接続する。すなわち、スイッチング素子が有している容量成分は各素子毎にバラツキがあるため、充放電時の電圧波形の傾き度合いが異なる場合が想定される。したがって、コンデンサを別途接続して容量成分を増加させれば、スイッチング素子の寄生容量が様々に異なる場合でも、電圧波形の傾き度合いを安定させることができる。

請求項４記載の信号出力回路によれば、前記コンデンサの容量を、スイッチング素子が有している容量成分よりも大きくなるように設定する。斯様に設定することで、コンデンサによって付加される容量成分が支配的になり、電圧波形の傾き度合いを一層安定させることができる。また、制御端子の電位をより持ち上げることでスイッチング素子のオン抵抗を低減し、発熱を抑制する効果も得られる。

請求項５記載の信号出力回路によれば、充放電補助回路が、電流増幅回路の動作期間の一部及び停止期間の一部において、制御端子に対する充放電電流を増加させるためのバイパス経路を形成する。すなわち、バイパス経路が形成される期間は電圧波形の傾きが急峻に変化するので、制御端子の電位も急峻に変化する。したがって、スイッチング素子がフルオン状態となっているためラジオノイズの抑制に貢献しない期間の充放電期間を短縮化すれば、スイッチング素子のオン期間を、入力される制御信号によって指示される期間に近付けることができる。

請求項６記載の信号出力回路によれば、充放電補助回路は、スイッチング素子の制御端子の電位又はスイッチング素子及び負荷の共通接続点の電位と、電源電圧に基づいて設定される基準電圧とを比較回路で比較し、比較回路の出力信号でバイパス経路の形成を制御する。すなわち、前記制御端子の電位又は前記共通接続点の電位はスイッチング素子のオン状態を反映しているので、当該電位を基準電圧と比較してバイパス経路の形成を制御すれば、充放電電流を適切な期間に増加させることができる。

請求項７記載の信号出力回路によれば、カレントミラー回路に対する制御電源の供給を断続するスイッチ回路を備えるので、カレントミラー回路を動作させる必要がない場合に制御電源を遮断することで、消費電力を低減できる。

請求項８記載の信号出力回路によれば、スイッチング素子が電源と負荷との間に接続されているものに駆動信号を出力する。すなわちこの場合はハイサイド駆動方式になり、負荷との共通接続点の電位は制御端子の電位に追従して変化するので、ラジオノイズを抑制するのにより有効に作用する。

請求項９記載の信号出力回路によれば、制御電源は、昇圧回路によって電源電圧を昇圧するので、ハイサイド駆動方式のスイッチング素子が確実にフルオン状態となるように駆動できる。

請求項１０記載の信号出力回路によれば、制御電源は、昇圧回路で昇圧された電圧を定電圧回路により安定化するので、スイッチング素子の駆動状態を安定化できる。
請求項１１記載の信号出力回路によれば、電流発生回路を、制御電源の供給経路に挿入され、一端が制御端子に接続される抵抗素子を備えて構成するので、その抵抗素子の抵抗値によって充放電時定数を設定できる。

請求項１２記載の信号出力回路によれば、電流変化緩和手段は、スイッチング素子が有する容量成分の充電を開始させるタイミングと、前記容量成分の放電を終了させるタイミングとについて、電流変化の傾きを緩和するように動作する。これにより、負荷への通電が開始される場合と、通電が停止する場合とについても電流波形の傾きを緩やかにすることができ、ノイズの発生を一層抑制することができる。

請求項１３記載の信号出力回路によれば、電流変化緩和手段は、カレントミラー回路の動作を停止させている状態から、充電電流量がより小さい微小充電電流供給手段を介して充電電流の供給を開始させる。また、スイッチング素子を介して出力される電圧のレベルが所定の閾値よりも低下すると電流増幅回路の動作を停止させ、放電電流量がより小さい微小電流流出手段を介して放電電流を流す。すなわち、微小充電電流供給手段，微小電流流出手段を動作させるタイミングを制御することで、充電開始時，放電終了時の電流変化の傾きを緩やかにできる。

第１実施例であり、信号出力回路の構成をモデル化して示すブロック図 信号出力回路をより具体的な回路で示す図 各部の信号波形図 第２実施例を示す図２相当図 カレントミラー回路のバリエーションを示す図 第３実施例を示す図１相当図 急速充放電回路の実態回路図 図３相当図 第４実施例を示す図１相当図 図３相当図 第５実施例を示す図２相当図 各制御信号のタイミングチャート 第６実施例を示す図１相当図 実測した各信号の波形を示す図 ＡＭ帯のノイズレベルを示す図 急速充放電回路を用いない場合の図１５相当図 急速充放電回路がある場合（ａ），無い場合（ｂ）についてノイズレベルを測定した結果を示す図 第７実施例を示す図１相当図 図３相当図 第８実施例を示す図１相当図 第９実施例を示す図２相当図 図３相当図 第１０実施例を示す図１相当図 図１６相当図 第１１実施例を示す図１相当図 第１２実施例を示す図１相当図 第１３実施例を示す図１相当図 図２相当図 第１４実施例を示す図１３相当図 図３相当図 第１５実施例を示す図２９相当図 図３０相当図 第１６実施例を示す図２相当図

（第１実施例）
以下、第１実施例について図１ないし図３を参照して説明する。図１は、信号出力回路の動作原理を簡単に説明するため、構成をモデル化して示すブロック図である。電源ＶＢ（車両のバッテリ）とグランドとの間には、ＮチャネルＭＯＳＦＥＴ１（スイッチング素子）と負荷たるランプ（例えば室内灯やバックランプ，フラッシャー等）２との直列回路が接続されている。信号出力回路３において、昇圧回路４は、電源ＶＢを昇圧して制御電源電圧Ｖcp（例えば、ＶＢ＋１０Ｖ程度）を生成出力するもので、例えばチャージポンプ回路などで構成される。カレントミラー回路５は制御電源Ｖcp側に構成されており、電流源（電流発生回路）６の一部はカレントミラー回路５の一部と構成を共有している。

また、グランド側にもカレントミラー回路７（制御用カレントミラー回路）が構成されており、カレントミラー回路５の一方の電流経路は、スイッチ回路（制御手段）８を介してカレントミラー回路７に接続されており、カレントミラー回路５の他方の電流経路，すなわち電流源６側もカレントミラー回路７に接続されている。そして、電流源６とカレントミラー回路７との共通接続点は、ＮチャネルＭＯＳＦＥＴ１のゲート（制御端子）に接続されている。ＮチャネルＭＯＳＦＥＴ１のゲートとソースとの間には、コンデンサ９が接続されている。尚、コンデンサ９の容量は、ＮチャネルＭＯＳＦＥＴ１のゲート−ソース間容量よりも、大きくなるように設定されている。

図２は、図１に示す信号出力回路３をより具体的な回路で示すものである。制御電源Ｖcp側のカレントミラー回路５は、ＰＮＰトランジスタ５ａ，５ｂのミラー対で構成されており、これらのエミッタは制御電源Ｖcpに接続され、ベースはＰＮＰトランジスタ５ａのコレクタに共通に接続されている。ＰＮＰトランジスタ５ａのコレクタは、抵抗素子６Ｒを介してＮチャネルＭＯＳＦＥＴ１のゲートに接続されている。すなわち、電流源６は、ＰＮＰトランジスタ５ａと抵抗素子６Ｒとで構成されている。
一方、グランド側のカレントミラー回路７は、ＮＰＮトランジスタ７ａ，７ｂのミラー対で構成されており、これらのエミッタはグランドに接続され、ベースはＮＰＮトランジスタ７ａのコレクタに共通に接続されている。ＮＰＮトランジスタ７ａのコレクタはＰＮＰトランジスタ５ｂのコレクタに接続され、ＮＰＮトランジスタ７ｂのコレクタは、ＮチャネルＭＯＳＦＥＴ１のゲートに接続されている。

そして、ＮＰＮトランジスタ７ａに対しては、図１のスイッチ回路８に対応するＮチャネルＭＯＳＦＥＴ８Ｔが並列に接続されている。尚、図１では、カレントミラー回路７を動作させるスイッチ回路８として、トランジスタ５ｂ，７ａのコレクタ間の電流経路に直列に挿入されるように図示している。ＮチャネルＭＯＳＦＥＴ８Ｔのゲートには、ランプ２を駆動制御するためのＰＷＭ信号が与えられるようになっている。尚、カレントミラー回路５におけるＰＮＰトランジスタ５ｂ，５ａのミラー比が１：Ｎに設定されているとすると、カレントミラー回路７におけるＮＰＮトランジスタ７ａ，７ｂは、ミラー比が１：２Ｎに設定されている。

次に、本実施例の作用について図３を参照して説明する。図３（ａ）に示すように、ＰＷＭ信号のレベルがローからハイに変化すると、ＮチャネルＭＯＳＦＥＴ８Ｔはオフからオンに変化する。ＮチャネルＭＯＳＦＥＴ８Ｔがオフの場合、カレントミラー回路７が動作するので、電源側のカレントミラー回路５も動作して電流が流れる。この時、ＮチャネルＭＯＳＦＥＴ１のゲートはローレベルとなるので、ＮチャネルＭＯＳＦＥＴ１はオフしてランプ２に電流は供給されない。

一方、ＮチャネルＭＯＳＦＥＴ８Ｔがオンすると、カレントミラー回路７の動作が停止するが、この時カレントミラー回路５から電流源６を介して流れる電流は、ＮチャネルＭＯＳＦＥＴ１のゲートに流入する。ＮチャネルＭＯＳＦＥＴ１のゲート−ソース間には容量成分があり、その容量成分にコンデンサ９が並列に接続されているので、ゲートに流入した電流はこれらの容量を充電してゲート電位をハイレベルに上昇させる。するとＮチャネルＭＯＳＦＥＴ１がターンオンしてランプ２に電流が供給される。

上記の動作が行われる場合、ＰＷＭ信号のレベルがローからハイに変化すると（図３（ａ）参照）、コンデンサ９を含むＮチャネルＭＯＳＦＥＴ１のゲート−ソース間容量は、電流源６の抵抗素子６Ｒを介して流れる電流により、ＣＲ時定数を以って充電される。したがって、図３（ｂ）に示すように、ゲート電圧波形の立ち上がりは緩やかになる。この場合のゲート電圧Ｖｇの変化は（１）式で表わされる。尚、ｔは時間である。
Ｖｇ＝Ｖcp［１−ｅｘｐ｛−ｔ／（ＣＲ）｝］ …（１）
そして、ＮチャネルＭＯＳＦＥＴ１はソースフォロワとなっているので、ランプ２との共通接続点であるソースの電位は、図３（ｃ）に示すように、ゲート電圧波形の変化に追従して同様にゆるやかに立ち上がる。その結果、ランプ２に通電される電流波形も上記ソースの電圧波形と同様になる（図３（ｄ）参照）。

一方、ＰＷＭ信号のレベルがハイからローに変化すると（図３（ａ）参照）、ＮチャネルＭＯＳＦＥＴ１の充電状態にあるゲート−ソース間容量は、トランジスタ７ｂ，５ｂがオンすることでやはりＣＲ時定数を以って放電される。この時、カレントミラー回路７は、カレントミラー回路５より供給される電流と共に、コンデンサ９等の充電電荷を放電させる電流を流す。したがって、ゲート電圧波形の立ち下がりも緩やかになり（図３（ｂ）参照）、ソース電位も同様にゆるやかに立ち下がる（図３（ｃ）参照）。そして、ランプ２に通電される電流波形の立ち下がりも上記ソースの電圧波形と同様になる（図３（ｄ）参照）。またこの場合、ランプ２に通電される電流の立ち上がり時の波形と立ち下がり時の波形とは、時間経過的に折り返した形で対称となっている。

以上のように本実施例によれば、ＮチャネルＭＯＳＦＥＴ８Ｔは、ゲートに与えられるＰＷＭ信号のレベル変化に応じてカレントミラー回路７の動作を制御し、カレントミラー回路７が動作すると電流源６を介してミラー電流として流れる。すると、ＮチャネルＭＯＳＦＥＴ１のゲートを介してゲート−ソース間の容量成分に充電されている電荷を放電させる電流が流れる。そして、カレントミラー回路７の動作が停止すると、カレントミラー回路５より電流源６を介して流れる電流が、ＮチャネルＭＯＳＦＥＴ１のゲートに充電電流として供給される。

したがって、ＮチャネルＭＯＳＦＥＴ１のゲート電位は、電流源６が有している内部抵抗成分（抵抗素子６Ｒの抵抗値）と上記容量成分との時定数に応じて緩やかに変化する。しかも、充電時，放電時の電圧波形の傾きは、電流源６とカレントミラー回路７，５との組み合わせにより充放電電流が定電流制御されて、時間変化的に折り返した形となるので、ＮチャネルＭＯＳＦＥＴ１がターンオンする場合、ターンオフする場合の双方について、ランプ２に通電する電流波形の傾きが緩やかになりラジオノイズを良好に低減できる。そして、上記の制御形態はいわゆるオープンループ制御となるので、フィードバック制御よりもノイズの影響を受け難くなり、安定した制御を行うことができる。

また、ＮチャネルＭＯＳＦＥＴ１のゲート−ソース間にコンデンサ９を接続し、コンデンサ９の容量を、ＮチャネルＭＯＳＦＥＴ１が有している容量成分よりも大きくなるように設定したので、ＮチャネルＭＯＳＦＥＴ１が有している容量成分のバラツキに影響されることなく、ゲート電圧波形，及びソース電圧波形並びに通電電流波形の傾き度合いを安定させることができる。加えて、ゲート電位をより持ち上げることでＮチャネルＭＯＳＦＥＴ１のオン抵抗を低減し、発熱を抑制する効果も得られる。

また、ＮチャネルＭＯＳＦＥＴ１をハイサイド駆動方式にすることで、いわゆるソースフォロワとして動作するので、ソース電位がゲート電位の変化に追従して変化するため、ランプ２に流れる電流波形も緩やかに変化して、ラジオノイズを抑制するのにより有効に作用する。そして、制御電源Ｖcpは、昇圧回路４により電源電圧ＶＢを昇圧して生成されるので、ハイサイド駆動方式のＮチャネルＭＯＳＦＥＴ１が確実にフルオン状態となるように駆動できる。

また、電流源６を、制御電源Ｖcpの供給経路に挿入されて、一端がＮチャネルＭＯＳＦＥＴ１のゲートに接続される抵抗素子６Ｒを備えて構成するので、その抵抗素子６Ｒの抵抗値によって充放電時定数を設定できる。
更に、ＮＰＮトランジスタ７ｂに並列接続したＮチャネルＭＯＳＦＥＴ８Ｔにより、ＰＷＭ信号のレベル変化に応じて、カレントミラー回路５と直列に接続されるカレントミラー回路７の動作を制御するようにした。すなわち、カレントミラー回路７が動作すれば、ＮチャネルＭＯＳＦＥＴ１のゲートより放電電流を流すことができる。また、カレントミラー回路７の動作を停止させれば、カレントミラー回路５より電流源６を介して流れる電流によって上記ゲートに充電電流を供給できる。

（第２実施例）
図４及び図５は第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の信号出力回路１１は、電源側，グランド側のカレントミラー回路５，７に対して、電流ゲイン補正用のトランジスタを追加している。ＰＮＰトランジスタ５ａ，５ｂのベースには、抵抗素子１２を介してＰＮＰトランジスタ１３のエミッタが接続されている。ＰＮＰトランジスタ１３のベースは、ＰＮＰトランジスタ５ａのコレクタに接続されており、ＰＮＰトランジスタ１３のコレクタはグランドに接続されている。

また、ＰＮＰトランジスタ５ｂのコレクタと、ＮＰＮトランジスタ７ａのコレクタとの間には、ＰＮＰトランジスタ１４のエミッタ，コレクタが接続されている。ＰＮＰトランジスタ１４のベースは、ＰＮＰトランジスタ１３のベースと共にＰＮＰトランジスタ５ａのコレクタに接続されている。このＰＮＰトランジスタ１４は、ＰＮＰトランジスタ５ａ，５ｂのエミッタ−コレクタ間電圧を等しく（何れも２・ＶBE）してアーリー効果の影響を回避するために配置されている。
一方、ＮＰＮトランジスタ７ａ，７ｂのベースには、ＮＰＮトランジスタ１５のエミッタが接続されており、ＮＰＮトランジスタ１５のコレクタは、抵抗素子１６を介して電源に接続され、ベースはＮＰＮトランジスタ７ａのコレクタに接続されている。こちらについても、上記と同様にアーリー効果の影響を回避するため、ＮＰＮトランジスタ１７とダイオード１８ａ〜１８ｃが設けられている。

ＮチャネルＭＯＳＦＥＴ１のゲートと、ＮＰＮトランジスタ７ｂのコレクタとの間には、ＮＰＮトランジスタ１７のコレクタ，エミッタが接続されている。３直列に接続されたダイオード１８ａ〜１８ｃは、電源とグランドとの間に電流源１９を介して接続されている。そして、ＮＰＮトランジスタ１７のベースは、ダイオード１８ａのアノードに接続されている。これにより、ＮＰＮトランジスタ７ａ，７ｂのコレクタ−エミッタ間電圧は、何れも２・ＶBEに設定される。

以上のように構成される第２実施例によれば、カレントミラー回路５，７のミラー比精度を向上させることで、ＮチャネルＭＯＳＦＥＴ１のゲートに対する充放電電流波形の傾きを高い精度で制御することができる。尚、カレントミラー回路の構成については、一般に使用されるバリエーションが適用可能である。例えば、図５に示すように、グランド側のカレントミラー回路については、（ａ）エミッタ抵抗付き，（ｂ）カスコード接続，（ｃ）ウィルソン型等を用いることができる。

（第３実施例）
図６ないし図８は第３実施例を示すもので、第１実施例と異なる部分について説明する。第３実施例の信号出力回路２１は、第１実施例の信号出力回路３に対し、急速充電回路（充電補助回路）２２Ｃ及び急速放電回路（放電補助回路）２２Ｄと、これらを制御するためのコンパレータ２３，２４及びロジック回路（ＬＯＧＩＣ）２５を備えて構成されている。急速充電回路２２Ｃ及び急速放電回路２２Ｄは、制御電源Ｖcpとグランドとの間に接続されており、それらの共通接続点は、ＮチャネルＭＯＳＦＥＴ１のゲートに接続されている。

コンパレータ２３，２４は、ロジック回路２５を制御するために使用される。コンパレータ２３は、非反転入力端子に与えられる所定の閾値Ｖthと、反転入力端子に与えられるＮチャネルＭＯＳＦＥＴ１のゲート電位とを比較して、比較結果信号をロジック回路２５に出力する。また、コンパレータ２４は、非反転入力端子に与えられる電源電圧ＶＢと、反転入力端子に与えられる、ＮチャネルＭＯＳＦＥＴ１のゲート電位より基準電圧Ｖrefを減じた電位とを比較して、比較結果信号をロジック回路２５に出力する。

図７は、急速充電回路２２Ｃ及び急速放電回路２２Ｄの実態回路図である。これらは実際には、一体の急速充放電回路２２として構成されている。制御電源Ｖcpとグランドとの間には、抵抗素子２６及び２７，ＮチャネルＭＯＳＦＥＴ２８の直列回路と、ＰＮＰトランジスタ２９，抵抗素子３０及び３１，ＮチャネルＭＯＳＦＥＴ３２の直列回路とが接続されている。ＰＮＰトランジスタ２９のベースは抵抗素子２６及び２７の共通接続点に接続され、抵抗素子３０及び３１の共通接続点はＮチャネルＭＯＳＦＥＴ１のゲートに接続されている。

急速充電回路２２Ｃは、電流源６を介してＮチャネルＭＯＳＦＥＴ１のゲートを充電する場合に、ＮチャネルＭＯＳＦＥＴ１がフルオン状態に到達した以降のゲート電圧を急速に持ち上げるように、充電電流を流すバイパス経路を形成する。また、急速放電回路２２Ｄは、カレントミラー回路７により、電流源６を介してＮチャネルＭＯＳＦＥＴ１のゲートから放電を行う場合に、ゲート電位が最高の状態から、ＮチャネルＭＯＳＦＥＴ１がターンオフを開始するレベルまでゲート電圧を急速に低下させるよう、放電電流を流すバイパス経路を形成する。また、ロジック回路２５にはＰＷＭ信号も与えられており、ロジック回路２５がスイッチ回路８のオンオフも制御するようになっている。尚、これらの詳細な構成及び動作は、後述する第５実施例において説明する。

次に、第３実施例の作用について図８を参照して原理的に説明する。ＰＷＭ信号のレベルがローである場合、コンパレータ２３，２４の出力レベルはそれぞれハイ，ローとなっている。この時、急速充放電回路２２のＰＮＰトランジスタ２９，ＮチャネルＭＯＳＦＥＴ３２は何れもオフとなっている。この状態から、ＰＷＭ信号のレベルがハイに変化するとロジック回路２５がイネーブルとなり、ＮチャネルＭＯＳＦＥＴ１のゲート電位が上昇する過程で閾値Ｖthを超えると、ロジック回路２５は制御信号ＩＮ１をハイからローに変化させる。すると、ＮチャネルＭＯＳＦＥＴ２８がオンしてＰＮＰトランジスタ２９もオンするので、ＰＮＰトランジスタ２９を介してＮチャネルＭＯＳＦＥＴ１のゲートに充電電流が流れ、ゲート電位は急激に上昇する（図８（ｂ）参照）。そして、制御信号ＩＮ１は、ローに変化してから所定時間が経過するとハイレベルに戻るようになっている。

一方、ＰＷＭ信号のレベルがハイからローに変化すると、ロジック回路２５は、制御信号ＩＮ２をローからハイに変化させる。すると、ＮチャネルＭＯＳＦＥＴ３２がオンするので、ＮチャネルＭＯＳＦＥＴ１のゲートから放電電流を流すバイパス経路が形成され、ゲート電位は急激に低下する。そして、ゲート電位が電圧（ＶＢ＋Ｖref）よりも低下すると、制御信号ＩＮ２は、ローに変化する。
このように、急速充放電回路２２が作用する結果、ＮチャネルＭＯＳＦＥＴ１のゲート電位の立ち上がり，立ち下がりを緩やかに変化させる場合でも、ＮチャネルＭＯＳＦＥＴ１を実際にオンさせる期間を、ＰＷＭ信号のハイレベルパルス幅の期間により近付けることができる。

以上のように第３実施例によれば、急速充放電回路２２は、カレントミラー回路７の動作期間の一部及び停止期間の一部において、ＮチャネルＭＯＳＦＥＴ１のゲートに対する充放電電流を増加させるためのバイパス経路を形成するので、ＮチャネルＭＯＳＦＥＴ１がフルオン状態となっているためラジオノイズの抑制に貢献しない期間の充放電期間を短縮化して、ＮチャネルＭＯＳＦＥＴ１のオン期間を、入力される制御信号によって指示される期間に近付けることができる。

（第４実施例）
図９及び図１０は第４実施例であり、第３実施例と異なる部分について説明する。第４実施例の信号出力回路３３は、第３実施例の信号出力回路２１に対し、昇圧回路４とカレントミラー回路５との間にスイッチ回路３４を挿入し、そのスイッチ回路３４のオンオフをロジック回路３５で制御するように構成されている。ロジック回路３５は、図１０に示すように、ＰＷＭ信号のレベルがローの期間はスイッチ回路３４をオフし、前記レベルがローからハイに変化するとスイッチ回路３４をオンしてカレントミラー回路７を動作させる（（ａ），（ｄ）参照）。そして、ＮチャネルＭＯＳＦＥＴ１のゲート及びコンデンサ９に充電された電荷を放電させてゲート電位がゼロレベルに戻ると、スイッチ回路３４を再びオフさせる。
その結果、昇圧回路４の消費電流は、図１０（ｃ）に示すように、ＮチャネルＭＯＳＦＥＴ１のゲート電位を変化させる期間の立ち上がり，立ち下がり区間のみに流れるようになり、消費電力を大きく低減できる。

（第５実施例）
図１１及び図１２は第５実施例であり、第４実施例の信号出力回路３３をより具体的な回路構成で示している。また、カレントミラー回路５，７の周辺については、第２実施例の構成を採用している。また、図１０に示すスイッチ回路３４に相当するものは、以下の回路で構成されている。制御電源Ｖcpとグランドとの間には、抵抗素子３６及び３７と、ＮチャネルＭＯＳＦＥＴ３８との直列回路が接続されており、抵抗素子３６及び３７の共通接続点にはＰＮＰトランジスタ３９（スイッチ回路）のベースが接続されている。

カレントミラー回路５におけるＰＮＰトランジスタ５ｂ，５ａのミラー比は１：１０に設定され、ＰＮＰトランジスタ５ｂ側に最大で２００μＡのコレクタ電流が流れると、ＰＮＰトランジスタ５ａ側に２ｍＡのコレクタ電流が流れる。そして、カレントミラー回路７におけるＮＰＮトランジスタ７ａ，７ｂのミラー比は１：２０に設定されているので、ＮＰＮトランジスタ７ｂ側には最大で４ｍＡのコレクタ電流が流れる。

ＰＮＰトランジスタ３９は、制御電源Ｖcpとカレントミラー回路５との間に挿入されている。すなわち、ＮチャネルＭＯＳＦＥＴ３８がオフであれば、ＰＮＰトランジスタ３９もオフになるため制御電源Ｖcpはカレントミラー回路５，７に供給されず、ＮチャネルＭＯＳＦＥＴ３７がオンするとＰＮＰトランジスタ３９もオンして制御電源Ｖcpがカレントミラー回路５，７に供給される。

図１２は、図１１に示す回路において、ＮチャネルＭＯＳＦＥＴ２８，３２，３８，８の各ゲートに入力される制御信号Ａ〜Ｄのタイミングチャートを示している。尚、制御信号Ａ，Ｂは、図７に示す制御信号ＩＮ１，ＩＮ２に対応している。ＰＷＭ信号のレベルがロー（Ｌｏ）からハイ（Ｈｉ）に変化して、ＮチャネルＭＯＳＦＥＴ１のゲート電位を緩やかに立ち上げて充電を開始する期間（１）では、制御信号Ｃ，Ｄをハイレベルに変化させて制御電源Ｖcpを供給してカレントミラー回路５を動作させ、カレントミラー回路７は停止させる。

次に、急速充放電回路２２の充電側を動作させる期間（２）では、制御信号Ａをハイレベルに変化させ、ＰＮＰトランジスタ２９をオンさせて充電電流を供給する。尚、図１２中に期間（２）に合わせて示す「ＢＡＴＴ＋しきい値電圧」は、図９等に示すコンパレータ２４に設定されるしきい値電圧に対応している。
そして、ＰＷＭ信号のレベルがハイからローに変化して、ＮチャネルＭＯＳＦＥＴ１のゲート電位を急速に立ち下げる期間（３）では、制御信号Ｂのみをハイレベルとして急速充放電回路２２の放電側を動作させる。この時、ＰＮＰトランジスタ３９はオフさせるが、カレントミラー回路７は動作可能な状態とする。次に、上記ゲート電位を緩やかに立ち下げる期間（４）では、制御信号Ｃのみをハイレベルとしてカレントミラー回路５に制御電源Ｖcpを供給する。

最後にゲート電位が１Ｖまで低下した期間（５）からは、ゲート電位を確実にローレベルにするため制御信号Ｂのみをハイレベルとして急速放電させる。尚、期間（３）及び（５）において急速放電を行う場合にカレントミラー回路５への電源を遮断するのは、消費電流を低減するためである。また、図１２に示す制御ロジックを実現するには、ハードウェアロジックで構成したり、ハードウエア記述言語（ＨＤＬ）で設計されるＣＰＬＤ（Complex PLD）やＦＰＧＡ（Field Programmable Gate Array）等を用いれば良い。
以上のように第５実施例によれば、急速充放電回路２２の放電側を機能させる期間は、カレントミラー回路５に対する制御電源Ｖcpの供給を遮断するようにしたので、さらに低消費電力化を図ることができる。

（第６実施例）
図１３ないし図１７は第６実施例であり、第４又は第５実施例の信号出力回路３３をＩＣ化した場合を示す。信号出力回路３３の主要部分はＩＣ（集積回路）４０として構成されており、電流源６の抵抗素子６Ｒ，コンデンサ９と、ＮチャネルＭＯＳＦＥＴ１とがＩＣ４０に外付けされている。斯様に構成すれば、例えば抵抗素子６ＲをＩＣ４０の外部でトリミングしたり、抵抗素子６Ｒやコンデンサ９を付け替えて抵抗値や容量を調整することが可能となり、ＣＲ時定数のバラツキを低減したり、立上り，立ち下がりの傾きを調整できる。

図１４は、図１３の回路について実測した各信号，ＰＷＭ信号：Ｖ（ＰＷＭ），ＮチャネルＭＯＳＦＥＴ１のゲート電位：Ｖ（ＧＡＴＥ），ソース電位：Ｖ（ＯＵＴ），負荷電流：Ｉ（ＯＵＴ）の波形を示す。尚、ＰＷＭ信号のキャリア周波数は１００Ｈｚで、デューティ５０％の場合である。（ａ）に示す負荷電流の立上り時間は４４．５μｓ，（ｂ）に示す立下がり時間は４４．６μｓ秒であり、両者の変化状態は時間的にほぼ対称となっている。また、図１５は、ＡＭ帯のノイズレベルを示すもので、（ａ）は電源ＯＮでの待機状態（ＰＷＭ信号の入力なし），（ｂ）はＰＷＭ信号が入力されてＮチャネルＭＯＳＦＥＴ１がスイッチング動作した場合である。（ａ）のピークレベルは約１．６ＭＨｚで１０ｄＢμＶ，（ｂ）のピークレベルは約５１０ｋＨｚで３５ｄＢμＶである。

また、図１６は、急速充放電回路２２を用いない場合の図１５相当図であり、図１７は（ａ）急速充放電回路２２がある場合，（ｂ）急速充放電回路２２が無い場合についてノイズレベルを測定したものである。図１７より、（ｂ）の方が（ａ）よりもノイズレベルのピークが３ｄＢμＶ低くなっている。しかしながら、図１６に示すように、負荷電流のパルス幅がＰＷＭ信号のパルス幅に対して＋３０％（図１５の場合は＋１０％）になるというデメリットがある。
以上のように第６実施例によれば、信号出力回路３３の主要部分をＩＣ４０として構成し、抵抗素子６及びコンデンサ９をＩＣ４０に外付けしたので、それらの回路定数の調整を容易に行うことができる。

（第７実施例）
図１８及び図１９は第７実施例であり、第６実施例と異なる部分について説明する。第７実施例の信号出力回路４１は、第６実施例のＩＣ４０にもう１つの抵抗素子４２を外付けしたものである。その抵抗素子４２は、制御電源ＶcpとＮチャネルＭＯＳＦＥＴ１のゲートとの間に接続されている。ここで、抵抗素子４２の抵抗値をＲ１，抵抗素子６Ｒの抵抗値をＲ２とすると、ゲート電位の立上り時は、抵抗素子４２を介して充電電流が流れるためＲ１とＣとの時定数で充電され、立ち下がり時はカレントミラー回路７が動作するのでＲ１//Ｒ２とＣとの時定数で放電されるようになる。したがって、図１９（ｃ）に示すように、立ち下がり時の放電時定数を独立に調整することができる。

（第８実施例）
図２０は第８実施例である。第８実施例の信号出力回路４３の構成は、上記第１〜第７実施例の構成とは異なっており、電流源６を構成する抵抗素子６Ｒが削除され制御電源ＶcpとＮチャネルＭＯＳＦＥＴ１のゲートとの間には、カレントミラー回路５を構成するミラー対の一方であるＰＮＰトランジスタ５ａのコレクタが直接接続されている。また、制御電源Ｖcpよりも電圧が低く設定されている電源Ｖccとグランドとの間には、電流源４４，ＮＰＮトランジスタ４５，抵抗素子４６の直列回路が接続されており、電流源４４を構成する内部の図示しないトランジスタは、ＰＮＰトランジスタ５ａとミラー対を構成している。

また、電源Ｖccとスイッチ回路８との間には、ＰＮＰトランジスタ５ｂに替えて電流源４７が接続されており、電流源４７を構成する図示しないトランジスタも、電流源４４を構成するトランジスタとミラー対を構成している。制御電源Ｖcpは、差動増幅回路を構成するアンプ４８の非反転入力端子に接続され、アンプ４８の反転入力端子はＮチャネルＭＯＳＦＥＴ１のゲートに接続されている。

アンプ４８の出力端子は、次段のアンプ４９の非反転入力端子に接続され、アンプ４９の反転入力端子はＮＰＮトランジスタ４５のエミッタに接続され、アンプ４９の出力端子はＮＰＮトランジスタ４５のベースに接続されている。すなわち、電流源４４，アンプ４９，ＮＰＮトランジスタ４５，抵抗素子４６は、電圧／電流変換回路１００を構成している。また、電圧／電流変換回路１００に、アンプ４８とカレントミラー回路５ａとを加えたものが、電流源（電流発生回路）１０１を構成している。

次に、第８実施例の作用について説明する。アンプ４８が、制御電源ＶcpとＮチャネルＭＯＳＦＥＴ１のゲート電位との差に応じた電圧信号をアンプ４９に出力すると、アンプ４９は、その電圧信号に応じた電流Ｉ１（ｔ）を抵抗素子４６に流すよう作用する。ここで、電流源４４とＰＮＰトランジスタ５ａとのミラー比を１：α，電流源４４，４７のミラー比を１：１，アンプ４８の増幅率をβ，カレントミラー回路７のミラー比を１：γとし、ＰＮＰトランジスタ５ａを介してＮチャネルＭＯＳＦＥＴ１のゲートに流れる電流をＩ２（ｔ），ゲート電位をＶｇとすると、以下が成り立つ。

Ｉ１（ｔ）＝｛Ｖcp−Ｖｇ（ｔ）｝＊β／Ｒ …（２）
Ｉ２（ｔ）＝Ｉ１（ｔ）＊γ＝｛Ｖcp−Ｖｇ（ｔ）｝＊β＊γ／Ｒ …（３）
ここで、α＝β＊γとすると、
Ｉ２（ｔ）＝｛Ｖcp−Ｖｇ（ｔ）｝＊α／Ｒ …（４）
ＮチャネルＭＯＳＦＥＴ１のゲート−ソース間容量をＣ，ゲートに対するチャージ時間をｔとすると、
Ｃ＊Ｖｇ（ｔ）＝Ｉ２（ｔ）＊ｔ …（５）
Ｖｇ（ｔ）＝Ｉ２（ｔ）＊ｔ／Ｃ
＝Ｖcp＊｛１／（１＋ＣＲ／αｔ）｝ …（６）
両辺を積分すると、
Ｖｇ＝Ｖcp＊［１−ｅｘｐ｛−αｔ／（ＣＲ）｝ …（７）
となる。

以上はスイッチ回路８がオンからオフに切り替わった場合の動作となる。そして、スイッチ回路８がオフからオンに切り替わると、カレントミラー回路７及び電流源１０１の作用によりＮチャネルＭＯＳＦＥＴ１のゲートは放電される。
以上のように第８実施例によれば、アンプ４８が、制御電源ＶcpとＮチャネルＭＯＳＦＥＴ１のゲート電位との差に応じた電圧信号をアンプ４９に出力し、アンプ４９がその電圧信号に応じた電流を抵抗素子４６に流すことで、第１実施例と同様にＣＲ時定数を持たせてＮチャネルＭＯＳＦＥＴ１のゲート充放電させることができる。

（第９実施例）
図２１及び図２２は第９実施例であり、各トランジスタの制御を行う回路をＩＣ化した場合の構成例を示している。信号出力回路５０において、制御電源Ｖcp側には、２つのＰＮＰトランジスタ５１ａ，５１ｂのミラー対で構成されるカレントミラー回路５１が接続されており、ＰＮＰトランジスタ５１ａ，５１ｂのコレクタは、それぞれＰＮＰトランジスタ５２ｂ,５３ｂのコレクタに接続されている。ＰＮＰトランジスタ５１ａ，５１ｂのベースは、ＰＮＰトランジスタ５１ａのコレクタに接続され、ＰＮＰトランジスタ５１ｂのコレクタ及びＰＮＰトランジスタ５３ｂのコレクタは、ＮチャネルＭＯＳＦＥＴ１のゲートに接続されている。

ＰＮＰトランジスタ５２ｂ,５３ｂは、それぞれＰＮＰトランジスタ５２ａ,５３ａとミラー対をなし、グランド側に接続されるカレントミラー回路５２，５３（制御用カレントミラー回路）を構成している。ＰＮＰトランジスタ５２ａ及び５２ｂのベースはＰＮＰトランジスタ５２ａのコレクタに接続され、ＰＮＰトランジスタ５３ａ及び５３ｂのベースはＰＮＰトランジスタ５３ａのコレクタに接続されている。尚、カレントミラー回路５１，５３のミラー比は例えば１：２０に設定されており、カレントミラー回路５２のミラー比は例えば１：１に設定されている。

ＰＮＰトランジスタ５２ａ,５３ａのコレクタは、それぞれＰＮＰトランジスタ５４ｂ,５４ｃのコレクタに接続されている。ＰＮＰトランジスタ５４ｂ,５４ｃは、ＰＮＰトランジスタ５４ａと共にミラー対をなしてカレントミラー回路５４を構成しており、これらのＰＮＰトランジスタ５４ａ〜５４ｃのエミッタは、何れも電源Ｖccに接続されている。ＰＮＰトランジスタ５４ａのコレクタは、ＰＮＰトランジスタ５４ａ〜５４ｃのベースに接続されていると共に、可変抵抗素子５５を介してグランドに接続されている。

ここで、カレントミラー回路５２，５３に流れるミラー電流はカレントミラー回路５４により制御されるので、抵抗素子５５の抵抗値と、差動増幅回路６１の出力電圧とでカレントミラー回路５２，５３に流れるミラー電流が決定される。例えばＰＮＰトランジスタ５１ａ側には、最大で１００μＡ程度の電流が流れるように設定されている。

制御電源Ｖcpは、抵抗素子５６を介してアンプ５８の非反転入力端子に接続され、ＮチャネルＭＯＳＦＥＴ１のゲートは、抵抗素子５７を介してアンプ５８の反転入力端子に接続されている。前記非反転入力端子は抵抗素子５９を介してグランドに接続され、前記反転入力端子は抵抗素子６０を介してアンプ５８の出力端子に接続されている。前記出力端子は、ＮＰＮトランジスタ７３のベースに接続されており、ＮＰＮトランジスタ７３のコレクタはＰＮＰトランジスタ５４ａのコレクタに、エミッタは抵抗素子５５に接続されている。すなわち、アンプ５８を中心に、差動増幅回路６１が構成されている。

ＰＮＰトランジスタ５２ａ,５３ａのコレクタ，エミッタ間には、それぞれＮチャネルＭＯＳＦＥＴ６２，６３（制御手段）が並列に接続されており、ＮチャネルＭＯＳＦＥＴ６３のゲートは信号入力端子ＩＮに接続され、ＮチャネルＭＯＳＦＥＴ６２のゲートは、ＮＯＴゲート６４の出力端子を介して信号入力端子ＩＮに接続されている。

制御電源Ｖcpとグランドとの間には、ＰＮＰトランジスタ６５とＮチャネルＭＯＳＦＥＴ６６との直列回路が接続されており、それらの共通接続点（前者のコレクタ，後者のドレイン）は、ＮチャネルＭＯＳＦＥＴ１のゲートに接続されている。また、電源ＶＢとグランドとの間には、抵抗素子６７及び６８の直列回路が接続され、それらの共通接続点は、コンパレータ６９の非反転入力端子に接続されている。コンパレータ６９の反転入力端子はＮチャネルＭＯＳＦＥＴ１のソースに接続され、出力端子はＯＲゲート７０，７１の入力端子の一方にそれぞれ接続されている。

ＯＲゲート７０の入力端子の他方はＮＯＴゲート６４の出力端子に接続され、ＯＲゲート７１の入力端子の他方は、入力端子ＩＮに接続されている。そして、ＯＲゲート７０の出力端子はＰＮＰトランジスタ６５のベースに接続され、ＯＲゲート７１の出力端子は、ＮＯＴゲート７２を介してＮチャネルＭＯＳＦＥＴ６６のゲートに接続されている。以上の構成において、カレントミラー回路５４，抵抗素子５５，差動増幅回路６１が電流源（電流発生回路）１０２を構成している。

次に、第９実施例の作用について図２２を参照して説明する。ＰＷＭ信号が与えられる入力端子ＩＮがローレベルの場合、カレントミラー回路５２，５３はそれぞれオフ，オンとなる。また、カレントミラー回路５１もオフするので、ＮチャネルＭＯＳＦＥＴ１のゲートは放電されてローレベルとなり、ＮチャネルＭＯＳＦＥＴ１はオフしている。この時、ソース電位はローレベルとなるのでコンパレータ６９の出力レベルはハイになっており、ＯＲゲート７０，７１の出力レベルもハイになる。したがって、ＰＮＰトランジスタ６５，ＮチャネルＭＯＳＦＥＴ６６は何れもオフになっている。

この状態から、入力端子ＩＮがハイレベルになると、カレントミラー回路５２，５３はそれぞれオン，オフに転じる。また、カレントミラー回路５１がオンするので、ＮチャネルＭＯＳＦＥＴ１のゲートは充電されて電位が上昇する（（ｂ）参照）。この時ゲートに流れる充電電流Ｉｃは、カレントミラー回路５３のミラー比をαとすると、
Ｉｃ＝α＊（Ｖcp−Ｖｇ）／Ｒ …（８）
となる。

上記ゲート電位の上昇に伴いソース電位も上昇するので（（ｃ）参照）、抵抗素子６７及び６８で設定される基準電圧を上回ると、コンパレータ６９の出力レベルはハイからローに転じる（（ｄ）参照）。すると、ＯＲゲート７０の出力レベルがローになり、ＰＮＰトランジスタ６５がオンして（（ｅ）参照）急速充電経路が形成され、ＮチャネルＭＯＳＦＥＴ１のゲートは急速に充電される。この時、ＮチャネルＭＯＳＦＥＴ１のゲート電位が上昇する過程で、差動増幅回路６１の出力電圧（ＮＰＮトランジスタ７３のエミッタ電圧）が低下するので、定電流値が減少することによりカレントミラー回路５４，５１を介してＮチャネルＭＯＳＦＥＴ１のゲートに流れる電流も減少する。

次に、入力端子ＩＮがハイレベルからローレベルに転じると、ＰＮＰトランジスタ６５がオフして（（ｅ）参照）急速充電経路が遮断され、ＯＲゲート７１の出力レベルがローになる。すると、ＮチャネルＭＯＳＦＥＴ６６がオンして急速放電経路が形成され（（ｆ）参照）、ＮチャネルＭＯＳＦＥＴ１のゲート電位は急速に低下する。また、カレントミラー回路５１，５３がそれぞれオフ，オンとなるので、ＰＮＰトランジスタ５３ｂを介した放電も同時に行われる。
そして、上記ゲート電位の低下に伴いソース電位も低下するので、やがてコンパレータ６９の出力レベルがハイに転じ、ＮチャネルＭＯＳＦＥＴ６６がオフして急速放電経路が遮断される。以降は、カレントミラー回路５３による放電のみとなり、ＮチャネルＭＯＳＦＥＴ１のゲート電位がローレベルになると、最初の状態に戻る。

以上のように第９実施例によれば、差動増幅回路６１が制御電圧ＶcpとＮチャネルＭＯＳＦＥＴ１のゲート電位との差電圧をＰＮＰトランジスタ５４ａのコレクタに出力することで、カレントミラー回路５４，５２を介してＮチャネルＭＯＳＦＥＴ１のゲートに流す充電電流を制御し、コンパレータ６９は、ＮチャネルＭＯＳＦＥＴ１のソース電位と、電源電圧ＶＢに基づいて設定される基準電圧とを比較し、コンパレータ６９の出力信号で急速充電／急速放電経路の形成を制御するようにした。すなわち、ＮチャネルＭＯＳＦＥＴ１のソース電位は、ＮチャネルＭＯＳＦＥＴ１のオン状態を反映しているので、当該電位を基準電圧と比較して急速充放電経路の形成を制御すれば、充放電電流を適切な期間に増加させることができる。

（第１０実施例）
図２３及び図２４は本発明の第１０実施例であり、第１実施例と異なる部分について説明する。図２３は図１相当図であり、第１０実施例の信号出力回路８１は、コンデンサ９を、ＮチャネルＭＯＳＦＥＴ１のゲートとグランドとの間に接続した構成である。また、図２４は図１６相当図であり、波形を測定した回路は、第５実施例の図１１に示す回路（急速充放電回路無し）をベースにしている。この場合、ゲート電位の立ち上がり，立ち下がりの波形は、上記各実施例のように擬似正弦波状にはならず、傾きがかなり緩やかになるが、ラジオノイズを低減する効果はある。

（第１１実施例）
図２５は本発明の第１１実施例であり、第１実施例と異なる部分のみ説明する。第１１実施例の信号出力回路８２は、ＮチャネルＭＯＳＦＥＴ１を用いてランプ２をローサイド駆動する構成である。この場合、昇圧回路４は不要であり、制御電源Ｖccを用いてＮチャネルＭＯＳＦＥＴ１を駆動できる。

（第１２実施例）
図２６は本発明の第１２実施例であり、第１実施例と異なる部分のみ説明する。第１２実施例の信号出力回路８３は、昇圧回路４とカレントミラー回路５との間に、定電圧回路８４を挿入した構成である。すなわち、制御電源Ｖcpと電源ＶＢとの間には、電流源８５とツェナーダイオード８６との直列回路が接続されており、両者の共通接続点は、ＮＰＮトランジスタ８７のベースに接続されている。ＮＰＮトランジスタ８７のコレクタは制御電源Ｖcpに接続され、エミッタはカレントミラー回路５（ＰＮＰトランジスタ５ａ，５ｂのエミッタ）に接続されている。

この場合、カレントミラー回路５に供給される電源電圧は、ツェナーダイオード８６のツェナー電圧をＶｚとすると、（ＶＢ＋Ｖｚ−ＶF）に設定される。したがって、カレントミラー回路５には、ＮチャネルＭＯＳＦＥＴ１のドレイン電圧を基準に（Ｖｚ−ＶF）分高い電源電圧を供給することができ、ＮチャネルＭＯＳＦＥＴ１を安定した状態で駆動できる。

（第１３実施例）
図２７及び図２８は本発明の第１３実施例であり、第１実施例と異なる部分のみ説明する。第１３実施例の信号出力回路９１は、ランプ２をＰチャネルＭＯＳＦＥＴ９２（スイッチング素子）によりハイサイド駆動する場合の構成である。電源ＶＢとランプ２との間にはＰチャネルＭＯＳＦＥＴ９２が接続されており、そのソース−ゲート間にはコンデンサ９３が接続されている。電源ＶＢ側にはカレントミラー回路９４が構成され、グランド側にカレントミラー回路９５が構成されている。
カレントミラー回路９４の一方の電流経路は、ＰチャネルＭＯＳＦＥＴ９２のゲートに接続されていると共に電流源９６に接続され、その電流源９６は、カレントミラー回路９５の一部と構成を共有している。また、カレントミラー回路９４の他方の電流経路は、スイッチ回路（制御手段）９７を介してカレントミラー回路９５の他方の電流経路に接続されている。

図２８は、信号出力回路９１の構成をより具体的な回路で示すものである。カレントミラー回路９４は、ＰＮＰトランジスタ９４ａ，９４ｂのミラー対で構成されており、両者のベースはＰＮＰトランジスタ９４ａのコレクタに接続されている。また、ＰＮＰトランジスタ９４ａにはＰチャネルＭＯＳＦＥＴ９７Ｔが並列に接続されている。ＰチャネルＭＯＳＦＥＴ９７Ｔは、図２７に示すスイッチ回路９７に対応している。
一方、カレントミラー回路９５は、ＮＰＮトランジスタ９５ａ,９５ｂのミラー対で構成され、両者のベースはＮＰＮトランジスタ９５ａのコレクタに接続されている。また、ＮＰＮトランジスタ９５ａのコレクタは、抵抗素子９６Ｒを介してＰチャネルＭＯＳＦＥＴ９２のゲートに接続されている。すなわち、電流源９６は、ＮＰＮトランジスタ９５ａと抵抗素子９６Ｒとで構成されている。また、例えばカレントミラー回路９５のミラー比が１：１である場合、カレントミラー回路９４のミラー比は１：２に設定される。

次に、第１３実施例の作用について説明する。ＰＷＭ信号のレベルがローである場合、ＰチャネルＭＯＳＦＥＴ９７Ｔのゲートには、その反転であるハイレベル信号が与えられるようになっている。すると、カレントミラー回路９４がオンするので、ＰチャネルＭＯＳＦＥＴ９２のゲート電位は、電源電圧ＶＢよりＰＮＰトランジスタ９４ｂのエミッタ−コレクタ間電圧分だけ低下した電位のハイレベルとなり、ＰチャネルＭＯＳＦＥＴ９２はオフしている。この時、コンデンサ９３は放電された状態にある。

そして、ＰＷＭ信号のレベルがハイに転じると、カレントミラー回路９４がオフするので、カレントミラー回路９５の作用によりＰチャネルＭＯＳＦＥＴ９２のゲート電位はローレベルに移行する。その過程で、コンデンサ９３を含むＰチャネルＭＯＳＦＥＴ９２のゲート−ソース間容量Ｃは、抵抗素子９６Ｒの抵抗分とのＣＲ時定数で充電される。そして、ゲート電位がローレベル（最終的には、ＮＰＮトランジスタ９５ａのＶF相当電圧）になると、ＰチャネルＭＯＳＦＥＴ９２がオンしてランプ２が通電される。

この状態から、ＰＷＭ信号のレベルがローに転じると、カレントミラー回路９４がオンしてＰチャネルＭＯＳＦＥＴ９２のゲートに電流が流れてゲート電位を上昇させる。この時、ＰチャネルＭＯＳＦＥＴ９２のゲート−ソース間容量Ｃは、ＣＲ時定数により放電される。
以上のように第１３実施例によれば、信号出力回路９１を、ＰチャネルＭＯＳＦＥＴ９２を用いたハイサイド駆動方式で構成した場合も、第１実施例と同様の効果が得られる。

（第１４実施例）
図２９及び図３０は第１４実施例を示すものであり、第６実施例と異なる部分のみ説明する。第１４実施例の信号出力回路１１１は、ＩＣ（集積回路）１１２として構成されている部分に回路を若干追加している。昇圧回路４の出力端子とＮチャネルＭＯＳＦＥＴ１のゲートとの間には、電流源１１３とスイッチ回路１１４（何れも微小充電電流供給手段）との直列回路が接続されており、前記ゲートとグランドとの間には、スイッチ回路１１５と電流源１１６（何れも微小放電電流流出手段）との直列回路が接続されている。尚、電流源１１３により供給される電流量は、電流源６を介して供給される電流量よりも小さく設定されており、電流源１１６により供給される電流量は、カレントミラー回路５が動作した場合に流れる電流量よりも小さく設定されている。

また、ロジック回路３５はロジック回路１１７に置き換えられており、ＮチャネルＭＯＳＦＥＴ１のソース電位と閾値電圧Ｖth3とを比較するコンパレータ１１８が追加されている。尚、第１４実施例では、コンパレータ２３の非反転入力端子に与えられている閾値電圧をＶth2とし、コンパレータ２４の反転入力端子に与えられている電圧Ｖrefで決まる閾値電圧（ＶＢ＋Ｖref）をＶth1として示す。これら３つの閾値電圧の関係は、
Ｖth1＞Ｖth2＞Ｖth3となっている。そして、コンパレータ２４，２３，１１８よりロジック回路１１７に与えられる信号を、それぞれＩＮ１，ＩＮ２，ＩＮ３とする。ロジック回路１１７は、各スイッチ回路１１４，３４，８，１１５のオンオフを、制御信号Ａ，Ｂ，Ｅ，Ｆによって制御し、急速充電回路２２Ｃ，急速放電回路２２Ｄを制御信号Ｃ，Ｄにより制御する。
以上の構成において、電流源１１３，スイッチ回路１１４，スイッチ回路１１５と電流源１１６，ロジック回路１１７，コンパレータ２４及び１１８は、電流変化緩和手段（制御手段）１１９を構成している。

次に、第１４実施例の作用について図３０を参照して説明する。ＰＷＭ信号がローレベルである初期状態において、制御信号Ｄ，Ｆだけがハイレベルとなってスイッチ回路１１５だけがオンしており、その他のスイッチ回路はオフとなっていることで、コンデンサ９を含むＮチャネルＭＯＳＦＥＴ１のゲート容量は、電流源１１６及び急速放電回路２２Ｄにより放電されてゲート電位はローレベルとなっている。

＜充電時の動作＞
ロジック回路１１７は、ＰＷＭ信号がハイレベルになると制御信号Ｄをローレベルにして急速放電回路２２Ｄの動作を停止させると共に、制御信号Ｆをローレベルにしてスイッチ回路１１５をオフする。すると、その時点からＮチャネルＭＯＳＦＥＴ１のソース電位が閾値電圧Ｖth2を超えるまで、制御信号Ａをハイレベルにしてスイッチ回路１１４をオンする。これにより、コンデンサ９は電流源１１３により充電され、この充電期間にゲート電位はオン閾値電圧を超えてＮチャネルＭＯＳＦＥＴ１はターンオンする。したがって、ランプ２に通電される電流は極めて緩やかに流れ出すことになる。

上記ソース電位が閾値電圧Ｖth2を超える（入力信号ＩＮ２がハイレベル）と、ロジック回路１１７は、制御信号Ｂをハイレベルにしてスイッチ回路３４をオンにする。これにより、コンデンサ９は電流源６（トランジスタ５ａ及び抵抗素子６Ｒ）を介して充電される。更に、ＮチャネルＭＯＳＦＥＴ１のゲート電位が閾値電圧Ｖth1を超える（入力信号ＩＮ１がハイレベル）と、ロジック回路１１７は、制御信号Ｂをローレベル，制御信号Ｃをハイレベルにして急速充電回路２２Ｃを動作させ、ＮチャネルＭＯＳＦＥＴ１のゲート容量を急速に充電する。

＜放電時の動作＞
ＰＷＭ信号がローレベルになると、ロジック回路１１７は、制御信号Ｃをローレベルにして急速充電回路２２Ｃの動作を停止させる。また、その時点からＮチャネルＭＯＳＦＥＴ１のソース電位が閾値電圧Ｖth1を下回るまで、制御信号Ｄをハイレベルにして急速放電回路２２Ｄを動作させる。これにより、コンデンサ９を含むゲート容量は急速放電回路２２Ｄにより急速に放電される。

そして、ＮチャネルＭＯＳＦＥＴ１のゲート電位が閾値電圧Ｖth1を下回る（入力信号ＩＮ１がローレベル）と、ロジック回路１１７は、制御信号Ｄをローレベルにして急速放電回路２２Ｄの動作を停止させると共に、制御信号Ｂ，Ｅをハイレベルにしてカレントミラー回路５，７によりゲート容量を放電させる。上記ソース電位が閾値電圧Ｖth2を下回る（入力信号ＩＮ１がローレベル）と、制御信号Ｂ，Ｅをローレベルに、制御信号Ｆをハイレベルにする。すると、スイッチ回路１１５がオンしてゲート容量は電流源１１６により緩やかに放電される。したがって、ランプ２の通電電流が停止する際の波形の傾きも極めて緩やかになる。上記ソース電位が閾値電圧Ｖth3を下回る（入力信号ＩＮ３がローレベル）と、ロジック回路１１７は制御信号Ｄをハイレベルにして急速放電回路２２Ｄを動作させる。

尚、例えば第５実施例の図１２や第６実施例の図１４にも、ゲート電位の上昇開始期間や低下終了期間の傾きが緩やかになるように図示されているが、第１５実施例の電流源１１３，１１６が動作した場合のゲート電位の上昇度合い，下降度合いの傾きは、第５，第６実施例よりも更に緩やかになるように設定されている。

以上のように第１４実施例によれば、電流変化緩和手段１１９は、ＮチャネルＭＯＳＦＥＴ１のゲートに充電電流の供給を開始させるタイミングと、前記ゲートより放電電流の流出を終了させるタイミングとについて、電流変化の傾きを緩和するように動作する。具体的には、カレントミラー回路５の動作を停止させている状態から、充電電流量がより小さい電流源１１３を介して充電電流の供給を開始させ、ＮチャネルＭＯＳＦＥＴ１のソース電圧のレベルが所定の閾値Ｖth2よりも低下するとカレントミラー回路７の動作を停止させ、放電電流量がより小さい電流源１１６を介して放電電流を流すようにした。これにより、ランプ２への通電が開始される場合と、通電が停止する場合についても電流波形の傾きを緩やかにすることができ、ノイズの発生を一層抑制することができる。

（第１５実施例）
図３１及び図３２は第１５実施例を示すもので、第１４実施例と異なる部分のみ説明する。第１５実施例の信号出力回路１１１Ａは、ＩＣ（集積回路）１１２Ａとして構成されているコンパレータ１１８の非反転入力端子が、ＮチャネルＭＯＳＦＥＴ１のソースに替えてゲートに接続されている点のみが相違している。したがって、図３２に示すタイミングチャートでは、閾値電圧Ｖth2をゲート電圧側に示している点が相違しており、その他の動作は第１４実施例と同様である。
この場合、コンパレータ１１８は、ＮチャネルＭＯＳＦＥＴ１のゲート電位を閾値電圧Ｖth2と比較するが、ソースフォロワ構成によりソース電位はゲート電位の変化に従って変化するので、実質的に第１４実施例と同様の作用となる。以上のように構成される第１５実施例による場合も、第１４実施例と同様の効果が得られる。

（第１６実施例）
図３３は第１６実施例を示すもので、第１実施例と異なる部分のみ説明する。図３３は図２相当図であり、信号出力回路１２１は、制御手段としてカレントミラー回路７に替えて以下の構成を備えている。ＮチャネルＭＯＳＦＥＴ１のゲートとグランドとの間には、ＮＰＮトランジスタ１２２（電流増幅回路）と抵抗素子１２３（抵抗値Ｒ１，電流増幅回路）との直列回路が接続されており、ＮＰＮトランジスタ１２２のベース，エミッタには、それぞれオペアンプ１２４（電流増幅回路）の出力端子，非反転入力端子が接続されている。トランジスタ５ｂのコレクタは、抵抗素子１２５（抵抗値Ｒ２，電流増幅回路）を介してグランドに接続されると共に、オペアンプ１２４の非反転入力端子に接続されている。

次に、第１６実施例の作用について説明する。尚、ＮＰＮトランジスタ５ｂ（コレクタ電流Ｉ２），５ａ（コレクタ電流Ｉ１）の電流比はα（Ｉ１＝α・Ｉ２）とする。ＰＷＭ信号のレベルがハイでありＮチャネルＭＯＳＦＥＴ８Ｔがオンしていれば、オペアンプ１２４の非反転入力端子の電位Ｖ＋はグランドレベルとなり、ＮＰＮトランジスタ１２２はオフする。
一方、ＰＷＭ信号のレベルがローでＮチャネルＭＯＳＦＥＴ８Ｔがオフすると、オペアンプ１２４の非反転入力端子の電位Ｖ＋は、Ｒ２・Ｉ２となる。ＮＰＮトランジスタ１２２のエミッタ電流をＩ３とすると、Ｒ１・Ｉ３＝Ｒ２・Ｉ２であるから、
Ｉ３＝Ｒ２／Ｒ１・Ｉ２
となる。
ここで、抵抗比Ｒ２／Ｒ１を２αに設定すれば、
Ｉ３＝２α・Ｉ２＝２α・Ｉ１／α＝２・Ｉ１
となる。したがって、ＮＰＮトランジスタ１２２を介し、電流源６により供給される電流Ｉ１の２倍の電流を流してゲート容量を放電させることができ、第１実施例と同様の効果が得られる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
コンデンサ９は、削除しても良い。この場合、ゲート電位の立ち上がり，立ち下がり波形はＮチャネルＭＯＳＦＥＴ１の個別のゲート容量に依存することになるが、そのバラツキが問題とならなければ良い。
負荷はランプ２に限らず、モータやＬＥＤなどでも良い。
第１２実施例において、定電圧回路８４の電位基準をドレイン電圧にする必要がない場合は、ツェナーダイオード８６のアノードをグランドに接続しても良い。

第１３実施例において、コンデンサ９３の一端を、ＰチャネルＭＯＳＦＥＴ９２のソースに替えて電源ＶＢに接続しても良い。また、コンデンサ９３を削除してＰチャネルＭＯＳＦＥＴ９２のゲート−ソース間容量のみを利用しても良い。
第１４，第１５実施例において、急速充放電回路２２を削除しても良い。また、スイッチ回路３４を削除しても良い。

図面中、１はＮチャネルＭＯＳＦＥＴ（スイッチング素子）、２はランプ（負荷）、３は信号出力回路、４は昇圧回路、５はカレントミラー回路（電流発生回路）、６は電流源（電流発生回路）、６Ｒは抵抗素子、７はカレントミラー回路（制御用カレントミラー回路）、８はスイッチ回路（制御手段）、９はコンデンサ、１１，２１は信号出力回路、２２は急速充放電回路、２２Ｃは急速充電回路（充電補助回路）、２２Ｄは急速放電回路（放電補助回路）、２４はコンパレータ（比較回路）、３３は信号出力回路、３４はスイッチ回路、３９はＰＮＰトランジスタ（スイッチ回路）、４１，４３，５０は信号出力回路、５１はカレントミラー回路、５３はカレントミラー回路（制御用カレントミラー回路）、６１は差動増幅回路、６２，６３はＮチャネルＭＯＳＦＥＴ（制御手段）、６９はコンパレータ（比較回路）、８１〜８３は信号出力回路、８４は定電圧回路、９１は信号出力回路、９２はＰチャネルＭＯＳＦＥＴ（スイッチング素子）、９３はコンデンサ、９４はカレントミラー回路（制御用カレントミラー回路）、９５はカレントミラー回路、９６は電流源（電流発生回路）、９６Ｒは抵抗素子、９７はスイッチ回路（制御手段）、１０１，１０２は電流源（電流発生回路）、１１１は信号出力回路、１１２はＩＣ（集積回路）、１１３は電流源（微小充電電流供給手段）、１１４はスイッチ回路（微小充電電流供給手段）、１１５はスイッチ回路（微小放電電流流出手段）、１１６は電流源（微小放電電流流出手段）、１１９は電流変化緩和手段（制御手段）、１２１は信号出力回路、１２２はＮＰＮトランジスタ（制御手段，電流増幅回路）、１２３は抵抗素子（制御手段，電流増幅回路）、１２４はオペアンプ（制御手段，電流増幅回路）、１２５は抵抗素子（制御手段，電流増幅回路）を示す。

Claims (13)

1. 入力される制御信号に応じて、電源とグランドとの間に負荷と直列に接続される電圧駆動型のスイッチング素子に駆動信号を出力する信号出力回路において、
   制御電源電圧又はグランド電位と、前記スイッチング素子の制御端子の電位との電位差に比例した電流を発生する電流発生回路と、
   この電流発生回路が発生した電流をミラー電流として流し、電流経路の一方が前記制御端子に接続されるカレントミラー回路と、
   前記制御信号のレベル変化に応じて、前記スイッチング素子が前記制御端子と前記負荷に接続されている出力端子との間に有している容量成分に対する充放電動作を制御する制御手段とを備え、
   前記制御手段は、前記カレントミラー回路の前記電流経路に接続されるトランジスタを有してなる電流増幅回路と、
   前記制御信号のレベル変化に応じて、前記電流増幅回路の動作を制御するスイッチ回路とを備え、
   前記電流増幅回路の動作を停止させ、前記カレントミラー回路により前記容量成分を充電する電流を供給し、
   前記電流増幅回路を動作させて、前記容量成分を放電させる電流を、前記充電する電流と等しい値で流すように構成されることを特徴とする信号出力回路。
2. 前記電流増幅回路は、前記トランジスタを含むミラー対からなる制御用カレントミラー回路で構成されることを特徴とする請求項１記載の信号出力回路。
3. 前記制御端子と、前記スイッチング素子と前記負荷との共通接続点との間に接続されるコンデンサを備えたことを特徴とする請求項１又は２記載の信号出力回路。
4. 前記コンデンサの容量は、前記スイッチング素子が、前記制御端子と前記負荷に接続されている出力端子との間に有している容量成分よりも大きくなるように設定されていることを特徴とする請求項３記載の信号出力回路。
5. 前記制御電源と前記制御端子との間，及び前記制御端子とグランドとの間に配置され、前記電流増幅回路の動作期間の一部及び停止期間の一部において動作し、前記制御端子に対する充放電電流を増加させるためのバイパス経路を形成する充放電補助回路を備えたことを特徴とする請求項１ないし４の何れかに記載の信号出力回路。
6. 前記充放電補助回路は、前記スイッチング素子の制御端子の電位又は前記スイッチング素子と前記負荷との共通接続点の電位と、前記電源電圧に基づいて設定される基準電圧とを比較する比較回路を備え、前記比較回路の出力信号により前記バイパス経路の形成が制御されるように構成されていることを特徴とする請求項５記載の信号出力回路。
7. 前記カレントミラー回路に対する前記制御電源の供給を断続するスイッチ回路を備えたことを特徴とする請求項１ないし６の何れかに記載の信号出力回路。
8. 前記スイッチング素子が、前記電源と前記負荷との間に接続されているものに前記駆動信号を出力することを特徴とする請求項１ないし７の何れかに記載の信号出力回路。
9. 前記制御電源は、前記電源電圧を昇圧する昇圧回路を備えていることを特徴とする請求項８記載の信号出力回路。
10. 前記制御電源は、前記昇圧回路によって昇圧された電圧を安定化する定電圧回路を備えていることを特徴とする請求項９記載の信号出力回路。
11. 前記電流発生回路は、前記制御電源の供給経路に挿入され、一端が前記制御端子に接続される抵抗素子を備えて構成されることを特徴とする請求項１ないし１０の何れかに記載の信号出力回路。
12. 前記制御手段は、前記容量成分の充電を開始させるタイミングと、前記容量成分の放電を終了させるタイミングとについて、電流変化の傾きを緩和する電流変化緩和手段を備えることを特徴とする請求項１ないし１１の何れかに記載の信号出力回路。
13. 前記電流変化緩和手段は、前記カレントミラー回路の動作を停止させている状態から、前記電流発生回路よりも充電電流量がより小さい微小充電電流供給手段を介して充電電流の供給を開始させ、
    前記スイッチング素子を介して出力される電圧のレベルが所定の閾値よりも低下すると、前記電流増幅回路の動作を停止させ、当該電流増幅回路よりも放電電流量がより小さい微小電流流出手段を介して放電電流を流すことを特徴とする請求項１２記載の信号出力回路。

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