JP5018866B2 - レベルシフト回路及びスイッチング電源装置 - Google Patents

Description

本発明は、電源電圧の異なる回路相互間のインターフェースに用いられるレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置に関する。

薄型化の要求が特に強いフラットパネルディスプレイ等に用いられるスイッチング電源装置は、スイッチング素子を２石用いるハーフブリッジ型で、さらにスイッチング損失を減らすことができる電流共振型を採用する場合が多い。さらに、将来的にフラットパネルディスプレイ（ＬＣＤ−ＴＶ等）に代表される民生装置の小型化と薄型化のために、スイッチング電源の高周波化による各部品のダウンサイジングが要求されている。

ハーフブリッジ構成においてはＮｃｈ型ＭＯＳＦＥＴが２石用いられており、ローサイド側の制御信号をハイサイド側に伝達するレベルシフト回路が必要とされる。民生用スイッチング電源の１次側コンバータ入力電圧は、高調波規制対応ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路の出力になるので、一般的にはＤＣ４２０Ｖ程度となる。レベルシフト回路についても、ローサイド側電位から４２０Ｖ程度まで、ほぼ同じ電圧だけレベルシフトする必要があるために特有の問題が発生し、各種対策が検討されている。

図７は、従来のレベルシフト回路を利用するハーフブリッジ構成の電流共振型電源の構成例を示す図である。レベルシフト回路は、制御回路２内においてハイサイドドライバとして使用されている。

図７に示す電源装置において、制御回路２は、ハイサイドのスイッチング素子とローサイドのスイッチング素子を交互にオン／オフさせ、周波数を制御することにより共振コンデンサＣｉへの充放電期間を変化させ、トランスの二次側に誘導される電力量を制御する。

特許文献１には、ｄｖ／ｄｔ電流によるフリップフロップ回路の誤動作を防止してスイッチングデバイスを保護する半導体装置が記載されている。図８は、特許文献１に記載されている従来のレベルシフト回路を含む半導体装置の構成を示す回路図であり、一般的なハイサイドドライバ回路ＨＤ１の構成を示している。この半導体装置は、図８に示すように、電源とグランドとの間にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等によるスイッチング素子１７，１８を直列に接続したハーフブリッジ型パワーデバイス１９を構成しており、スイッチング素子１７とスイッチング素子１８との接続点Ｎ１に負荷（モータ等の誘導性負荷）２１を接続している。

ハイサイド側のスイッチング素子１７は、接続点Ｎ１の電位を基準電位として、当該基準電位と電源が供給する電源電位（例えば４２０Ｖ）との間でスイッチング動作する素子である。一方、ローサイド側のスイッチング素子１８は、接地電位を基準電位として、当該基準電位と接続点Ｎ１の電位との間でスイッチング動作する素子である。

図８に示すようなハイサイドドライバ回路ＨＤ１においては、ハーフブリッジ型パワーデバイス１９のスイッチング状態によって、接続点Ｎ１からダイオード８及びダイオード９のアノードに至るラインＬ１及びＬ１を基準電位とするハイサイド側回路に速いｄｖ／ｄｔ過渡信号が印加される。高耐圧のＭＯＳＦＥＴ２０，３０は、ドレインと各部耐圧（通常７００〜１１００Ｖ程度）を持たせるための素子領域が大きく、ドレインとソース、バックゲート、ゲート、サブ基板間において寄生容量を有する。

したがって、仮にフィルタ回路２６が存在しないとすると、ハイサイドドライバ回路ＨＤ１は、ＭＯＳＦＥＴ２０，３０のドレイン−ソース間に存在する寄生容量により寄生容量とｄｖ／ｄｔ過渡信号との積算で得られるｄｖ／ｄｔ電流が流れ、抵抗４及び抵抗５に同時に電圧降下が生じるので、インバータ６，７を動作させてフリップフロップ回路１２のセット入力およびリセット入力に誤って“Ｈ（Ｈｉｇｈ）”信号を与えてしまう場合がある。

しかしながら、図８に示すハイサイドドライバ回路ＨＤ１は、フリップフロップ回路１２の入力の前段にフィルタ回路２６を備えているので、ラインＬ１にｄｖ／ｄｔ過渡信号が印加されてＭＯＳＦＥＴ２０，３０に同時にｄｖ／ｄｔ電流が流れることにより抵抗４，５に同時に電圧降下が生じた場合においても、フィルタ回路２６がインバータ回路６，７により出力される“Ｈ”信号を阻止する。

すなわち、フィルタ回路２６は、自己が有するＣＲフィルタの時定数に応じた時間が経過するまでフリップフロップ回路１２に“Ｈ”信号を出力しないので、遅延時間をｄｖ／ｄｔ過渡信号の印加時間よりも長く設定することによりｄｖ／ｄｔ電流による“Ｈ”信号がフリップフロップ回路１２に入力されるのを阻止し、フリップフロップ回路１２の誤動作を防止できる。

一方、パルス発生回路１０から出力されるオン信号及びオフ信号のパルス幅をｄｖ／ｄｔ過渡信号印加時間よりも十分に長く、すなわちフィルタ回路２６による遅延時間よりも長く設定することにより、パルス発生回路１０により出力されるオン信号及びオフ信号に基づいたインバータ回路６，７の出力信号は、フリップフロップ回路１２に与えられ、フリップフロップ回路１２を正常に動作させる。

図９は、特許文献１に記載されている従来のレベルシフト回路を含む半導体装置の動作を示すタイミングチャートである。スイッチング素子１７をオンさせる場合には、パルス発生回路１０は、オン信号として“Ｈ”信号を出力し、オフ信号として“Ｌ（Ｌｏｗ）”信号を出力する。この場合に、インバータ回路７による“Ｈ”信号を受けたオン側ＣＲフィルタ回路の出力は、図９に示すように、コンデンサ２５に電荷が満たされるまで徐々に立ち上がることになる。なお、立ち下がりも同様である。オン側ＣＲフィルタ回路の出力が完全に立ち上がると、フリップフロップ回路１２は、Ｑ出力として“Ｈ”信号を出力する。

スイッチング素子１７をオフさせる場合には、パルス発生回路１０は、オン信号として“Ｌ”信号を出力し、オフ信号として“Ｈ”信号を出力する。この場合に、インバータ回路６による“Ｈ”信号を受けたオフ側ＣＲフィルタ回路の出力は、図９に示すように、コンデンサ２４に充電されるまで徐々に立ち上がることになる。なお、立ち下がりも同様である。オフ側ＣＲフィルタ回路の出力が完全に立ち上がると、フリップフロップ回路１２は、Ｑ出力として“Ｌ”信号を出力する。

したがって、スイッチング素子１７は、フリップフロップ回路１２のＱ出力から“Ｈ”信号が出力されている期間においてオンしており、フィルタ回路２６を有さない場合に比してオン側オフ側ＣＲフィルタ回路の遅延時間の分だけフリップフロップ回路１２のＱ出力が遅れてオン／オフすることになる。

また、ＭＯＳＦＥＴ２０，３０は、上述したようにオン／オフのパルス幅がフィルタ回路２６による遅延時間よりも長く設定されている必要があるが、誤動作耐量を上げるためにフィルタ回路２６のフィルタ時間を長くすると、消費電力を増大するという問題がある。そこで、特許文献１には、論理回路で構成することにより遅延時間を生じさせない保護回路を有する半導体装置も記載されている。

特許文献２には、ｄｖ／ｄｔ過渡現象に対する妨害排除能力を備えたレベルシフト回路が記載されている。このレベルシフト回路は、パルスフィルター回路を備えており、このパルスフィルター回路がパルス幅に基づいてｄｖ／ｄｔ過渡信号により生成されるパルスを識別し、正常動作パルスのみを選択して通過させるので、ｄｖ／ｄｔ過渡信号による誤動作を回避することができる。

特許文献３に記載されたレベルシフト回路は、セットレベル回路を作動させるために必要な値より低い入力信号で、リセットレベル回路を作動し、パワーＭＯＳＦＥＴをターンオフするリセット優先回路を備えている。すなわち、このレベルシフト回路は、リセット電圧降下抵抗器の大きさを増加するかあるいは、セットおよびリセット電圧降下抵抗器を読む回路の入力しきい値を調整することによりリセット優先に構成されており、ノイズパルスによる誤動作を防止することができる。

リセット優先の概念は、図８に示すレベルシフト回路に適用することもできる。リセット側の抵抗４を大きくすることにより図８に示すレベルシフト回路は、リセット優先でハイサイド側のスイッチング素子１７をオフにするため、スイッチング素子１７，１８が同時にオンするのを防止する。

また、特許文献４に記載のインバータ装置は、オン側及びオフ側パルス伝達系との間に、各々信号が伝達される瞬間に他方抵抗値を低める伝達手段を介在させた構成となっており、さらにリセット側の抵抗値を大きくしてリセット優先の構成を適用している。これにより、このインバータ装置は、ｄｖ／ｄｔ発生時においてオフ側パルス伝達系での抵抗電圧降下が大きいために、他方の抵抗値を低下させる手段によって抵抗値での電圧降下が生ぜず、常にオフ側パルス電圧がフリップフロップに伝達され、フリップフロップをリセットするといった動作を行い、ｄｖ／ｄｔによる誤動作を防止することができる。

特開平９−２０００１７号公報 特開平４−２３０１１７号公報 特開平８−６５１４３号公報 特開平９−１７２３６６号公報

レベルシフト部に対するｄｖ／ｄｔ印加に関しては２通りあるので整理する。１つ目は、例えばローサイド側スイッチング素子がオフでハイサイド側スイッチング素子がターンオンすることにより、０Ｖから４２０Ｖに変化する場合（あるいはハイサイド側スイッチング素子がターンオフしてローサイド側スイッチング素子がオンすることにより４２０Ｖから０Ｖに変化する場合）であり、スイッチング素子のオン／オフに同期してレベルシフト部にｄｖ／ｄｔが印加される。この場合には、スイッチング素子のオン／オフに起因するｄｖ／ｄｔにより誤動作しないように対策を行う必要がある。

誤動作の例として、ローサイド側がオフ時にハイサイド側がターンオンし、負荷及びレベルシフト部に対して約０Ｖから約４２０Ｖに変化するｄｖ／ｄｔが印加され、誤ってリセット信号が形成されることによってローサイド側の制御信号によらずにハイサイド側が勝手にターンオフしてしまう現象が考えられる。これにより、ハイサイド側のスイッチング素子がオンしないため、スイッチング電源装置の出力電圧が低下し、あるいはトランスから異音が発生する等の不具合が発生する場合がある。

２つ目は、電流共振型スイッチング電源装置等で用いられるレベルシフト回路において、ハイサイド側スイッチング素子の直接的なオン／オフ動作によらずに、間接的にレベルシフト部にｄｖ／ｄｔが印加される場合である。すなわち、ハーフブリッジ回路の負荷に共振回路が付加されているために、スイッチング動作時の電流が共振回路に流れることにより、レベルシフト部にｄｖ／ｄｔが印加される現象を指す。この動作により、電流共振型スイッチング電源装置は、スイッチング素子間電圧がゼロになってターンオンするＺＶＳ（ゼロボルトスイッチング）又はＺＣＳ（ゼロカレントスイッチング）を行うことができるので、スイッチングロス低減（＝電源効率改善）とノイズ低減に資するという利点を有している。さらに、電流共振型スイッチング電源装置は、負荷状態によりｄｖ／ｄｔが変わるので、ｄｖ／ｄｔ移行時間も変化する場合がある。共振現象を用いたスイッチング電源用途では、上述したｄｖ／ｄｔ印加動作に対する誤動作耐量も重要である。したがって、レベルシフト部は、いかなる状態でもｄｖ／ｄｔが印加されることを想定する必要がある。

次に、市場要求であるスイッチング周波数の高周波化においてｄｖ／ｄｔ印加時間の長さが問題となる点について説明する。例えば、現在一般的な発振周波数１００ｋＨｚ程度の電流共振型スイッチング電源回路の場合、一周期は１０μＳなので、ローサイド側５μＳ、ハイサイド側５μＳである。さらに、ローサイドからハイサイドへの移行時間（ｄｖ／ｄｔ印加時間）を考慮すると、その内訳は以下のようになる。まず、ローサイドからハイサイドへの移行時間は０．５μＳ（０⇒４２０Ｖ）である。ハイサイドのオン時間は４．５μＳ（４２０Ｖ）である。ハイサイドからローサイドへの移行時間は０．５μＳ（４２０⇒０Ｖ）である。ローサイドのオン時間は４．５μＳ（０Ｖ）である。

一方、高周波化を考えた場合に、例えば５００ｋＨｚとすると、同じｄｖ／ｄｔでは、時間の内訳が以下のようになる。すなわち、ローサイドからハイサイドへの移行時間は０．５μＳ（０⇒４２０Ｖ）である。ハイサイドのオン時間は０．５μＳ（４２０Ｖ）である。ハイサイドからローサイドへの移行時間は０．５μＳ（４２０⇒０Ｖ）である。ローサイドのオン時間は０．５μＳ（０Ｖ）である。

この場合には、スイッチングデバイスがオン動作する時間が短いため、短いオン時間にスイッチングデバイスに電流が流れ、平均電流に対して実効電流が大きくなるので効率の低下等が懸念される。したがって、高周波化を行うためにはｄｖ／ｄｔ移行時間を短くする必要があるが、ｄｖ／ｄｔ印加時間を短くすることで、サージ電圧は高くなる。民生用スイッチング電源に用いられるスイッチング用のレベルシフト回路は、ローサイド側電位が０〜１０Ｖであるのに対してハイサイド側電位が約４２０Ｖ程度あるので、Δ約４２０Ｖの移行時間を短くするのには限界があり、移行時間を短くするとｄｖ／ｄｔが大きくなり、サージ電圧が高くなって輻射ノイズが増加する。したがって、ｄｖ／ｄｔ移行時間は、極端に短くすることもできない。

１例として、以下に示すような時間の内訳が考えられる。ローサイドからハイサイドへの移行時間は０．２５μＳ（０⇒４２０Ｖ）である。ハイサイドのオン時間は０．７５μＳ（４２０Ｖ）である。ハイサイドからローサイドへの移行時間は０．２５μＳ（４２０⇒０Ｖ）である。ローサイドのオン時間は０．７５μＳ（０Ｖ）である。ただし、将来的に高周波化に適したスイッチング素子が開発され、あるいはノイズ低減技術や高周波化に適した材料が開発されれば、さらにｄｖ／ｄｔ移行時間は短くできると考えられる。

上述した例では、全体の周期に占めるｄｖ／ｄｔ移行時間の割合が２５％となっている（一周期内での移行時間０．５μＳ、デバイスオン時間１．５μＳ）。そのため、レベルシフト回路としては、高周波化を行うとローサイドからハイサイドへの移行時間（あるいはハイサイドからローサイド移行時間）の間に、セット、リセット信号がくる場合も想定するべきであり、この状態でも信号伝達可能な構成とすることが望ましい。

特許文献１に記載の半導体装置及び特許文献４に記載のインバータ装置は、ｄｖ／ｄｔが高くなったときにハイサイド側フリップフロップに対して保護回路を入れることにより誤動作を防止している。そのため、これらの装置は、保護回路が動作中に正規の信号が伝達されても、ローサイド側からハイサイド側にオン／オフ信号が送れなくなるという問題がある。これにより、ハイサイドが動作しないため、モータ等であれば出力の低下や異音、スイッチング電源用途では出力電圧低下やトランスからの異音等の不具合が発生する場合が考えられる。

この問題は、主スイッチング素子にＩＧＢＴ等を用いてスイッチング周波数が最高でも数十ｋＨｚ程度のモータ用途では問題にならない可能性が高いが、電流共振型スイッチング装置を高周波化した場合には顕著な問題となる可能性が高くなる。

特許文献１や特許文献４に記載の装置において上述した問題をクリアする半導体製品を設計する場合（例えば、電流共振型ＩＣ等の設計）のレベルシフト回路において高周波化を目指す場合には、当該装置は、通常想定される動作時において保護回路が動作しないように適切な定数設定を行う必要がある。具体的には、設計者は、図８に示す抵抗４，５の抵抗値を下げて、ｄｖ／ｄｔ電流による抵抗４，５の電圧降下を小さくして、後段の検出回路が動作しないように設計を行う。ＭＯＳＦＥＴ２０，３０に流す電流を大きくし、後段の検出回路が動作するのに必要な電流を流せる設計にする。この問題点として、高周波化するにつれてｄｖ／ｄｔが高くなるため、抵抗４，５の抵抗値をより下げる方向になり、ＭＯＳＦＥＴ２０，３０に流れる電流が増える方向であり、消費電流が増加してしまう点が挙げられる。

また、ローサイド側からハイサイド側（あるいはハイサイド側からローサイド側）への移行時間の間は、ローサイド側からハイサイド側への信号伝達を行わないような制御回路を付加する回路も商品化されているが、回路規模が増大してしまう。さらに、高周波化に伴って移行時間がｎＳオーダーに近づいてくると、制御回路の遅れが無視できなくなってしまい、商品設計が難しくなる。これは、例えばローサイド側からハイサイド側のｄｖ／ｄｔ移行期間が終わったのを検出してから信号伝達を行うため、検出時間として５０〜３００ｎＳ程度必要になるからであり、５００ｋＨｚの場合は１周期が２μＳであり、この時間分だけデバイスオン時間が短くなることは無視できない時間である。

または、セット信号のパルス幅（リセット信号のパルス幅）を想定されるローサイド側からハイサイド側への移行時間（ハイサイド側からローサイド側への移行時間）よりも長くすることにより、確実にローサイドからハイサイド側に信号を伝達することも考えられるが、消費電力が増大するのは自明である。

また、高周波化に際し、回路電流は小さくする必要がある。安価な汎用民生向けスイッチング電源用のコントロールＩＣは、一般的にはＳＯＰ８〜ＳＯＰ１６やＤＩＰ８〜１６等で供給される。これらの熱抵抗は、一般的には８０〜２００℃／Ｗ（接合部〜パッケージ表面）程度であり、コントロールＩＣの消費電力は信頼性を考慮すると０．５〜０．８Ｗ（熱抵抗が１００℃／Ｗであれば、５０〜８０℃の温度上昇）以下が望ましい。レベルシフト回路部の消費電力の多くは、ＭＯＳＦＥＴ２０，３０に流す電流で消費されている。したがって、設計者は、例えば抵抗４，５の抵抗値を１ｋΩとした場合、ＭＯＳＦＥＴ２０，３０に１０ｍ〜２０ｍＡ程度を流し、抵抗４，５の両端に１０〜２０Ｖ程度を発生させる設計を行っている。

ＭＯＳＦＥＴ２０，３０をゲート駆動するパルス幅は、５０〜２００ｎＳ程度である。発振周波数を１００ｋＨｚと５００ｋＨｚとし、入力電源を４２０Ｖとして消費電力を計算すると以下のようになる。まず、１００ｋＨｚ、２０ｍＡ、１００ｎＳ、２パルス（セットとリセット）とすると、４２０Ｖ×０．０２Ａ×１００ｎＳ×２×１００ｋＨｚ＝０．１６８Ｗ。５００ｋＨｚの場合には、４２０Ｖ×０．０２Ａ×１００ｎＳ×２×５００ｋＨｚ＝０．８４Ｗ。

ＩＣ全体としては、さらにスイッチングデバイスのゲート充放電電流や制御部電流が足されるが、レベルシフト部の損失は無視できないレベルである。また、発振周波数に比例して損失が増えるので、設計者は、図８に示す抵抗４，５の抵抗値を上げて、ＭＯＳＦＥＴ２０，３０に流す電流を下げれば、レベルシフト入力部に発生する電圧が同程度確保され損失を小さくすることができるが、今までに述べた課題を十分に考慮した上で設計する必要がある。発熱が高周波化の妨げとなっており、別の方法として、発熱を改善するために例えば熱抵抗の低いパッケージを使用する方法も考えられるが、製品原価の上昇を招いてしまい、市場競争力を確保することが難しくなる。

本発明は上述した従来技術の問題点を解決するもので、低コストで実現でき、小型化、低消費電力化及び高周波化に資するとともに、ｄｖ／ｄｔの印加によるフリップフロップ回路の誤動作を防止するレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置を提供することを課題とする。

本発明に係るレベルシフト回路は、上記課題を解決するために、一端がレベルシフト電源に接続された第１抵抗と、前記第１抵抗の他端にドレインが接続され、ソースがグランドに接続された第１のＮ型ＭＯＳＦＥＴと、前記第１抵抗と同じ抵抗値を有し、一端が前記レベルシフト電源に接続された第２抵抗と、前記第２抵抗の他端にドレインが接続され、ソースがグランドに接続された第２のＮ型ＭＯＳＦＥＴと、入力信号に基づいて前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴとのオン／オフを制御するパルス発生回路と、ｄｖ／ｄｔ電圧が印加された場合でも前記第１のＮ型ＭＯＳＦＥＴがオンである場合にセット信号を生成し、前記第２のＮ型ＭＯＳＦＥＴがオンである場合にリセット信号を生成し、前記第１のＮ型ＭＯＳＦＥＴのドレインにおける電位と前記第２のＮ型ＭＯＳＦＥＴのドレインにおける電位との間において電圧差が生じていない場合にはいずれの信号も生成しない制御部と、前記制御部により生成されたセット信号とリセット信号とに基づいて前記入力信号をレベルシフトした出力信号を出力するフリップフロップとを備えることを特徴とする。

本発明に係るスイッチング電源装置は、上記課題を解決するために、ハイサイド側スイッチング素子とローサイド側スイッチング素子とを有するスイッチング電源装置において、前記ハイサイド側スイッチング素子を制御するための回路として、請求項１乃至請求項５のいずれか１項記載のレベルシフト回路を用いることを特徴とする。

本発明によれば、低コストで実現でき、小型化、低消費電力化及び高周波化に資するとともに、ｄｖ／ｄｔの印加によるフリップフロップ回路の誤動作を防止することができる。

本発明の実施例１の形態のレベルシフト回路の構成を示す回路図である。 本発明の実施例１の形態のスイッチング電源装置の構成を示す回路図である。 本発明の実施例１の形態のレベルシフト回路の動作を示すタイミングチャートである。 本発明の実施例１の形態のレベルシフト回路の動作を示すタイミングチャートの別例である。 本発明の実施例１の形態のレベルシフト回路の動作を示すタイミングチャートの別例である。 本発明の実施例２の形態のレベルシフト回路の構成を示す回路図である。 従来のレベルシフト回路を利用するハーフブリッジ構成の電流共振型電源の構成例を示す図である。 従来のレベルシフト回路を含む半導体装置の構成を示す回路図である。 従来のレベルシフト回路を含む半導体装置の動作を示すタイミングチャートである。

以下、本発明のレベルシフト回路及びスイッチング電源装置の実施の形態を、図面に基づいて詳細に説明する。

以下、本発明の実施例について図面を参照しながら説明する。まず、本実施の形態の構成を説明する。図１は、本発明の実施例１のレベルシフト回路の構成を示す回路図である。このレベルシフト回路は、図１に示すように、抵抗Ｒ１〜Ｒ６と、パルス発生回路１０と、トランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４と、フリップフロップ１２とを備えている。すなわち、本実施例のレベルシフト回路は、図８に示す従来のレベルシフト回路からフィルタ回路２６を削除して抵抗Ｒ５，Ｒ６及びトランジスタＭＮ１，ＭＮ２を追加した形となる。

図２は、本発明の実施例１のスイッチング電源装置の構成を示す回路図である。このスイッチング電源装置は、図２に示すように、ハーフブリッジ構成のハイサイド側スイッチング素子１７ａとローサイド側スイッチング素子１８ａとを有する電流共振型スイッチング電源装置であり、ハイサイド側スイッチング素子１７ａを制御するための回路として制御回路２内のレベルシフト回路を用いている。ただし、本発明を適用するにあたり必ずしもハーフブリッジ構成である必要はなく、フルブリッジ構成のスイッチング電源装置にも適用可能である。

図２に示すスイッチング電源装置において、制御回路２は、ハイサイド側スイッチング素子１７ａとローサイド側スイッチング素子１８ａを交互にオン／オフさせ、周波数を制御することにより共振コンデンサＣｉへの充放電期間を変化させ、トランスの二次側に誘導される電力量を制御する。

図２に示すように、中点電圧（レベルシフト基準電位）は、ハイサイド側スイッチング素子１７ａのソースとローサイド側スイッチング素子１８ａのドレインとに接続されたライン上の電位であり、レベルシフト電源に対して所定の電圧差を有する。本実施例において、レベルシフト電源とレベルシフト基準電位との間の電圧差は、５Ｖ〜２０Ｖ程度である。

図１の抵抗Ｒ１は、本発明の第１抵抗に対応し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ３のドレインに接続されている。

トランジスタＭＮ３は、本発明の第１のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ１の他端にドレインが接続され、ソースがグランドに接続されている。ただし、本実施例においては、トランジスタＭＮ３のソースは、抵抗Ｒ３を介してグランドに接続されている。すなわち、抵抗Ｒ３は、本発明の第７抵抗に対応し、トランジスタＭＮ３のソースとグランドとの間に接続されている。さらに、トランジスタＭＮ３のドレインとグランドとの間には、寄生容量Ｃ１が存在する。また、トランジスタＭＮ３のゲートは、パルス発生回路１０に接続されている。

抵抗Ｒ２は、本発明の第２抵抗に対応し、抵抗Ｒ１と同じ抵抗値を有し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ４のドレインに接続されている。抵抗Ｒ１，Ｒ２は、例えば１ｋΩ〜１０ｋΩ程度の抵抗値を有している。

トランジスタＭＮ４は、本発明の第２のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ２の他端にドレインが接続され、ソースがグランドに接続されている。ただし、本実施例においては、トランジスタＭＮ４のソースは、抵抗Ｒ４を介してグランドに接続されている。すなわち、抵抗Ｒ４は、本発明の第８抵抗に対応し、トランジスタＭＮ４のソースとグランドとの間に接続されている。さらに、トランジスタＭＮ４のドレインとグランドとの間には、寄生容量Ｃ２が存在する。また、トランジスタＭＮ４のゲートは、パルス発生回路１０に接続されている。

パルス発生回路１０は、入力信号に基づいてトランジスタＭＮ３とトランジスタＭＮ４とのオン／オフを制御する。具体的には、パルス発生回路１０は、図１のパルス発生回路１０の下方に描かれているように、入力信号の立ち上がりの際にセットパルス信号をトランジスタＭＮ３のゲートに出力する。また、パルス発生回路１０は、入力信号の立ち下がりの際にリセットパルス信号をトランジスタＭＮ４のゲートに出力する。

なお、トランジスタＭＮ３，ＭＮ４のゲート駆動パルスは、例えば１０ｎＳ〜２００ｎＳ程度である。

抵抗Ｒ５，Ｒ６とトランジスタＭＮ１，ＭＮ２とは、本発明の制御部に対応する。この抵抗Ｒ５，Ｒ６とトランジスタＭＮ１，ＭＮ２とからなる制御部は、トランジスタＭＮ３がオンである場合にセット信号を生成し、トランジスタＭＮ４がオンである場合にリセット信号を生成し、トランジスタＭＮ３のドレインにおける電位とトランジスタＭＮ４のドレインにおける電位との間において電圧差が生じていない場合にはいずれの信号も生成しない。

抵抗Ｒ５は、本発明の第５抵抗に対応し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ１のドレインに接続されている。

トランジスタＭＮ１は、本発明の第３のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ５の他端とフリップフロップ１２のセット端子とにドレインが接続され、ソースがトランジスタＭＮ３のドレインに接続され、ゲートがトランジスタＭＮ４のドレインに接続されている。なお、本実施例のトランジスタＭＮ１のドレインは、インバータを介してフリップフロップ１２のセット端子に接続されている。

抵抗Ｒ６は、本発明の第６抵抗に対応し、抵抗Ｒ５と同じ抵抗値を有し、一端がレベルシフト電源に接続され、他端がトランジスタＭＮ２のドレインに接続されている。抵抗Ｒ５，Ｒ６は、例えば抵抗Ｒ１，Ｒ２の２倍から２０倍程度の抵抗値を有している。

トランジスタＭＮ２は、本発明の第４のＮ型ＭＯＳＦＥＴに対応し、抵抗Ｒ６の他端とフリップフロップ１２のリセット端子とにドレインが接続され、ソースがトランジスタＭＮ４のドレインに接続され、ゲートがトランジスタＭＮ３のドレインに接続されている。なお、本実施例のトランジスタＭＮ２のドレインは、インバータを介してフリップフロップ１２のリセット端子に接続されている。

抵抗Ｒ５，Ｒ６に接続される検出インバータ回路のスレッショルドは、レベルシフト電源とレベルシフト基準電位との電圧差の５０％（２０％〜８０％の間）である。

フリップフロップ１２は、制御部により生成されたセット信号とリセット信号とに基づいて入力信号をレベルシフトした出力信号を出力する。本実施例においては、フリップフロップ１２による出力信号は、図２に示すハイサイド側スイッチング素子１７ａのゲートに印加される。

次に、上述のように構成された本実施の形態の作用を説明する。本実施例のレベルシフト回路は、大きく分けて３つの動作があるため、分けて説明を行う。

最初に、レベルシフト回路に対するｄｖ／ｄｔ印加時の誤動作耐量について説明する。図３は、本実施例のレベルシフト回路の動作を示すタイミングチャートであり、図２に示すような電流共振型スイッチング電源装置を想定したものである。図３において、ＬＯは、ローサイド側スイッチング素子１８ａのゲートに印加される電圧であり、ＨＯは、ハイサイド側スイッチング素子１７ａのゲートに印加される電圧である。

時刻ｔ_１においてローサイド側スイッチング素子１８ａがオフされると、時刻ｔ_１から時刻ｔ_２までの間に共振回路の影響により中点電圧が０Ｖから４２０Ｖに変化する（ｄｖ／ｄｔが印加される）。中点電圧が上がりきった時刻ｔ_２においてハイサイド側スイッチング素子１７ａがオンするので、ハイサイド側スイッチング素子１７ａのスイッチ端子間電圧はほぼ０Ｖであり、図２に示すスイッチング電源装置は、ＺＶＳ（ゼロボルトスイッチング）を行うことができ、スイッチングクロス低減（＝電源効率改善）とノイズ低減に効果がある。

ｄｖ／ｄｔ印加時にｄｖ／ｄｔに応じて寄生容量Ｃ１，Ｃ２を充電する電流が抵抗Ｒ１，Ｒ２に流れるので、抵抗Ｒ１，Ｒ２の両端に電圧降下が発生する。この場合に、抵抗Ｒ１，Ｒ２における電圧降下量が同じであるため、トランジスタＭＮ３のドレインにおける電位とトランジスタＭＮ４のドレインにおける電位との間に電圧差は生じない。したがって、トランジスタＭＮ１，ＭＮ２は、それぞれにおけるゲート−ソース間電圧が約０Ｖとなるのでオフ状態を維持し、抵抗Ｒ５，Ｒ６の両端に電圧降下を発生させない。これにより、抵抗Ｒ５，Ｒ６とトランジスタＭＮ１，ＭＮ２とからなる制御部は、後段のインバータ及びフリップフロップ１２に信号を出力しないので、ｄｖ／ｄｔに起因する誤動作を生じさせない。

なお、図８で説明した従来のレベルシフト回路の場合には、ｄｖ／ｄｔ印加時にｄｖ／ｄｔに応じて寄生容量Ｃ１，Ｃ２を充電する電流が抵抗４，５に流れるので、抵抗４，５の両端に電圧降下が発生する。この電圧降下がインバータ６，７のスレッショルドに達すると後段に信号が伝達され、フィルタ回路２６は、信号をカットオフするが、遅延時間よりもパルス発生回路１０から出力されるオン信号オフ信号のパルス幅を十分に長くするので消費電力増大の問題を生じ、さらにフィルタ回路２６の処理能力以上のノイズ信号が入力されれば、フリップフロップ１２に誤信号を伝達してしまい、動作不安定となって誤動作の原因となる。

次に、セットパルス、リセットパルス伝達時の動作について説明する。ただし、セットパルス伝達時の動作とリセットパルス伝達時の動作とは、使用するトランジスタや抵抗が異なるだけで動作自体に違いは無いため、ここではセットパルス伝達時の動作についてのみ説明する。

図３の時刻ｔ_２において、パルス発生回路１０がトランジスタＭＮ３のゲートに対してセットパルス信号を出力すると、トランジスタＭＮ３はオンして抵抗Ｒ１に電流を流す。これによって抵抗Ｒ１の両端に電圧差ができるので、トランジスタＭＮ１のソース電圧が下がり、ゲート−ソース間電圧がスレッショルド以上になると、トランジスタＭＮ１はオンして抵抗Ｒ５に電流を流す。抵抗Ｒ５の両端に生じた電圧降下が後段のインバータにおけるスレッショルドに達すると、セット信号がフリップフロップ１２に入力され、フリップフロップ１２は、ハイサイド側スイッチング素子１７ａのゲートにＨ（ＨＩＧＨ）レベルの信号を出力し、スイッチング素子１７ａをオンさせる。

最後に、ｄｖ／ｄｔ印加時で、且つローサイドからハイサイドに信号を伝達する際の動作について説明する。図４は、本実施例のレベルシフト回路の動作を示すタイミングチャートの別例であり、図２に示すような電流共振型スイッチング電源装置を想定したものである。

時刻ｔ_１においてローサイド側スイッチング素子１８ａがオフされると、共振回路の影響により中点電圧が０Ｖから上昇する（ｄｖ／ｄｔが印加される）。ｄｖ／ｄｔ印加時にｄｖ／ｄｔに応じて寄生容量Ｃ１，Ｃ２を充電する電流が抵抗Ｒ１，Ｒ２に流れるので、抵抗Ｒ１，Ｒ２の両端に電圧降下が発生する。この場合に、抵抗Ｒ１，Ｒ２における電圧降下量が同じであるため、トランジスタＭＮ３のドレインにおける電位とトランジスタＭＮ４のドレインにおける電位との間に電圧差は生じない。したがって、トランジスタＭＮ１，ＭＮ２は、それぞれにおけるゲート−ソース間電圧が約０Ｖとなるのでオフ状態を維持し、抵抗Ｒ５，Ｒ６の両端に電圧降下を発生させないので、後段に信号を伝えない。

しかしながら、この状態でパルス発生回路１０がトランジスタＭＮ３のゲートにセットパルス信号を出力（時刻ｔ_２）し、トランジスタＭＮ３をオンさせると、トランジスタＭＮ３のドレインにおける電位は、さらに下がる。その結果、トランジスタＭＮ３のドレインにおける電位（トランジスタＭＮ１のソース電圧）がトランジスタＭＮ４のドレインにおける電位（トランジスタＭＮ２のソース電圧）よりも下がるので、トランジスタＭＮ１は、ソースとゲートとの間に電圧差を生じ、スレッショルド以上の場合にオンする。これにより、抵抗Ｒ５に電圧降下が生じるので、インバータを介してフリップフロップ１２にセット信号が入力される。言い換えると、本実施例のレベルシフト回路における制御部は、ｄｖ／ｄｔ印加時であるか否かにかかわらず、トランジスタＭＮ３がオンである場合にセット信号を生成する。

フリップフロップ１２は、セット信号が入力されることにより、ハイサイド側スイッチング素子１７ａのゲートにＨレベルの信号を出力し、スイッチング素子１７ａをオンさせる。これにより、中点電圧は、時刻ｔ_２において４２０Ｖまで急上昇する。

一方、特許文献１のように、保護回路を有している場合には、ｄｖ／ｄｔ印加時において保護回路が動作するので、セット信号をフリップフロップに対して伝達することができない。また、特許文献２のように、パルス幅に基づいてｄｖ／ｄｔにより生成されるパルスを識別している場合には、高周波化した場合に識別が困難である。

さらに、特許文献３，４のようにリセット優先回路を適用している場合には、リセット側抵抗を大きくしてｄｖ／ｄｔ印加時においてリセット信号がフリップフロップに入力される構成となっている。したがって、ｄｖ／ｄｔ印加時にセット信号が入ると、セットとリセットの両方の信号がフリップフロップに印加されることとなり、フリップフロップの動作は不安定になる。

また、リセット優先回路を適用する場合には、想定されるｄｖ／ｄｔ印加において誤動作しないようにセット側抵抗（図８でいう抵抗５）とリセット側抵抗（図８でいう抵抗４）との抵抗値を下げた設計とする場合が多い。したがって、セット信号をローサイドから伝達する場合には、多くの電流をセット側抵抗に流す必要があり、消費電力が増大するという問題が発生する。

上述のとおり、本発明の実施例１の形態に係るレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置によれば、低コストで実現でき、小型化、低消費電力化及び高周波化に資するとともに、ｄｖ／ｄｔの印加によるフリップフロップ回路の誤動作を防止することができる。

すなわち、本実施例のレベルシフト回路は、図８に示すようなフィルタ回路２６が不要であるため、回路規模の縮小、遅延時間の遅れ防止による高周波化、トランジスタＭＮ３，ＭＮ４の駆動パルス幅縮小等による消費電力低減が可能である。

また、本実施例のレベルシフト回路は、ｄｖ／ｄｔ印加時でも、従来回路よりも広い範囲でローサイド側制御回路からハイサイド側に信号伝達が可能である。上述したように、特許文献１や特許文献４に記載の装置において高周波化を目指す場合には、当該装置は、通常想定される動作時において保護回路が動作しないように図８に示す抵抗４，５の抵抗値を下げる必要があり、高周波化するにつれて消費電流が増加してしまうという問題点があった。しかしながら、本実施例のレベルシフト回路は、抵抗Ｒ１，Ｒ２の抵抗値を高くし、トランジスタＭＮ３，ＭＮ４に流れる電流値を下げることができるので、消費電力の削減に資する。その結果、本実施例のレベルシフト回路は、従来よりも発熱量が減るので、同じパッケージが同じ発熱量を許容するとすれば、その分だけ高周波化を行うことができ、スイッチング電源装置のダウンサイジングも可能である。

例えば、消費電力の計算例を以下に示す。レベルシフト電源と基準電位間の電位差を１０Ｖとする。信号を検出するインバータ回路の動作しきい値を５Ｖとする。高周波化を考えた場合に、レベルシフト回路は、ｄｖ／ｄｔ印加時においてもローサイドからハイサイドに信号伝達できることが望ましい。そのため、特許文献１，２，３に示すような従来のレベルシフト回路は、ｄｖ／ｄｔ印加時の抵抗（図８における抵抗４，５）における電圧降下でインバータが動作しないように定数設定を行う必要がある。例えば、ある想定されるｄｖ／ｄｔと図８に示すＭＯＳＦＥＴ２０，３０で決まる寄生容量値からｄｖ／ｄｔ印加時における抵抗４，５の電圧降下を２Ｖとし、抵抗４，５の抵抗値を１ｋΩと仮定する。

これに対し、本実施例のレベルシフト回路は、抵抗Ｒ１，Ｒ２の電圧降下を５Ｖ以上とったとしても後段インバータに信号が伝わることは無いので、特に問題とならない。そのため、当該レベルシフト回路は、抵抗Ｒ１，Ｒ２を２．５ｋΩとすれば、トランジスタＭＮ３，ＭＮ４のドレイン電流を２．５分の１とすることができるので、レベルシフト部の損失を大幅に低減することができる。

すなわち、特許文献１，２，３に記載された方式の回路で大きな抵抗値をとるとｄｖ／ｄｔ印加時に信号伝達ができなくなり、高周波化に向かないという短所を有するが、本実施例のレベルシフト回路は、抵抗Ｒ１，Ｒ２の大きさにかかわらずｄｖ／ｄｔ印加時に信号伝達ができるので高周波化が容易であるとともに、バラツキ等を考慮しても損失について従来回路の半分以下を目指すことができる。

さらに、本実施例のレベルシフト回路は、抵抗Ｒ３，Ｒ４を備えることにより、トランジスタＭＮ３，ＭＮ４がオンした場合に流れる電流を制限することができる。具体的に説明すると、トランジスタＭＮ３（ＭＮ４）のソース電流は、抵抗Ｒ３（Ｒ４）の両端に電圧降下を発生させる。パルス発生回路１０から出力されるパルス信号は一定の電圧値であるので、抵抗Ｒ３（Ｒ４）の電圧降下分だけトランジスタＭＮ３（ＭＮ４）のゲート−ソース間電圧が小さくなることにより、ソース電流は一定の電流値で平衡する。したがって、本実施例のレベルシフト回路は、抵抗Ｒ３（Ｒ４）を備えることにより、トランジスタＭＮ３（ＭＮ４）に流れるドレイン電流を定電流駆動することができる。

なお、図５は、高周波化を行うための最適な設計を行った場合における本実施例のレベルシフト回路の動作を示すタイミングチャートであり、図２に示すような電流共振型スイッチング電源装置を想定したものである。

通常、ハイサイド側とローサイド側のオン信号には、同時オン防止のためにデッドタイム回路が設けられている。このデッドタイム回路は、通常は抵抗等により任意の値に設定することができる。また、ｄｖ／ｄｔ時間は、共振回路と負荷電流によりある程度決定される。ここで、最適な設計が行われたアプリケーション回路とは、抵抗等によりデッドタイムを調整し、ｄｖ／ｄｔ時間中にローサイド側からハイサイド側に信号伝達を開始し、伝達の遅延時間によりハイサイド側がターンオンするのと、ｄｖ／ｄｔ印加時間が終わるのを、ほぼ同時に設定することである（実際には若干のマージンを設定し、ターンオンするのを若干遅らせる）。

図５において、時刻ｔ_１からｔ_３までの間がデッドタイムであり、図２に示すハイサイド側スイッチング素子１７ａとローサイド側スイッチング素子１８ａとは、いずれもオフの状態である。また、理想的には、中点電圧の上昇が終わる時刻ｔ_３においてハイサイド側スイッチング素子１７ａのゲートに印加される電圧（ＨＯ）がＨレベルになると、ハイサイド側スイッチング素子１７ａがオンできる最大時間となるので、ハイサイド側スイッチング素子１７ａの利用率は最大となる。

図３，４で説明した波形においては、パルス発生回路１０によりセットパルス信号が出力されるのとフリップフロップ１２によりＨＯがＨレベルになるのとがほぼ同時であるとして説明しているが、図５は、遅延時間を考慮したものとなっている。すなわち、実際の回路においては、パルス発生回路１０によりセットパルス信号（ＭＮ３Ｇａｔｅ）が出力されて、ＨＯ端子がＨｉｇｈとなるまでの間には、無視することができない回路遅延時間が存在する。そのため、時刻ｔ_３においてＨＯをＨレベルにするためには、中点電圧にｄｖ／ｄｔが印加されている状態で、パルス発生回路１０がセットパルス信号を出力する必要があり、この状態でもローサイド制御回路からハイサイド制御回路に信号伝達することが求められる。

したがって、本実施例のレベルシフト回路は、ｄｖ／ｄｔ印加時においても、トランジスタＭＮ３のドレインとトランジスタＭＮ４のドレインとの間における電圧バランスがくずれることにより信号伝達ができるので、上述した理想動作を実現することが可能となる。すなわち、ｄｖ／ｄｔ印加が終わったのと同時にハイサイド側スイッチング素子１７ａをオンするため、最大限スイッチング素子のオン時間を得ることができ、且つＺＶＳを行うことができる。

図６は、本発明の実施例２のレベルシフト回路の構成を示す回路図である。図１に示す実施例１のレベルシフト回路の構成と異なる点は、新たにダイオードＤ１，Ｄ２、バッファ部１４、及びフィルタ部１６を備えている点である。本実施例におけるレベルシフト回路は、実施例１と同様に、図２に示すスイッチング電源装置に使用されているものとする。

バッファ部１４は、トランジスタＭＰ１、トランジスタＭＰ２、抵抗Ｒ７、及び抵抗Ｒ８を備えている。

トランジスタＭＰ２と抵抗Ｒ８とは、本発明の第１信号増幅部に対応し、制御部とフリップフロップ１２との間に設けられ、制御部により生成されたセット信号をフリップフロップ１２で検出される程度に増幅する。

ここで、トランジスタＭＰ２は、本発明の第１のＰ型ＭＯＳＦＥＴに対応し、ソースがレベルシフト電源に接続されるとともにゲートが抵抗Ｒ５に接続され、制御部により生成されたセット信号に基づいてオン／オフ動作を行う。また、抵抗Ｒ８は、本発明の第３抵抗に対応し、一端がトランジスタＭＰ２のドレインに接続されるとともに他端がレベルシフト基準電位に接続されている。

すなわち、第１信号増幅部は、レベルシフト電源とレベルシフト電源に対して所定の電圧差を有するレベルシフト基準電位との間に直列に接続されたトランジスタＭＰ２と抵抗Ｒ８とからなる。

また、トランジスタＭＰ１と抵抗Ｒ７とは、本発明の第２信号増幅部に対応し、制御部とフリップフロップ１２との間に設けられ、制御部により生成されたリセット信号をフリップフロップ１２で検出される程度に増幅する。

ここで、トランジスタＭＰ１は、本発明の第２のＰ型ＭＯＳＦＥＴに対応し、ソースがレベルシフト電源に接続されるとともにゲートが抵抗Ｒ６に接続され、制御部により生成されたリセット信号に基づいてオン／オフ動作を行う。また、抵抗Ｒ７は、本発明の第４抵抗に対応し、一端がトランジスタＭＰ１のドレインに接続されるとともに他端がレベルシフト基準電位に接続されている。

すなわち、第２信号増幅部は、レベルシフト電源とレベルシフト電源に対して所定の電圧差を有するレベルシフト基準電位との間に直列に接続されたトランジスタＭＰ１と抵抗Ｒ７とからなる。

フィルタ部１６は、バッファ部１４により増幅されたセット信号、リセット信号に対してフィルタリングを行い、フリップフロップ１２に出力する。このフィルタ部１６は、さらなるノイズ耐量向上のために設けられたものであるが、必須の構成ではない。ただし、アナログ信号をデジタル信号に変換するためのインバータは必要である。

ダイオードＤ１，Ｄ２は、トランジスタＭＮ１，ＭＮ２に対する保護回路として作用するものであり、トランジスタＭＮ３，ＭＮ４の動作時においても、トランジスタＭＮ１，ＭＮ２の耐圧以上に電圧が開くのを防止するものである。

その他の構成は、実施例１と同様であり、重複した説明を省略する。

次に、上述のように構成された本実施の形態の作用を説明する。最初に従来回路の問題点について説明すると、図８に示す従来のレベルシフト回路は、抵抗４，５におけるレベルシフト電源からの電圧降下により、ＭＯＳＦＥＴ２０，３０に流れる電流を電圧変換し、インバータ６，７により電圧変換された電圧の検出が行われる。その際のインバータ６，７における検出スレッショルドは、通常、レベルシフト基準電位（図８におけるラインＬ１）に対して設定されたものである。したがって、レベルシフト基準電位がローサイド側の基準電位よりも下がった場合（例えば−３Ｖ等）に、従来のレベルシフト回路は、ローサイドからハイサイドに信号伝達を行う際に、ＭＯＳＦＥＴ２０，３０がオンしたとしても、インバータ６，７の検出電位まで電位が下がらず、インバータ６，７の後段に信号伝達できない可能性がある。

これに対し、本実施例のレベルシフト回路は、バッファ部１４を備えているので、制御部により生成された信号がトランジスタＭＰ１，ＭＰ２により信号増幅されるとともに、レベルシフト基準電位側から抵抗Ｒ７，Ｒ８を用いて検出電圧を得ており、レベルシフト基準電位がローサイド側の基準電位よりも下がったとしても適切な動作が可能であり、従来よりも動作範囲を広げることができる。

すなわち、抵抗Ｒ８，Ｒ７は、セット信号及びリセット信号をレベルシフト基準電位側にレベルシフトし、後段のインバータにより確実に検出されるようにする役割を有する。

その他の作用は、実施例１と同様であり、重複した説明を省略する。

上述のとおり、本発明の実施例２の形態に係るレベルシフト回路及び当該レベルシフト回路を用いたスイッチング電源装置によれば、実施例１の効果に加え、レベルシフト基準電位がローサイド側の基準電位よりも下がって負電位となったとしても、適切にセット信号やリセット信号を検出し、ローサイド側からハイサイド側に確実に信号を伝達することができる。

レベルシフト基準電位は、例えばハイサイド側スイッチング素子１７ａがオフして、４２０Ｖ近辺から０Ｖまで下がるような場合にオーバーシュートして負電位まで下がる可能性が十分に考えられるため、バッファ部１４を適用した本実施例のレベルシフト回路は、特性改善効果が高いといえる。

本発明に係るレベルシフト回路は、電源電圧の異なる回路相互間のインターフェースに用いられるレベルシフト回路及びスイッチング電源装置に利用可能である。

１ 全波整流回路
２ 制御回路
３ エラーアンプ
４，５ 抵抗
６，７，１１ インバータ回路
８，９ ダイオード
１０ パルス発生回路
１２ フリップフロップ
１４ バッファ部
１６ フィルタ部
１７，１７ａ ハイサイド側スイッチング素子
１８，１８ａ ローサイド側スイッチング素子
１９ ハーフブリッジ型パワーデバイス
２０ ＭＯＳＦＥＴ
２１ 負荷
２２，２３ 抵抗
２４，２５ コンデンサ
２６ フィルタ回路
３０ ＭＯＳＦＥＴ
３１ 高電位側電源
Ｃ１，Ｃ２ 寄生容量
Ｃｉ 共振コンデンサ
Ｄ１，Ｄ２ ダイオード
ＨＤ１ ハイサイドドライバ回路
Ｌ１ ライン
Ｌｒ 共振リアクトル
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４ トランジスタ
ＭＰ１，ＭＰ２ トランジスタ
Ｐ 一次巻線
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８ 抵抗
Ｓ１，Ｓ２ 二次巻線

Claims (6)

1. 一端がレベルシフト電源に接続された第１抵抗と、
   前記第１抵抗の他端にドレインが接続され、ソースがグランドに接続された第１のＮ型ＭＯＳＦＥＴと、
   前記第１抵抗と同じ抵抗値を有し、一端が前記レベルシフト電源に接続された第２抵抗と、
   前記第２抵抗の他端にドレインが接続され、ソースがグランドに接続された第２のＮ型ＭＯＳＦＥＴと、
   入力信号に基づいて前記第１のＮ型ＭＯＳＦＥＴと前記第２のＮ型ＭＯＳＦＥＴとのオン／オフを制御するパルス発生回路と、
   ｄｖ／ｄｔ電圧が印加された場合でも前記第１のＮ型ＭＯＳＦＥＴがオンである場合にセット信号を生成し、前記第２のＮ型ＭＯＳＦＥＴがオンである場合にリセット信号を生成し、前記第１のＮ型ＭＯＳＦＥＴのドレインにおける電位と前記第２のＮ型ＭＯＳＦＥＴのドレインにおける電位との間において電圧差が生じていない場合にはいずれの信号も生成しない制御部と、
   前記制御部により生成されたセット信号とリセット信号とに基づいて前記入力信号をレベルシフトした出力信号を出力するフリップフロップと、
   を備えることを特徴とするレベルシフト回路。
2. 前記制御部は、
   一端がレベルシフト電源に接続された第５抵抗と、
   前記第５抵抗の他端と前記フリップフロップのセット端子とにドレインが接続され、ソースが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続された第３のＮ型ＭＯＳＦＥＴと、
   前記第５抵抗と同じ抵抗値を有し、一端がレベルシフト電源に接続された第６抵抗と、
   前記第６抵抗の他端と前記フリップフロップのリセット端子とにドレインが接続され、ソースが前記第２のＮ型ＭＯＳＦＥＴのドレインに接続され、ゲートが前記第１のＮ型ＭＯＳＦＥＴのドレインに接続された第４のＮ型ＭＯＳＦＥＴと、
   を有することを特徴とする請求項１記載のレベルシフト回路。
3. 前記制御部と前記フリップフロップとの間に設けられ、前記制御部により生成されたセット信号を前記フリップフロップで検出される程度に増幅する第１信号増幅部と、
   前記制御部と前記フリップフロップとの間に設けられ、前記制御部により生成されたリセット信号を前記フリップフロップで検出される程度に増幅する第２信号増幅部と、
   を備えることを特徴とする請求項２記載のレベルシフト回路。
4. 前記第１信号増幅部は、前記レベルシフト電源と前記レベルシフト電源に対して所定の電圧差を有するレベルシフト基準電位との間に直列に接続された第１のＰ型ＭＯＳＦＥＴと第３抵抗とからなり、
   前記第２信号増幅部は、前記レベルシフト電源と前記レベルシフト基準電位との間に直列に接続された第２のＰ型ＭＯＳＦＥＴと第４抵抗とからなり、
   前記第１のＰ型ＭＯＳＦＥＴは、前記制御部により生成されたセット信号に基づいてオン／オフ動作を行い、
   前記第２のＰ型ＭＯＳＦＥＴは、前記制御部により生成されたリセット信号に基づいてオン／オフ動作を行うことを特徴とする請求項３記載のレベルシフト回路。
5. 前記第１のＮ型ＭＯＳＦＥＴのソースとグランドとの間に接続された第７抵抗と、
   前記第２のＮ型ＭＯＳＦＥＴのソースとグランドとの間に接続された第８抵抗と、
   を備えることを特徴とする請求項１乃至請求項４のいずれか１項記載のレベルシフト回路。
6. ハイサイド側スイッチング素子とローサイド側スイッチング素子とを有するスイッチング電源装置において、
   前記ハイサイド側スイッチング素子を制御するための回路として、請求項１乃至請求項５のいずれか１項記載のレベルシフト回路を用いることを特徴とするスイッチング電源装置。

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