JP5017480B1 - 半導体記憶装置 - Google Patents

Abstract

【課題】読み出しストレス（Read Stress）を減少でき、読み出し不良（Read Disturb不良）の減少に有利な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、電流経路が直列に接続される複数のメモリセルと、その両端に接続される選択トランジスタにより構成されるセルユニットを備えるメモリセルアレイ１と、前記メモリセルアレイに与える電圧を発生させる電圧発生回路７と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路４とを具備する。前記メモリセルのデータ読み出し動作において、前記制御回路４は、前記セルユニットの非選択ワード線に与えられる電圧を、第１読み出しパス電圧に達するまでの第１傾きθVR1が、前記選択トランジスタの選択電圧に達するまでの傾きθVSGよりも小さくなるように、かつ、前記非選択ワード線が、前記選択電圧よりも遅く立ち上げられるように制御する。
【選択図】図３

Description

半導体記憶装置に関するものである。

半導体記憶装置のうち、例えば、ＮＡＮＤ型フラッシュメモリでは、メモリセルの電流経路が複数個直列に接続されるＮＡＮＤセルユニットを備える。

データ読み出し動作の際には、ＮＡＮＤセルユニットの非選択セルに読み出しパス電圧（ＶREAD）を印加することでチャネルを形成させ、選択セルに読み出し電圧（ＡＲ）を印加することで、選択セルの閾値を読み出す。

しかしながら、上記非選択セルへ印加する読み出しパス電圧（ＶREAD）の大きさおよび時間により、読み出しストレス（Read Stress）が増大し、読み出し不良（Read Disturb不良）の発生する原因となっている。

特開２０１０−８６６２８号公報

読み出しストレス（Read Stress）を減少でき、読み出し不良（Read Disturb不良）の減少に有利な半導体記憶装置を提供する。

実施形態によれば、一態様に係る半導体記憶装置は、複数のビット線とワード線との交差位置に配置されて電流経路が直列に接続される複数のメモリセルと、その両端に接続される選択トランジスタにより構成される複数のセルユニットを備えるメモリセルアレイと、前記メモリセルアレイに与える電圧を発生させる電圧発生回路と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路とを具備し、前記メモリセルのデータ読み出し動作において、前記制御回路は、前記セルユニットの非選択ワード線に与えられる電圧を、第１読み出しパス電圧に達するまでの第１傾きが、前記選択トランジスタの選択電圧に達するまでの傾きよりも小さくなるように、かつ、前記選択ワード線に隣接する前記非選択ワード線が、前記選択電圧よりも遅く立ち上げられるように制御し、前記セルユニットの選択ワード線に隣接する非選択ワード線に与えられ、前記第１読み出しパス電圧から前記第１読み出しパス電圧よりも大きい第２読み出しパス電圧に達するまでの第２傾きが、前記第１傾きよりも小さくなるように制御する。

第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。 第１の実施形態に係る半導体記憶装置のデータ読み出し時における電圧関係を示す断面図。 第１の実施形態に係る半導体記憶装置のデータ読み出し動作を示すタイミングチャート図。 第１の実施形態に係る半導体記憶装置のデータ読み出し動作における非選択ワード線、セレクトゲート線の電圧の立ち上がりの傾きに関する図。 第１の実施形態に係る半導体記憶装置の電圧波形を発生させるための一例を示す図。 第１の実施形態に係る半導体記憶装置のデータ読み出し動作における非選択ワード線、選択ワード線に隣接するワード線の電圧の立ち上がりの傾きを示す図。 第１の実施形態に係る半導体記憶装置のデータ読み出し動作後における不良ビット数を説明するための図。 第２の実施形態に係る半導体記憶装置のデータ読み出し動作における非選択ワード線、選択ワード線に隣接するワード線の立ち上がりの電圧の傾きを示す図。 第２の実施形態に係る半導体記憶装置のデータ読み出し動作における非選択ワード線の電圧の立ち上がりの傾きを示す図。 第３の実施形態に係る半導体記憶装置のデータ書き込み動作における選択ワード線、非選択ワード線の立ち上がりの電圧を示す図。 第４の実施形態に係る半導体記憶装置のデータ書き込み動作における選択ワード線、非選択ワード線の立ち上がりの電圧を示す図。 第５の実施形態に係る半導体記憶装置のデータ読み出し動作における非選択ワード線、選択ワード線に隣接するワード線の立ち上がりの電圧を示す図。 第６の実施形態に係る半導体記憶装置のデータ読み出し動作における非選択ワード線、選択ワード線に隣接するワード線の立ち上がりの電圧を示す図。

以下、実施形態について図面を参照して説明する。この説明においては、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
＜１．全体構成例＞
まず、第１の実施形態に係る半導体記憶装置の全体構成例について、図１を用いて説明する。

図示するように、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイ１、センスアンプ回路２、ロウデコーダ３、コントローラ４、入出力バッファ５、ＲＯＭフューズ６、電圧発生回路７を備える。コントローラ４は、メモリセルアレイ１に対する制御部を構成する。

メモリセルアレイ１は、ＮＡＮＤセルユニット１０がマトリクス状にそれぞれ配列される複数のブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）により構成される。一つのＮＡＮＤセルユニット１０は、電流経路が複数個直列に接続されるメモリセルＭＣ（ＭＣ０、ＭＣ１、…、ＭＣ３１）と、その両端に接続される選択ゲートトランジスタＳ１、Ｓ２により構成される。

図示は省略するが、１つのメモリセルＭＣは、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線の１つに接続される。

選択ゲートトランジスタＳ１のソースは共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬに接続される。

ＮＡＮＤセルユニット１０内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートは、ワード線ＷＬと並行する選択ゲート線ＳＧ１、ＳＧ２にそれぞれ接続される。１ワード線を共有する複数のメモリセルの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。複数ブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｎ）を含むメモリセルアレイ１は、シリコン基板の一つのセルウェル（ＣＰＷＥＬＬ）内に形成される。

センスアンプ回路（SA）２は、メモリセルアレイ１のビット線ＢＬに電気的に接続される。センスアンプ回路２は、読み出しデータをセンスし書き込みデータを保持するためのページバッファを構成する複数のセンスアンプＳＡを有する。センスアンプ回路２は、カラム選択ゲートを有する。

ロウデコーダ（ワード線ドライバを含む）（Row DED / WDRV）３は、ワード線ＷＬおよび選択ゲート線ＳＧ１、ＳＧ２を選択して駆動する。

コントローラ（CNTL）４は、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号を受けて、このＮＡＮＤ型フラッシュメモリ２１の全般の動作の制御を行う。
具体的に、コントローラ４は、コマンドインタフェースやアドレス保持、転送回路を含み、供給されたデータが書き込みデータであるかアドレスデータであるかを判定する。この判定結果に応じて、書き込みデータはセンスアンプ回路２に転送され、アドレスデータはロウデコーダ３やセンスアンプ回路２に転送される。また、コントローラ４は、外部制御信号に基づいて、データ読み出し、データ書き込み、データ消去のシーケンス制御、印加電圧の制御等を行う。

データ入出力バッファ（I/O Buffer）５は、センスアンプ回路２と外部入出力端子との間でデータ授受を行う他、コマンドデータやアドレスデータを受け取る。

ロムヒューズ（ROM Fuse）６は、例えば、データ読み出し動作の際に用いられる読み出し電圧レベルに係るパラメータ等が記録される。これらは、例えば、ＮＡＮＤ型フラッシュメモリ２１の電源立ち上げ時に、ロムヒューズ６から読み出され、コントローラ４内の図示しないレジスタ回路に読み込まれ、ＮＡＮＤ型フラッシュメモリ２１の動作の際等に用いられる。

電圧発生回路７は、昇圧回路１１と、パルス発生回路１２とを備える。昇圧回路１１は、それぞれ複数のチャージポンプ回路（チャージポンプ回路ＣＰ１，ＣＰ２、・・・、ＣＰｎ）から構成され得る。昇圧回路１１は、図示しないクロック発生回路より与えられるクロックＣＬＫに応じて、所定の電圧をチャージしてパルス発生回路に出力する。パルス発生回路（ＰＧ）１２は、昇圧回路１１からの入力に応じて、データ読み出し動作等の際に必要な所定のパルス電圧を発生させる。

上記構成において、電圧発生回路７は、コントローラ４からの制御信号に基づいて、入力されるクロックＣＬＫのクロック数や、駆動される昇圧回路１１の数を切替え、さらにパルス発生回路１２を制御して、所望のパルス電圧を発生させる。クロックＣＬＫ数や、駆動される昇圧回路１１の数を切り替えるのは、後述するように、パルス電圧の立ち上がり時間（電圧波形の傾き等の鈍りの度合）を変化させるためである。

＜２．データ読み出し動作＞
次に、図２乃至図５を用い、第１の実施形態に係る半導体記憶装置のデータ読み出し動作について説明する。

２−１．データ読み出し動作時の電圧関係
ＮＡＮＤセルユニット１０のデータ読み出し動作時の電圧関係は、図２のように示される。図示するように、メモリセルＭＣ０〜３１および選択ゲートＳＧＳ、ＳＧＤは、半導体基板のウェル上に順次設けられる、トンネル絶縁膜、浮遊電極ＦＧ、ゲート間絶縁膜ＩＰＤ、および制御電極ＣＧを備える。但し、選択ゲートＳＧＳ、ＳＧＤのゲート間絶縁膜ＩＰＤの中央部分は開口され、浮遊電極ＦＧと制御電極ＣＧとが電気的に接続される。

上記構成において、データ読み出し動作時の電圧関係は、以下の通りである。なお、ここでは、選択セルをメモリセルＭＣ２９とする場合を一例に挙げる。

選択セルＭＣ２９の選択ワード線ＷＬ２９には、読み出し電圧ＡＲが印加される。

非選択セルＭＣ０〜２７，３１の非選択ワード線ＷＬ０〜２７，３１には、読み出しパス電圧ＶREADが印加される。読み出しパス電圧ＶREADを印加することで、非選択セルＭＣ０〜２７，３１のチャネルが形成され、電流経路が導通される。

選択セルＭＣ２９に隣接するワード線ＷＬ２８，３０には、読み出しパス電圧よりも大きい電圧ＶREADKが印加される（ＶREADK ＞ ＶREAD）。

選択ゲートＳＧＳ，ＳＧＤのゲートには、選択電圧ＶＳＧが与えられる。

ビット線には、内部電源電圧Ｖddが与えられる。

ソース線には、ソース電圧ＳＲＣが与えられる。

半導体基板のウェル（Cell P-well）には、所定のウェル電圧が与えられる。

２−２．データ読み出し動作のタイミングチャート
次に、図３のタイミングチャートに沿って、データ読み出し動作についてさらに詳しく説明する。この動作において、全体の制御は、コントローラ４が行う。

まず、時刻ｔ１の際、選択ゲートＳＧＳ，ＳＧＤに、選択電圧（ＳＧ＿ＲＥＡＤ（ＶＳＧ））が与えられる。選択電圧（ＳＧ＿ＲＥＡＤ（ＶＳＧ））の立ち上がりは、傾きθVSGを有する。詳細については、後述する。

続いて、時刻ｔ２の際、非選択ワード線ＷＬ０〜２７，３１および選択ワード線ＷＬ２９に隣接するワード線ＷＬ２８，３０に、読み出しパス電圧ＶREADおよび読み出しパス電圧よりも大きい電圧ＶREADKがそれぞれ与えられる。読み出しパス電圧ＶREADおよび電圧ＶREADKの立ち上がりは、傾きθVR，θVRKを有する。詳細については後述するが、傾きθVR，θVRKは、上記選択電圧の傾きθVSGよりも小さいものである（θVR，θVRK ＜ θVSG）。

なお、選択ワード線ＷＬ２９に隣接するワード線ＷＬ２８，３０に印加される電圧ＶREADKは、読み出しパス電圧ＶREADよりも大きくなるまで、昇圧される（ＶREADK ＞ ＶREAD）。

続いて、時刻ｔ３の際、ソース線にソース電圧ＳＲＣが印加される。

続いて、時刻ｔ４の際、選択ワード線ＷＬ２９には、読み出し電圧ＡＲが印加される。

続いて、時刻ｔ５の際、ビット線の電位を測定することにより、選択セルＭＣ２９のデータをセンスアンプ回路２により読み出し、データ読み出しを終了する。なお、このデータ読み出しを開始する時刻ｔ５の際までに、読み出し電圧ＡＲが最大電圧に充電されていることが望ましい。

上記のように、本例では、破線で示す比較例に比べ、読み出しパス電圧ＶREADおよび電圧ＶREADKの立ち上がりの傾きθVR，θVRKが、選択電圧の傾きθVSGよりも小さくなる（θVR，θVRK ＜ θVSG）ように制御される。そのため、破線で示す比較例（読み出しパス電圧ＶREADおよび電圧ＶREADKの立ち上がりの傾きが傾きθVSGである場合）と比べ、読み出し電圧ＶREAD×時間、及び、電圧ＶREADK×時間の面積を減らすことが可能となるため、読み出しストレス（Read Stress）を減少でき、読み出し不良（Read Disturb不良）の減少に有利である。詳細については、後述する。

２−３．電圧の立ち上がりの傾きに関して
次に、図４を用い、本例の電圧の立ち上がりの傾きに関して説明する。
図示するように、読み出しパス電圧ＶREADの傾きθVR、電圧ＶREADKの傾きθVRK、および選択電圧ＶＳＧの傾きθVSGは、本例では、以下のように定義される。即ち、
電圧の立ち上がりの傾き：最大値の５０％電圧に達するまでの時間
より具体的に、図示するものでは、以下の通りである。

読み出しパス電圧ＶREADの傾きθVR：（ＶREAD／２）／ｔvread
選択電圧ＶＳＧの傾きθVSG ：（ＶSGD／２）／ｔvsgd
なお、本例では、電圧ＶREADKの傾きθVRKは、θVRと同様に定義され、傾きもほぼ同じである。

このように、読み出しパス電圧ＶREADおよび電圧ＶREADKは、その傾きθVR，θVRKが選択電圧の傾きθVSGよりも小さくなる（θVR，θVRK ＜ θVSG）ように制御される。また、読み出しパス電圧ＶREADおよび電圧ＶREADKは、選択電圧ＶSGよりも遅く立ち上げられる。

２−４．傾きθVR，θVRKの生成について
次に、図５を用い、本例に係る読み出しパス電圧ＶREADおよび電圧ＶREADKの傾きθVR，θVRKの生成について説明する。
まず、図中に示す波形（Ｃ）を得る場合には、（Ａ）に示すように期間ｔ１−Ｃの間、チャージポンプ回路（ＣＰ１〜ＣＰｎ）１１に入力させるクロックパルスＣＬＫを、連続で発生させてチャージポンプ回路１１を動作させて昇圧動作を継続させる。

続いて、期間ｔ２−Ｃの間、チャージポンプ回路（ＣＰ１〜ＣＰｎ）１１に入力させるクロックパルスＣＬＫを停止させ、昇圧動作を停止させる。

そして、この期間ｔ１−Ｃとｔ２−Ｃにより電圧値ＶREAD（ＶREADK）の立ち上がりの当初から、電圧値ＶREADが得られるまで繰り返す。その結果、波形（Ｃ）に示す立ち上がりが傾きθVRを有する鈍った波形の非選択ワード線ＷＬ０〜２７，３１を発生させることができる。本例では、非選択ワード線ＷＬ０〜２７，３１に与えられる読み出しパス電圧のＶREADに達するまで傾きθVRが、選択電圧ＶSGの傾きθVSGよりも小さくなる（θVR ＜ θVSG）ように、例えば、選択電圧ＶSGを発生させる際のクロックＣＬＫのクロック数よりも、時刻ｔ１−Ｃの上記クロック数を低減（クロックの周波数を延ばす）すれば良い。また、最初の時刻ｔ１−Ｃのみ上記クロックの時間を短くすることにより、傾きθVRが、選択電圧ＶSGの傾きθVSGよりも小さくすることもできる。また、選択ワード線に隣接する非選択ワード線ＷＬ２８，３０についても、同様に、電圧値ＶREADKが得られるまで繰り返すことにより、波形（Ａ）に示す立ち上がりが傾きθVRKを有する鈍った波形を発生させることが可能である。

このようにすることで、ほぼ垂直に上がった後、電圧値ＶREADに達するまで傾きθVRを有する鈍った波形の非選択ワード線ＷＬ０〜２７，３１を発生させることができる。本例では、非選択ワード線ＷＬ０〜２７，３１に与えられる読み出しパス電圧のＶREADに達するまで傾きθVRが、選択電圧ＶSGの傾きθVSGよりも小さくなる（θVR ＜ θVSG）ように、選択電圧ＶSGを発生させる際のクロック数よりも、時刻ｔ１の上記クロック数を小さくすれば良い。また、選択ワード線に隣接する非選択ワード線ＷＬ２８，３０についても、同様に、波形（Ｂ）に示す立ち上がりが傾きθVRKを有する鈍った波形を発生させることが可能である。

上記のように、本例では、チャージポンプ回路１１の回路数を減らすことなく、クロックＣＬＫのクロック数を切り替えることで、波形（Ａ）、または、波形（Ｂ）のような鈍った波形を発生させることができる。そのため、それぞれのチャージポンプ回路１１を構成するトランジスタの特性ばらつきや、チャージポンプ回路１１から供給される電圧をカットオフするトランジスタの特性ばらつきの影響受けないようにすることができる。その結果、波形（Ａ）、（Ｂ）の制御性を向上でき、これらの波形を安定化することができる。

なお、図中の波形（Ｂ）は、その他の一例として、動作させるチャージポンプ回路１１の数を、波形の立ち上がり当初はｎ個とし、その後ｎ’個（ｎ’＜ｎ）に減少させることにより得ることも可能である。

＜３．作用効果＞
第１の実施形態に係る半導体記憶装置によれば、少なくとも下記（１）乃至（２）の効果が得られる。

（１）読み出しストレス（Read Stress）を減少でき、読み出し不良（Read Disturb不良）の減少に有利である。
図６に示すように、本例に係る半導体記憶装置では、コントローラ（制御回路）４が、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる電圧の読み出しパス電圧ＶREAD、ＶREADKに達するまで傾きθVR、θVRKが、選択電圧ＶSGに達するまでの傾きθVSGよりも小さくなる（θVR, θVRK ＜ θVSG）ように、かつ、読み出しパス電圧ＶREAD，ＶREADKが選択電圧ＶSGよりも遅く立ち上げられるように（時刻ｔ１，ｔ２）制御する。

そのため、読み出しパス電圧ＶREAD、ＶREADKに達するまでの非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる電圧の立ち上がりを緩やかにすることができる。従って、図中の破線で示すほぼ垂直に立ち上げる比較例に比べ、電圧（ＶREAD、ＶREADK）×時間の面積を低減することが可能となる。その結果、読み出しストレス（Read Stress）を減少でき、読み出し不良（Read Disturb不良）の減少に有利である。

例えば、本例を適用した場合のリードサイクル（Read cycle）後の不良ビット数（fail bit count：ＦＢＣ）は、図７のように予想される。
図示するように、本例のように、電圧ＶREAD，ＶREADKを傾きθVR、θVRKを有して、緩やかに立ち上げることにより、比較例の場合（default）に比べ、不良ビット数（Read Disturb 不良）を減少できることが明らかである。

このように、ＮＡＮＤ型フラッシュメモリのデータ読み出しにおいて、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に接続される非選択セルへ印加する電圧出力を緩やかに立ち上げる。これにより、データ読み出し時の非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０の電圧ストレスを低減できるので、ReadDisturb不良を軽減させることが可能となる。

これにより、ＮＡＮＤ型フラッシュメモリ２１全体の信頼性を向上できる点でもメリットがある。

（２）電圧波形の制御性を向上でき、これらの電圧波形を安定化することができる。

上記図５に示したように、本例では、上記非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０の電圧波形を発生させることができる。

即ち、本例では、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる読み出しパス電圧のＶREAD，ＶREADKに達するまで傾きθVR，θVRKが、選択電圧ＶSGの傾きθVSGよりも小さくなる（θVR, θVRK ＜ θVSG）ように、選択電圧ＶSGを発生させる際のクロック数よりも、昇圧回路１１に与えるクロック数を低減させるように制御する。

上記のように、本例では、昇圧回路１１の回路数を減らすのではなく、クロックＣＬＫのクロック数を切り替えることで、波形（Ａ）、または、波形（Ｂ）のような鈍った電圧波形を発生させることができる。そのため、それぞれのチャージポンプ回路１１を構成するトランジスタの特性ばらつきや、チャージポンプ回路１１から供給される電圧をカットオフするトランジスタの特性ばらつきの影響受けないようにすることができる。その結果、電圧波形（Ａ）、（Ｂ）の制御性を向上でき、これらの波形を安定化することができる。

また、傾きθVR，θVRKが、選択電圧ＶSGの傾きθVSGよりも小さくしても読み出し時間が長くならない。読み出しパス電圧のＶREAD，ＶREADKはRead開始時刻のt5までに立ち上がっていればよいからである。この時刻t5は選択ワード線ＷＬ29の電位が安定してから行われる。そのため、時刻t2から時刻t5までの間は数μsecの時間がある。また、時刻t4よりも先に読み出しパス電圧ＶREAD，ＶREADKを立ち上げることにより、いわゆるカップリングにより読み出し電圧ＡＲが不安定になることを防止している。すなわち、読み出しパス電圧ＶREAD，ＶREADKの立ち上がりの傾きを小さくしても読み出し時間に与える影響はほとんど無い。その結果、読み出し時間を長くすることなく、ReadDisturb不良を軽減させることが可能となる。

［第２実施形態（複数段で緩やかに立ち上げる一例）］
次に、第２の実施形態に係る半導体記憶装置について、図８、図９を用いて説明する。第２の実施形態は、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる電圧を、複数段で緩やかに立ち上げる一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜概要＞
まず、図８を用い、第２の実施形態の概要について説明する。
図示するように、第２の実施形態は、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる電圧が、更に傾きθVR2，θVRK2を有し、複数段で緩やかに立ち上げられる点で、上記第１の実施形態と相違する。上記傾きθVR2，θVRK2は、選択電圧ＶSGの傾きθVSGよりも小さくなる（θVR2, θVRK2 ＜ θVSG）ように制御され、立ち上がりの時間も選択電圧ＶSGよりも遅くなるように制御される。

電圧の立ち上がりの傾きに関して
次に、図９を用い、本例の電圧の立ち上がりの傾きθVR1，θVR2に関して説明する。
図示するように、読み出しパス電圧ＶREADの傾きθVR1，θVR2は、本例では、以下のように定義される。

１回目の読み出しパス電圧の傾きθVR1：（ＶREAD1／２）／ｔvread1
２回目の読み出しパス電圧の傾きθVR2：{(ＶREAD2 − ＶREAD1）／２｝／ｔvread2
本例では、２回であるが、さらに複数段（ｎ回目）の読み出しパス電圧の傾きも同様である。

さらに、電圧ＶREADKの傾きθVRK1, θVRK2も、θVR1, θVR2と同様である。

なお、上記非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０の電圧波形を発生させる具体例については、上記図５に示したように、同様に可能である。

その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。

本例に係る読み出しパス電圧ＶREADおよび電圧ＶREADKの傾きθVR，θVRKの生成について、図５（Ｃ）、（Ｄ）を用いて説明する。波形（Ｄ）を得る場合には、所定の電圧値Ｖ０に達するまでの期間ｔ３−Ｃ（ｔ３−Ｃ＞ｔ１−Ｃ）では、連続的にクロックパルスＣＬＫを発生させて電圧をほぼ垂直になるように、急峻に立ち上げる。一方、所定の電圧Ｖ０に達した後は、上記波形（Ａ）の場合と同様に、電圧値ＶREADが得られるまで、期間ｔ１−Ｃとｔ２−Ｃを繰り返す。

＜作用効果＞
上記のように、第２の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、第２の実施形態では、以下の（３）の効果が得られる。

（３）電圧波形の制御性を更に向上でき、読み出しストレスおよび読み出し不良をより安定的に減少できる。
第２の実施形態では、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる電圧が、更に傾きθVR2，θVRK2を有し、複数段で緩やかに立ち上げられる点で、上記第１の実施形態と相違する。上記傾きθVR2，θVRK2は、選択電圧ＶSGの傾きθVSGよりも小さくなる（θVR2, θVRK2 ＜ θVSG）ように制御され、立ち上がりの時間も選択電圧ＶSGよりも遅くなるように制御される。

このように、複数段で緩やかに立ち上げることで、電圧波形の制御性を更に向上でき、読み出しストレスおよび読み出し不良をより安定的に減少できる点で有利である。

［第３の実施形態（ＶPASSに適用する一例）］
次に、第３の実施形態に係る半導体記憶装置について、図１０を用いて説明する。第３の実施形態は、上記第１、第２の実施形態について、データ書き込み動作の際の非選択ワード線に与える書き込みパス電圧ＶPASSに適用する一例に関する。この説明において、上記第１、第２の実施形態と重複する部分の詳細な説明を省略する。

図１０を用い、第３の実施形態について説明する。
上記データ読み出し動作に限らず、本例のように、データ書き込み動作における非選択ワード線に印加される書き込みパス電圧ＶPASSについても同様に適用可能である。

図示するように、本例の電圧の立ち上がりの傾きに関しては、以下のように同様である。書き込みパス電圧ＶPASSの傾きθVP1、および書き込み電圧ＶＰＧＭの傾きθVPGMは、本例では、以下のように定義される。即ち、
電圧の立ち上がりの傾き：最大値の５０％電圧に達するまでの時間
より具体的に、図示するものでは、以下の通りである。

書き込みパス電圧ＶPASSの傾きθVP1：（ＶPASS１／２）／ｔvpass
書き込み電圧ＶＰＧＭの傾きθVPGM ：（ＶPGM／２）／ｔvpgm
このように、本例では、書き込みパス電圧ＶPASS１の立ち上がりの傾きθVP1が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなる（θVP1 ＜ θVPGM）ように制御される。また、書き込みパス電圧ＶPASSは、書き込み電圧ＶPGMよりも早く若しくはほぼ同時に立ち上げが開始される。

＜作用効果＞
第３の実施形態に係る半導体記憶装置は、上記（１）乃至（３）と同様の効果が得られる。

さらに、本例のように、書き込みパス電圧ＶPASS１の立ち上がりの傾きθVP1が、書き込み電圧の立ち上がりの傾きθVPGMよりも小さくなる（θVP1 ＜ θVPGM）ように制御することにより、電圧（ＶPASS）×時間の面積を低減することが可能となる。その結果、非選択セルの書き込みストレスを減少でき、書き込み不良の減少に有利である。

このように、必要に応じて、本例のようなデータ書き込み動作における非選択ワード線に印加する書き込みパス電圧ＶPASSに適用することが可能である。

［第４の実施形態（ＶPASSに適用するその他の一例）］
次に、第４の実施形態に係る半導体記憶装置について、図１１を用いて説明する。第４の実施形態は、データ書き込み動作の際の非選択ワード線に与える書き込みパス電圧ＶPASSに適用する一例に関する。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。

図１１を用い、第４の実施形態について説明する。
図示すうように、本例では、書き込みパス電圧ＶPASSについて、第２段目の立ち上がりの傾きθVP2を有する点で、上記第３の実施形態と相違する。

第２段目の立ち上がりの傾きθVP2は、本例では、以下のように定義される。

２回目の書き込みパス電圧の立ち上がりの傾きθVP2：{(ＶPASS2 − ＶPASS1）／２｝／ｔvpass2
本例では、２回であるが、さらに複数段（ｎ回目）の書き込みパス電圧の傾きも同様である。

上記非選択ワード線ＷＬ０〜２８，３０，３１の電圧波形を発生させる具体例については、上記図５に示した構成により、以下の通りである。

書き込みパス電圧ＶPASS２の立ち上がりの傾きθVP2の生成については、図５（Ｄ）を用いて説明される。波形（Ｄ）を得る場合には、書き込みパス電圧VPASS２に達した後、例えば、上記波形（Ａ）の期間ｔ１−Ｃとｔ２−Ｃを長くすれば良い。

このようにすることで、書き込み電圧ＶPGMの立ち上がりの傾きθVPGMよりも小さい、書き込みパス電圧ＶPASS２の立ち上がりの傾きθVP2を生成することが可能である。

＜作用効果＞
第４の実施形態に係る半導体記憶装置は、上記第３の実施形態と同様の効果が得られる。さらに、必要に応じて、本例のように複数段の立ち上がりの傾きを生成することも可能である。

［第５の実施形態（階段状に立ち上げる一例）］
次に、第５の実施形態に係る半導体記憶装置について、図１２を用いて説明する。第３の実施形態は、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる電圧を、階段状に立ち上げる一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜概要＞
図１２を用い、第５の実施形態の概要について説明する。
図示するように、第５の実施形態は、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる電圧が、階段状に立ち上げられる点で、上記第１の実施形態と相違する。立ち上がりの時間は、同様に、選択電圧ＶSGよりも遅くなるように制御される。

まず、時刻ｔ０の際、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０は、図５の波形（Ｂ）の場合で示したように、電圧値Ｖ０に達するまで、チャージポンプ回路１１に連続的にクロックパルスＣＬＫを入力させて、電圧をほぼ垂直になるように、急峻に立ち上げる。

続いて、時刻ｔ１の際、電圧Ｖ０に達した後は、電圧Ｖ０を維持する程度にクロック数を低減させる。

これらの動作を、読み出しパス電圧ＶREAD，ＶREADKに達成するまで繰り返す。このようにすることで、図１２に示すように、電圧波形を階段状に立ち上げることが可能である。なお、第５の実施形態は、書き込みパス電圧ＶPASSに関する上記第３、第４の実施形態に関しても同様に適用できる。

＜作用効果＞
第５の実施形態に係る半導体記憶装置は、上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。

［第６の実施形態（緩やかに階段状に立ち上げる一例）］
次に、第６の実施形態に係る半導体記憶装置について、図１３を用いて説明する。第６の実施形態は、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる電圧を、緩やかに階段状に立ち上げる一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜概要＞
まず、図１３を用い、第６の実施形態の概要について説明する。
図示するように、第６の実施形態は、非選択ワード線ＷＬ０〜２７，３１および非選択ワード線ＷＬ２８，３０に与えられる電圧が、立ち上がりに傾きθVR，θVRKを有し、その後に階段状に立ち上げられる点で、上記の実施形態と相違する。上記傾きθVR，θVRKは、選択電圧ＶSGの傾きθVSGよりも小さくなる（θVR, θVRK ＜ θVSG）ように制御され、立ち上がりの時間も選択電圧ＶSGよりも遅くなるように制御される。

電圧波形の傾き傾きθVR，θVRKや階段状に立ち上げる具体例については、上記と同様である。なお、第６の実施形態は、書き込みパス電圧ＶPASSに関する上記第３、第４の実施形態に関しても同様に適用できる。

＜作用効果＞
第６の実施形態に係る半導体記憶装置は、上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じて、本例を適用することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリセルアレイ、ＢＬ…ビット線、ＷＬ…ワード線、１０…セルユニット、ＭＣ…メモリセル、ＳＧＳ，ＳＧＤ…選択トランジスタ、７…電圧発生回路、４…コントローラ（制御回路）。

Claims (5)

1. 複数のビット線とワード線との交差位置に配置されて電流経路が直列に接続される複数のメモリセルと、その両端に接続される選択トランジスタにより構成される複数のセルユニットを備えるメモリセルアレイと、
   前記メモリセルアレイに与える電圧を発生させる電圧発生回路と、
   前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路とを具備し、前記メモリセルのデータ読み出し動作において、前記制御回路は、
   前記セルユニットの非選択ワード線に与えられる電圧を、第１読み出しパス電圧に達するまでの第１傾きが、前記選択トランジスタの選択電圧に達するまでの傾きよりも小さくなるように、かつ、
   前記選択ワード線に隣接する前記非選択ワード線が、前記選択電圧よりも遅く立ち上げられるように制御し、
   前記セルユニットの選択ワード線に隣接する非選択ワード線に与えられ、前記第１読み出しパス電圧から前記第１読み出しパス電圧よりも大きい第２読み出しパス電圧に達するまでの第２傾きが、前記第１傾きよりも小さくなるように制御する
   半導体記憶装置。
2. 前記制御回路は、
   前記セルユニットの非選択ワード線に与えられる電圧を、前記第１読み出しパス電圧に達するまで、前記選択トランジスタの選択電圧に達するまでの前記傾きよりも小さくなる複数の傾きを有して、複数段に立ち上げるように、更に制御する
   請求項１に記載の半導体記憶装置。
3. 前記制御回路は、
   前記セルユニットの選択ワード線に隣接する非選択ワード線に与えられる電圧を、前記第２読み出しパス電圧に達するまで、前記選択トランジスタの選択電圧に達するまでの前記傾きよりも小さくなる複数の傾きを有して、複数段に立ち上げるように、更に制御する
   請求項１または２に記載の半導体記憶装置。
4. 前記制御回路は、
   前記セルユニットの非選択ワード線および選択ワード線に隣接する非選択ワード線に与えられる電圧を、前記第１，第２読み出しパス電圧に達するまで、階段状に立ち上げるように、更に制御する
   請求項２乃至４のいずれか１項に記載の半導体記憶装置。
5. 前記電圧発生回路は、クロックが入力される昇圧回路と、前記昇圧回路の出力に応じたパルス電圧を発生させるパルス発生回路とを備え、
   前記制御回路は、前記メモリセルのデータ読み出し動作において、前記非選択ワード線および前記選択ワード線に隣接する非選択ワード線の前記第１，第２傾きが、選択電圧の前記傾きよりも小さくなるように、前記選択電圧を発生させる際の前記クロックのクロック数よりも、前記第１，第２読み出しパス電圧を発生させる際のクロック数を低減させるように、前記電圧発生回路を制御する
   請求項２乃至４のいずれか１項に記載の半導体記憶装置。

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