JP4997829B2 - 半導体素子の製造方法 - Google Patents

Description

本発明は、半導体素子の製造方法に関する。

スイッチングなどで使用され、ＭＯＳゲートで制御されるバイポーラデバイスである半導体素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が知られている。このＩＧＢＴは、ＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）のドレーン層のＮ⁺型層の更に下層部にＰ⁺型層が積層され、このＰ⁺型層がコレクタとなっている構成である。このＩＧＢＴには、Ｎ⁺型層に重金属が多数含まれていると、例えば１５０℃程度の高温状態で動作した際に、Ｎ⁺型層の重金属のプロファイルが変化し、飽和電圧が上昇するという問題がある。

一般に、このＮ⁺型層の重金属を不活性化させるゲッタリング処理方法として、イントリシックゲッタリング（以下、ＩＧ処理）が知られている。このＩＧ処理とは、Ｐ⁺型層の酸素を析出して複数の析出核からなる微小欠陥層（以下、ＩＧ層）をＰ⁺型層に生成し、このＩＧ層にＮ⁺型層の重金属をゲッターして不活性化する方法である。ＩＧ処理としては、特公平７−５０７１３号公報（特許文献１）や、特公平２−６３２９６号公報（特許文献２）などの技術が知られている。

ここで、従来のＩＧＢＴの製造工程の一例を示す。第一工程では、Ｐ⁺型層を形成する。第二工程では、Ｐ⁺型層の上にＮ⁺型層をエピタキシャル成長させる。第三工程では、Ｎ⁺型層の上にＮ^-型ドリフト層をエピタキシャル成長させる。第四工程では、酸化膜をＮ^-型ドリフト層の上に熱形成する。第五工程では、酸化膜の所定場所を除去して、Ｎ^-型ドリフト層の一部にＰ⁺拡散層を熱形成する。第六工程では、Ｎ^-型ドリフト層およびＰ⁺拡散層の上にゲート絶縁膜（酸化膜）を熱形成する。第七工程では、６５０［℃］程度の温度でポリシリコン層を生膜した後にパターニングを行い、ゲート電極を形成する。第八工程では、Ｐ型ベース領域を形成する。第九工程では、１０００［℃］程度の環境で、Ｐ型ベース領域の内部にＮ⁺拡散層を形成するとともに、Ｎ^-型ドリフト層に逆導通電極に電気的に接続するＮ⁺型層を形成する。そして、第九工程以降の工程では、ＢＰＳＧ層や電極を形成し、Ｐ⁺型層を研磨するなどの処理を行っている。

ところで第七工程は、６５０［℃］程度の温度で行われるため、この工程でＰ⁺型層に析出核が形成される。そして、第九工程が１０００［℃］程度で行われるため、析出核が成長してＩＧ層が形成され、このＩＧ層がＮ⁺型層の重金属をゲッターする。すなわち、従来のＩＧＢＴの製造工程の中では、ＩＧ処理を行うための工程は設けず、通常の工程の中で生成されるＩＧ層を利用してゲッタリングを行っている。
特公平７−５０７１３号公報 特公平２−６３２９６号公報

ＩＧ処理を行ってより多くの重金属をゲッタリングするには、微小欠陥層に存在する析出核が多数必要であるため、ＩＧ層を形成する時点でＰ⁺層内の酸素濃度が高いことが望ましい。

ところが、一般に１２００［℃］程度の高温処理、例えばエピタシシャル成長の際などには、酸素が拡散され酸素濃度が低下することが知られている。すなわちＩＧＢＴを製造する際の第二工程乃至第六工程が、高温状態で実施される工程であるため、各工程を経るに従ってＰ⁺層の酸素濃度が低下する。このため、Ｐ⁺型層に析出核を形成する第七工程の時点では、既にＰ⁺型層内の酸素濃度が低くなっており、析出核を多数生成することが出来ず十分なゲッタリング効果を得られないという問題があった。

本発明は、上記点に鑑み、十分なゲッタリングを可能とする半導体素子の製造方法を提供することを目的とする。

請求項１に記載の発明は、第１導電型の第１半導体層（１１）と、前記第１半導体層（１１）に積層され、第２導電型で高不純物濃度の第２半導体層（３１）と、前記第２半導体層（３１）に積層され、第２導電型で低不純物濃度の第３半導体層（１２）と、前記第３半導体層上に構成された素子部とからなる半導体素子の製造方法において、前記第１半導体層（１１）の片面に、ＤＺ層（１１ａ）を生成するＤＺ層生成工程と、前記ＤＺ層（１１ａ）生成工程後に、前記第１半導体層（１１）を第一温度まで冷却する冷却工程と、前記冷却工程の後に、第二温度まで前記第１半導体層（１１）を加熱し、該第１半導体層（１１）に酸素の析出核を析出する析出工程と、前記析出工程の後、前記第１半導体層（１１）を第二温度で保温し、前記析出核を成長させて、前記ＤＺ層（１１ａ）となっていなかった部分に、ＩＧ層（１１ｂ）を形成する成長工程と、前記成長工程後に、前記ＤＺ層（１１ａ）に前記第２半導体層（３１）を積層する工程と、前記第２半導体層（３１）を積層する工程の後に、前記第２半導体層（３１）に前記第３半導体層（１２）を積層し、さらに該第３半導体層（１２）に前記素子部を形成することを特徴とする。

これによれば、第２半導体層のエピタキシャル成長によって第１半導体層の酸素濃度が下がる前に、第１半導体層にＤＺ層とＩＧ層を生成することができ、しかも、先に第１半導体層にＤＺ層を生成しておくことで、ＤＺ層の上に第２半導体層をエピタキシャル成長させることができる。このエピタキシャル成長中には、ＩＧ層が第２半導体層に含まれる重金属をゲッタリングする。

請求項２に記載の発明は、前記第一温度は、５００［℃］〜６００［℃］の範囲に設定されることを特徴とする。

請求項３に記載の発明は、前記第二温度は、８００［℃］〜１０５０［℃］の範囲に設定されることを特徴とする。

請求項４に記載の発明は、前記析出工程における温度上昇は、１［℃／分］以下の上昇速度に設定されることを特徴とする。

請求項５に記載の発明は、前記成長工程は、３０［分］以上行われることを特徴とする。

以下、本発明の基礎とする参考例１から参考例３及び本発明に係る実施例１を用いて、本発明を実施するための最良の形態を述べる。

〔参考例１〕
本発明の基礎とする参考例１では、図１から図８を用いて説明を行う。

図１はＩＧＢＴの概要図、図２は図１のＡ−Ａ線における断面図、図３は図２の枠Ｂの拡大図である。これらの図１から図３に示すように、ＩＧＢＴはエミッタ端子とゲート端子とを同じ側の面に備えている。また、図２に示すように、コレクタ端子は、エミッタ端子およびゲート端子とは反対側の面に備えられている。

図２に示すように半導体基板１は、第１導電型の第１半導体層であるＰ⁺型層１１と、Ｐ⁺型層１１の上に形成された第２導電型の第２半導体層であるＮ⁺型層３１と、第１導電型の第３半導体層であるＮ⁺型層３１の上に形成されたＮ^-型ドリフト層１２とにより構成されている。さらに、このＰ⁺型層１１は、Ｎ⁺型層３１に隣接するＤＺ層１１ａと、ＤＺ層１１ａを介してＮ⁺型層３１に対向するＩＧ層１１ｂとからなる。なお、図４から図８を用いて後述する製造工程を経ることで、ＤＺ層１１ａは１０〜２５［μｍ］の範囲（望ましくは０〜１５［μｍ］）の厚みとなっている。また、ＩＧ層１１ｂのＢＭＤ密度が３〜５×１０⁹［ｃｍ^-3］（望ましくは４×１０⁹［ｃｍ^-3］以上）の範囲となっている。なお、ＤＺ層１１ａとは、結晶欠陥の少ない（または存在しない）層である。また、ＢＭＤ密度とは、酸素が析出したことにより発生する結晶欠陥の密度（濃度）を表す。

次に、半導体基板１を、素子領域２と外周領域３とに領域分けして説明する。ＩＧＢＴ素子（素子部）は、素子領域２に形成されている。すなわち、素子領域２では、Ｎ^-型ドリフト層１２の内部に、第１導電型の第４半導体層である複数のＰ型ベース領域１３が互いに離間した状態で設置され、これら複数のＰ型ベース領域１３が、Ｎ^-型ドリフト層１２の表面で、Ｎ^-型ドリフト層１２とのＰＮ接合部を形成している。

さらに図３の拡大図に示すように、これら複数のＰ型ベース領域１３の内部には、第２導電型の第５半導体層である複数のＮ⁺型エミッタ領域１４が形成され、これら複数のＮ⁺型エミッタ領域１４が、Ｐ型ベース領域１３の表面で、Ｐ型ベース領域１３とのＰＮ接合部を形成している。

また、素子領域２の半導体基板１の表面上には、ゲート絶縁膜１５を介して、ゲート電極１６が形成されている。さらに、ゲート電極１６の上には、層間絶縁膜１７を介して、エミッタ電極１８が形成されている。このエミッタ電極１８は、図１に示すように、略四角形状で半導体基板上に露出していて、内部にエミッタ用ボンディングパッド３２を備える。一方、ゲート電極１６に電気的に接続するゲート電極用ボンディングパッド３３が、エミッタ電極１８に隣接して配置されている。

ここからは、半導体基板１の外周領域３について説明する。図２に示すように、Ｎ^-型ドリフト層１２の内部には、逆導通ダイオード２２のカソードとなるＮ⁺型層２０（第６半導体層）が形成されている。このＮ⁺型層２０は、逆導通電極１９を介してコレクタ電極２１と電気的に接続されている。この逆導通電極１９は、図１に示すように、エミッタ電極１８の周囲に、例えば、四角形の枠状に配置されている。

このようにして、Ｎ^-型ドリフト層１２とＰ型ベース領域１３とにより構成された逆導通ダイオード２２が、ＩＧＢＴのエミッタ電極１８とコレクタ電極２１との間に電気的に接続されている。

また、外周領域３では、Ｎ^-型ドリフト層１２の内部表面側における、素子領域近傍に、Ｐ型ベース領域１３よりも半導体基板表面からの深さが深いＰ拡散層３８が形成されている。このＰ拡散層３８を設けることにより、Ｐ拡散層３８が設けられていない場合と比べて、逆導通ダイオード２２の耐圧が向上されている。本参考例１では、このＰ拡散層３８とＮ^-型ドリフト層１２とによっても、逆導通ダイオード２２が構成されている。

このような構成を備えるＩＧＢＴは、ゲート電極とコレクタ電極とに正の電圧が印加された際に、コレクタ・エミッタ間がＰＮ接合となり、エミッタからコレクタへ電流が流れる。

次に、上記した構造のＩＧＢＴの製造方法について、図４から図８を用いて説明する。なお、図４と、図６から図８は、図２に対応した断面図である。また、本参考例１の製造方法の中では、図５および図６を用いて説明するＩＧ処理工程が、特に大きな特徴がある。なお、ＩＧＢＴ素子（素子部）は、周知の製造方法により製造することができる。

まず、図４（ａ）および図４（ｂ）に示すように、基板を用意する工程を行う。図４（ａ）に示す第一工程では、抵抗率が０．００１〜０．１［Ω・ｃｍ］程度のＰ⁺型層１１からなる基板をＣＺ法により生成する。続く、図４（ｂ）に示す第二工程では、窒素ガス雰囲気中で、Ｐ⁺型層１１の表面上に、抵抗率が０．０２〜０．５［Ω・ｃｍ］程度で、厚みが４〜４０［μｍ］程度のＮ⁺型層３１を、約１２００［℃］程度の温度でエピタキシャル形成する。このエピタキシャル形成時に、結晶欠陥の無いＤＺ層１１ａが、Ｐ⁺型層１１のＮ⁺型層３１側に１５［μｍ］以下で形成される。

次に、Ｐ⁺型層１１の内部にＩＧ層１１ｂを形成し、Ｎ⁺型層３１に含まれる重金属をゲッタリングするＩＧ処理工程について説明する。図５は、本ＩＧ処理工程における処理温度の時系列変化を表す。この図５に示すように、本ＩＧ処理工程は、５５０［℃］程度で行われる図４（ｂ）のエピタキシャル形成の後に開始される。そして、開始後は、窒素ガス雰囲気中で、Ｐ⁺型層１１およびＮ⁺型層３１を、１［℃／分］の上昇速度で３５０［分］間加熱し、温度を９００［℃］まで上昇させる。すなわち、この３５０［分］の間に、Ｐ⁺型層１１の酸素を析出させ、析出核を生成する。

そして、Ｐ⁺型層１１およびＮ⁺型層３１の温度が９００［℃］に到達したら、３０［分］の間、温度を９００［℃］で維持する。析出した析出核は、この３０［分］の間に成長する。そして、図６に示すように、成長した析出核がＩＧ層１１ｂとなり、Ｎ⁺型層３１内の重金属をゲッターして不活性化する。なお、ＩＧ処理工程は、図４（ｂ）の第二工程に引き続いて、窒素ガス雰囲気中で行われる。また、ＩＧ処理工程後に、Ｐ⁺型層１１およびＮ⁺型層３１からなる基板を冷却する必要がある場合には、３［℃／分］の下降速度で冷却する。これにより、基板が急速な収縮によって破損することなく、冷却することができる。

ＩＧ処理工程に続く第三工程では、図７（ａ）に示すように、Ｎ⁺型層３１の表面上にＮ^-型ドリフト層１２を、１１００［℃］〜１２００［℃］程度の温度で形成する。

第三工程に続く第四工程では、図７（ｂ）に示すように、８００［℃］〜１１００［℃］程度の温度で、酸化膜をＮ^-層の上に熱形成する。

第五工程では、図７（ｃ）に示すように、Ｎ^-型ドリフト層１２の内部表面側にＰ拡散層３８をイオン注入法により熱形成する。

第六工程では、図７（ｄ）に示すように、半導体基板１の表面上のうち、素子領域２の形成予定領域上に、ゲート絶縁膜１５を形成し、一方、外周領域３の形成予定領域上に、絶縁膜３６を形成する。このとき、ゲート絶縁膜１５は、少なくともチャネルの形成予定領域上に形成され、絶縁膜３６は、少なくともチャネルの形成予定領域とは異なる領域に形成される。また、絶縁膜３６は、ゲート絶縁膜１５よりも厚くなっており、例えば、ＬＯＣＯＳ法により形成される。また、絶縁膜３６のうち、Ｎ⁺型層２０の形成予定領域上に位置する部分３６ａを他の部分よりも薄くする。

第七工程では、図８（ａ）に示すように、半導体基板１の表面上に、ポリシリコンを成膜した後でパターニングし、さらに、パターニングされたポリシリコンに不純物を導入する。これにより、ゲート絶縁膜１５の素子領域２の形成予定領域外に、ゲート電極１６を形成する。

第八工程では、図８（ｂ）に示すように、ゲート電極１６をマスクとしたイオン注入法により、素子領域２の形成予定領域において、Ｎ^-型ドリフト層１２の内部表面側に、Ｐ型ベース領域１３を形成する。

第九工程では、図８（ｃ）に示すように、Ｐをイオン注入後、温度を１０００［℃］程度として拡散を行う。そして、素子領域２の形成予定領域では、Ｐ型ベース領域１３の内部表面側にＮ⁺型エミッタ領域１４を形成するとともに、外周領域３の形成予定領域では、絶縁膜３６のうちの薄い部分３６ａの下側に、Ｎ⁺型層２０を形成する。

第九工程以降の工程では、図８（ｄ）に示すように、ゲート電極１６の表面上に、ＢＰＳＧ等で構成された層間絶縁膜１７を形成するとともに、ＢＰＳＧ等で構成された層間絶縁膜３７を形成する。さらに、層間絶縁膜３７に、Ｎ⁺型層２０の上側部分を形成する。さらに、半導体基板１の表面上に、Ａｌ金属膜を成膜し、パターニングすることにより、Ｐ型ベース領域１３およびＮ⁺型エミッタ領域１４と接続されたエミッタ電極１８と、Ｎ⁺型層２０に接続された逆導通電極１９を形成する。その後、半導体基板１の裏面側にコレクタ電極２１を形成して、図２に示すＩＧＢＴを製造することができる。

次に、本参考例１の主な特徴を説明する。第一の効果として、第二工程の後にＩＧ処理工程を設けることで、Ｐ⁺型層１１に含まれる酸素が多い段階で、析出核を形成することができる。換言すれば、第三工程などの１１００［℃］以上の高温で行われる処理で、Ｐ⁺型層１１の酸素が外方拡散してしまう前に、ＩＧ処理を行っている。これにより、析出核を多数形成することができるため、ＢＭＤ密度が４×１０⁹［ｃｍ^-3］以上のＩＧ層１１ｂを形成することができる。また、あわせて、Ｐ⁺型層１１の酸素が外方拡散してしまう前にＩＧ処理を行うことで、ＤＺ層１１ａを１５［μｍ］以下の厚さとすることができ、ＩＧ層１１ｂをゲッタリング対象であるＮ⁺型層３１に近づけることができる。

これらにより、Ｎ⁺型層３１の重金属を多数ゲッターでき、ゲッタリング効果が高くなる。

さらに、Ｎ⁺型層３１の重金属を多数ゲッターすることができれば、ＩＧＢＴ素子を高温状態（例えば１５０［℃］）で動作する場合において、バルク内部（Ｎ⁺型層３１やＮ^-型ドリフト層１２）の重金属プロファイルが変化しにくいため、ＩＧＢＴ素子の飽和電圧の上昇を抑制することができる。

また、本参考例１では、ライフタイムコントロールに関して、特段に説明を行わなかったが、ライフタイムコントロールを行う工程を設けても、ライフタイムコントロールを行う工程を設けなかった場合であっても良い。なお、本参考例１ではライフタイムを、Ｐ⁺型層１１に入ったホールが、Ｎ⁺型層３１において、Ｎ^-型ドリフト層１２からの電子と結合消滅するまでの時間としている。

〔参考例２〕
図９を用いて本発明の基礎とする参考例２について説明する。この参考例２は、ＩＧ処理工程が、参考例１の第四工程に含まれている点で、参考例１と異なる。なお、前述の参考例１と同等の構成については、参考例１と同様の符号を付し、本参考例２における説明を省略する。

第一工程から第三工程を行って、Ｐ⁺型層１１にＮ⁺型層３１が積層され、このＮ⁺型層３１の上にＮ^-型ドリフト層１２が積層された半導体基板１を得る。ただし、この半導体基板１はＩＧ処理を施されていないため、Ｐ⁺型層１１にＩＧ層１１ｂを備えていない。

本参考例では、この半導体基板１に対して図９に示す処理を行い、Ｎ+型層３１に含まれる重金属をゲッタリングする。この図９は、本ＩＧ処理工程における処理温度の時系列変化を表す。工程開始後は、窒素ガス雰囲気中で、半導体基板１を１［℃／分］の上昇速度で２５０［分］間加熱し、温度を８００［℃］まで上昇させる。すなわち、この２５０［分］の間に、Ｐ+型層１１の酸素を析出させ、析出核を生成する。

そして、半導体基板１の温度が８００［℃］に到達したら、窒素ガスだけでなく酸素ガスも加えた雰囲気の中で、４０［分］の間、温度を８００［℃］で維持する。析出した析出核は、この４０［分］の間に成長する。そして、成長した析出核がＩＧ層１１ｂとなる。これと同時に、雰囲気中に酸素ガスが含まれるため、Ｎ^-型ドリフト層１２に酸化膜１５が積層される。以降の工程は、参考例１の第五工程以降の工程と同一である。

このように、第四工程にＩＧ処理工程を組み込むことで、第五工程以降でＩＧ処理を行う場合に比べて、Ｐ⁺型層１１の酸素濃度が高い段階でＩＧ処理を行うことができる。さらに、酸化膜１５を積層する時間を利用して析出核を成長させるため、参考例１に比べて全工程に要する時間を短縮することができる。

なお、参考例１のように、半導体基板１を１［℃／分］の上昇速度で３５０［分］間加熱し、温度を９００［℃］まで上昇させ、９００［℃］の状態で３０［分］の間保温しても良い。

〔参考例３〕
図１０を用いて本発明の基礎とする参考例３について説明する。この参考例３は、ＩＧ処理工程が、参考例１の第二工程に含まれている点で、参考例１と異なる。なお、前述の各参考例と同等の構成については、各参考例と同様の符号を付し、本参考例３における説明を省略する。

第一工程でＰ⁺型層１１を準備した後、エピタキシャル成長炉にて、Ｐ⁺型層１１にＮ⁺型層３１をエピタキシャル成長させる。このエピタキシャル形成時に、結晶欠陥の無いＤＺ層１１ａが、Ｐ⁺型層１１のＮ⁺型層３１側に１５［μｍ］以下で形成される。そして、Ｐ⁺型層１１とＮ⁺型層３１とからなる基板をエピタキシャル成長炉に入れたまま、図１０に示すように、−１［℃／分］〜−２０［℃／分］の冷却速度で、基板の温度を５５０［℃］程度まで低下させる。その後、窒素ガス雰囲気中で、Ｐ⁺型層１１およびＮ⁺型層３１を、１［℃／分］の上昇速度で５００［分］間加熱し、温度を１０５０［℃］まで上昇させてＰ⁺型層１１に析出核を生成する。なお、冷却時に、基板の温度を５５０［℃］よりも低い温度（例えば２０［℃］）まで冷却しても良いが、一般に析出核は５５０［℃］程度より高い温度で析出されるため、冷却は５５０［℃］程度までとしておくことが望ましい。

そして、Ｐ+型層１１およびＮ+型層３１の温度が１０５０［℃］に到達したら、３０［分］の間、温度を１０５０［℃］で維持する。析出した析出核は、この３０［分］の間に成長する。そして、図６に示すように、成長した析出核がＩＧ層１１ｂとなり、Ｎ+型層３１内の重金属をゲッターして不活性化する。なお以降の工程は、参考例１の第三工程以降の工程と同一である。

このような工程を経ることで、Ｐ⁺型層１１とＮ⁺型層３１とからなる基板をエピタキシャル成長炉に入れたままＩＧ処理を行うことができる。

なお、本参考例３では、半導体基板１の温度を１０５０［℃］まで上昇させ、さらに１０５０［℃］で維持するため、維持時間を３０［分］よりも短い時間（例えば２５［分］）としても、参考例１と同様の作用効果を奏することが可能である。

〔実施例１〕
図１１を用いて本発明に係る実施例１について説明する。この実施例１は、ＩＧ処理工程が、参考例１の第二工程の前に行われる点で、参考例１と異なる。なお、前述の各参考例と同等の構成については、各参考例と同様の符号を付し、本実施例１における説明を省略する。

第一工程でＰ⁺型層１１を準備した後、図１１に示すＤＺ層生成工程を行って、Ｐ⁺型層１１にＤＺ層１１ａを生成する。以下、第一工程が約８００［℃］程度で終了したと仮定し、具体的な工程を示す。

第一工程終了後、Ｐ⁺型層１１を、９［℃／分］の上昇速度で１１５０［℃］まで加熱する。その後、１１５０［℃］の状態を３０〜２４０［分］維持することで、Ｐ⁺型層１１の表面にＤＺ層１１ａを生成する。その後は、３［℃／分］の下降速度で８００［℃］まで冷却する。これにより、表面にＤＺ層１１ａが生成されたＰ⁺型層１１が生成される。

ＤＺ層生成工程の後は、参考例１において図５を用いて説明したＩＧ処理を行い、Ｐ+型層１１でＤＺ層１１ａとなっていなかった部分に、ＩＧ層１１ｂを生成する。

ＩＧ層１１ｂが生成された後は、参考例１の第二工程を行って、Ｐ⁺型層１１の一部であるＤＺ層１１ａの上に、Ｎ⁺型層３１をエピタキシャル成長させる。第二工程の開始時点で、ＩＧ層１１ｂが生成されているため、エピタキシャル成長中にも、ＩＧ層１１ｂがＮ⁺型層３１に含まれる重金属をゲッタリングする。
これにより、Ｐ⁺型層１１の酸素濃度が高い段階でＩＧ処理を行うことができる。

〔その他の実施例〕
前述の参考例１から参考例３及び実施例１では、第一工程においてＰ⁺型層１１からなる基板をＣＺ法により生成していた。ＣＺ法により生成すると、酸素が多数含まれたＰ⁺型層１１が生成されるため、後工程のＩＧ処理で多数の析出核を生成することができるという効果がある。しかし、結晶欠陥となる酸素がＰ⁺型層１１に含まれるような方法であれば良いため、ＣＺ法以外の方法、例えばＦＺ法などで生成されても良い。また、第一工程とＩＧ処理工程との間に、Ｐ⁺型層１１に酸素を注入するような工程を設けても良い。この場合、ＩＧ処理工程において、多数の析出核を生成することができ、高いＢＭＤのＩＧ層１１ｂを生成することができる。

前述の参考例１から参考例３及び実施例１では、窒素ガス雰囲気中でＩＧ層１１ｂを生成したが、真空中でＩＧ層１１ｂを生成しても良い。

本発明の基礎とする参考例１を示すＩＧＢＴの平面図である。 参考例１を示す図１のＡ−Ａ線におけるＩＧＢＴの断面図である。 参考例１を示す図２のＢ枠の拡大図である。 参考例１を示すＩＧＢＴの製造工程を示す断面図であり、図４（ａ）は第一工程、図４（ｂ）は第二工程を表す。 参考例１を示すＩＧ処理工程における処理温度の時系列変化を表す。 参考例１を示すＩＧ処理工程後のＰ+型層１１とＮ+型層３１とからなる基板の断面図である。 参考例１を示すＩＧＢＴの製造工程を示す断面図であり、図７（ａ）は第三工程、図７（ｂ）は第四工程、図７（ｃ）は第五工程、図７（ｄ）は第六工程を表す。 参考例１を示すＩＧＢＴの製造工程を示す断面図であり、図８（ａ）は第七工程、図８（ｂ）は第八工程、図８（ｃ）は第九工程、図８（ｄ）は第九工程以降の工程を表す。 本発明の基礎とする参考例２を示すＩＧ処理工程における処理温度の時系列変化を表す。 本発明の基礎とする参考例３を示すＩＧ処理工程における処理温度の時系列変化を表す。 本発明に係る実施例１を示すＤＺ層生成工程における処理温度の時系列変化を表す。

符号の説明

１ 半導体基板
２ 素子領域
３ 外周領域
１１ Ｐ⁺型層
１１ａ ＤＺ層
１１ｂ ＩＧ層
１２ Ｎ^-型ドリフト層
１３ Ｐ型ベース領域
１４ Ｎ⁺型エミッタ領域
１５ ゲート絶縁膜
１６ ゲート電極
１７ 層間絶縁膜
１８ エミッタ電極
１９ 第１逆導通電極
２０ Ｎ⁺型層
２１ コレクタ電極
２２ 逆導通ダイオード
３１ Ｎ⁺型層
３２ エミッタ用ボンディングパッド
３３ ゲート電極用ボンディングパッド
３６ 絶縁膜
３７ 層間絶縁膜
３８ Ｐ型領域

Claims (5)

1. 第１導電型の第１半導体層（１１）と、
   前記第１半導体層（１１）に積層され、第２導電型で高不純物濃度の第２半導体層（３１）と、
   前記第２半導体層（３１）に積層され、第２導電型で低不純物濃度の第３半導体層（１２）と、
   前記第３半導体層上に構成された素子部とからなる半導体素子の製造方法において、
   前記第１半導体層（１１）の片面に、ＤＺ層（１１ａ）を生成するＤＺ層生成工程と、
   前記ＤＺ層（１１ａ）生成工程後に、前記第１半導体層（１１）を第一温度まで冷却する冷却工程と、
   前記冷却工程の後に、第二温度まで前記第１半導体層（１１）を加熱し、該第１半導体層（１１）に酸素の析出核を析出する析出工程と、
   前記析出工程の後、前記第１半導体層（１１）を第二温度で保温し、前記析出核を成長させて、前記ＤＺ層（１１ａ）となっていなかった部分に、ＩＧ層（１１ｂ）を形成する成長工程と、
   前記成長工程後に、前記ＤＺ層（１１ａ）に前記第２半導体層（３１）を積層する工程と、
   前記第２半導体層（３１）を積層する工程の後に、前記第２半導体層（３１）に前記第３半導体層（１２）を積層し、さらに該第３半導体層（１２）に前記素子部を形成することを特徴とする半導体素子の製造方法。
2. 前記第一温度は、５００［℃］〜６００［℃］の範囲に設定されることを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記第二温度は、８００［℃］〜１０５０［℃］の範囲に設定されることを特徴とする請求項１または請求項２のいずれかに記載の半導体素子の製造方法。
4. 前記析出工程における温度上昇は、１［℃／分］以下の上昇速度に設定されることを特徴とする請求項１から請求項３のいずれかに記載の半導体素子の製造方法。
5. 前記成長工程は、３０［分］以上行われることを特徴とする請求項１から請求項４のいずれかに記載の半導体素子の製造方法。

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