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JP4987823B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。例えば、フリップチップ（Ｆｌｉｐ Ｃｈｉｐ）方式の半導体装置の接続端子となる半田バンプの結晶構造或いは半田バンプの形成方法に関する。
現在、半導体装置が形成された半導体基板の接続端子となる半田バンプと半導体基板が実装されるパッケージ側の回路基板の接続端子となる半田バンプとを連結させるフリップチップ方式が採用されている。特に、半導体装置が形成された半導体基板側の半田バンプ形成プロセスにおいて、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）と呼ばれる層を形成し、ＵＢＭ層上にフォトレジストを用いてパターニングされたレジストパターンを形成する。そして、開口されたＵＢＭ層上に半田バンプとなる材料をめっきし、フォトレジストとフォトレジスト下のＵＢＭ層を除去することによりバンプ材料となるめっき形成を行っている（例えば、特許文献１参照）。特許文献１に記載された方法では、たとえば、スズ−銅（ＳｎＣｕ）積層バンプ製造方法が開示されており、ＵＢＭ上にフォトレジストマスクを形成し、その後、銅（Ｃｕ）をめっきし、続いてスズ（Ｓｎ）をめっきしている。現在では、環境問題等により半田と雖も鉛（Ｐｂ）を含まない鉛フリー半田が利用されている。
しかし、単純に特許文献１の方法で半田バンプを形成すると熱変化による伸縮等によりバンプクラックが生じてしまうといった問題があった。特に、バンプと半導体基板側との接続箇所の外周部（端部）に応力集中が起こり、ここを基点にしてバンプ内部へと亀裂（クラック）が進んでしまう場合が多い。このように、クラックがバンプ内部へと伝播すると、接続端子となる半田バンプに断線が生じてしまうことや、或いは断線まで生じなくとも抵抗増大が生じてしまうことになる。これらの問題は、半田バンプの信頼性を大きく低下させてしまう。従来、かかるバンプクラックといった問題に対して有効な対策方法やその対策がとられた製品が示されてはいなかった。
特開２００４−２０７６８５号公報
本発明は、バンプクラックを抑制する半導体装置或いはその製造方法を提供することを目的とする。
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上に形成され、前記半導体基板側との接続箇所の端部から側面部までにおける外周面から自己の径寸法の１／３の長さ以上に延びる結晶粒界が存在しない半田バンプ部と、を備えたことを特徴とする。
本発明の他の態様の半導体装置は、半導体基板と、前記半導体基板と接続する他の基板と、前記半導体基板と前記他の基板との間に配置され、前記半導体基板側との接続箇所と前記他の基板側との接続箇所から外れた外周面から自己の径寸法の１／３の長さ以上に延びる結晶粒界が存在しない半田バンプ部と、を備えたことを特徴とする。
また、本発明の一態様の半導体装置の製造方法は、半導体基板上に、平均の結晶粒径が１０μｍ以下となる銅（Ｃｕ）膜を形成する工程と、前記Ｃｕ膜上に半田バンプの材料となる半田材料膜を形成する工程と、前記Ｃｕ膜と前記半田材料膜とを加熱して、略球形状に変形させる工程と、を備えたことを特徴とする。
本発明によれば、バンプクラックを引き起こすだけの外周面から延びる結晶粒界が存在せず、バンプクラックを抑制することができる。
発明者は、半田バンプの結晶構造を解析した結果、半田バンプに用いる材料の結晶粒界を制御することにより、バンプクラック耐性を向上させることができることを見出した。以下、実施の形態では、半田バンプについて、バンプクラックを引き起こす結晶粒界を形成させない製造方法、およびその製造方法により製造された半導体装置について説明する。
実施の形態１．
実施の形態１では、半田バンプの材料の１つとなるＣｕ（銅）膜をめっき法により形成する場合の半導体装置及びその製造方法について説明する。以下、図面を用いて、実施の形態１について説明する。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。図１において、実施の形態１では、チタン（Ｔｉ）膜形成工程（Ｓ１０２）と、ニッケル（Ｎｉ）膜形成工程（Ｓ１０４）と、Ｃｕ下地膜形成工程（Ｓ１０６）と、レジスト塗布工程（Ｓ１０８）と、レジストパターン形成工程（Ｓ１１０）と、Ｃｕめっき工程（Ｓ１１２）と、スズ（Ｓｎ）めっき工程（Ｓ１１４）と、レジスト除去工程（Ｓ１１６）と、Ｃｕ／Ｎｉエッチング工程（Ｓ１１８）と、Ｔｉエッチング工程（Ｓ１２０）と、リフロー工程（Ｓ１２２）と、フリップチップ接続工程（Ｓ１２４）という一連の工程を実施する。実施の形態１では、Ｃｕめっき工程（Ｓ１１２）とスズ（Ｓｎ）めっき工程（Ｓ１１４）とが半田材料膜形成工程に相当する。
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。図２では、図１のＴｉ膜形成工程（Ｓ１０２）からレジスト塗布工程（Ｓ１０８）までを示している。それ以降の工程は後述する。
図２（ａ）において、Ｔｉ膜形成工程（Ｓ１０２）として、半導体基板２００の表面に物理気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内でＴｉ膜２１０を例えば膜厚５００ｎｍ形成する。形成方法としては、ＰＶＤ法に限らず、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ）法やＣＶＤ法などを用いてもよい。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、半導体基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、デバイス部分および配線部分の図示を省略している。半導体基板２００には、例えば、多層配線構造が形成され、かかる回路の電極となる、例えば、アルミニウム（Ａｌ）を用いた電極パッド２０２が上面に形成されているものを用いる。Ｔｉ膜２１０は、半導体基板２００側の半田バンプ形成プロセスにおけるＵＢＭ層の１つの層（第１の層）を形成する。Ｔｉ膜２１０を形成することで、電極パッド２０２との密着性を向上させることができる。
図２（ｂ）において、Ｎｉ膜形成工程（Ｓ１０４）として、Ｔｉ膜２１０上にスパッタ法を用いてＮｉ膜２１２を例えば膜厚５００ｎｍ形成する。形成方法としては、Ｔｉ膜２１０と同様、ＰＶＤ法に限らず、原子層気相成長法やＣＶＤ法などを用いてもよい。Ｎｉ膜２１２は、半導体基板２００側の半田バンプ形成プロセスにおけるＵＢＭ層の１つの層（第２の層）を形成する。Ｎｉ膜２１２を形成することで、バリア性を向上させることができる。
図２（ｃ）において、Ｃｕ下地膜形成工程（Ｓ１０６）として、Ｎｉ膜２１２上にスパッタ法を用いてＣｕ膜２４０を例えば膜厚３００ｎｍ形成する。Ｃｕ膜２４０は、半導体基板２００側の半田バンプ形成プロセスにおけるＵＢＭ層の１つの層（第３の層）を形成する。Ｃｕ膜２４０は、後述するＣｕめっき工程（Ｓ１１２）におけるカソード極となるシード膜になる。ここで、実施の形態１では、Ｃｕ膜２４０を形成する際に、Ｃｕ膜２４０の結晶サイズ（グレインサイズ）やＣｕ膜２４０の配向性を制御する。
図３は、実施の形態１におけるＣｕの成長の様子の一例を示す図である。
スパッタ法で形成された下地膜となるＣｕ膜２４０の結晶方向が膜内でばらつくと、後述するＣｕめっき工程（Ｓ１１２）においてめっきの結晶方向が異なることによる密度の差により、図３（ａ）に示すように、めっきされるＣｕの膜厚にばらつきが生じ、めっき後の形状が凹凸になってしまう。Ｃｕめっきの場合、基本的には、下地膜となるＣｕ膜２４０の結晶性に追従してエピタキシャル成長をする。このとき、最も密度の高い（１１１）配向面（平面を上から見て）方向に成長する場合は、（２００）配向に比べて膜厚が薄くなる。ＣｕめっきはＣｕ２＋イオン１個に対し電子２個の交換となるので、電流の積分値の２倍とＣｕの原子数が一致する。但し、厳密には、めっき効率があり、通常Ｃｕめっきの場合９９％以上の効率があり、この場合には、２００個の電子に対し９９個以上のＣｕ原子がめっきされることになる。
これに対し、下地膜となるＣｕ膜２４０の結晶方向が異なった場合でも結晶粒が小さい場合（結晶サイズが小さい場合）には、図３（ｂ）に示すように、両側で優位である（１１１）配向に侵食されて、膜厚が厚くなっていくに従い（１１１）配向に収束し、凹凸のない結晶のそろっためっき膜を形成することができる。Ｃｕめっき工程（Ｓ１１２）においてＣｕのめっき膜が凹凸のない（１１１）配向のそろった結晶で形成できれば、その上層に形成されるＳｎ膜もＣｕのめっき膜の結晶性に追従して成長することで（１１１）配向で成長させることができる。その結果、最終的にできあがる半田バンプの結晶粒界の向きをほぼ一方向にすることができる。
ここで、発明者の実験によれば、スパッタ法で形成された下地膜となるＣｕ膜２４０の結晶サイズ（粒径）が電子後方散乱回折像（ＥＢＳＰ：Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒｉｎｇ Ｐａｔｔｅｒｎ）法（ＥＢＳＤ（Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒｉｎｇ Ｄｉｆｆｒａｃｔｉｏｎ）法とも言うことがある。）による測定で、平均が１０μｍ以下であれば凹凸の問題が発生しないことを見出した。結晶サイズの平均が１０μｍより大きくなると図３（ａ）に示すようなめっき後の凹凸形状が発生してしまう。凹凸を防止するために、めっき液中に添加剤を導入してみたが各種添加剤の影響も大小の差が有るが、凹凸を防止するまでには至らなかった。すなわち、めっき後のＣｕ膜について凹凸を防止して、（１１１）配向に収束させるためには、下地膜となるＣｕ膜２４０を形成する際に、結晶サイズを平均が１０μｍ以下になるように制御することと、Ｃｕ膜２４０の結晶方位が（１１１）配向となる結晶がより多く含まれるようにすることが有効となる。
Ｃｕ膜２４０の結晶サイズを平均が１０μｍ以下になるように制御する手法として、１つにＣｕ膜の不純物を制御する方法がある。すなわち、不純物濃度をコントロールすることで結晶サイズの制御が可能である。これは、不純物濃度に依存して、下地膜の粒界成長が進み、例えば、不純物濃度が大きいと結晶サイズが大きくなりにくく、逆に不純物濃度が小さいと結晶サイズが大きくなりやすいことに起因するものである。Ｃｕの不純物が少なすぎる場合には、Ｃｕスパッタ膜の結晶サイズにばらつきが生じる。よって、スパッタ法でＣｕ膜２４０の不純物濃度を制御する際には、Ｃｕターゲットの純度グレードを制御することで対処することができる。
例えば、４Ｎグレード（９９．９９％以上の純度）のＣｕターゲットを用いたスパッタ法で成膜した場合、このときのＣｕ膜の平均粒径は５μｍであった。発明者の実験によれば、６Ｎグレード（９９．９９９９％以上の純度）を用いたスパッタ法では、結晶の成長が起こりやすく、そのため平均粒径が大きくなりやすく、結果として、結晶サイズを平均が１０μｍ以下になるように制御することが困難であった。これに対し、５Ｎグレード（９９．９９９％以上の純度）を用いたスパッタ法では、結晶サイズを平均が１０μｍ以下になるように制御することが可能であった。よって、スパッタ法では、５Ｎグレード（９９．９９９％以上の純度）以下の純度のＣｕターゲットを用いることで結晶サイズを平均が１０μｍ以下になるように制御することができる。ここでは、容易に平均粒径の増大を抑えることができる４ＮグレードのＣｕターゲットを用いた。
次に、Ｃｕ膜２４０の結晶方位が（１１１）配向となる結晶がより多く含まれるようにするためには、スパッタ法によりＣｕ膜２４０を形成する際に、常温（２０℃）以上の温度で形成すると好適である。例えば、常温〜２００℃の範囲で形成するとＣｕ膜２４０の結晶方向が（１１１）配向になりやすく好適である。何らかの冷却手段により基板温度を常温より下げると形成されるＣｕ膜が（２００）配向になりやすく不適当である。
一般に、スパッタ法で膜を形成する際には、基板を冷却しながら膜を形成する場合が多い。少なくとも冷媒等が流されている静電チャックで基板を保持した状態で膜を形成している。静電チャックで基板を保持するとチャック面（保持面）が吸着されてチャック面全面がチャック部材に接触しているので基板が冷却されやすい。また、スパッタ法では、通常、大気圧より低い圧力（真空）状態で膜を形成するため基板からの放熱はしにくく、熱交換はほとんどがチャック部材との間で行われることになる。そこで、実施の形態１では、静電チャックをＯＦＦの状態、すなわち、静電チャック機構を動作させずに単にチャック部材に基板を載せただけの状態でＣｕ膜２４０を形成する。かかる場合には、基板のチャック部材側の面は厳密には平面ではないのでチャック部材と基板とは点或いは線接触しているに過ぎない。このように点或いは線接触では熱交換が少ないため実質的に無冷却の状態でＣｕ膜２４０を形成することができる。或いは、静電チャックに冷媒を流さずにＣｕ膜２４０を形成しても好適である。或いは、その両方を実施した状態でＣｕ膜２４０を形成しても好適である。このように、無冷却の状態でＣｕ膜２４０を形成することでＣｕ膜２４０の結晶方位が（１１１）配向となる結晶がより多く含まれるようにすることができる。
その他のプロセス条件として、例えば、ＤＣ（バイアス）を３０Ａ、ＩＲ（パワー）を１００Ｖ、真空度を３０Ｐａとして、アルゴン（Ａｒ）を１．１７×１０−２Ｐａ・ｍ３／ｓ（７ｓｃｃｍ）流した状態でＣｕ膜２４０を形成すると好適である。
図２（ｄ）において、レジスト塗布工程（Ｓ１０８）として、Ｃｕ膜２４０上にレジスト材を塗布して、レジスト膜２０４を形成する。例えば、７０μｍの膜厚で形成する。
図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。図４では、図１のレジストパターン形成工程（Ｓ１１０）からレジスト除去工程（Ｓ１１６）までを示している。それ以降の工程は後述する。
図４（ａ）において、レジストパターン形成工程（Ｓ１１０）として、電極パッド２０２上に開口部１５０が形成されるように、レジスト膜２０４に対して露光および現像等を行ってレジスト膜２０４によるレジストパターンを形成する。バンプとなる部分の開口部１５０は、フォトリソグラフィ工程にてパターニングをおこなう。バンプとなる部分の開口部１５０は、上方から見て８角形構造で、幅は例えば１００μｍとする。
図４（ｂ）において、Ｃｕめっき工程（Ｓ１１２）として、開口部１５０によって露出したＣｕ膜２４０をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０を開口部１５０内に形成する（堆積させる）。ここでは、Ｃｕ膜２４０とＣｕ膜２６０とを合わせた膜厚が例えば１μｍとなるようにＣｕ膜２６０を７００ｎｍの膜厚で形成する。上述した下地膜となるＣｕ膜２４０の結晶サイズの平均が１０μｍ以下になるように制御され、Ｃｕ膜２４０の結晶方位が（１１１）配向となる結晶がより多く含まれるように制御されているため、めっきされたＣｕ膜２６０の表面は、凹凸が無く、結晶方位を（１１１）配向に揃えることができる。その結果、Ｃｕ膜２６０の結晶粒界の方向を半導体基板２００面に略垂直な方向である略縦方向にそろえて成膜することができる。
図４（ｃ）において、Ｓｎめっき工程（Ｓ１１４）として、開口部１５０の露出したＣｕ膜２６０上にめっき法によりＳｎ膜２６２を形成する（堆積させる）。ここでは、Ｓｎ膜２６２の膜厚が例えば５０μｍとなるようにＳｎ膜２６２を形成する。Ｓｎ膜２６２はＣｕ膜２６０の結晶性に追従して成長する。Ｃｕめっき膜であるＣｕ膜２６０は、配向性がそろっており、凹凸のない形状であるため、Ｓｎめっきの結晶粒界の方向も半導体基板２００面に略垂直な方向である略縦方向にそろえて成膜することができる。
図４（ｄ）において、レジスト除去工程（Ｓ１１６）として、有機溶剤にレジスト膜２０４を溶かすことによりＣｕ膜２４０上に残っているレジスト膜２０４を剥離（除去）する。
図５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。図５では、図１のＣｕ／Ｎｉエッチング工程（Ｓ１１８）からリフロー工程（Ｓ１２２）までを示している。それ以降の工程は後述する。
図５（ａ）において、Ｃｕ／Ｎｉエッチング工程（Ｓ１１８）として、Ｓｎ膜２６２をハードマスクとして、露出したＣｕ膜２４０とその下層のＮｉ膜２１２をウェットエッチングにより除去する。エッチング液としては、過酸化水素水（Ｈ２Ｏ２）と酸との混合液を用いることができる。
図５（ｂ）において、Ｔｉエッチング工程（Ｓ１２０）として、Ｓｎ膜２６２をハードマスクとして、露出したＴｉ膜２１０をウェットエッチングにより除去する。エッチング液としては、０．５から１％程度に希釈した希フッ酸（ＨＦ）を用いることができる。或いは、過酸化水素水（Ｈ２Ｏ２）とアルカリとの混合液を用いることもできる。
図５（ｃ）において、リフロー工程（Ｓ１２２）として、半田材料となるＳｎ膜２６２とＣｕ膜２４０，２６０をリフローして、略球形状に変形させ、半田バンプ２７０を形成する。例えば、３００℃で加熱すると好適である。リフロー過程で、Ｓｎ内にＣｕ膜２４０，２６０を形成するＣｕが拡散されることにより、鉛フリーによるＳｎＣｕの半田バンプ２７０が形成される。
図６は、バンプクラックを引き起こす結晶粒界の一例と実施の形態１における半田バンプの結晶粒界の一例とを示す概念図である。
ＵＢＭ層の結晶サイズや結晶方向の制御を特に行っていない従来の製法で製造された半田バンプ２７１では、図６（ａ）に示すように、半導体基板２００側との接続箇所の端部３２０から側面部１１０までにおける外周面から半田バンプ２７１の径寸法Ｄの１／３の長さ以上に延びる結晶粒界が形成されてしまう。図６（ａ）では、半田バンプ２７１と半導体基板２００側との接続箇所の端部３２０から延びる結晶粒界３３０が示されている。また、側面部１１０における外周面のある位置３２２から延びる結晶粒界３３２が示されている。また、側面部１１０における外周面のある位置３２４から延びる結晶粒界３３４が示されている。結晶粒界３３０，３３２，３３４は、いずれも半田バンプ２７１の径寸法Ｄの１／３の長さ以上に延びており、バンプクラックを引き起こす原因となる。フリップチップ接続後には、領域１２０に示す部分はパッケージ側の半田バンプと接続されてしまうため、露出した状態にはならないが、フリップチップ接続後にも露出した状態となる端部３２０から側面部１１０までにおける外周面から結晶粒界が延びるとそこを起点として亀裂が入りバンプクラックを引き起こす。特に、端部３２０付近は、熱変化による伸縮により応力集中が起こり、バンプクラックを引き起こしやすい箇所である。その際、バンプクラックが径寸法Ｄの１／３の長さ以上に延びると半田バンプ２７１の抵抗が１．３３倍に上昇し、半導体業界で一般に許容される許容限界を超えてしまう。端部３２０から側面部１１０までにおける外周面から結晶粒界が径寸法Ｄの１／３の長さ以上に延びると、バンプクラックが生じた場合に径寸法Ｄの１／３の長さ以上まで伝播してしまうので、製造段階でこのような径寸法Ｄの１／３の長さ以上の結晶粒界を形成させないことが重要となる。
これに対し、実施の形態１における製造方法で製造された半田バンプ２７０では、図６（ｂ）に示すように、半導体基板２００側との接続箇所の端部１１２から側面部１１０までにおける外周面から半田バンプ２７０の径寸法Ｄの１／３の長さ以上に延びる結晶粒界が形成されない。これは、Ｃｕ膜２６０表面の凹凸を無くし、Ｃｕ膜２６０とＳｎ膜２６２とを共に（１１１）配向にそろえたことにより、半田バンプ２７０の結晶粒界２８０の方向が半導体基板２００面に略垂直な方向である略縦方向にそろったためである。なお、側面部１１０は、半導体基板２００とパッケージ側の基板が接続した際に、半導体基板２００側との接続箇所と領域１２０で示すパッケージ基板側との接続箇所とのいずれからも外れる半田バンプ２７０の外周面である。
以上のように、めっき前の下地膜となるＣｕ膜２４０の結晶サイズと結晶方位とを制御することにより、Ｃｕ膜２６０表面の凹凸を無くし、Ｃｕ膜２６０とＳｎ膜２６２とを共に（１１１）配向にそろえることができ、ひいては、半田バンプ２７０の結晶粒界２８０の方向を略縦方向にそろえることができる。その結果、許容限界を超えるバンプクラックを抑制することができる。
図７は、図１のフローチャートに対応して実施される工程を表す工程断面図である。図７では、図１のフリップチップ接続工程（Ｓ１２４）を示している。
図７において、フリップチップ接続工程（Ｓ１２４）として、半導体基板２００とパッケージ基板３００とをフリップチップ接続する。具体的には、半導体基板２００側の半田バンプ２７０とパッケージ基板３００側の半田バンプ２７２とを加熱して接続する。その結果、図７に示すようなフリップチップ接続された半導体装置が形成される。
図８は、フリップチップ接続後におけるバンプクラックを引き起こす結晶粒界の一例と実施の形態１における半田バンプの結晶粒界の一例とを示す概念図である。
従来の製法で製造された半田バンプ２７１では、図８（ａ）に示すように、フリップチップ接続後において、半導体基板２００側との接続箇所の端部３２０から側面部１１０までにおける外周面から半田バンプ２７１の径寸法Ｄの１／３の長さ以上に延びる結晶粒界が形成されてしまう。図８（ａ）では、半田バンプ２７１と半導体基板２００側との接続箇所の端部３２０から延びる結晶粒界３３０が示されている。また、側面部１１０における外周面のある位置３２２から延びる結晶粒界３３２が示されている。また、側面部１１０における外周面のある位置３２４から延びる結晶粒界３３４が示されている。結晶粒界３３０，３３２，３３４は、いずれも半田バンプ２７１の径寸法Ｄの１／３の長さ以上に延びており、バンプクラックを引き起こす原因となる。フリップチップ接続後にも露出した状態となる端部３２０から側面部１１０までにおける外周面から結晶粒界が延びると上述したようにそこを起点として亀裂が入りバンプクラックを引き起こす。
これに対し、実施の形態１における製造方法で製造された半田バンプ２７０では、フリップチップ接続後において、図８（ｂ）に示すように、半導体基板２００側との接続箇所の端部１１２から側面部１１０までにおける外周面から半田バンプ２７０の径寸法Ｄの１／３の長さ以上に延びる結晶粒界が形成されない。これは、Ｃｕ膜２６０表面の凹凸を無くし、Ｃｕ膜２６０とＳｎ膜２６２とを共に（１１１）配向にそろえたことにより、フリップチップ接続後においても半田バンプ２７０の結晶粒界２８２の方向が半導体基板２００面に略垂直な方向である略縦方向にそろったためである。そして、パッケージ基板３００側の半田バンプ２７２でも、フリップチップ接続後においては核となる結晶が半田バンプ２７０側に存在するため、半田バンプ２７０の結晶粒界２８２の方向に追従し、やはり、略縦方向にそろえることができる。
以上のように、フリップチップ接続後における半田バンプ２７０では、半導体基板２００とパッケージ基板３００との間に配置され、半導体基板２００側との接続箇所とパッケージ基板３００側との接続箇所から外れた外周面から半田バンプ２７０の径寸法Ｄの１／３の長さ以上に延びる結晶粒界が存在しない。すなわち、実施の形態１におけるフリップチップ接続後における半導体装置は、半導体基板２００と、半導体基板２００と接続するパッケージ基板３００と、上述したような半田バンプ２７０とを備えている。かかる構成により、許容限界を超えるバンプクラックを抑制することができる。
また、図６（ｂ）や図８（ｂ）に示したような略縦方向に結晶粒がそろった半田バンプを用いた場合には、仮にクラックがストレス最大となる部分から発生したとしても、クラック進展が許容限界内に抑制される。さらに、最悪の場合、クラックが進展しても、略縦方向に割れるため、電気的な導通は保たれ、断線には至らない。従って、略縦方向に粒界がそろった半田バンプは２重の安全装置を備えているといえる。
実施の形態２．
実施の形態１では、下地膜となるＣｕ膜２４０を形成した後、めっき法によりさらにＣｕ膜２６０を形成する場合について説明したが、これに限るものではない。実施の形態２では、めっきを行わず、専らスパッタ法にて半田ボールバンプの材料の１つとなるＣｕ膜を形成する場合について説明する。
図９は、実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。図９において、Ｃｕ下地膜形成工程（Ｓ１０６）の代わりにＣｕ膜形成工程（Ｓ１０７）を備えた点、Ｃｕめっき工程（Ｓ１１２）を削除した点以外は、図１と同様である。Ｔｉ膜形成工程（Ｓ１０２）からＮｉ膜形成工程（Ｓ１０４）までの各工程の内容は実施の形態１と同様である。
図１０は、図９のフローチャートに対応して実施される工程を表す工程断面図である。図１０では、図９のＣｕ膜形成工程（Ｓ１０７）からＴｉエッチング工程（Ｓ１２０）までを示している。
図１０（ａ）において、Ｃｕ膜形成工程（Ｓ１０７）として、Ｎｉ膜２１２上にスパッタ法を用いてＣｕ膜２４２を例えば膜厚１μｍ形成する。Ｃｕ膜２４２は、半導体基板２００側の半田バンプ形成プロセスにおけるＵＢＭ層の１つの層（第３の層）と半田ボールバンプの材料膜とを兼ねる。ここで、実施の形態２では、Ｃｕ膜２４２を形成する際に、実施の形態１と同様、Ｃｕ膜２４２の結晶サイズ（グレインサイズ）やＣｕ膜２４２の配向性を制御する。Ｃｕ膜２４２を形成する際に、結晶サイズを平均が１０μｍ以下になるように制御することと、Ｃｕ膜２４２が成長する際に最初に成膜される初期膜、例えば、膜厚の３０％程度までの膜の結晶方位が（１１１）配向となる結晶がより多く含まれるように制御する点については、実施の形態１と同様である。そして、それらの制御方法も実施の形態１と同様である。当初のＣｕ膜２４２の結晶方位が（１１１）配向以外の結晶を含んでいても、Ｃｕ膜２４２の成長に伴い、実施の形態１におけるＣｕ膜２６０と同様、膜の成長に伴って、結晶方位を（１１１）配向に収束させることができる。そして、実施の形態１と同様のレジスト塗布工程（Ｓ１０８）とレジストパターン形成工程（Ｓ１１０）とを実施する。
図１０（ｂ）において、Ｓｎめっき工程（Ｓ１１４）として、開口部１５０底面に露出したＣｕ膜２４２上にめっき法によりＳｎ膜２６２を形成する（堆積させる）。その他の内容は実施の形態１と同様である。その後、実施の形態１と同様のレジスト除去工程（Ｓ１１６）とＣｕ／Ｎｉエッチング工程（Ｓ１１８）とＴｉエッチング工程（Ｓ１２０）とを実施することで図１０（ｃ）に示す断面に形成することができる。ここで、Ｃｕ／Ｎｉエッチング工程（Ｓ１１８）において、実施の形態２では、実施の形態１よりもＣｕ膜の膜厚が厚いので、エッチング液として、Ｓｎ膜２６２へのアタックを抑制した薬液を用いると好適である。具体的には、添加剤の入った過酸化水素水（Ｈ２Ｏ２）と酸との混合液を用いることができ、添加剤としては、例えば、ＥＤＴＡのようなキレート剤を用いると好適である。そして、実施の形態１と同様のリフロー工程（Ｓ１２２）を実施することで、図５（ｃ）及び図６（ｂ）に示したように、実施の形態１と同様、半導体基板２００側との接続箇所の端部１１２から側面部１１０までにおける外周面から半田バンプ２７０の径寸法Ｄの１／３の長さ以上に延びる結晶粒界が形成されない半田バンプ２７０を備えた半導体装置を製造することができる。また、実施の形態１と同様のフリップチップ接続工程（Ｓ１２４）を実施することで、図７及び図８（ｂ）に示したように、実施の形態１と同様、半導体基板２００側との接続箇所の端部１１２から側面部１１０までにおける外周面から半田バンプ２７０の径寸法Ｄの１／３の長さ以上に延びる結晶粒界が形成されない半田バンプ２７０を備えたフリップチップ接続後の半導体装置を製造することができる。
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半田バンプの材料として、ＳｎＣｕを用いたが、これに限るものではなく、スズ−銀−銅（ＳｎＡｇＣｕ）、或いは、スズ−銀−銅−ニッケル（ＳｎＡｇＣｕＮｉ）を用いてもよい。ＳｎＡｇＣｕの半田バンプを形成する場合には、Ｓｎめっきの代わりに、ＳｎＡｇめっきを行えばよい。また、ＳｎＡｇＣｕＮｉの半田バンプを形成する場合には、さらに、リフローする際に、Ｎｉ膜２１２まで溶融させた合金にすればよい。
また、電極のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 実施の形態１におけるＣｕの成長の様子の一例を示す図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 バンプクラックを引き起こす結晶粒界の一例と実施の形態１における半田バンプの結晶粒界の一例とを示す概念図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 フリップチップ接続後におけるバンプクラックを引き起こす結晶粒界の一例と実施の形態１における半田バンプの結晶粒界の一例とを示す概念図である。 実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。 図９のフローチャートに対応して実施される工程を表す工程断面図である。
符号の説明
１１０ 側面部、１１２，３２０ 端部、２００ 半導体基板、２４０，２４２，２６０ Ｃｕ膜、２６２ Ｓｎ膜、２７０，２７２ 半田バンプ、２８０，２８２，３３０，３３２，３３４ 結晶粒界、３００ パッケージ基板

Claims (3)

  1. 半導体基板と、
    前記半導体基板上に形成され、前記半導体基板側との接続箇所の端部から側面部までにおける外周面から自己の径寸法の１／３の長さ以上に延びる結晶粒界が存在しない半田バンプ部と、
    を備えたことを特徴とする半導体装置。
  2. 前記側面部は、前記半導体基板と他の基板が接続した際に、前記半導体基板側との接続箇所と前記他の基板側との接続箇所とのいずれからも外れる前記半田バンプ部の外周面であることを特徴とする請求項１記載の半導体装置。
  3. 半導体基板と、
    前記半導体基板と接続する他の基板と、
    前記半導体基板と前記他の基板との間に配置され、前記半導体基板側との接続箇所と前記他の基板側との接続箇所から外れた外周面から自己の径寸法の１／３の長さ以上に延びる結晶粒界が存在しない半田バンプ部と、
    を備えたことを特徴とする半導体装置。
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