[go: up one dir, main page]

JP4978626B2 - Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板 - Google Patents

Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板 Download PDF

Info

Publication number
JP4978626B2
JP4978626B2 JP2008549364A JP2008549364A JP4978626B2 JP 4978626 B2 JP4978626 B2 JP 4978626B2 JP 2008549364 A JP2008549364 A JP 2008549364A JP 2008549364 A JP2008549364 A JP 2008549364A JP 4978626 B2 JP4978626 B2 JP 4978626B2
Authority
JP
Japan
Prior art keywords
conductive film
substrate
film
mask blank
multilayer reflective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008549364A
Other languages
English (en)
Other versions
JPWO2008072706A1 (ja
Inventor
和幸 林
一生 門脇
享司 杉山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AGC Inc
Original Assignee
Asahi Glass Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Glass Co Ltd filed Critical Asahi Glass Co Ltd
Priority to JP2008549364A priority Critical patent/JP4978626B2/ja
Publication of JPWO2008072706A1 publication Critical patent/JPWO2008072706A1/ja
Application granted granted Critical
Publication of JP4978626B2 publication Critical patent/JP4978626B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/22—Masks or mask blanks for imaging by radiation of 100nm or shorter wavelength, e.g. X-ray masks, extreme ultraviolet [EUV] masks; Preparation thereof
    • G03F1/24—Reflection masks; Preparation thereof
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/60—Substrates
    • G—PHYSICS
    • G21—NUCLEAR PHYSICS; NUCLEAR ENGINEERING
    • G21K—TECHNIQUES FOR HANDLING PARTICLES OR IONISING RADIATION NOT OTHERWISE PROVIDED FOR; IRRADIATION DEVICES; GAMMA RAY OR X-RAY MICROSCOPES
    • G21K1/00—Arrangements for handling particles or ionising radiation, e.g. focusing or moderating
    • G21K1/06—Arrangements for handling particles or ionising radiation, e.g. focusing or moderating using diffraction, refraction or reflection, e.g. monochromators
    • G21K1/062—Devices having a multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24355—Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Inorganic Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Physical Vapour Deposition (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

本発明は、半導体製造等に使用されるＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ Ｖｉｏｌｅｔ：極端紫外）リソグラフィ用反射型マスクブランク（以下、本明細書において、「ＥＵＶマスクブランク」という。）、および該マスクブランクの製造に使用される機能膜付基板に関する。
従来、半導体産業において、Ｓｉ基板等に微細なパターンからなる集積回路を形成する上で必要な微細パターンの転写技術として、可視光や紫外光を用いたフォトリソグラフィ法が用いられてきた。しかし、半導体デバイスの微細化が加速している一方で、従来の光露光の露光限界に近づいてきた。光露光の場合、パターンの解像限界は露光波長の１／２程度であり、液浸法を用いても露光波長の１／４程度と言われており、ＡｒＦレーザ（１９３ｎｍ）の液浸法を用いても４５ｎｍ程度が限界と予想される。そこで４５ｎｍ以下の露光技術として、ＡｒＦレーザよりさらに短波長のＥＵＶ光を用いた露光技術であるＥＵＶリソグラフィが有望視されている。本明細書において、ＥＵＶ光とは、軟Ｘ線領域または真空紫外線領域の波長の光線を意味し、具体的には波長１０〜２０ｎｍ程度、特に１３．５ｎｍ±０．３ｎｍ程度の光線を意味する。
ＥＵＶ光は、あらゆる物質に対して吸収されやすく、かつ屈折率が１に近いため、従来の可視光または紫外光を用いたフォトリソグラフィのような屈折光学系を使用することができない。このため、ＥＵＶ光リソグラフィでは、反射光学系、すなわち反射型フォトマスクとミラーとが用いられる。
マスクブランクは、フォトマスク製造用のパターニング前の積層体である。反射型フォトマスク用のマスクブランクの場合、ガラス製等の基板上にＥＵＶ光を反射する反射層と、ＥＵＶ光を吸収する吸収層とがこの順で形成された構造を有している。反射層としては、高屈折層と低屈折層とを交互に積層することで、光線を層表面に照射した際の光線反射率、より具体的にはＥＵＶ光を層表面に照射した際の光線反射率が高められた多層反射膜が通常使用される。吸収層には、ＥＵＶ光に対する吸収係数の高い材料、具体的にはたとえば、ＣｒやＴａを主成分とする材料が用いられる。
多層反射膜および吸収層は、イオンビームスパッタリング法やマグネトロンスパッタリング法を用いて成膜される。多層反射膜および吸収層を成膜する際、基板は支持手段によって支持される。基板の支持手段として、機械的チャックおよび静電チャックがあるが、発塵性の問題から、静電チャックが好ましく用いられる。また、マスクパターニングプロセス時、あるいは露光時のマスクハンドリングの際にも、基板の支持手段として静電チャックが用いられる。しかし、ガラス基板のように、誘電率および導電率の低い基板の場合、例えばシリコンウエハの場合と同程度のチャック力を得るには、高電圧を印加する必要があるため、絶縁破壊を生じる危険性がある。
このような問題を解消するため、特許文献１には、基板の静電チャッキングを促進する層として、通常のＣｒ以外の材料、例えばＳｉ，Ｍｏ，オキシ窒化クロム（ＣｒＯＮ）、ＴａＳｉのような、ガラス基板よりも高い誘電率および高い導電率の物質の裏面コーティング（導電膜）を有するマスク基板が記載されている。
しかしながら、特許文献１に記載のマスク基板は、ガラス基板に対するＣｒＯＮ膜の付着力が弱いので、多層反射膜や吸収層を成膜する際に、ガラス基板とＣｒＯＮ膜との間で膜剥れが生じてパーティクルが発生するという問題を有している。特に、静電チャックとＣｒＯＮ膜と、の境界近傍では、基板回転による静電チャックとの境界近傍に加わる力が原因で、膜剥れが発生しやすい。
また特許文献１に記載のマスク基板は、基板の面取面と側面を含む片面全面に導電膜が形成されている。そのため、とりわけ基板の面取面と側面は、面取面と側面に導電膜が斜めに形成されることによる膜付着力が特に弱い状況において、静電チャック時の基板の反りや、ロボットアームのエンドエフェクタの接触などにより、膜剥れが発生しやすい。
また特許文献１に記載のマスク基板では、ＣｒＯＮの導電膜の表面には酸素（Ｏ）や炭素（Ｃ）が多く含まれているので、成膜条件によっては多層反射膜や吸収体膜の成膜時に異常放電が起きることがある。
このような静電チャック時（成膜時）などに導電膜の膜剥れや、成膜時の異常放電によるパーティクルが発生すると、製品（多層反射膜付き基板、露光用反射型マスクブランク、露光用反射型マスク）における欠陥が多く、高品質の製品が得られない。従来の露光用透過型マスクを用いたパターン転写の場合には、露光光の波長が紫外域（１５７〜２４８ｎｍ程度）で比較的長いため、マスク面に凹凸欠陥が生じても、これが重大な欠陥とまではなりにくく、そのため従来では成膜時のパーティクルの発生は課題としては格別認識されていなかった。しかしながら、ＥＵＶ光のような短波長の光を露光光として用いる場合には、マスク面上の微細な凹凸欠陥があっても、転写像への影響が大きくなるため、パーティクルの発生は無視できない。
上記の問題点を解決するため、特許文献２は、導電膜を設けた基板の静電チャック時の導電膜の膜剥れや異常放電によるパーティクルの発生を抑制した多層反射膜付き基板、パーティクルによる表面欠陥の少ない高品質の露光用反射型マスクブランク、およびパーティクルによるパターン欠陥のない高品質の露光用反射型マスクを開示している。
特許文献２に記載の多層反射膜付き基板では、上記の問題点を解決するため、導電膜を形成する材料を、導電膜の膜厚方向で組成が異なっており、導電膜のうち基板側には、窒素（Ｎ）を含み、導電膜のうち表面側には、酸素（Ｏ）および炭素（Ｃ）の少なくとも何れか一方を含む構成としている。導電膜をこのように構成する理由として、導電膜の基板側に窒素（Ｎ）が含まれていることにより、基板に対する導電膜の密着力が向上して導電膜の膜剥れを防止し、さらに導電膜の膜応力が低減されるので、静電チャックと基板との密着力を大きくすることができると記載されている。一方、導電膜の表面側に、酸素（Ｏ）および炭素（Ｃ）の少なくとも何れか一方が含まれていることにより、導電膜表面が適度に荒れ、静電チャック時の静電チャックと基板との密着力が大きくなり、静電チャックと基板との間で発生する擦れを防止できるとしている。なお、酸素（Ｏ）を含む場合、導電膜表面の表面粗さが適度に荒れる（表面粗さが大きくなる）ことにより、静電チャックと基板との密着力が向上しており、炭素（Ｃ）を含む場合、導電膜の比抵抗を低減することができるので、静電チャックと基板との密着力が向上すると記載されている。
なお、特許文献２に記載の多層反射膜付き基板では、導電膜に含まれる金属材料がクロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、および珪素（Ｓｉ）から選ばれる少なくとも一種の材料であるとされており、これらの中でもクロム（Ｃｒ）が好ましいとされている。導電膜がクロム（Ｃｒ）を含む材料である場合、導電膜の基板側における窒素（Ｎ）の含有量は１〜６０ａｔ％が好ましいと記載されている。但し、ＣｒＮの場合、窒素（Ｎ）の好ましい含有量は４０〜６０ａｔ％であると記載されている。一方、導電膜の表面側における酸素（Ｏ）の含有量は０．１〜５０ａｔ％が好ましいとされており、炭素（Ｃ）の含有量は０．１〜１０ａｔ％が好ましいとされている。
特表２００３−５０１８２３号公報 特開２００５−２１００９３号公報
本発明者らは、成膜時のパーティクルの発生、特に、静電チャックと基板との擦れによるパーティクルの発生を防止するには、静電チャックと導電膜付基板の密着性を向上させるのが有効であり、そのためには導電膜のシート抵抗を低くすること、および導電膜の表面粗さを小さくすること、好ましくは、導電膜のシート抵抗を特定の数値以下とし、導電膜の表面粗さを特定の数値以下とすることが有効であることを見出した。
特許文献２に記載の多層反射膜付き基板では、導電膜の表面側に酸素（Ｏ）および炭素（Ｃ）の少なくとも何れか一方を含むことにより導電膜表面を適度に荒れた状態とすることで静電チャック時の静電チャックと基板との密着力が大きくなり、静電チャックと基板との間で発生する擦れを防止できるとされている。しかし、仮に擦れが生じてしまった場合、表面粗さが大きいと、逆に膜剥がれや膜の削れが生じやすく、パーティクル発生の原因となるという問題がある。また、表面粗さが大きい場合、静電チャック時に静電チャック上のパーティクル（静電チャック材料、成膜中の膜材料であるＭｏ，Ｓｉ等）が導電膜に付着しやすく、また洗浄しにくいため、それが後工程（搬送、洗浄、検査）で落下し、新たな欠陥となるという問題がある。
また、導電膜の基板側がＣｒＮである場合、窒素（Ｎ）の含有量が４０〜６０ａｔ％であるため、導電膜のシート抵抗が十分低くならず、静電チャックによるチャック力を十分高めることができない。この結果、静電チャックに対する導電膜付基板の密着性を十分高めることができない。
本発明は、上記の知見に基づいてなされたものであり、静電チャックと導電膜付基板の密着性を向上させることにより、成膜時のパーティクルの発生、特に、静電チャックと基板との擦れによるパーティクルの発生が防止されたＥＵＶマスクブランク用の導電膜付基板を提供することを目的とする。
また、本発明は、該導電膜付基板を用いたＥＵＶマスクブランクの多層反射膜付基板、およびＥＵＶマスクブランクを提供することを目的とする。
上記目的を達成するため、本発明は、ＥＵＶリソグラフィ用反射型マスクブランクの製造に使用される導電膜付基板であって、前記導電膜はクロム（Ｃｒ）および窒素（Ｎ）を含有し、前記導電膜におけるＮの平均濃度が０．１ａｔ％以上４０ａｔ％未満であり、前記導電膜の少なくとも表面の結晶状態がアモルファスであり、前記導電膜の表面粗さ（ｒｍｓ）が０．５ｎｍ以下であることを特徴とする導電膜付基板（以下、本明細書において、「本発明の導電膜付基板」という。）を提供する。
本発明の導電膜付基板において、前記導電膜は、さらにＡｌ、Ａｇ、Ｂ、Ｃｏ、Ｃｕ、Ｆｅ、Ｈｆ、Ｉｎ、Ｍｏ、Ｎｉ、Ｎｂ、Ｓｉ、Ｔａ、Ｔｉ、ＺｎおよびＺｒからなる群から選択される少なくとも１つの元素を合計で１〜２０ａｔ％（平均濃度）含有してもよい。
本発明の導電膜付基板において、前記導電膜は、酸素（Ｏ）の平均濃度が１５ａｔ％以下であり、炭素（Ｃ）の平均濃度が１０ａｔ％以下であることが好ましい。
また、本発明の導電膜付基板において、前記導電膜の厚さが５０〜２００ｎｍであることが好ましい。
本発明の導電膜付基板において、前記導電膜は、基板側におけるＮ濃度が低く、表面側におけるＮ濃度が高くなるように、導電膜中のＮ濃度が該導電膜の厚さ方向に沿って変化した傾斜組成膜である。
また、本発明は、本発明の導電膜付基板の前記導電膜が設けられた面に対して、反対側に多層反射膜を形成してなるＥＵＶリソグラフィ用反射型マスクブランクの多層反射膜付基板（以下、本明細書において、「本発明の多層反射膜付基板」という。）を提供する。
また、本発明は、本発明の多層反射膜付基板の多層反射膜上に吸収層を形成してなるＥＵＶマスクブランク（以下、本明細書において、「本発明のＥＵＶマスクブランク」という。）を提供する。
また、本発明は、本発明のＥＵＶマスクブランクをパターニングしたＥＵＶリソグラフィ用反射型マスク（以下、本明細書において、「本発明のＥＵＶマスク」という。）を提供する。
本発明の導電膜付基板は、また、導電膜表面の表面粗さが小さいことにより、静電チャックとの密着性を向上する。また、導電膜のシート抵抗が低いことにより、静電チャックによるチャック力が向上する。この結果、該導電膜付基板を静電チャックに固定してＥＵＶマスクブランクの製造に使用した際に、静電チャックとの密着性が向上する。このように、静電チャックとの密着性が向上することにより、静電チャックと基板との擦れによるパーティクルが発生することが防止される。
また、静電チャックとの密着性が良好であることにより、導電膜付基板から静電チャックへの熱伝導性が向上し、マスクパターニングプロセス時、あるいは露光時の基板冷却性能が向上する。
また、導電膜の少なくとも表面の結晶状態がアモルファスであるため、導電膜が酸化されにくく導電膜中の応力の経時変化が小さい。その結果、パターン精度の悪化が起こりにくくなり、マスクとしての寿命が長くなることが期待される。
また、導電膜において、酸素の平均濃度が１５ａｔ％以下であり、炭素の平均濃度が１０ａｔ以下であると、導電膜のシート抵抗が低くなり、さらに表面の荒れも生じない。これらにより、静電チャックとの密着性が向上し、静電チャックと基板との擦れによるパーティクルが発生することが防止される。また、静電チャック時に静電チャック上のパーティクルが導電膜に付着することも防止される。
導電膜が傾斜組成膜である本発明の導電膜付基板は、導電膜の表面側におけるＮ濃度が高いため、導電膜が酸化されにくく導電膜中の応力の経時変化が小さい。その結果、パターン精度の悪化が起こりにくくなり、マスクとしての寿命が長くなることが期待される。一方、導電膜の基板側におけるＮ濃度が低いため、基板に対する導電膜の密着性がさらに向上することが期待される。
図１は、本発明の導電膜付基板の模式図である。 図２は、本発明の多層反射膜付基板の模式図である。 図３は、本発明のＥＵＶマスクブランクの模式図である。
符号の説明
１：基板
２：導電膜
３：多層反射膜
４：吸収層
以下、図面を参照して本発明を説明する。
図１は、本発明の導電膜付基板の模式図である。図１において、成膜用の基板１の一方の面には導電膜２が形成されている。基板１に多層反射膜および吸収層を成膜する際、基板１は導電膜２を介して静電チャックに固定される。後で述べるように、多層反射膜および吸収層は、基板１の導電膜２が形成されている面に対して反対側（成膜面）に成膜される。要するに、導電膜２は、基板１の成膜面に対して裏面側に形成されている。
本発明の導電膜付基板において、導電膜２はクロム（Ｃｒ）および窒素（Ｎ）を含有し、導電膜２におけるＮの平均濃度が０．１ａｔ％以上４０ａｔ％未満であり、導電膜２の少なくとも表面の結晶状態がアモルファスであり、導電膜２のシート抵抗値が２７Ω／□以下であり、導電膜２の表面粗さ（ｒｍｓ）が０．５ｎｍ以下であることを特徴とする。
本明細書において、導電膜２のＮ濃度といった場合、導電膜２中に存在するＮの原子濃度を意味する。導電膜２のＮ濃度は、例えば、Ｘ線光電子分光装置（Ｘ-ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｍｅｔｅｒ）によって測定することができる。
ここで、導電膜２におけるＮの平均濃度であるといった場合、導電膜２全体としてみた場合に、Ｎの平均濃度が０．１ａｔ％以上４０ａｔ％未満であればよく、導電膜２の全ての部位でＮの濃度が０．１ａｔ％以上４０ａｔ％未満ではなくてもよい。例えば、導電膜２全体としてみた場合に、Ｎの平均濃度が０．１ａｔ％以上４０ａｔ％未満である限り、導電膜２にはＮ濃度が０．１ａｔ％未満の部分が存在してもよく、さらに導電膜２中にはＮを含まない部分が存在してもよい。
なお、導電膜２のＮの平均濃度はＸ線光電子分光装置（Ｘ-ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｍｅｔｅｒ）によって、膜を表面からスパッタし、深さ方向のプロファイルを測定することで見積もることができる。
導電膜２におけるＮの平均濃度が上記範囲であることにより、導電膜２中でＣｒとＮとが化合物（ＣｒＮ）を形成して、導電膜２の少なくとも表面の結晶状態がアモルファスとなる。導電膜２の少なくとも表面の結晶状態がアモルファスとなることにより、導電膜２表面の表面粗さが小さくなる。この結果、静電チャックとの密着性が向上し、静電チャックと導電膜との擦れによるパーティクルの発生が防止される。
本明細書において、「結晶状態がアモルファスである」と言った場合、全く結晶構造を持たないアモルファス構造となっているもの以外に、微結晶構造のものを含む。導電膜２の結晶状態がアモルファスであること、すなわち、アモルファス構造であること、または微結晶構造であることは、Ｘ線回折（ＸＲＤ）法によって確認することができる。導電膜２の結晶状態がアモルファス構造であるか、または微結晶構造であれば、ＸＲＤ測定により得られる回折ピークにシャープなピークが見られない。
導電膜２の少なくとも表面の結晶状態がアモルファス構造または微結晶構造であれば、導電膜２の表面は平滑性に優れている。なお、導電膜２は、少なくとも表面の結晶状態がアモルファスであればよく、導電膜２全体の結晶状態がアモルファスではなくてもよい。例えば、導電膜２の基板１側の結晶状態はアモルファスではなくてもよい。
なお、導電膜２の表面とは、図１における導電膜２の表面、すなわち、導電膜２の基板１と接する側の面（基板１側の面）とは裏面側にあって、導電膜付基板を静電チャックで固定する際に、静電チャックと接する側の面のことを指す。
導電膜２は、少なくとも表面から膜厚１０ｎｍの部分の結晶状態がアモルファスであることが好ましく、表面から膜厚３０ｎｍの部分の結晶状態がアモルファスであることがより好ましい。また、導電膜２の全膜厚をＬ（ｎｍ）とした場合、少なくとも表面から０．０５Ｌの部分の結晶状態がアモルファスであることが好ましく、表面から０．１Ｌの部分の結晶状態がアモルファスであることがより好ましい。
導電膜２におけるＮの平均濃度が０．１ａｔ％未満だと、導電膜２の少なくとも表面の結晶状態がアモルファスとならない。すなわち、導電膜２の表面の結晶状態が、結晶性、すなわち、結晶構造を有する状態となるため、導電膜２の表面の表面粗さが大きくなる。この結果、静電チャックとの密着性が低下し、静電チャックと導電膜との擦れによりパーティクルが発生しやすくなる。また、導電膜２におけるＮの平均濃度が０．１ａｔ％未満だと、導電膜２の表面硬度が低下するので、このことによっても、静電チャックと導電膜との擦れによりパーティクルが発生する。また、導電膜２におけるＮの平均濃度が０．１ａｔ％未満だと、導電膜２の化学的耐久性が低下しやすくなる。
一方、導電膜２におけるＮの平均濃度が４０ａｔ％以上の場合も、導電膜２の少なくとも表面の結晶状態がアモルファスとならない。すなわち、導電膜２の表面の結晶状態が結晶性となるため、導電膜２の表面の表面粗さが大きくなる。また、導電膜２におけるＮの平均濃度が４０ａｔ％以上の場合、導電膜２のシート抵抗が増加して、静電チャックによるチャック力が低下するので、静電チャックとの密着性が低下し、静電チャックと導電膜との擦れによりパーティクルが発生しやすくなる。
なお、本発明者らは、導電膜２におけるＮの平均濃度を４０ａｔ％以上とした場合、導電膜２の表面の結晶状態が結晶性となるが、さらにＮの平均濃度を高めていくと、導電膜２の結晶状態がアモルファスとなることを見出した。但し、この場合、膜質が粗となるため、導電膜２の表面の表面粗さが大きくなる。加えて、この場合のシート抵抗値はさらに増加するため、導電膜として好ましくない。
導電膜２におけるＮの平均濃度は１０ａｔ％以上４０ａｔ％未満であることがより好ましく、１５〜３６ａｔ％であることがさらに好ましい。
導電膜付基板において、通常、Ｃｒの場合、酸化され易い金属のため、意図的に酸素や炭素を用いない成膜（アルゴンのみでの成膜）においても、不可避的に膜中に酸素原子や炭素原子を含んだ状態になる。本発明では、導電膜２が酸素（Ｏ）の平均濃度が１５ａｔ％以下であることが好ましく、１０ａｔ％以下、さらには５ａｔ％以下であることが好ましい。また、導電膜２が炭素（Ｃ）の平均濃度が１０ａｔ％以下であることが好ましく、５ａｔ％以下、さらには３ａｔ％以下であることが好ましい。ここで、導電膜２は酸素の平均濃度および炭素の平均濃度のいずれもが上記範囲を満たすことが好ましい。
なお、導電膜２におけるＯおよびＣの平均濃度は、例えば、Ｘ線光電子分光装置（Ｘ-ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｍｅｔｅｒ）によって測定することができる。
導電膜２において、Ｏの平均濃度が１５ａｔ％以下となり、かつＣの平均濃度が１０ａｔ％以下となることにより、導電膜のシート抵抗が低くなる。それにより、静電チャックとの密着性が向上し、静電チャックと基板との擦れによるパーティクルが発生することが防止されるという利点を有する。
導電膜２はＣｒおよびＮに加えて、Ａｌ、Ａｇ、Ｂ、Ｃｏ、Ｃｕ、Ｆｅ、Ｈｆ、Ｉｎ、Ｍｏ、Ｎｉ、Ｎｂ、Ｓｉ、Ｔａ、Ｔｉ、ＺｎおよびＺｒからなる群から選択される少なくとも１つの元素（以下、本明細書において「他の元素」という。）を含有してもよい。これらの元素を含有することにより、導電膜２の少なくとも表面の結晶状態がよりアモルファス化しやすくなる、導電膜２の表面の表面粗さがより小さくなる、などの効果が期待される。さらに好ましい添加元素は、耐薬品性の点からＴａまたはＭｏである。
これら他の元素は、導電膜２中に１種のみ含有させてもよく、２種以上含有させてもよい。いずれの場合においても、他の元素の平均濃度は、導電膜２の特性に悪影響が生じない範囲とする。この観点から、導電膜２における他の元素の平均濃度は、合計で２０ａｔ％以下とする。導電膜２における他の元素の平均濃度は、好ましくは合計で１８ａｔ％以下であり、より好ましくは１５ａｔ％以下である。
導電膜２は、上記の構成であることによりシート抵抗が低く、２７Ω／□以下である。導電膜２のシート抵抗が低いことにより、静電チャックによるチャック力が高められる。この結果、静電チャックとの密着性が向上し、静電チャックと導電膜との擦れによるパーティクルの発生が防止される。導電膜２のシート抵抗は２５Ω／□以下であることがより好ましく、２３Ω／□以下、２０Ω／□以下であることがさらに好ましい。また、導電膜２のシート抵抗は、典型的には、３Ω／□以上が好ましく、特に５Ω／□以上であるのが好ましい。
導電膜２は、上記構成であることにより、導電膜２の表面の表面粗さが小さく、ｒｍｓ（二乗平方根粗さ）で０．５ｎｍ以下である。導電膜２の表面粗さが小さいことにより、静電チャックとの密着性が向上し、静電チャックと導電膜との擦れによるパーティクルの発生が防止される。導電膜２の表面粗さは、ｒｍｓで０．４ｎｍ以下であることがより好ましく、０．３ｎｍ以下であることがさらに好ましい。導電膜２の表面粗さは、典型的には、０．０１ｎｍ以上であるのが好ましい。
導電膜２は、表面硬度が７．５ＧＰａ以上であることが好ましい。導電膜２の表面硬度が７．５ＧＰａ以上であれば、導電膜２が表面硬度に優れており、導電膜付基板を静電チャックに固定してＥＵＶマスクブランクの製造に使用した際に、静電チャックと導電膜との擦れによってパーティクルが発生することを防止する効果に優れている。ここで、導電膜２の表面硬度の測定方法は特に限定されず、公知の方法、具体的には例えば、ビッカース硬さ試験、ロックウェル硬さ試験、ブリネル硬さ試験、ナノインデンテーション試験等を用いることができる。これらの中でも、ナノインデンテーション試験は、薄膜の表面硬度を測定する際に広く使用される。なお、後述する実施例では、ナノインデンテーション試験により導電膜２の表面硬度を測定した。
導電膜２の表面硬度は、１２ＧＰａ以上、特には１５ＧＰａ以上であることがより好ましい。
さらに、使用する静電チャックの硬度と、導電膜の硬度との差が少ないほうが、より効果的に擦れによるパーティクルの発生を防止することが可能である。よって、導電膜の硬度は、使用する静電チャックの硬度プラスマイナス４．５ＧＰａ以内に収まっていることが好ましい。
上記したように、導電膜２全体としてみた場合に、Ｎの平均濃度は０．１ａｔ％以上４０ａｔ％未満であればよく、導電膜２にはＮ濃度が１ａｔ％未満の部分が存在してもよく、Ｎを含まない部分が存在してもよい。すなわち、導電膜２において、Ｎは特定の部位に偏在していてもよい。例えば、導電膜２の表面側にＮが偏在していてもよい。この場合、導電膜２の基板１側におけるＮ濃度が低くなっており、表面側におけるＮ濃度が高くなっている。
但し、本発明の導電膜付基板において、導電膜２がＮを含有することによる効果、すなわち、導電膜２の少なくとも表面の結晶状態がアモルファスとなり、導電膜２の表面の表面粗さが小さくなる効果をより効果的に発揮させるためには、導電膜２は、基板側におけるＮ濃度が低く、基板１側におけるＮ濃度が高くなるように、導電膜２中のＮ濃度が該導電膜２の厚さ方向に沿って変化した傾斜組成膜（以下、本明細書において、「傾斜組成膜」という。）である。なお、このような傾斜組成膜とした場合、上記した効果に加えて以下の効果が期待される。
導電膜２の表面側におけるＮ濃度が高いため、導電膜が酸化されにくくなり、導電膜中の応力の経時変化が小さくなる。その結果、パターン精度の悪化が起こりにくくなり、マスクとしての寿命が長くなる。
一方、導電膜の基板側におけるＮ濃度が低いため、導電膜の基板との密着性がさらに向上することが期待される。
本明細書において、「傾斜組成膜」といった場合、基板１側におけるＮ濃度が低く、表面側におけるＮ濃度が高くなるように、導電膜２中のＮ濃度が該導電膜２の厚さ方向に沿って連続的に変化した構造の導電膜（以下、「狭義の傾斜組成膜」ともいう。）だけではなく、表面側にＮが偏在した構造の導電膜を広く含む。したがって、Ｎ濃度が異なる複数の層が積層した構造の導電膜（以下、「積層構造の導電膜」ともいう。）であってもよい。但し、この場合、基板側の層がＮ濃度の低い層、表面側の層がＮ濃度の高い層となるように積層されている。なお、積層構造の導電膜において、層数は特に限定されない。したがって、２層であってもよく、３層以上であってもよい。
なお、導電膜２全体としてみた場合に、Ｎの平均濃度が０．１ａｔ％以上４０ａｔ％未満である限り、傾斜組成膜は、基板１側にＮを含まない部分を有していてもよい。この場合、狭義の傾斜組成膜は、以下の構造となる。
・導電膜２の基板１付近の部分はＮを含有しない。
・導電膜２の基板１付近以外の部分はＮを含有する。
・導電膜２中のＮ濃度は、導電膜２の厚さ方向に沿って連続的に変化する。
・導電膜２全体としてみた場合、Ｎの平均濃度が０．１ａｔ％以上４０ａｔ％未満である。また、導電膜２が積層構造（２層）である場合、以下の構造となる。
・導電膜２の基板１側の層はＮを含有しない。
・導電膜２の表面側の層はＮを含有する。
・導電膜２全体としてみた場合、Ｎの平均濃度が０．１ａｔ％以上４０ａｔ％未満である。
また、導電膜２が３層以上の積層構造である場合、以下の構造となる。
・導電膜２の最も基板１側の層はＮを含有しない。
・導電膜２の最も基板１側の層以外の層はＮを含有する。
・Ｂを含有する層は、基板１側から表面側へとＮ濃度が高くなるように積層されている。
・導電膜２全体としてみた場合、Ｎの平均濃度が０．１ａｔ％以上４０ａｔ％未満である。
傾斜組成膜において、基板１側の面から膜厚５ｎｍまでの部分（以下、本明細書において、「基板近傍部分」という。）のＮ濃度が１５ａｔ％以下であることが好ましい。基板近傍部分のＮ濃度が１５ａｔ％以下であれば、基板１との密着性に優れている。基板近傍部分のＮ濃度が１０ａｔ％以下であることがより好ましく、５ａｔ％以下であることがさらに好ましく、基板近傍部分が実質的にＮを含有しないことが特に好ましい。
また、導電膜２の全膜厚をＬ（ｎｍ）とした場合、上記した基板近傍部分は基板１側の面から０．０５Ｌの部分であることが好ましい。
傾斜組成膜において、表面から少なくとも膜厚５ｎｍまでの部分（以下、本明細書において、「表面近傍部分」という。）のＮ濃度が０．１ａｔ％以上４０ａｔ％未満であることが好ましい。表面近傍部分のＮ濃度が０．１ａｔ％以上４０ａｔ％未満であれば、導電膜２の表面の表面粗さが小さくなる。表面近傍部分のＮ濃度が１０ａｔ％以上４０ａｔ％未満であることがより好ましく、１５〜３５ａｔ％であることがさらに好ましい。
傾斜組成膜において、表面近傍部分は表面から少なくとも膜厚５０ｎｍまでの部分であることが好ましく、膜厚９０ｎｍまでの部分であることがさらに好ましい。
また、導電膜２の全膜厚をＬ（ｎｍ）とした場合、上記した表面近傍部分は表面から少なくとも０．０５Ｌの部分であることが好ましく、表面から少なくとも０．１Ｌの部分であることがさらに好ましい。
本発明の導電膜付基板において、導電膜２の膜厚Ｌは、５０〜２００ｎｍであることが好ましい。導電膜２の膜厚Ｌが５０ｎｍ未満であると、導電膜２の膜厚が少ないため、導電膜付基板を静電チャックに固定した際にチャック力が不足するおそれがある。また、導電膜付基板を静電チャックに固定し、高電圧を引加した際に基板１が絶縁破壊するおそれがある。
導電膜２の膜厚Ｌが２００ｎｍ超である場合、チャック力の向上にはもはや寄与せず、導電膜２の形成に要する時間が増加し、導電膜２の形成に要するコストが増加する。また、導電膜２の膜厚が必要以上に大きくなるため、膜剥れが発生するおそれが増加する。
導電膜２の膜厚は、５０〜１５０ｎｍであることがより好ましく、５０〜１００ｎｍであることがさらに好ましく、６０〜１００ｎｍであることが特に好ましい。
本発明の導電膜付基板において、導電膜２は、公知の成膜方法、例えば、マグネトロンスパッタリング法、イオンビームスパッタリング法などのスパッタリング法；ＣＶＤ法；真空蒸着法；電解メッキ法などを用いて形成することができる。例えば、ＣｒおよびＮのみを含有する導電膜２を形成する場合、ターゲットをＣｒターゲットとし、スパッタガスをＡｒとＮ2の混合ガスとして、マグネトロンスパッタリング法を用いて導電膜を成膜すればよい。
また、ＣｒおよびＮに加えて他の元素を含有する導電膜２を形成する場合、ターゲットをＣｒと他の元素との化合物ターゲット、またはＣｒターゲットと他の元素のターゲットとの併用とし、スパッタガスをＡｒとＮ2の混合ガスとして、マグネトロンスパッタリング法を実施して、導電膜を成膜すればよい。
また、積層構造（２層構造、下層はＮを含有せず、上層はＮを含有する）の導電膜を形成する場合、ターゲットをＣｒターゲットとし、スパッタガスをＡｒガスとして、マグネトロンスパッタリング法を実施して、下層を成膜した後、スパッタガスをＡｒとＮ2の混合ガスに変えて、マグネトロンスパッタリング法を実施して、上層を成膜すればよい。
また、狭義の傾斜組成膜を形成する場合、ターゲットをＣｒターゲットとし、スパッタガス（ＡｒとＮ2の混合ガス）におけるＮ2の割合を調節しながら、マグネトロンスパッタリング法を実施して、導電膜を成膜すればよい。
なお、形成される導電膜に酸素原子が含有しないよう、導電膜の形成は酸素原子を含有するガス（例えば、Ｏ2、ＣＯ、ＣＯ2、Ｈ2Ｏ、ＮＯ等）が実質的に存在しない環境、具体的には、酸素原子を含有するガスの合計分圧が１×１０-4Ｐａ以下、好ましくは１×１０-５Ｐａ以下の環境で実施する。
上記した方法でＣｒおよびＮのみを含有する導電膜２を形成するには、具体的には以下の成膜条件で実施すればよい。
ターゲット：Ｃｒターゲット。
スパッタガス：ＡｒとＮ2の混合ガス（Ｎ2ガス濃度３〜４５ｖｏｌ％、好ましくは５〜４０ｖｏｌ％、より好ましくは１０〜３５ｖｏｌ％。ガス圧１．０×１０-１〜５０×１０-１Ｐａ、好ましくは１．０×１０-１〜４０×１０-１Ｐａ、より好ましくは１．０×１０-１〜３０×１０-１Ｐａ。）。
投入電力：３０〜１０００Ｗ、好ましくは５０〜７５０Ｗ、より好ましくは８０〜５００Ｗ。
成膜速度：２．０〜６０ｎｍ／ｍｉｎ、好ましくは３．５〜４５ｎｍ／ｍｉｎ、より好ましくは５〜３０ｎｍ／ｍｉｎ。
ＥＵＶマスクブランクにパターン形成する際、すなわち、マスクパターニングプロセスの際、微細なパターンを形成するために、通常は電子ビーム描画技術を用いてパターン形成を行う。
電子ビーム描画技術を用いたパターン形成をするためには、まず始めに、ＥＵＶマスクブランクの吸収層表面に電子ビーム描画用のレジストを塗布し、ベーキング処理、たとえば２００℃でベーキング処理を行う。次に、レジスト表面上に電子ビーム描画装置を用いて電子ビームを照射し、その後、現像することでレジストパターンを形成する。上記手順でパターン形成されたマスクは、ＥＵＶ光を用いた露光プロセスに供される。これらの手順は、ＥＵＶマスクブランク（またはパターン形成されたマスク）を静電チャックに固定した状態で実施される。
上記のパターン形成やＥＵＶ光による露光の際、基板の温度が上昇する。基板の温度上昇はパターン精度に悪影響を及ぼすおそれがあることから好ましくない。このため、パターン形成の際に基板を冷却することが検討されている。基板の冷却方法としては、様々な方法が考えられるが、例えば、静電チャック内部に液体や気体を流通させて基板を冷却する方法、ピンチャックと基板との空隙部分に気体を流通させて基板を冷却する方法がある。これらの方法において、基板の冷却効率という点から、導電膜２と静電チャックとの密着性が高く、両者の接触部での熱伝導性が高いことが好ましい。
本発明の導電膜付基板において、成膜用の基板１は、ＥＵＶマスクブランク用の基板としての特性を満たすことが要求される。そのため、基板１は、低熱膨張係数（具体的には、２０℃における熱膨張係数が０±０．１×１０-7／℃であることが好ましく、より好ましくは０±０．０５×１０-7／℃、さらに好ましくは０±０．０３×１０-7／℃）を有し、平滑性、平坦度、およびマスクブランクまたはパターン形成後のフォトマスクの洗浄等に用いる洗浄液への耐性に優れたものが好ましい。
基板１としては、具体的には低熱膨張係数を有するガラス、例えばＳｉＯ2−ＴｉＯ2系ガラス等を用いるが、これに限定されない。例えば、β石英固溶体を析出した結晶化ガラスや石英ガラスやシリコンや金属などの基板を用いることもできる。
基板１は、表面粗さ（ｒｍｓ）が０．１５ｎｍ以下、好ましくは０．１２ｎｍ以下の平滑な表面と、１００ｎｍ以下、好ましくは８０ｎｍ以下の平坦度を有していることがパターン形成後のフォトマスクにおいて高反射率および転写精度が得られるために好適である。
基板１の大きさや厚みなどはマスクの設計値等により適宜決定されるものである。実施例では外形６インチ（１５２．４ｍｍ）角で、厚さ０．２５インチ（６．３ｍｍ）のＳｉＯ2−ＴｉＯ2系ガラスを用いた。
次に、本発明の多層反射膜付基板について説明する。図２は、本発明の多層反射膜付基板の模式図である。図２において、基板１の導電膜２が形成された面に対して反対側に多層反射膜３が形成されている。ここで、基板１および導電膜２は、図１に示したものと同じ（本発明の導電膜付基板）である。
本発明の多層反射膜付基板は、本発明の導電膜付基板を静電チャックに固定した後、マグネトロンスパッタリング法やイオンビームスパッタリング法といったスパッタリング法を用いて、基板１の成膜面に多層反射膜３を成膜することによって得られる。
基板１の成膜面に成膜される多層反射膜３は、ＥＵＶマスクブランクの多層反射膜として所望の特性を有するものである限り特に限定されない。ここで、多層反射膜３に特に要求される特性は、高ＥＵＶ光線反射率の膜であることである。具体的には、ＥＵＶ光の波長領域の光線を多層反射膜表面に照射した際に、波長１３．５ｎｍ付近の光線反射率の最大値が６０％以上であることが好ましく、６５％以上であることがより好ましい。
上記の特性を満たす多層反射膜３としては、Ｓｉ膜とＭｏ膜とを交互に積層させたＳｉ／Ｍｏ多層反射膜、ＢｅとＭｏ膜とを交互に積層させたＢｅ／Ｍｏ多層反射膜、Ｓｉ化合物とＭｏ化合物層とを交互に積層させたＳｉ化合物／Ｍｏ化合物多層反射膜、Ｓｉ膜、Ｍｏ膜およびＲｕ膜をこの順番に積層させたＳｉ／Ｍｏ／Ｒｕ多層反射膜、Ｓｉ膜、Ｒｕ膜、Ｍｏ膜およびＲｕ膜をこの順番に積層させたＳｉ／Ｒｕ／Ｍｏ／Ｒｕ多層反射膜が挙げられる。
基板１の成膜面に多層反射膜３を成膜する手順は、スパッタリング法を用いて多層反射膜を成膜する際に通常実施される手順であってよい。例えば、イオンビームスパッタリング法を用いてＳｉ／Ｍｏ多層反射膜を形成する場合、ターゲットとしてＳｉターゲットを用い、スパッタガスとしてＡｒガス（ガス圧が１．３×１０-2〜２．７×１０-2Ｐａ、好ましくは１．５×１０-2〜２．５×１０-2Ｐａ）を使用して、イオン加速電圧が３００〜１５００Ｖ、好ましくは４００〜１３００Ｖ、成膜速度が０．０３〜０．３０ｎｍ／ｓｅｃ、好ましくは０．０５〜０．２５ｎｍ／ｓｅｃで、厚さ４．５ｎｍとなるようにＳｉ膜を成膜する。次に、ターゲットとしてＭｏターゲットを用い、スパッタガスとしてＡｒガス（ガス圧１．３×１０-2〜２．７×１０-2Ｐａ）を使用して、イオン加速電圧３００〜１５００Ｖ、成膜速度０．０３〜０．３０ｎｍ／ｓｅｃで厚さ２．３ｎｍとなるようにＭｏ膜を成膜することが好ましい。これを１周期として、Ｓｉ膜およびＭｏ膜を４０〜５０周期積層させることによりＳｉ／Ｍｏ多層反射膜が成膜される。多層反射膜３を成膜する際、均一な成膜を得るために、回転体を用いて基板１を回転させながら成膜を行うことが好ましい。
本発明の多層反射膜付基板は、多層反射膜３の表面が酸化されるのを防止するため、多層反射膜３の最上層は酸化されにくい材料の層とすることが好ましい。酸化されにくい材料の層は多層反射膜３のキャップ層として機能する。キャップ層として機能する酸化されにくい材料の層の具体例としては、Ｓｉ層を例示することができる。多層反射膜がＳｉ／Ｍｏ膜である場合、最上層をＳｉ層とすることによって、該最上層をキャップ層として機能させることができる。その場合キャップ層の膜厚は、１１±２ｎｍであることが好ましい。
本発明の多層反射膜付基板は、本発明の導電膜付基板を用いているため、導電膜付基板を静電チャックに固定して多層反射膜を成膜する際に、静電チャックと導電膜との擦れによってパーティクルが発生することが防止されている。このため、パーティクルによる表面欠陥が極めて少ない優れた多層反射膜付基板である。
次に、本発明のＥＵＶマスクブランクについて説明する。図３は、本発明のＥＵＶマスクブランクの模式図である。図３において、多層反射膜３上には吸収層４が設けられている。ここで、基板１、導電膜２および多層反射膜３は、図２に示したものと同じ（本発明の多層反射膜付基板）である。
本発明のＥＵＶマスクブランクは、本発明の多層反射膜付基板を静電チャックに固定した後、マグネトロンスパッタリング法やイオンビームスパッタリング法といったスパッタリング法を用いて、多層反射膜３上に吸収層４を成膜することによって得られる。
本発明のＥＵＶマスクブランクにおいて、多層反射膜３上に成膜される吸収層４の構成材料としては、ＥＵＶ光に対する吸収係数の高い材料、具体的には、Ｃｒ、Ｔａまたはこれらの窒化物などが挙げられる。中でも、ＴａＮがアモルファスになりやすく表面の平滑性に優れる、表面粗さが小さいという理由で好ましい。吸収層４の厚さは、５０〜１００ｎｍであることが好ましく、５５〜９０ｎｍであることがより好ましい。吸収層４の成膜方法は、スパッタリング法である限り特に限定されず、マグネトロンスパッタリング法またはイオンビームスパッタリング法のいずれであってもよい。
イオンビームスパッタリング法を用いて、吸収層としてＴａＮ層を成膜する場合、ターゲットとしてＴａターゲットを用い、スパッタガスとしてＮ2ガス（ガス圧は１．３×１０-2〜２．７×１０-2Ｐａ、好ましくは１．５×１０-2〜２．５×１０-2Ｐａ）を使用して、イオン加速電圧３００〜１５００Ｖ、好ましくは４００〜１３００Ｖ、成膜速度０．０１〜０．１ｎｍ／ｓｅｃ、好ましくは０．０５〜０．２５ｎｍ／ｓｅｃで、厚さ５０〜１００ｎｍとなるように成膜する。
スパッタリング法を用いて、吸収層４を成膜する際、均一な成膜を得るために、回転体を用いて基板１を回転させながら成膜を行うことが好ましい。
本発明のＥＵＶマスクブランクにおいて、多層反射膜３と、吸収層４と、の間にバッファ層が存在してもよい。
バッファ層を構成する材料としては、たとえば、Ｃｒ、Ａｌ、Ｒｕ、Ｔａ若しくはこれらの窒化物、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3などが挙げられる。バッファ層は厚さ１０〜６０ｎｍであることが好ましく、特に２０〜５０ｎｍであることがより好ましい。
本発明のＥＵＶマスクブランクは、本発明の多層反射膜付基板を用いているため、多層反射膜にパーティクルによる表面欠陥が極めて少ない。しかも、該多層反射膜付基板を静電チャックに固定して吸収層を成膜する際に、静電チャックと導電膜との擦れによってパーティクルが発生することが防止されている。このため、吸収層もパーティクルによる表面欠陥が極めて少ない。
さらに、上記ＥＵＶマスクブランクをパターニングすることで、表面欠陥の少ないＥＵＶマスクを形成することが可能である。欠陥を減少させることで、欠点の少ない露光を行うことができ、生産性にも優れる。
以下、実施例を用いて本発明をさらに説明するが、これらに限定して解釈されるものではない。
（実施例１）
導電膜の形成
本実施例では、成膜用の基板１として、ＳｉＯ2−ＴｉＯ2系のガラス基板（外形６インチ（１５２．４ｍｍ）角、厚さが６．３ｍｍ）を使用した。このガラス基板の熱膨張係数は０．０２×１０-7／℃（２０℃における値。以下同じ。）であり、ヤング率は６７ＧＰａである。このガラス基板を研磨により、表面粗さ（ｒｍｓ）が０．１５ｎｍ以下の平滑な表面と１００ｎｍ以下の平坦度に形成した。
次に、基板１の表面上に、マグネトロンスパッタリング法を用いて、導電膜２を成膜した。具体的には、成膜チャンバー内を１×１０-4Ｐａ以下の真空にした後、Ｃｒターゲットを用いて、ＡｒとＮ2の混合ガス雰囲気中でマグネトロンスパッタリングを行い、厚さ７０ｎｍの導電膜２を形成した。導電膜２の成膜条件は以下の通りである。
ターゲット：Ｃｒターゲット
スパッタガス：ＡｒとＮ2の混合ガス（Ａｒ：７０ｖｏｌ％、Ｎ2：３０ｖｏｌ％、ガス圧：０．３Ｐａ）
投入電力：１５０Ｗ
成膜速度：０．１１ｎｍ／ｓｅｃ
膜厚：７０ｎｍ
導電膜の組成分析
導電膜２のＣｒ，Ｎ，ＯおよびＣの平均濃度は、Ｘ線光電子分光装置（Ｘ-ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｍｅｔｅｒ）を用いて測定した。導電膜２の組成比（ａｔ％）は、Ｃｒ：Ｎ：Ｏ＝６２．１：３５．９：２．０であった。Ｃの平均濃度は０ａｔ％である。
導電膜の結晶状態
導電膜２の結晶状態を、Ｘ線回折装置（Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｍｅｔｅｒ）（ＲＩＧＡＫＵ社製）で確認した。得られる回折ピークにはシャープなピークが見られないことから、導電膜２の結晶状態がアモルファス構造または微結晶構造であることを確認した。
導電膜のシート抵抗値
導電膜２のシート抵抗は、四探針測定器を用いて測定した。導電膜２のシート抵抗値は、２０Ω／□であった。
導電膜の表面粗さ（ｒｍｓ）
表面粗さは、原子間力顕微鏡（ＳＩＩ社製、ＳＰＩ−３８００）を用いて、ｄｙｎａｍｉｃ ｆｏｒｃｅ ｍｏｄｅで測定した。表面粗さの測定領域は１μｍ×１μｍであり、カンチレバーには、ＳＩ−ＤＦ４０（ＳＩＩ社製）を用いた。導電膜２の表面粗さ（ｒｍｓ）は、０．３ｎｍであった。
多層反射膜の成膜
次に、基板１の導電膜２に対して反対側（成膜面）に、イオンビームスパッタリング法を用いて多層反射膜（Ｓｉ／Ｍｏ多層反射膜）を成膜した。具体的には、Ｓｉ膜およびＭｏ膜を交互に成膜することを４０周期繰り返すことにより、合計膜厚２７２ｎｍ（（４．５＋２．３）×４０）のＳｉ／Ｍｏ多層反射膜を成膜した。最後にキャップ層として膜厚１１．０ｎｍになるようにＳｉ層を成膜した。
なお、Ｓｉ膜およびＭｏ膜の成膜条件は以下の通りである。
Ｓｉ膜の成膜条件
ターゲット：Ｓｉターゲット（ホウ素ドープ）
スパッタガス：Ａｒガス（ガス圧０．０２Ｐａ）
電圧：７００Ｖ
成膜速度：０．０７７ｎｍ／ｓｅｃ
膜厚：４．５ｎｍ
Ｍｏ膜の成膜条件
ターゲット：Ｍｏターゲット
スパッタガス：Ａｒガス（ガス圧０．０２Ｐａ）
電圧：７００Ｖ
成膜速度：０．０６４ｎｍ／ｓｅｃ
膜厚：２．３ｎｍ
表面欠陥の評価
上記手順で成膜される多層反射膜のパーティクル個数を欠陥検査装置を用いて測定した。その結果、パーティクル個数は１．５個／ｃｍ2であり、多層反射膜の成膜時にパーティクルがほとんど発生しないことが確認された。なお、パーティクル個数は、大きさが０．１５μｍ以上のものとして測定した。
次に、上記手順で成膜される多層反射膜（Ｓｉ／Ｍｏ多層反射膜）上に、ＥＵＶ光に対する吸収層として、ＴａＮ層をイオンビームスパッタリング法を用いて成膜して、ＥＵＶマスクブランクを得た。成膜条件は以下の通りであった。
ＴａＮ層の成膜条件
ターゲット：Ｔａターゲット
スパッタガス：Ｎ2ガス（ガス圧０．０２Ｐａ）
電圧：７００Ｖ
成膜速度：０．０１５ｎｍ／ｓｅｃ
膜厚：７０ｎｍ
上記手順で得られるＥＵＶマスクブランクの吸収層表面のパーティクル個数についても上記と同様の手順で測定すると２．０個／ｃｍ2であり、パーティクルによる表面欠陥が少ないＥＵＶマスクブランクであることが確認された。
（実施例２）
本実施例は、ガラス基板上に形成される導電膜２のＮ濃度（平均濃度）が１９ａｔ％であること以外は実施例１と同様である。
導電膜２の成膜条件は以下の通りである。
ターゲット：Ｃｒターゲット
スパッタガス：ＡｒとＮ2の混合ガス（Ａｒ：９０体積％、Ｎ2：１０体積％、ガス圧：０．３Ｐａ）
投入電力：１５０Ｗ
成膜速度：０．１４ｎｍ／ｓｅｃ
膜厚：７０ｎｍ
実施例１と同様の手順で導電膜２中のＣｒ，Ｎ，ＯおよびＣの平均濃度を測定すると、導電膜２の組成比（ａｔ％）は、Ｃｒ：Ｎ：Ｏ＝７８．６：１９．６：１．８であった。Ｃの平均濃度は０ａｔ％であった。
また、Ｘ線回折装置を用いて導電膜２の結晶状態を確認したところ、得られる回折ピークにはシャープなピークが見られないことから、導電膜２の結晶状態がアモルファス構造または微結晶構造であることを確認した。実施例１と同様の方法で導電膜２のシート抵抗を測定すると２１Ω／□であった。実施例１と同様の方法で導電膜２の表面粗さ（ｒｍｓ）を測定すると、０．１４ｎｍであった。
また、実施例１と同様の手順で基板１の成膜面にＭｏ／Ｓｉ多層反射膜を成膜し、多層反射膜のパーティクル個数を欠陥検査装置を用いて測定した。その結果、パーティクル個数は１．５個／ｃｍ2であり、多層反射膜の成膜時にパーティクルがほとんど発生しないことが確認された。
次に、Ｍｏ／Ｓｉ多層反射膜上にＴａＮ層を成膜してＥＵＶマスクブランクを得た。得られたＥＵＶマスクブランクについてＴａＮ層表面のパーティクル個数を測定すると２．０個／ｃｍ2であり、パーティクルによる表面欠陥が少ないＥＵＶマスクブランクであることが確認された。
（比較例１）
比較例１は、ガラス基板上に形成される導電膜２のＮ濃度（平均濃度）が４０ａｔ％超（４２．５ａｔ％）であること以外は、実施例１と同様である。導電膜２の成膜条件は以下の通りである。
ターゲット：Ｃｒターゲット
スパッタガス：ＡｒとＮ2の混合ガス（Ａｒ：６０ｖｏｌ％、Ｎ2：４０ｖｏｌ％、ガス圧：０．３Ｐａ）
投入電力：１５０Ｗ
成膜速度：０．１０ｎｍ／ｓｅｃ
膜厚：７０ｎｍ
実施例１と同様の手順で導電膜２中のＣｒ，Ｎ，ＯおよびＣの平均濃度を測定すると、導電膜２の組成比（ａｔ％）は、Ｃｒ：Ｎ：Ｏ＝５５．４：４２．５：２．１であった。Ｃの平均濃度は０ａｔ％であった。
また、導電膜２の結晶状態をＸ線回折装置を用いて確認すると、得られる回折ピークにシャープなピークが見られることから、導電膜２が結晶構造であることが確認された。実施例１と同様の方法で導電膜２のシート抵抗を測定すると５７Ω／□であった。実施例１と同様の方法で導電膜２の表面粗さ（ｒｍｓ）を測定すると、０．５２ｎｍであった。
また、実施例１と同様の手順で基板１の成膜面にＭｏ／Ｓｉ多層反射膜を成膜し、多層反射膜のパーティクル個数を欠陥検査装置を用いて測定した。その結果、パーティクル個数は１０個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多い多層反射膜であることが確認された。
次に、Ｍｏ／Ｓｉ多層反射膜上にＴａＮ層を成膜してＥＵＶマスクブランクを得た。得られたＥＵＶマスクブランクについてＴａＮ層表面のパーティクル個数を測定すると１００個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多いＥＵＶマスクブランクであることが確認された。
（比較例２）
比較例２は、ガラス基板上に形成される導電膜２がＮを含有しないこと以外は、実施例１と同様である。導電膜２の成膜条件は以下の通りである。
ターゲット：Ｃｒターゲット
スパッタガス：Ａｒガス（ガス圧：０．３Ｐａ）
投入電力：１５０Ｗ
成膜速度：０．４ｎｍ／ｓｅｃ
膜厚：７０ｎｍ
実施例１と同様の手順で導電膜２中のＣｒ，Ｎ，ＯおよびＣの平均濃度を測定し、導電膜２がＮを含有しないことを確認した。なお、導電膜２において、Ｏの平均濃度は５．１ａｔ％であり、Ｃの平均濃度は０ａｔ％であった。
また、導電膜２の結晶状態をＸ線回折装置を用いて確認すると、得られる回折ピークにシャープなピークが見られることから、導電膜２が結晶構造であることが確認された。実施例１と同様の方法で導電膜２のシート抵抗を測定すると５．５Ω／□であった。実施例１と同様の方法で導電膜２の表面粗さ（ｒｍｓ）を測定すると、０．７１ｎｍであった。
また、実施例１と同様の手順で基板１の成膜面にＭｏ／Ｓｉ多層反射膜を成膜し、多層反射膜のパーティクル個数を欠陥検査装置を用いて測定した。その結果、パーティクル個数は１５個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多い多層反射膜であることが確認された。
次に、Ｍｏ／Ｓｉ多層反射膜上にＴａＮ層を成膜してＥＵＶマスクブランクを得た。得られたＥＵＶマスクブランクについてＴａＮ層表面のパーティクル個数を測定すると１００個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多いＥＵＶマスクブランクであることが確認された。
（比較例３）
比較例３は、導電膜２の成膜条件が下記条件であること以外は実施例１と同様である。
ターゲット：Ｃｒターゲット
スパッタガス：ＡｒとＮＯの混合ガス（Ａｒ：８８ｖｏｌ％、ＮＯ：１２ａｔ％、ガス圧：０．３Ｐａ）
投入電力：１５０Ｗ
成膜速度：０．０９ｎｍ／ｍｉｎ
膜厚：７０ｎｍ
実施例１と同様の手順で導電膜２中のＣｒ，Ｎ，ＯおよびＣの平均濃度を測定すると、導電膜２の組成比（ａｔ％）は、Ｃｒ：Ｎ：Ｏ＝３０：２８：４２であった。Ｃの平均濃度は０ａｔ％であった。
また、Ｘ線回折装置を用いて導電膜２の結晶状態を確認したところ、得られる回折ピークにはシャープなピークが見られないことから、導電膜２の結晶状態がアモルファス構造または微結晶構造であることを確認した。実施例１と同様の方法で導電膜２のシート抵抗を測定すると３０Ω／□であった。実施例１と同様の方法で導電膜２の表面粗さ（ｒｍｓ）を測定すると、０．６０ｎｍであった。
また、実施例１と同様の手順で基板１の成膜面にＭｏ／Ｓｉ多層反射膜を成膜し、多層反射膜のパーティクル個数を欠陥検査装置を用いて測定した。その結果、パーティクル個数は１０個／ｃｍ2であり、多層反射膜の成膜時にパーティクルがほとんど発生しないことが確認された。
次に、Ｍｏ／Ｓｉ多層反射膜上にＴａＮ層を成膜してＥＵＶマスクブランクを得た。得られたＥＵＶマスクブランクについてＴａＮ層表面のパーティクル個数を測定すると１００個／ｃｍ2であり、パーティクルによる表面欠陥が少ないＥＵＶマスクブランクであることが確認された。
（比較例４）
比較例４は、ガラス基板上に形成される導電膜２のＮ濃度（平均濃度）が４０ａｔ％超（４４．０ａｔ％）であること以外は、実施例１と同様である。導電膜２の成膜条件は以下の通りである。
ターゲット：Ｃｒターゲット
スパッタガス：ＡｒとＮ2の混合ガス（Ａｒ：５０ｖｏｌ％、Ｎ2：５０ｖｏｌ％、ガス圧：０．３Ｐａ）
投入電力：１５０Ｗ
成膜速度：０．０９７ｎｍ／ｓｅｃ
膜厚：７０ｎｍ
実施例１と同様の手順で導電膜２中のＣｒ，Ｎ，ＯおよびＣの平均濃度を測定すると、導電膜２の組成比（ａｔ％）は、Ｃｒ：Ｎ：Ｏ＝５２．０：４４．０：４．０であった。Ｃの平均濃度は０ａｔ％であった。
また、Ｘ線回折装置を用いて導電膜２の結晶状態を確認したところ、得られる回折ピークにはシャープなピークが見られないことから、導電膜２の結晶状態がアモルファス構造または微結晶構造であることを確認した。実施例１と同様の方法で導電膜２のシート抵抗を測定すると５８９Ω／□であった。実施例１と同様の方法で導電膜２の表面粗さ（ｒｍｓ）を測定すると、０．３９ｎｍであった。
また、実施例１と同様の手順で基板１の成膜面にＭｏ／Ｓｉ多層反射膜を成膜し、多層反射膜のパーティクル個数を欠陥検査装置を用いて測定した。その結果、パーティクル個数は１５個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多い多層反射膜であることが確認された。
次に、Ｍｏ／Ｓｉ多層反射膜上にＴａＮ層を成膜してＥＵＶマスクブランクを得た。得られたＥＵＶマスクブランクについてＴａＮ層表面のパーティクル個数を測定すると１００個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多いＥＵＶマスクブランクであることが確認された。
（比較例５）
比較例５は、ガラス基板上に形成される導電膜２のＮ濃度（平均濃度）が４０ａｔ％超（４５．１ａｔ％）であること以外は、実施例１と同様である。導電膜２の成膜条件は以下の通りである。
ターゲット：Ｃｒターゲット
スパッタガス：ＡｒとＮ2の混合ガス（Ａｒ：２５ｖｏｌ％、Ｎ2：７５ｖｏｌ％、ガス圧：０．３Ｐａ）
投入電力：１５０Ｗ
成膜速度：０．０７３ｎｍ／ｓｅｃ
膜厚：７０ｎｍ
実施例１と同様の手順で導電膜２中のＣｒ，Ｎ，ＯおよびＣの平均濃度を測定すると、導電膜２の組成比（ａｔ％）は、Ｃｒ：Ｎ：Ｏ＝５２．０：４５．１：２．９であった。Ｃの平均濃度は０ａｔ％であった。
また、Ｘ線回折装置を用いて導電膜２の結晶状態を確認したところ、得られる回折ピークにはシャープなピークが見られないことから、導電膜２の結晶状態がアモルファス構造または微結晶構造であることを確認した。実施例１と同様の方法で導電膜２のシート抵抗を測定すると１５０７Ω／□であった。実施例１と同様の方法で導電膜２の表面粗さ（ｒｍｓ）を測定すると、０．４９ｎｍであった。導電膜２の結晶状態はアモルファス構造または微結晶構造であるが、膜質が粗となったことにより表面粗さが悪化したと考えられる。
また、実施例１と同様の手順で基板１の成膜面にＭｏ／Ｓｉ多層反射膜を成膜し、多層反射膜のパーティクル個数を欠陥検査装置を用いて測定した。その結果、パーティクル個数は２０個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多い多層反射膜であることが確認された。
次に、Ｍｏ／Ｓｉ多層反射膜上にＴａＮ層を成膜してＥＵＶマスクブランクを得た。得られたＥＵＶマスクブランクについてＴａＮ層表面のパーティクル個数を測定すると１００個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多いＥＵＶマスクブランクであることが確認された。
（比較例６）
比較例６は、ガラス基板上に形成される導電膜２のＮ濃度（平均濃度）が４０ａｔ％超（４７ａｔ％）であること以外は、実施例１と同様である。導電膜２の成膜条件は以下の通りである。
ターゲット：Ｃｒターゲット
スパッタガス：Ｎ2ガス（ガス圧：０．３Ｐａ）
投入電力：１５０Ｗ
成膜速度：０．０６３ｎｍ／ｓｅｃ
膜厚：７０ｎｍ
実施例１と同様の手順で導電膜２中のＣｒ，Ｎ，ＯおよびＣの平均濃度を測定すると、導電膜２の組成比（ａｔ％）は、Ｃｒ：Ｎ：Ｏ＝５１．５：４６．８：１．７であった。Ｃの平均濃度は０ａｔ％であった。
また、Ｘ線回折装置を用いて導電膜２の結晶状態を確認したところ、得られる回折ピークにはシャープなピークが見られないことから、導電膜２の結晶状態がアモルファス構造または微結晶構造であることを確認した。実施例１と同様の方法で導電膜２のシート抵抗を測定すると６１４Ω／□であった。実施例１と同様の方法で導電膜２の表面粗さ（ｒｍｓ）を測定すると、０．８１ｎｍであった。導電膜２の結晶状態はアモルファス構造または微結晶構造であるが、膜質が粗となったことにより表面粗さが悪化したと考えられる。
また、実施例１と同様の手順で基板１の成膜面にＭｏ／Ｓｉ多層反射膜を成膜し、多層反射膜のパーティクル個数を欠陥検査装置を用いて測定した。その結果、パーティクル個数は２０個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多い多層反射膜であることが確認された。
次に、Ｍｏ／Ｓｉ多層反射膜上にＴａＮ層を成膜してＥＵＶマスクブランクを得た。得られたＥＵＶマスクブランクについてＴａＮ層表面のパーティクル個数を測定すると１００個／ｃｍ2以上であり、パーティクルによる表面欠陥が非常に多いＥＵＶマスクブランクであることが確認された。
本発明により、静電チャックと導電膜付基板の密着性を向上させることにより、静電チャックと基板との擦れによるパーティクルの発生が防止されたＥＵＶマスクブランク用の導電膜付基板を提供することが可能となり、パターン精度の悪化が起こりにくい、寿命の長いＥＵＶマスクブランクを提供できる。これらは、Ｓｉ基板等に微細なパターンからなる集積回路を形成する上で必要な微細パターンの転写技術としてのＥＵＶ光を用いたフォトリソグラフィ法において有用である。

なお、２００６年１２月１５日に出願された日本特許出願２００６−３３８５７６号の明細書、特許請求の範囲、図面および要約書の全内容をここに引用し、本発明の明細書の開示として、取り入れるものである。

Claims (13)

  1. ＥＵＶリソグラフィ用反射型マスクブランクの製造に使用される導電膜付基板であって、前記導電膜はクロム（Ｃｒ）および窒素（Ｎ）を含有し、
    前記導電膜におけるＮの平均濃度が０．１ａｔ％以上４０ａｔ％未満であり、
    前記導電膜の少なくとも表面の結晶状態がアモルファスであり、
    前記導電膜の表面粗さ（ｒｍｓ）が０．５ｎｍ以下であり、
    前記導電膜は、基板側におけるＮ濃度が低く、表面側におけるＮ濃度が高くなるように、導電膜中のＮ濃度が該導電膜の厚さ方向に沿って変化した傾斜組成膜であることを特徴とする導電膜付基板。
  2. 前記導電膜は、さらにＡｌ、Ａｇ、Ｂ、Ｃｏ、Ｃｕ、Ｆｅ、Ｈｆ、Ｉｎ、Ｍｏ、Ｎｉ、Ｎｂ、Ｓｉ、Ｔａ、Ｔｉ、ＺｎおよびＺｒからなる群から選択される少なくとも１つの元素を合計で１〜２０ａｔ％（平均濃度）含有する、請求項１に記載の導電膜付基板。
  3. 前記導電膜は、さらにＭｏおよびＴａからなる群から選択される少なくとも１つの元素を合計で１〜２０ａｔ％（平均濃度）含有する、請求項１に記載の導電膜付基板。
  4. 前記導電膜のシート抵抗値が２７Ω／□以下である、請求項１ないし３のいずれかに記載の導電膜付基板。
  5. 前記導電膜の表面粗さ（ｒｍｓ）が０．３ｎｍ以下である、請求項１ないし４のいずれかに記載の導電膜付基板。
  6. 前記導電膜は、少なくとも表面から膜厚１０ｎｍの部分の結晶状態がアモルファスである、請求項１ないし５のいずれかに記載の導電膜付基板。
  7. 前記導電膜は、表面硬度が７．５ＧＰａ以上である、請求項１ないし６のいずれかに記載の導電膜付基板。
  8. 前記導電膜の表面硬度は、使用する静電チャックの表面硬度プラスマイナス４．５ＧＰａ以内に収まっている請求項１ないし７のいずれかに記載の導電膜付基板。
  9. 前記導電膜は、酸素（Ｏ）の平均濃度が１５ａｔ％以下であり、炭素（Ｃ）の平均濃度が１０ａｔ％以下である、請求項１ないし８のいずれかに記載の導電膜付基板。
  10. 前記導電膜の厚さが５０〜２００ｎｍである、請求項１ないし９のいずれかに記載の導電膜付基板。
  11. 請求項１ないし１０のいずれかに記載の導電膜付基板の前記導電膜が設けられた面に対して、反対側に多層反射膜を形成してなるＥＵＶリソグラフィ用反射型マスクブランクの多層反射膜付基板。
  12. 請求項１１に記載の多層反射膜付基板の多層反射膜上に吸収層を形成してなるＥＵＶリソグラフィ用反射型マスクブランク。
  13. 請求項１２に記載のＥＵＶリソグラフィ用反射型マスクブランクをパターニングしたＥＵＶリソグラフィ用反射型マスク。
JP2008549364A 2006-12-15 2007-12-13 Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板 Active JP4978626B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008549364A JP4978626B2 (ja) 2006-12-15 2007-12-13 Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006338576 2006-12-15
JP2006338576 2006-12-15
JP2008549364A JP4978626B2 (ja) 2006-12-15 2007-12-13 Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板
PCT/JP2007/074052 WO2008072706A1 (ja) 2006-12-15 2007-12-13 Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012091554A Division JP2012178577A (ja) 2006-12-15 2012-04-13 Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板

Publications (2)

Publication Number Publication Date
JPWO2008072706A1 JPWO2008072706A1 (ja) 2010-04-02
JP4978626B2 true JP4978626B2 (ja) 2012-07-18

Family

ID=39511722

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008549364A Active JP4978626B2 (ja) 2006-12-15 2007-12-13 Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板
JP2012091554A Pending JP2012178577A (ja) 2006-12-15 2012-04-13 Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012091554A Pending JP2012178577A (ja) 2006-12-15 2012-04-13 Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板

Country Status (5)

Country Link
US (1) US8003282B2 (ja)
JP (2) JP4978626B2 (ja)
KR (1) KR101585696B1 (ja)
TW (1) TWI412066B (ja)
WO (1) WO2008072706A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160061913A (ko) 2013-09-27 2016-06-01 호야 가부시키가이샤 도전막 부착 기판, 다층 반사막 부착 기판, 반사형 마스크 블랭크 및 반사형 마스크, 그리고 반도체 장치의 제조방법
US10606166B2 (en) 2015-06-17 2020-03-31 Hoya Corporation Substrate with electrically conductive film, substrate with multilayer reflective film, reflective mask blank, reflective mask, and method of manufacturing semiconductor device
KR20200100604A (ko) 2017-12-27 2020-08-26 호야 가부시키가이샤 도전막 부착 기판, 다층 반사막 부착 기판, 반사형 마스크 블랭크, 반사형 마스크 및 반도체 장치의 제조 방법
US11249385B2 (en) 2017-01-17 2022-02-15 Hoya Corporation Reflective mask blank, reflective mask, method of manufacturing same, and method of manufacturing semiconductor device

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010050520A1 (ja) 2008-10-30 2010-05-06 旭硝子株式会社 Ｅｕｖリソグラフィ用反射型マスクブランク
JP5275275B2 (ja) 2010-02-25 2013-08-28 株式会社東芝 基板処理方法、ｅｕｖマスクの製造方法、ｅｕｖマスクおよび半導体装置の製造方法
KR20130007537A (ko) 2010-03-02 2013-01-18 아사히 가라스 가부시키가이샤 Ｅｕｖ 리소그래피용 반사형 마스크 블랭크 및 그 제조 방법
JP5533395B2 (ja) * 2010-07-26 2014-06-25 旭硝子株式会社 Ｅｕｖリソグラフィ用反射型マスクブランクの製造方法
JP5533718B2 (ja) * 2010-07-28 2014-06-25 旭硝子株式会社 Ｅｕｖリソグラフィ用反射型マスクブランク、該マスクブランク用の機能膜付基板
JP5888247B2 (ja) * 2011-02-04 2016-03-16 旭硝子株式会社 導電膜付基板、多層反射膜付基板、およびｅｕｖリソグラフィ用反射型マスクブランク
KR101952465B1 (ko) * 2011-03-23 2019-02-26 칼 짜이스 에스엠테 게엠베하 Ｅｕｖ 미러 배열체, ｅｕｖ 미러 배열체를 포함하는 광학 시스템 및 ｅｕｖ 미러 배열체를 포함하는 광학 시스템을 작동시키는 방법
JP5497693B2 (ja) * 2011-06-10 2014-05-21 Ｈｏｙａ株式会社 フォトマスク基板、フォトマスク基板の製造方法、フォトマスクの製造方法、及びパターン転写方法
JP5816499B2 (ja) * 2011-09-12 2015-11-18 ルネサスエレクトロニクス株式会社 Ｅｕｖマスクの製造方法
US9046781B2 (en) 2013-03-15 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for reflective-type mask
JP6186962B2 (ja) * 2013-07-08 2017-08-30 旭硝子株式会社 Ｅｕｖリソグラフィ用反射型マスクブランク、および、ｅｕｖリソグラフィ用反射型マスク
JP6186996B2 (ja) * 2013-07-30 2017-08-30 旭硝子株式会社 Ｅｕｖリソグラフィ用反射型マスクブランク、および、ｅｕｖリソグラフィ用反射型マスク
KR101615890B1 (ko) * 2014-03-07 2016-04-27 주식회사 에스앤에스텍 극자외선용 블랭크 마스크 및 이를 이용한 포토마스크
US9618836B2 (en) * 2014-04-22 2017-04-11 Asahi Glass Company, Limited Reflective mask blank for EUV lithography, substrate with funtion film for the mask blank, and methods for their production
US10775693B2 (en) * 2016-12-07 2020-09-15 Fundacio Institut De Ciencies Fotoniques Transparent and electrically conductive coatings containing nitrides, borides or carbides
JP6863169B2 (ja) * 2017-08-15 2021-04-21 Ａｇｃ株式会社 反射型マスクブランク、および反射型マスク
JP6864952B2 (ja) * 2017-12-27 2021-04-28 Hoya株式会社 導電膜付き基板、多層反射膜付き基板、反射型マスクブランク、反射型マスク及び半導体装置の製造方法
US11119398B2 (en) * 2018-09-28 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. EUV photo masks
TWI835896B (zh) * 2018-10-26 2024-03-21 美商應用材料股份有限公司 具有後側塗層的極紫外線掩模
JP6855645B1 (ja) 2019-06-27 2021-04-07 Hoya株式会社 薄膜付基板、多層反射膜付基板、反射型マスクブランク、反射型マスク及び半導体装置の製造方法
JP7350571B2 (ja) * 2019-08-30 2023-09-26 Hoya株式会社 導電膜付基板、反射型マスクブランク及び反射型マスク、並びに半導体デバイスの製造方法
KR102285099B1 (ko) * 2020-01-08 2021-08-04 주식회사 에스앤에스텍 극자외선용 반사형 블랭크 마스크 및 포토마스크
KR102464780B1 (ko) * 2020-09-02 2022-11-09 주식회사 에스앤에스텍 도전막을 구비하는 블랭크마스크 및 이를 이용하여 제작된 포토마스크
JP2024142243A (ja) * 2023-03-29 2024-10-10 Hoya株式会社 導電膜付き基板、多層反射膜付き基板、反射型マスクブランク、反射型マスク、および半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10198023A (ja) * 1997-01-09 1998-07-31 Nec Corp Ｘ線露光マスク及びその製造方法
US6352803B1 (en) 1999-06-07 2002-03-05 The Regents Of The University Of California Coatings on reflective mask substrates
JP3939132B2 (ja) 2000-11-22 2007-07-04 Ｈｏｙａ株式会社 多層膜付き基板、露光用反射型マスクブランク、露光用反射型マスクおよびその製造方法、並びに半導体の製造方法
JP2001147516A (ja) * 2000-11-27 2001-05-29 Hoya Corp ハーフトーン型位相シフトマスクブランク及びハーフトーン型位相シフトマスク
JP3683261B2 (ja) * 2003-03-03 2005-08-17 Ｈｏｙａ株式会社 擬似欠陥を有する反射型マスクブランクス及びその製造方法、擬似欠陥を有する反射型マスク及びその製造方法、並びに擬似欠陥を有する反射型マスクブランクス又は反射型マスクの製造用基板
DE10317792A1 (de) * 2003-04-16 2004-11-11 Schott Glas Maskenrohling zur Verwendung in der EUV-Lithographie und Verfahren zu dessen Herstellung
JP4307195B2 (ja) * 2003-09-17 2009-08-05 京セラ株式会社 静電チャック
US7081956B1 (en) * 2003-12-04 2006-07-25 Advanced Micro Devices, Inc. Method and device for determining reflection lens pupil transmission distribution and illumination intensity distribution in reflective imaging system
JP2005210093A (ja) * 2003-12-25 2005-08-04 Hoya Corp 多層反射膜付き基板、露光用反射型マスクブランクス及び露光用反射型マスク、並びにそれらの製造方法
US7230695B2 (en) * 2004-07-08 2007-06-12 Asahi Glass Company, Ltd. Defect repair device and defect repair method
DE102004038548A1 (de) 2004-08-06 2006-03-16 Schott Ag Verfahren zur Herstellung eines Maskenblank für photolithographische Anwendungen und Maskenblank
EP1791168A1 (en) * 2004-09-17 2007-05-30 Asahi Glass Company, Limited Reflective mask blank for euv lithography and method for producing same
JP4692984B2 (ja) * 2004-09-24 2011-06-01 Ｈｏｙａ株式会社 反射型マスクブランク、反射型マスク及び多層膜反射鏡並びにこれらの製造方法
JP2006267595A (ja) * 2005-03-24 2006-10-05 Toshiba Corp マスクブランクスとその製造方法及び使用方法、並びにマスクとその製造方法及び使用方法
JP2006324268A (ja) * 2005-05-17 2006-11-30 Dainippon Printing Co Ltd Ｅｕｖ露光用マスクブランクスおよびその製造方法、ｅｕｖ露光用マスク
JP5082857B2 (ja) * 2005-12-12 2012-11-28 旭硝子株式会社 Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の導電膜付基板
TWI417647B (zh) 2006-06-08 2013-12-01 Asahi Glass Co Ltd Ｅｕｖ微影術用之反射性空白遮光罩及用於彼之具有功能性薄膜的基板

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160061913A (ko) 2013-09-27 2016-06-01 호야 가부시키가이샤 도전막 부착 기판, 다층 반사막 부착 기판, 반사형 마스크 블랭크 및 반사형 마스크, 그리고 반도체 장치의 제조방법
US9746762B2 (en) 2013-09-27 2017-08-29 Hoya Corporation Conductive film coated substrate, multilayer reflective film coated substrate, reflective mask blank, reflective mask, and semiconductor device manufacturing method
KR20170120718A (ko) 2013-09-27 2017-10-31 호야 가부시키가이샤 도전막 부착 기판, 다층 반사막 부착 기판, 반사형 마스크 블랭크 및 반사형 마스크, 그리고 반도체 장치의 제조방법
US10209614B2 (en) 2013-09-27 2019-02-19 Hoya Corporation Conductive film coated substrate, multilayer reflective film coated substrate, reflective mask blank, reflective mask, and semiconductor device manufacturing method
US10527927B2 (en) 2013-09-27 2020-01-07 Hoya Corporation Conductive film coated substrate, multilayer reflective film coated substrate, reflective mask blank, reflective mask, and semiconductor device manufacturing method
KR20200047800A (ko) 2013-09-27 2020-05-07 호야 가부시키가이샤 도전막 부착 기판, 다층 반사막 부착 기판, 반사형 마스크 블랭크 및 반사형 마스크, 그리고 반도체 장치의 제조방법
US10606166B2 (en) 2015-06-17 2020-03-31 Hoya Corporation Substrate with electrically conductive film, substrate with multilayer reflective film, reflective mask blank, reflective mask, and method of manufacturing semiconductor device
US10996554B2 (en) 2015-06-17 2021-05-04 Hoya Corporation Substrate with an electrically conductive film, substrate with a multilayer reflective film, reflective mask blank, reflective mask and method of manufacturing semiconductor device
US11249385B2 (en) 2017-01-17 2022-02-15 Hoya Corporation Reflective mask blank, reflective mask, method of manufacturing same, and method of manufacturing semiconductor device
KR20200100604A (ko) 2017-12-27 2020-08-26 호야 가부시키가이샤 도전막 부착 기판, 다층 반사막 부착 기판, 반사형 마스크 블랭크, 반사형 마스크 및 반도체 장치의 제조 방법
US11561463B2 (en) 2017-12-27 2023-01-24 Hoya Corporation Substrate with conductive film, substrate with multilayer reflective film, reflective mask blank, reflective mask, and semiconductor device manufacturing method

Also Published As

Publication number Publication date
US8003282B2 (en) 2011-08-23
TW200842939A (en) 2008-11-01
KR20090101159A (ko) 2009-09-24
KR101585696B1 (ko) 2016-01-14
US20090253055A1 (en) 2009-10-08
TWI412066B (zh) 2013-10-11
JP2012178577A (ja) 2012-09-13
JPWO2008072706A1 (ja) 2010-04-02
WO2008072706A1 (ja) 2008-06-19

Similar Documents

Publication Publication Date Title
JP4978626B2 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の機能膜付基板
JP5082857B2 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク、および該マスクブランク用の導電膜付基板
JP5888247B2 (ja) 導電膜付基板、多層反射膜付基板、およびｅｕｖリソグラフィ用反射型マスクブランク
JP5971122B2 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク
TWI471902B (zh) A reflective mask base used in EUV microfilm
JP5590044B2 (ja) Ｅｕｖリソグラフィ用光学部材
TWI640825B (zh) Ｅｕｖ微影術用反射型光罩基底、該光罩基底用之附機能膜之基板以及該等之製造方法
JP5708651B2 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク
WO2011004850A1 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク
JP5533718B2 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク、該マスクブランク用の機能膜付基板
WO2010050520A1 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク
JP6186962B2 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク、および、ｅｕｖリソグラフィ用反射型マスク
JP5381441B2 (ja) Ｅｕｖリソグラフィ用反射型マスクブランクの製造方法
JP5333016B2 (ja) Ｅｕｖリソグラフィ用反射型マスクブランク
JP7574886B2 (ja) Ｅｕｖリソグラフィ用反射型マスクブランクおよび導電膜付き基板
JP2009252788A (ja) Ｅｕｖリソグラフィ用反射型マスクブランク

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100816

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120321

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120403

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4978626

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250