JP4977960B2 - プラズマディスプレイ装置 - Google Patents

Description

本発明は、大画面で、薄型、軽量のディスプレイ装置として知られているプラズマディスプレイ装置に関するものである。

プラズマディスプレイ装置は、液晶パネルに比べて高速の表示が可能であり視野角が広いこと、大型化が容易であること、自発光型であるため表示品質が高いことなどの理由から、フラットパネルディスプレイ技術の中で最近特に注目を集めている。

一般に、このプラズマディスプレイ装置では、ガス放電により紫外線を発生させ、この紫外線で蛍光体を励起して発光させカラー表示を行っている。そして、基板上に隔壁によって区画された表示セルが設けられており、これに蛍光体層が形成されている構成を有する。

このプラズマディスプレイ装置には、大別して、駆動的にはＡＣ型とＤＣ型があり、放電形式では面放電型と対向放電型の２種類があるが、高精細化、大画面化および製造の簡便性から、現状では、プラズマディスプレイ装置の主流は、３電極構造の面放電型のもので、その構造は、一方の基板上に平行に隣接した表示電極対を有し、もう一方の基板上に表示電極と交差する方向に配列されたアドレス電極と、隔壁、蛍光体層を有するもので、比較的蛍光体層を厚くすることができ、蛍光体によるカラー表示に適している。

しかしながら、プラズマディスプレイ装置の大画面化が進み、次のような課題が明確になってきた。大画面化で水平方向の画素数が増大してくると、アドレス放電のときにスキャン電極へ同時に流れ込むピーク電流が増大する。この大画面化により増大したピーク電流は、同一スキャン電極を流れるが、スキャン電極は、数十Ωから数百Ωの抵抗成分があるため、電圧降下が発生する。電圧降下が発生すると、放電セルにかかるアドレス放電のための電圧が低下する。そのため、ピーク電流が増大しすぎると、アドレス放電そのものが停止し、その後の維持放電が正常に発光しないセルが発生し、ドット落ちのような現象になってしまうという課題があった。

このためアドレス放電の電流ピークを減少させる方法がいろいろ考えられてきた。たとえば、特許文献１のように、アドレス電極を複数個のブロック単位に分割して、そのブロックごとにアドレス電極に印加するアドレスパルス電圧のタイミングをずらし、すなわち同一スキャン電極上に流れる電流ピークをずらし、分散させることで、電流ピークを低く抑え、スキャン電極および駆動回路のインピーダンスによる電圧降下を小さくする方法、更には回路簡素化のためにアドレス電極に印加する電圧の立ち上がり位相を、異なるインダクタンスの電力回収コイルを用いて前記単位ブロック毎にずらせるようにし、更に立ち下がりにおいては位相差をつけずに、共通の回収コイルを用いて電力を回収する方法などが考案されている。
特開平８−３０５３１９号公報

しかしながら、この方法では、アドレスドライバ回路の書き込み電圧の立ち上がりの位相をずらし、立ち下がりのタイミングを同じにしているために、位相差の遅れて立ち上がるパルスのハイレベル期間が短く、確実な表示動作をするために必要となるパネル特性のマージンが広く取れないという課題が発生し、また、ハイレベル期間を確保するために位相差を小さくすると、アドレス電流がふた山にならずに電流が集中してしまい、安定した放電が得られないという課題が発生していた。

本発明はこのような課題を解決するもので、プラズマディスプレイ装置において、アドレス放電を安定して行い、かつパネルマージンを十分確保できるようにすることを目的とするものである。

上記目的を達成するために本発明のプラズマディスプレイ装置は、放電空間を形成して対向する一対の基板上に、複数列の表示電極とこの表示電極に交差するように対向配置される複数列のアドレス電極とを設けることにより構成された複数の放電セルを有するプラズマディスプレイパネルと、このプラズマディスプレイパネルの前記アドレス電極に表示データを書き込みするためのアドレスパルス電圧を供給するアドレスドライバ回路とを備え、前記アドレスドライバ回路は、位相の異なる第１及び第２のアドレスパルス電圧を供給可能なように構成されるとともに、前記アドレス電極への表示データの書き込み時の電荷を回収する電力回収回路を備え、この電力回収回路はすべての前記アドレス電極に対して共通に設けられ、前記プラズマディスプレイパネルのアドレス電極は、前記第１及び第２のアドレスパルス電圧がそれぞれ供給される第１及び第２のブロックの複数のブロックに分割し、かつ位相の早い第１のアドレスパルス電圧が供給される第１のブロックの面積比率を第２のブロックに比較して小さくし、前記第１及び第２のアドレスパルス電圧の立ち下がりのタイミングを同じにしたことを特徴とする。

さらに、本発明においては、位相の早い第１のアドレスパルス電圧が供給される第１のブロックの面積比率を、プラズマディスプレイパネルの有効表示領域全体の４０％以下としたことを特徴とする。

本発明によるプラズマディスプレイ装置によれば、前記アドレスドライバ回路は、位相の異なる第１及び第２のアドレスパルス電圧を供給可能なように構成し、前記プラズマディスプレイパネルのアドレス電極は、前記第１及び第２のアドレスパルス電圧がそれぞれ供給される第１及び第２のブロックの複数のブロックに分割し、かつ位相の早い第１のアドレスパルス電圧が供給される第１のブロックの面積比率を第２のブロックに比較して小さくしたことにより、アドレスドライバ回路での電力回収回路の構成を簡素化した状態においても、アドレス放電を安定して行い、かつ、パネルマージンを十分確保することができる。

以下、本発明の一実施の形態によるプラズマディスプレイ装置について、図１〜図７を用いて説明するが、本発明の実施の態様はこれに限定されるものではない。

まず、プラズマディスプレイ装置におけるプラズマディスプレイパネルの構造について図１を用いて説明する。図１に示すように、ガラス基板などの透明な前面側の基板１上には、スキャン電極とサステイン電極とで対をなすストライプ状の表示電極２が複数列形成され、そしてその電極群を覆うように誘電体層３が形成され、その誘電体層３上には保護膜４が形成されている。

また、前記前面側の基板１に対向配置される背面側の基板５上には、スキャン電極及びサステイン電極の表示電極２と交差するように、オーバーコート層６で覆われた複数列のストライプ状のアドレス電極７が形成されている。このアドレス電極７間のオーバーコート層６上には、アドレス電極７と平行に複数の隔壁８が配置され、この隔壁８間の側面およびオーバーコート層６の表面に蛍光体層９が設けられている。

これらの基板１と基板５とは、スキャン電極およびサステイン電極の表示電極２とアドレス電極７とがほぼ直交するように、微小な放電空間を挟んで対向配置されるとともに、周囲が封止され、そして前記放電空間には、ヘリウム、ネオン、アルゴン、キセノンのうちの一種または混合ガスが放電ガスとして封入されている。また、放電空間は、隔壁８によって複数の区画に仕切ることにより、表示電極２とアドレス電極７との交点が位置する複数の放電セルが設けられ、その各放電セルには、赤色、緑色及び青色となるように蛍光体層９が一色ずつ順次配置されている。

図２にこのプラズマディスプレイパネルの電極配列を示しており、図２に示すようにスキャン電極およびサステイン電極とアドレス電極とは、Ｍ行×Ｎ列のマトリックス構成であり、行方向にはＭ行のスキャン電極ＳＣＮ１〜ＳＣＮｍおよびサステイン電極ＳＵＳ１〜ＳＵＳｍが配列され、列方向にはＮ列のアドレス電極Ｄ１〜Ｄｎが配列されている。

このような電極構成のプラズマディスプレイパネルにおいては、アドレス電極とスキャン電極の間に書き込みパルスを印加することにより、アドレス電極とスキャン電極の間でアドレス放電を行い、放電セルを選択した後、スキャン電極とサステイン電極との間に、交互に反転する周期的な維持パルスを印加することにより、スキャン電極とサステイン電極との間で維持放電を行い、所定の表示を行うものである。

また、プラズマディスプレイ装置の階調表示駆動方式としては、一般にアドレス・表示期間分離方式が用いられている。この方式では、１フィールドを複数のサブフィールドに時間的に分割する。例えば、８ビットで２５６階調表示を行う場合は、１フィールドを８つのサブフィールドに分割する。また、各サブフィールドは、点灯セル選択のためのアドレス放電が行われるスキャン期間と、表示のための維持放電が行われる維持期間（表示放電期間）とに分離される。

この方式では、各サブフィールドで第１ラインから第ｍラインまでＰＤＰの全面にアドレス放電による走査が行われ、全面アドレス放電終了時に維持放電が行われる。

図３に、本実施の形態におけるプラズマディスプレイ装置の表示駆動回路の構成を示している。図３に示すように、図１に示す構成のプラズマディスプレイパネル（ＰＤＰ）１０、アドレスドライバ回路１１、スキャンドライバ回路１２、サステインドライバ回路１３、放電制御タイミング発生回路１４、電源回路１５、１６、Ａ／Ｄコンバータ（アナログ・デジタル変換器）１７、走査数変換部１８、及びサブフィールド変換部１９を備えている。

図３の回路において、まず、映像信号ＶＤは、Ａ／Ｄコンバータ１７に入力される。また、水平同期信号Ｈ及び垂直同期信号Ｖは放電制御タイミング発生回路１４、Ａ／Ｄコンバータ１７、走査数変換部１８、サブフィールド変換部１９に与えられる。Ａ／Ｄコンバータ１７は、映像信号ＶＤをデジタル信号に変換し、その画像データを走査数変換部１８に与える。

走査数変換部１８は、画像データをＰＤＰ１０の画素数に応じたライン数の画像データに変換し、各ラインの画像データをサブフィールド変換部１９に与える。サブフィールド変換部１９は、各ラインの画像データの各画素データを複数のサブフィールドに対応する複数のビットに分割し、各サブフィールドに各画素データの各ビットをアドレスドライバ回路１１にシリアルに出力する。

アドレスドライバ回路１１は、電源回路１５に接続されており、サブフィールド変換部１９から各サブフィールドにシリアルに与えられるデータをパラレルデータに変換し、そのパラレルデータに基づいて複数のアドレス電極にアドレスパルス電圧を供給する。

放電制御タイミング発生回路１４は、水平同期信号Ｈおよび垂直同期信号Ｖを基準として、放電制御タイミング信号ＳＣ、ＳＵを発生し、各々スキャンドライバ回路１２およびサステインドライバ回路１３に与える。スキャンドライバ回路１２は、出力回路１２１及びシフトレジスタ１２２を有する。また、サステインドライバ回路１３は、出力回路１３１及びシフトレジスタ１３２を有する。これらのスキャンドライバ回路１２及びサステインドライバ回路１３は共通の電源回路１６に接続されている。

スキャンドライバ回路１２のシフトレジスタ１２２は、放電制御タイミング発生回路１４から与えられる放電制御タイミング信号ＳＣを垂直走査方向にシフトしつつ出力回路１２１に与える。出力回路１２１は、シフトレジスタ１２２から与えられる放電制御タイミング信号ＳＣに応答して複数のスキャン電極に順にスキャンパルス電圧を供給する。

サステインドライバ回路１３のシフトレジスタ１３２は、放電制御タイミング発生回路１４から与えられる放電制御タイミング信号ＳＵを垂直走査方向にシフトしつつ出力回路１３１に与える。出力回路１３１は、シフトレジスタ１３２から与えられる放電制御タイミング信号ＳＵに応答して複数のサステイン電極にサステインパルス電圧を供給する。

次に、パネルを駆動するための駆動電圧波形とその動作について説明する。図４は本発明の実施の形態において、パネルの各電極に印加する駆動電圧波形を示す図である。

第１サブフィールドの初期化期間では、アドレス電極Ｄ１〜Ｄｎおよびサステイン電極ＳＵＳ１〜ＳＵＳｍを０（Ｖ）に保持し、スキャン電極ＳＣＮ１〜ＳＣＮｍに対して放電開始電圧以下となる電圧Ｖｉ１（Ｖ）から放電開始電圧を超える電圧Ｖｉ２（Ｖ）に向かって緩やかに上昇するランプ電圧を印加する。すると、すべての放電セルにおいて１回目の微弱な初期化放電を起こし、スキャン電極ＳＣＮ１〜ＳＣＮｍ上に負の壁電圧が蓄えられるとともにサステイン電極ＳＵＳ１〜ＳＵＳｍ上およびアドレス電極Ｄ１〜Ｄｎ上に正の壁電圧が蓄えられる。ここで、電極上の壁電圧とは電極を覆う誘電体層や蛍光体層上などに蓄積した壁電荷により生じる電圧を指す。その後、サステイン電極ＳＵＳ１〜ＳＵＳｍを正の電圧Ｖｈ（Ｖ）に保ち、スキャン電極ＳＣＮ１〜ＳＣＮｍに電圧Ｖｉ３（Ｖ）から電圧Ｖｉ４（Ｖ）に向かって緩やかに下降するランプ電圧を印加する。すると、すべての放電セルにおいて２回目の微弱な初期化放電を起こし、スキャン電極ＳＣＮ１〜ＳＣＮｍ上の壁電圧およびサステイン電極ＳＵＳ１〜ＳＵＳｍ上の壁電圧が弱められ、アドレス電極Ｄ１〜Ｄｎ上の壁電圧も書込み動作に適した値に調整される。

続く書込み期間では、スキャン電極ＳＣＮ１〜ＳＣＮｍを一旦Ｖｒ（Ｖ）に保持する。次に、アドレス電極Ｄ１〜Ｄｎのうち１行目に表示すべき放電セルのアドレス電極Ｄｋ（ｋ＝１〜ｎ）に正のアドレスパルス電圧Ｖｄ（Ｖ）を印加するとともに、１行目のスキャン電極ＳＣＮ１にスキャンパルス電圧Ｖａ（Ｖ）を印加する。このときアドレス電極Ｄｋとスキャン電極ＳＣＮ１との交差部の電圧は、外部印加電圧（Ｖｄ−Ｖａ）（Ｖ）にアドレス電極Ｄｋ上の壁電圧およびスキャン電極ＳＣＮ１上の壁電圧の大きさが加算されたものとなり、放電開始電圧を超える。そして、アドレス電極Ｄｋとスキャン電極ＳＣＮ１との間およびサステイン電極ＳＵＳ１とスキャン電極ＳＣＮ１との間にアドレス放電が起こり、この放電セルのスキャン電極ＳＣＮ１上に正の壁電圧が蓄積され、サステイン電極ＳＵＳ１上に負の壁電圧が蓄積され、アドレス電極Ｄｋ上にも負の壁電圧が蓄積される。

このようにして、１行目に表示すべき放電セルでアドレス放電を起こして各電極上に壁電圧を蓄積する書き込み動作が行われる。一方、正のアドレスパルス電圧Ｖｄ（Ｖ）を印加しなかったアドレス電極Ｄ１〜Ｄｎとスキャン電極ＳＣＮ１との交差部の電圧は放電開始電圧を超えないので、アドレス放電は発生しない。以上の書込み動作をｎ行目の放電セルに至るまで順次行い、書込み期間が終了する。

続く維持期間のうち、維持パルスをスキャン電極ＳＣＮ１〜ＳＣＮｍとサステイン電極ＳＵＳ１〜ＳＵＳｍとの間に印加して、アドレス放電による壁電荷形成を行った放電セルを選択的に放電させ発光させる。このときの維持パルスの波形およびそれにともなう放電の詳細については後述することとして、ここでは維持期間における動作の概要を説明する。

まず、サステイン電極ＳＵＳ１〜ＳＵＳｍを０（Ｖ）に戻し、スキャン電極ＳＣＮ１〜ＳＣＮｍに正のサステインパルス電圧Ｖｓ（Ｖ）を印加する。このときアドレス放電を起こした放電セルにおいては、スキャン電極ＳＣＮ１〜ＳＣＮｍ上とサステイン電極ＳＵＳ１〜ＳＵＳｍ上との間の電圧はサステインパルス電圧Ｖｓ（Ｖ）にスキャン電極ＳＵＮ１〜ＳＵＮｍ上およびサステイン電極ＳＵＳ１〜ＳＵＳｍ上の壁電圧の大きさが加算されたものとなり放電開始電圧を超える。そして、スキャン電極ＳＵＮ１〜ＳＵＮｍとサステイン電極ＳＵＳ１〜ＳＵＳｍとの間に維持放電が起こり、スキャン電極ＳＵＮ１〜ＳＵＮｍ上に負の壁電圧が蓄積され、サステイン電極ＳＵＳ１〜ＳＵＳｍ上に正の壁電圧が蓄積される。

このときアドレス電極Ｄｋ上にも正の壁電圧が蓄積される。書込み期間においてアドレス放電が起きなかった放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧状態が保持される。続いて、スキャン電極ＳＣＮ１〜ＳＣＮｍを０（Ｖ）に戻し、サステイン電極ＳＵＳ１〜ＳＵＳｍに正のサステインパルス電圧Ｖｓ（Ｖ）を印加する。すると、維持放電を起こした放電セルでは、サステイン電極ＳＵＳ１〜ＳＵＳｍ上とスキャン電極ＳＵＮ１〜ＳＵＮｍ上との間の電圧が放電開始電圧を超えるので、再びサステイン電極ＳＵＳ１〜ＳＵＳｍとスキャン電極ＳＵＮ１〜ＳＵＮｍとの間に維持放電が起こり、サステイン電極ＳＵＳ１〜ＳＵＳｍ上に負の壁電圧が蓄積され、スキャン電極ＳＵＮ１〜ＳＵＮｍ上に正の壁電圧が蓄積される。

以降同様に、スキャン電極ＳＣＮ１〜ＳＣＮｍとサステイン電極ＳＵＳ１〜ＳＵＳｍとに交互に輝度重みに応じた数の維持パルスを印加することにより、書込み期間においてアドレス放電を起こした放電セルで維持放電が継続して行われる。こうして維持期間における維持動作が終了する。

続くサブフィールドにおける初期化期間、書込み期間、維持期間の動作も第１サブフィールドにおける動作とほぼ同様のため、説明を省略する。

以上の動作により、プラズマディスプレイ装置において、一画面が表示される。

次に、本実施の形態におけるアドレスドライバ回路について、さらに詳細に説明する。

図５は本実施の形態におけるアドレスドライバ回路１１の構成と、ＰＤＰ１０との接続状態を示す図であり、図６はアドレス電極とスキャン電極のタイミング波形を示す図である。ＰＤＰ１０のアドレス電極に表示データを書き込みするためのアドレスパルス電圧を供給するアドレスドライバ回路１１は、アドレス電極への表示データの書き込み時の電荷を回収する電力回収回路を備え、かつ、前記アドレスドライバ回路１１は、位相の異なる第１及び第２のアドレスパルス電圧を供給可能なように構成するとともに、前記ＰＤＰ１０のアドレス電極は、前記第１及び第２のアドレスパルス電圧がそれぞれ供給される第１及び第２のブロックの複数のブロックに分割し、かつ位相の早い第１のアドレスパルス電圧が供給される第１のブロックの面積比率を第２のブロックに比較して小さくしている。すなわち、位相の早い第１のアドレスパルス電圧が供給される第１のブロックの面積比率を、プラズマディスプレイパネルの有効表示領域全体の４０％以下としている。

図５において、Ｑ１〜Ｑ５はスイッチング素子としてのＦＥＴ、Ｄｉ１〜Ｄｉ４はダイオード、Ｃ１は電力回収用のコンデンサ、Ｌ１、Ｌ２は電力回収用の共振コイル、ＩＣ１、ＩＣ２はＦＥＴＱ２、Ｑ３のオンオフを制御する制御用ＩＣである。また、１１１、１１２はアドレスドライバ回路１１の出力回路で、位相の異なる第１及び第２のアドレスパルス電圧を供給可能で、それぞれの出力回路１１１、１１２は複数の出力用ＩＣを有している。この出力回路１１１、１１２それぞれに接続されるＰＤＰ１０のアドレス電極は、第１及び第２のブロックの複数のブロックに分割している。１１３は回収電位調整回路で、出力用ＩＣ群の電力回収効率をあげるために、アドレスに応じて自動的にコンデンサＣ１の回収電位を調整する回路である。

図５において、ＦＥＴＱ２をまずオンしてダイオードＤｉ４、共振コイルＬ１ともう１系統のダイオードＤｉ２、共振コイルＬ２を経由してコンデンサＣ１に蓄えられている電荷を出力回路１１２と出力回路１１２の電源へ供給し、電源電圧をアドレス電圧Ｖｄａ近くまで上昇させる。このとき、共振コイルＬ１とＬ２は、インダクタンスがＬ１＞Ｌ２となるように設定する。ＦＥＴＱ２がオンしたとき、Ｌ１＞Ｌ２であるため、出力回路１１１と出力回路１１２の電源電圧上昇が異なる。すなわち、共振コイルＬ１に接続された出力回路１１１の電源電圧上昇は、共振コイルＬ２に接続された出力回路１１２の電源電圧上昇より遅くなる。この電圧上昇の時間差を利用して出力回路１１１と１１２のアドレス放電に時間差を設けるようにする。

ＦＥＴＱ２がオンしたとき、さきに電圧上昇するのは、インダクタンスの小さい共振コイルＬ２が接続された出力回路１１２の電源である。そこで、次にＦＥＴＱ４をオンして出力回路１１２の電源をアドレス電圧Ｖｄａへ上昇させる。出力回路１１１と１１２はダイオードＤｉ１を介して接続されているが、ＦＥＴＱ４がオンしたときは、ダイオードＤｉ１のアノードが出力回路１１１に接続されているために、出力回路１１２の電源が上昇しても、出力回路１１１の電源電圧はアドレス電圧Ｖｄａまでは上昇しない。このとき、ｎライン目のスキャン電極に接続されているスキャンドライバ回路がオンして図６のようにスキャン電極電圧を引き下げ、アドレス電極とスキャン電極の間でアドレス放電が開始し、スキャン電極にアドレス電流が流れる。

次に、ＦＥＴＱ４のオンから時間ｔａだけ遅れてＦＥＴＱ１がオンして出力回路１１１が同様にアドレス電圧Ｖｄａまで上昇する。出力回路１１２と同様にスキャン電極との間でアドレス放電が起こり、スキャン電極にアドレス電流が概ね時間ｔａだけ遅れて流れる。したがって図６のように１スキャン期間に流れるアドレス電流のピークはふた山に分割され、概ね半分程度に減る。

このようにしてアドレス電流のピーク電流を減らすことでスキャン電極の抵抗成分による電圧降下やアドレスドライバ回路、スキャンドライバ回路のインピーダンスによる電圧降下が低下してアドレス放電が安定して可能になる。

次に、ＦＥＴＱ１とＦＥＴＱ４とＦＥＴＱ２をオフして、ＦＥＴＱ３をオンする。アドレス電極に充電した電荷をダイオードＤｉ１、共振コイルＬ２、ダイオードＤｉ３を介して回収し、コンデンサＣ１へ蓄積する。ダイオードＤｉ１を接続することで、出力回路１１１および１１２の両方から電荷を回収することが可能となる。

最後に、ＦＥＴＱ５をオンして出力回路１１１および１１２の電源電圧をＧＮＤ電位まで引き下げる。あとは、このサイクルを繰り返す。

ところで、従来においては、アドレスドライバ回路の書き込み電圧の立ち上がりの位相をずらし、立ち下がりのタイミングを同じにしているために、位相の遅れているアドレスドライバ回路の出力回路１１１の電圧ハイレベル期間が短く、パネルマージンが広く取れなく、また、ハイレベル期間を確保するために位相差を小さくすると、アドレス電流がふた山にならず電流が集中してしまい安定した放電が得られないなどの課題があった。

本発明のプラズマディスプレイ装置においては、アドレスドライバ回路１１は、位相の異なる第１及び第２のアドレスパルス電圧を供給可能なように構成するとともに、前記位相の異なる第１及び第２のアドレスパルス電圧が供給されるＰＤＰ１０のアドレス電極は、４：８となるように２ブロックに分割して、位相の早い第１のアドレスパルス電圧が供給される第１のブロックの面積比率を、プラズマディスプレイパネルの有効表示領域全体の４０％以下としている。このように位相が早いアドレスパルス電圧を出力する出力回路１１２が負担するパネル面積を小さくすることにより、位相差を小さくしても、アドレス電流は位相差がついてふた山になって流れ、ピーク電流が抑制される。

図７に位相が早いアドレスパルス電圧が供給されるパネル面積が５０％の場合と、４０％の場合におけるパネルマージンの関係を示す。この図７に示すように、位相が早いアドレスパルス電圧が供給されるパネル面積を４０％とした場合の方がパネルマージンが広くなり、また位相が早いアドレスパルス電圧が供給されるパネル面積を４０％の場合には、位相差を小さくしても、５０％の場合のパネルマージンより広くすることができる。

以上のように、本発明によるプラズマディスプレイ装置によれば、アドレスドライバ回路は、位相の異なる第１及び第２のアドレスパルス電圧を供給可能なように構成し、前記プラズマディスプレイパネルのアドレス電極は、前記第１及び第２のアドレスパルス電圧がそれぞれ供給される第１及び第２のブロックの複数のブロックに分割し、かつ位相の早い第１のアドレスパルス電圧が供給される第１のブロックの面積比率を４０％以下とすることにより、アドレスドライバ回路での電力回収回路の構成を簡素化した状態においても、アドレス放電を安定して行い、かつ、パネルマージンを十分確保することができる。

以上の説明から明らかなように本発明によれば、アドレスドライバ回路での電力回収回路の構成を簡素化した状態においても、パネルマージンを十分確保でき、プラズマディスプレイ装置にとって有用な発明である。

本発明の一実施の形態によるプラズマディスプレイ装置のパネルの概略構成を示す斜視図 同プラズマディスプレイ装置のパネルの電極配列を示す説明図 同プラズマディスプレイ装置の表示駆動回路の一例を示すブロック回路図 同プラズマディスプレイ装置の駆動方法の一例を示す信号波形図 同プラズマディスプレイ装置のアドレスドライバ回路の回路図 アドレスドライバ回路の電力回収回路の各部の動作波形を説明する信号波形図 アドレスパルス電圧の位相差とパネルマージンとの関係を示す特性図

符号の説明

１、５ 基板
２ 表示電極
７ アドレス電極
１０ プラズマディスプレイパネル
１１ アドレスドライバ回路
１２ スキャンドライバ回路
１３ サステインドライバ回路
１１１、１１２ 出力回路

Claims (2)

1. 放電空間を形成して対向する一対の基板上に、複数列の表示電極とこの表示電極に交差するように対向配置される複数列のアドレス電極とを設けることにより構成された複数の放電セルを有するプラズマディスプレイパネルと、このプラズマディスプレイパネルの前記アドレス電極に表示データを書き込みするためのアドレスパルス電圧を供給するアドレスドライバ回路とを備え、前記アドレスドライバ回路は、位相の異なる第１及び第２のアドレスパルス電圧を供給可能なように構成されるとともに、前記アドレス電極への表示データの書き込み時の電荷を回収する電力回収回路を備え、この電力回収回路はすべての前記アドレス電極に対して共通に設けられ、前記プラズマディスプレイパネルのアドレス電極は、前記第１及び第２のアドレスパルス電圧がそれぞれ供給される第１及び第２のブロックの複数のブロックに分割し、かつ位相の早い第１のアドレスパルス電圧が供給される第１のブロックの面積比率を第２のブロックに比較して小さくし、前記第１及び第２のアドレスパルス電圧の立ち下がりのタイミングを同じにしたことを特徴とするプラズマディスプレイ装置。
2. 位相の早い第１のアドレスパルス電圧が供給される第１のブロックの面積比率を、プラズマディスプレイパネルの有効表示領域全体の４０％以下としたことを特徴とする請求項１に記載のプラズマディスプレイ装置。