JP4975507B2 - Wiring board with built-in capacitor - Google Patents
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Description
本発明はキャパシタ内蔵配線基板に関する。更に詳しくは、基板コア内に収容されたキャパシタを有し、半導体素子が搭載されることとなる配線基板に関する。 The present invention relates to a capacitor built-in wiring board. More specifically, the present invention relates to a wiring board having a capacitor housed in a board core and mounting a semiconductor element.
近年、半導体素子には次第に多くの回路ブロックが形成されるようになっている。また、半導体素子を複数搭載したパッケージであるマルチチップパッケージ(以下、単に「MCP」という)の採用等も進められている。このような半導体素子及びパッケージにおいて、複数の回路ブロックに共通した電源を用いると、同時スイッチング時に大きな電圧の変動を生じてノイズとなり、電源を共用する複数の回路ブロック及び半導体素子に影響を及ぼすという問題がある。このため、電源の共用を低減する目的でデカップリングコンデンサが使用される。このような技術としては下記特許文献1が知られている。
しかし、これらの複雑な半導体素子及びパッケージは、端子数も多く、更に、端子間距離も小さい傾向にあり、半導体素子とデカップリングコンデンサとの接続が複雑化する。更に、この接続はデカップリングコンデンサと半導体素子との配線距離を可能な限り短縮させて接続する必要がある。配線距離が長くなると特に高周波域では電源インピーダンスの増大を生じてしまうからである。
本発明は上記に鑑みてなされたものであり、製造が容易であって信頼性に優れ、半導体素子の能力をより引き出し易い配線基板を提供することを目的とする。
However, these complicated semiconductor elements and packages tend to have a large number of terminals and a small distance between terminals, and the connection between the semiconductor elements and the decoupling capacitor becomes complicated. Furthermore, this connection needs to be made by shortening the wiring distance between the decoupling capacitor and the semiconductor element as much as possible. This is because when the wiring distance is increased, the power supply impedance is increased particularly in a high frequency range.
The present invention has been made in view of the above, and it is an object of the present invention to provide a wiring board that is easy to manufacture, has excellent reliability, and easily draws out the capabilities of semiconductor elements.
即ち、本発明は以下に示す通りである。
(1)基板コア部と、該基板コア部内に収容されたキャパシタ部と、プロセッサコア部を有する第1の半導体素子及び該第1の半導体素子と異なる他の半導体素子を搭載可能であり且つ少なくとも該キャパシタ部上に積層されたビルドアップ部と、を備えるキャパシタ内蔵配線基板であって、
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第1のキャパシタ機能部に接続され且つ上記第1の半導体素子に電気的に接続可能な第1接続端子群と、該キャパシタ機能部のうちの第2のキャパシタ機能部に接続され且つ上記他の半導体素子に電気的に接続可能な第2接続端子群と、を含み、
上記第2接続端子群は、上記キャパシタ部の外表面において上記第1接続端子群に対してより外側に配置されており、
上記第2接続端子群は、上記キャパシタ部の外表面において該第1接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板(以下、この発明を「本第1発明」ともいう)。
(2)基板コア部と、該基板コア部内に収容されたキャパシタ部と、プロセッサコア部及び該プロセッサコア部以外の他の回路部を有する半導体素子を搭載可能であり且つ少なくとも該キャパシタ部上に積層されたビルドアップ部と、を備えるキャパシタ内蔵配線基板であって、
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第1のキャパシタ機能部に接続され且つ上記プロセッサコア部に電気的に接続可能な第1接続端子群と、該キャパシタ機能部のうちの第2のキャパシタ機能部に接続され且つ上記他の回路部に接続可能な第2接続端子群と、を含み、
上記第2接続端子群は、上記キャパシタ部の外表面において上記第1接続端子群に対してより外側に配置されており、
上記第2接続端子群は、上記キャパシタ部の外表面において該第1接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板(以下、この発明を「本第2発明」ともいう)。
(3)上記第2のキャパシタ機能部は複数のキャパシタ容量部を有し、且つ、上記第2接続端子群は該複数のキャパシタ容量部に対応した複数の第2副接続端子群からなる上記(1)又は(2)に記載のキャパシタ内蔵配線基板。
(4)上記他の回路部は、メモリ回路部である上記(2)に記載のキャパシタ内蔵配線基板。
(5)上記他の回路部は、インプット回路部とアウトプット回路部とを備え、
上記第2接続端子群は、上記インプット回路部と上記アウトプット回路部とに電気的に接続されていることを特徴とする上記(2)に記載のキャパシタ内蔵配線基板。
That is, the present invention is as follows.
(1) A substrate core portion, a capacitor portion accommodated in the substrate core portion, a first semiconductor element having a processor core portion, and another semiconductor element different from the first semiconductor element can be mounted, and at least A built-in capacitor wiring board comprising a build-up unit laminated on the capacitor unit,
The capacitor unit includes a plurality of capacitor function units, and includes a connection terminal group including a plurality of connection terminals connected to the capacitor function units and led to the outer surface of the capacitor unit,
The connection terminal group includes a first connection terminal group connected to a first capacitor function unit of the capacitor function units and electrically connectable to the first semiconductor element; and A second connection terminal group connected to the second capacitor function part and electrically connectable to the other semiconductor element,
The second connection terminal group is disposed more outward than the first connection terminal group on the outer surface of the capacitor unit .
The second connection terminal group is disposed on the outer surface of the capacitor portion so as to surround the first connection terminal group (hereinafter referred to as “the first invention”). Say).
(2) A semiconductor element having a substrate core portion, a capacitor portion accommodated in the substrate core portion, a processor core portion and a circuit portion other than the processor core portion can be mounted, and at least on the capacitor portion A built-in capacitor wiring board comprising a stacked build-up unit,
The capacitor unit includes a plurality of capacitor function units, and includes a connection terminal group including a plurality of connection terminals connected to the capacitor function units and led to the outer surface of the capacitor unit,
The connection terminal group includes a first connection terminal group that is connected to the first capacitor function unit of the capacitor function units and can be electrically connected to the processor core unit, and a second of the capacitor function units. A second connection terminal group that is connected to the capacitor function section and connectable to the other circuit section.
The second connection terminal group is disposed more outward than the first connection terminal group on the outer surface of the capacitor unit .
The second connection terminal group is disposed on the outer surface of the capacitor portion so as to surround the first connection terminal group (hereinafter, the present invention is also referred to as “the second invention”). Say).
( 3 ) The second capacitor function unit includes a plurality of capacitor capacitance units, and the second connection terminal group includes a plurality of second sub connection terminal groups corresponding to the plurality of capacitor capacitance units ( The wiring board with a built-in capacitor according to 1) or ( 2 ).
( 4 ) The circuit board with a built-in capacitor according to (2), wherein the other circuit unit is a memory circuit unit.
(5) The other circuit unit includes an input circuit unit and an output circuit unit,
The wiring board with a built-in capacitor according to (2), wherein the second connection terminal group is electrically connected to the input circuit section and the output circuit section.
本第1発明のキャパシタ内蔵配線基板によれば、プロセッサコア部を有する半導体素子と接続されることとなる第1のキャパシタ機能部に対して、その他の半導体素子と接続されることとなる第2のキャパシタ機能部を、外側に配置する。このため、各キャパシタ機能部に対応する半導体素子との接続経路を短縮でき、特に高周波域における電源インピーダンスを効果的に抑制できる。従って、半導体素子の能力をより引き出し易い配線基板を提供できる。加えて、より短い経路で上記接続を行うことができるために、製造をより容易にすることができ、キャパシタ内蔵配線基板の信頼性及びコスト性を向上させることができる。
本第2発明のキャパシタ内蔵配線基板によれば、半導体素子のプロセッサコア部と接続されることとなる第1のキャパシタ機能部に対して、その他の回路部と接続されることとなる第2のキャパシタ機能部を、外側に配置する。このため、各キャパシタ機能部に対応する回路部との接続経路を短縮でき、特に高周波域における電源インピーダンスを効果的に抑制できる。従って、半導体素子の能力をより引き出し易い配線基板を提供できる。加えて、より短い経路で上記接続を行うことができるために、製造をより容易にすることができ、キャパシタ内蔵配線基板の信頼性及びコスト性を向上させることができる。
本第1発明及び第2発明では、第2接続端子群がキャパシタ部の外表面において第1接続端子群を囲んで配置されているので、効果をより得やすい。
第2のキャパシタ機能部は複数のキャパシタ容量部を有し、且つ、第2接続端子群が複数のキャパシタ容量部に対応した複数の第2副接続端子群からなる場合は、更に、的確に接続経路を短縮でき、電源インピーダンスの低減を更に効果的に得ることができる。
他の回路部がメモリ回路部である場合、即ち、プロセッサコア部に対して、より小規模なキャパシタしか必要としない回路部を、第1の接続端子群の外側に配置することで、特に、的確に接続経路を短縮でき、電源インピーダンスの低減を特に効果的に得ることができる。
According to the capacitor built-in wiring board of the first aspect of the present invention, the first capacitor function unit to be connected to the semiconductor element having the processor core unit is connected to other semiconductor elements. The capacitor function part is arranged outside. For this reason, the connection path | route with the semiconductor element corresponding to each capacitor function part can be shortened, and the power supply impedance especially in a high frequency region can be suppressed effectively. Therefore, it is possible to provide a wiring board that can easily draw out the capability of the semiconductor element. In addition, since the connection can be made with a shorter path, the manufacturing can be facilitated, and the reliability and cost of the wiring board with a built-in capacitor can be improved.
According to the wiring board with a built-in capacitor according to the second aspect of the present invention, the first capacitor function unit to be connected to the processor core unit of the semiconductor element is connected to the other circuit unit. The capacitor function unit is arranged outside. For this reason, the connection path | route with the circuit part corresponding to each capacitor function part can be shortened, and especially the power supply impedance in a high frequency region can be suppressed effectively. Therefore, it is possible to provide a wiring board that can easily draw out the capability of the semiconductor element. In addition, since the connection can be made with a shorter path, the manufacturing can be facilitated, and the reliability and cost of the wiring board with a built-in capacitor can be improved.
In the first invention and the second invention, since the second connection terminal group is disposed so as to surround the first connection terminal group on the outer surface of the capacitor portion, the effect is more easily obtained.
When the second capacitor function section has a plurality of capacitor capacity sections and the second connection terminal group is composed of a plurality of second sub connection terminal groups corresponding to the plurality of capacitor capacity sections, the second capacitor function section is more accurately connected. The path can be shortened, and the power source impedance can be more effectively reduced.
When the other circuit unit is a memory circuit unit, that is, by arranging a circuit unit that requires only a smaller capacitor with respect to the processor core unit outside the first connection terminal group, The connection path can be shortened accurately, and a reduction in power source impedance can be obtained particularly effectively.
[1]第1発明のキャパシタ内蔵配線基板
以下、本第1発明のキャパシタ内蔵配線基板を図1、図3〜10を参照して説明する。尚、図1には、分かり易さのために、本第1発明のキャパシタ内蔵配線基板101以外に、搭載されることとなる半導体素子90(91及び92)を図示している。
[1] Capacitor-embedded wiring board of the first invention The capacitor-embedded wiring board of the first invention will be described below with reference to FIGS. For the sake of simplicity, FIG. 1 shows semiconductor elements 90 (91 and 92) to be mounted in addition to the capacitor built-in
本第1発明のキャパシタ内蔵配線基板10(101)は、基板コア部20と、基板コア部20内に収容されたキャパシタ部21と、プロセッサコア部911を有する第1の半導体素子91及び第1の半導体素子91と異なる他の半導体素子92を搭載可能であり且つ少なくともキャパシタ部21上に積層されたビルドアップ部30と、を備えるキャパシタ内蔵配線基板10(101)であって、
キャパシタ部21は、複数のキャパシタ機能部22を有し、各々のキャパシタ機能部22に接続されてキャパシタ部21の外表面へ導出された複数の接続端子4からなる接続端子群40を備え、
接続端子群40は、キャパシタ機能部22のうちの第1のキャパシタ機能部221に接続され且つ第1の半導体素子91に電気的に接続可能な第1接続端子群41と、キャパシタ機能部22のうちの第2のキャパシタ機能部222に接続され且つ他の半導体素子92に電気的に接続可能な第2接続端子群42と、を含み、
第2接続端子群42は、キャパシタ部22の外表面において第1接続端子群41に対してより外側に配置されていることを特徴とする。
The capacitor-embedded wiring substrate 10 (101) of the first invention includes a
The
The
The second
本第1発明のキャパシタ内蔵配線基板10(101)は、基板コア部20と、キャパシタ部21と、ビルドアップ部30と、を備える。
上記「基板コア部(20)」は、キャパシタ部21を収容し、配線基板全体を支持するコアとなる部位である。基板コア20は、単なる板状体であってもよいが、通常、キャパシタ部21を収容する収容部201を有する。収容部201は、基板コア部20に設けられた貫通孔及び/又は有底穴を利用できる。尚、収容部201に収容された状態におけるキャパシタ部21は収容部201から一部がはみ出していてもよく、収容部201内に完全に収容されていてもよい。
The capacitor built-in wiring board 10 (101) of the first invention includes a
The “board core part (20)” is a part that accommodates the
また、基板コア20を構成する材料は特に限定されないが、エポキシ樹脂、ポリイミド樹脂、ビスマレイミド・トリアジン樹脂、ポリフェニレンエーテル樹脂等の耐熱性を有する高分子材料を用いることが好ましい。更に、より優れた強度及びより優れた熱特性を得るためのガラス繊維、ガラス繊維織布、ガラス繊維不織布、ポリアミド繊維、ポリアミド繊維不織布、ポリアミド繊維織布等を芯材として有していてもよい。
The material constituting the
更に、基板コア20には、図1に例示するように、その上面側20aと下面側20bとを導通するスルーホール導体202を設けることができる。スルーホール内はスルーホール導体以外の部分は導体により充填してもよいが、図1に例示するように、絶縁性の充填剤を硬化させてなる硬化体203を用いて充填できる。
Further, as illustrated in FIG. 1, the
上記「キャパシタ部21」は、基板コア部20内に収容されたキャパシタである(図1〜8参照)。このキャパシタ部21は、通常、基板コア20内に収容された状態で、エポキシ樹脂等の樹脂材料などの充填剤204によって収容部201内に固定される(図1参照)。
キャパシタ部21(図8参照)の構成は特に限定されないが、通常、セラミック誘電体層223と、このセラミック誘電体層223を介して交互に積層配置された複数のグランド用電極層224a及び複数の電源用電極層224bと、を有する。
The “
The configuration of the capacitor unit 21 (see FIG. 8) is not particularly limited. Usually, the
更に、グランド用電極層224aの積層方向に貫通すると共に、隔層のグランド用電極層224a同士を電気的に接続する複数のグランド用ビア225と、電源用電極層224bの積層方向に貫通すると共に、隔層の電源用電極層224b同士を電気的に接続する複数の電源用ビア226と、を有することが好ましい(図9及び図10参照)。グランド用ビア225と電源用ビア226とは互いに千鳥配置(図9及び図10参照)又は格子配置であることが好ましい。この構成により他の構成に比べてキャパシタを高容量化、低背化且つ小面積化することができる。
尚、図9は、キャパシタ部21の積層方向に垂直であり且つグランド用電極層224aを含む面における概略平面図であり、図10は、キャパシタ部21の積層方向に垂直であり且つ電源用電極層224bを含む面における概略平面図であり、図9のグランド用電極層224aと図10の電源用電極層224bとはセラミック誘電体層223を介して隣接された導体層である。
Furthermore, it penetrates in the laminating direction of the
9 is a schematic plan view of a plane perpendicular to the stacking direction of the
上記セラミック誘電体層223を構成する材質は特に限定されないが、ガラスセラミックス等の低温焼成型誘電体磁器材料、並びに、アルミナ及び窒化アルミニウム等の高温焼成型誘電体磁器材料等を用いることができる。上記ガラスセラミックスは、ホウケイ酸系ガラス等の各種ガラスに、無機フィラー(アルミナフィラー等)を分散含有させた材料である。更に、チタン酸バリウム等の高誘電体磁器材料を用いることもできる。
Although the material which comprises the said ceramic
上記グランド用電極層224a及び電源用電極層224bを構成する材料は特に限定されないが、銅、銀、アルミニウム、ニッケル、モリブデン、タングステン等を用いることができる。特に低温焼成型誘電体磁器材料を誘電体層として用いる場合には、銅、銀、アルミニウム及びこれらの合金を用いることが好ましく、高温焼成型誘電体磁器材料を誘電体層として用いる場合には、ニッケル、モリブデン、タングステン及びこれらの合金を用いることが好ましい。また、高温焼成型誘電体磁器材料を用いる場合であっても、製造時に非酸化性焼成雰囲気を用いることで、銅、銀、アルミニウム及びこれらの合金を用いることができる。
The material forming the
また、キャパシタ部21は、互いに電気的に独立した(独立して使用できる)複数のキャパシタ機能部22を有する。キャパシタ部21が有するキャパシタ機能部22(221及び222)の数は特に限定されず、2つ以上であればよいが、本発明のキャパシタ内蔵配線基板10に搭載されることとなる半導体素子90のプロセッサコア部911と少なくとも同数のキャパシタ機能部221を有することが好ましい。プロセッサコア部911は、他の回路部に比べてより高速作動され、大電流を要する。このため、各プロセッサコア部911に対応するキャパシタ機能部221を有することで、ノイズ低減の効果を特に得やすいからである。
尚、上記プロセッサコア部911の数とは、搭載されることとなる総ての半導体素子に含まれる総てのプロセッサコアの総数であるものとする。
In addition, the
Note that the number of
更に、キャパシタ機能部22のうちプロセッサコア部911と接続されることとなるプロセッサコア部用のキャパシタ機能部221と、その他の回路部と接続されることとなる他回路用のキャパシタ機能部222と、を比べた場合、プロセッサコア部用のキャパシタ機能部221の方が大容量であることが好ましい。
また、キャパシタ部21が有するグランド用ビア225及び電源用ビア226は、ビルドアップ部30に形成された各種導体31a(配線層、ハンダバンプ311a等)を介して各半導体素子が有する、更には、半導体素子の各回路部が有する、電源用導体及びグランド用導体に電気的に接続されることとなる。
Furthermore, among the
In addition, the ground via 225 and the power supply via 226 included in the
更に、キャパシタ部21は、各々のキャパシタ機能部22に接続されてキャパシタ部21の外表面へ導出された複数の接続端子4からなる接続端子群40を備える。接続端子4の形態は特に限定されないが、通常、板状の金属端子パッドである。接続端子群40に含まれる接続端子4の数は特に限定されないが、通常、10個以上である。
Further, the
また、キャパシタ部21の表面において、接続端子群40は、各々接続される対象によって分類された複数の接続端子群からなる。即ち、本第1発明のキャパシタ内蔵配線基板101における接続端子群40は、第1接続端子群41と、第2接続端子群42と、を有する。このうち、第1接続端子群41は、キャパシタ機能部22のうちの第1のキャパシタ機能部221に接続され且つ第1の半導体素子91に電気的に接続可能である接続端子群である。更に、第2接続端子群42は、キャパシタ機能部22のうちの第2のキャパシタ機能部222に接続され且つ他の半導体素子92に電気的に接続可能な接続端子群である。そして、第2接続端子群42は第1接続端子群41の外側に配置されている。即ち、第2接続端子群42は第1接続端子群41に対してキャパシタ部21の側面側に配置されている。
In addition, on the surface of the
近年、搭載される半導体素子は、半導体素子内においてプロセッサコア部に対して、他の回路部を外側に配置するようになってきている。更に、MCMにおいてもプロセッサコア有する半導体素子を中心に据えて、他の半導体素子をプロセッサコアを有する半導体素子の外側に配置するようになっている。このため、キャパシタ部が有する接続端子群もこれらに対応した配置関係とすることで、接続経路をより短縮することができ、特に高周波域における電源インピーダンスを効果的に抑制することができる。 In recent years, a semiconductor element to be mounted has been arranged such that another circuit part is disposed outside the processor core part in the semiconductor element. Further, in the MCM, the semiconductor element having the processor core is placed at the center, and other semiconductor elements are arranged outside the semiconductor element having the processor core. For this reason, the connection terminal group which a capacitor part has also becomes the arrangement | positioning relationship corresponding to these, can shorten a connection path | route more, and can suppress the power supply impedance especially in a high frequency region effectively.
第1接続端子群41と、第2接続端子群42との位置関係は、第1接続端子群41に対して、第2接続端子群42が、外側に配置されている。そして、第2接続端子群42がキャパシタ部の外表面において第1接続端子群41を囲んで配置されていればよく、その他は特に限定されない。この配置関係としては、図4〜6に例示する配置例が挙げられる。
即ち、図4に示す接続端子群40は、正方形状に配列された一群の第1接続端子群41と、ロ字形状(サークル形状)に配列された一群の第2接続端子群42と、を備え、このうち第2接続端子群42が第1接続端子群41の外側に配置されて、第1接続端子群41を取り囲んで配置したものである。
また、図5に示す接続端子群40は、正方形状に配列された一群の第1接続端子群41と、コ字形状に配列された同数の接続端子4を含む二群からなる第2接続端子群42と、を備え、各第2接続端子群42の総てが第1接続端子群41の外側に配置されて、且つ各第2接続端子群42同士が点対象(キャパシタ部21の中心が対象の中心となる)にコ字形状を向かい合わせて第1接続端子群41を取り囲んで配置したものである。尚、図5における第2接続端子群42はコ字形状以外にも二群からなるL字形状とすることもできる。
更に、図6に示す接続端子群40は、正方形状に配列された一群の第1接続端子群41と、L字形状に配列された同数の接続端子4を含む四群の第2接続端子群42と、を備え、各第2接続端子群42の総てが第1接続端子群41の外側に配置されて、且つ各第2接続端子群42同士が各線対称(各対辺の等分点を結ぶ2つの線分が各対称軸となる)にL字形状を向かい合わせて第1接続端子群41を取り囲んで配置したものである。
接続端子群は、第1接続端子群41を囲んで第2接続端子群42を配置する形態となっていることがより好ましい。これにより特に効果的に接続端子群40と半導体素子90との接続経路を短縮できる。
A first
That is, the
Further, the
Further, the
It is more preferable that the connection terminal group has a configuration in which the second
また、第2のキャパシタ機能部222は複数のキャパシタ容量部を有し、且つ、第2接続端子群42は複数のキャパシタ容量部に対応した複数の第2副接続端子群421からなるものとすることができる。この場合、図7に例示するように、各第2副接続端子群421同士の集合体が第1接続端子群41を囲んで配置させることができる。
このキャパシタ容量部はどのようにして形成してもよい。即ち、例えば、キャパシタ部21とキャパシタ機能部22との関係に相当するように、キャパシタ部21内で接続される内部電極層(グランド用電極層224a及び電源用電極層224b)を電気的に絶縁して形成することができる。更に、例えば、1つのキャパシタ機能部22内において異なる2つの電源用ビア226同士を接続する抵抗体を、グランド用ビア225、電源用ビア226、グランド用電極層224a及び電源用電極層224b等よりも高い抵抗値を有する抵抗材料を用いて形成することでも得ることができる。この抵抗体を備えることで、1つのキャパシタ機能部内において異なる電位を設定できるようになり、キャパシタ容量部を形成することができる。
The second
This capacitor capacity portion may be formed in any way. That is, for example, the internal electrode layers (
このキャパシタ部21の形状及び大きさ等は特に限定されないが、例えば、平面視で矩形状(更には、略正方形状)の平板形状であり、厚さは0.2〜1.0mm(好ましくは0.4〜0.8mm)とすることができる。0.2〜1.0mmの範囲であることにより、キャパシタ内蔵配線基板全体の強度を十分に得られつつ肉薄化できる。キャパシタ部21は、キャパシタ内蔵配線基板101において半導体素子91及び92の真下となる位置に収容されていることが好ましい。
The shape, size, and the like of the
上記「ビルドアップ部30」は、基板コア20上及び基板コア20に収容されたキャパシタ部21上に積層された部位であって、導体層(31a及び31b)と層間絶縁層(32a及び32b)とを交互に積層して形成されると共に、最外層には、通常、レジスト層(321a及び321b)を備える部位である。
このビルドアップ部30(30a及び30b)は、配線基板10の一面側にのみ備えてもよいが、通常、両面側に備え、更には、対象形状に備えることが好ましい。一般に、キャパシタ内蔵配線基板10の半導体素子90側の接続端子311a(通常、キャパシタ部21の接続端子群40と対応)の端子間ピッチと、キャパシタ内蔵配線基板10のマザーボード100側の接続端子311bの端子間ピッチとには大きな差がある(図3参照)。このため、ビルドアップ部30(30a及び30b)を設けることで、ビルドアップ部30(30a及び30b)内でピッチを自在に調整して配線基板10の上面側(半導体素子搭載側)から下面側(マザーボード搭載側)へ異なる端子間ピッチの出力を行うことができる(図1及び図2参照)。
The “build-up
The build-up unit 30 (30a and 30b) may be provided only on one surface side of the
また、ビルドアップ部30(30a及び30b)の層間絶縁層32(32a及び32b)を構成する材料は特に限定されないが、エポキシ樹脂、ポリイミド樹脂、ビスマレイミド・トリアジン樹脂、ポリフェニレンエーテル樹脂等の耐熱性を有する高分子材料を用いることが好ましい。
更に、ビルドアップ部30(30a及び30b)を構成する導体層31(31a及び31b)は、必要に応じて他層の導体層とビア等を通じて導通をとることができる。ビアを用いる場合には、各ビアの直上を避けて接続する非スタックドビア方式(各ビアはフィルドビアであってもよく、コンフォーマルビアであってもよい)で積層してもよく、各ビアの直上にビアを形成するスタックドビア方式(各ビアは、通常、フィルドビアである)で積層してもよい。また、この各ビアの形式は上面側ビルドアップ部30aと下面側ビルドアップ部30bとで同じものとしてもよく、異なるものとしてもよい。
Moreover, the material which comprises the interlayer insulation layer 32 (32a and 32b) of the buildup part 30 (30a and 30b) is not specifically limited, However, Heat resistance, such as an epoxy resin, a polyimide resin, a bismaleimide triazine resin, a polyphenylene ether resin, etc. It is preferable to use a polymer material having
Furthermore, the conductor layers 31 (31a and 31b) constituting the buildup section 30 (30a and 30b) can be electrically connected to other conductor layers through vias or the like as necessary. If vias are used, they may be stacked using a non-stacked via method (connecting vias may be filled vias or conformal vias) to avoid connection directly above each via. The vias may be stacked in a stacked via system (each via is usually a filled via). The form of each via may be the same or different between the upper surface
本第1発明のキャパシタ内蔵配線基板10(101)は、半導体素子90を搭載する。本第1発明のキャパシタ内蔵配線基板101は、半導体素子90として、プロセッサコア部911を有する第1の半導体素子91と、第1の半導体素子91とは異なる他の半導体素子92を搭載する。
The capacitor built-in wiring board 10 (101) of the first invention mounts the
上記「第1の半導体素子(91)」は、プロセッサコア部911を有する。プロセッサコア部とは演算処理を行うことができる回路である。このプロセッサコア部911は、第1の半導体素子91内に1つのみを有してもよく、2つ以上を有してもよい。また、第1の半導体素子91は、プロセッサコア部911以外にも、他の回路を備えることができる。他の回路としては、メモリ回路部、I/O回路部、A/D変換回路、D/A変換回路、オペアンプ部、PLL回路部、フィルタ回路部等が挙げられる。これらは1種のみを用いてもよく2種以上を併用してもよい。また、各回路部は1つのみを有してもよく、2つ以上を有してもよい。
The “first semiconductor element (91)” includes a
従って、第1の半導体素子91としては、例えば、プロセッサコアとI/O回路部との少なくとも2種の回路部を有する半導体素子、プロセッサコアとメモリ回路部とI/O回路部との少なくとも3種の回路部を有する半導体素子等が挙げられる。尚、I/O回路部とは、プロセッサコア部911への信号入力を行う入力回路部並びにプロセッサコア部からの信号出力を行うための出力回路部の2つの回路部、又は、信号入力及び信号出力を兼用する入出力回路部を表す。
キャパシタ内蔵配線基板10の表面(半導体素子搭載側)における第1半導体素子91の搭載方式は特に限定されないが、例えば、フリップチップ実装とすることができる。
Therefore, as the
The mounting method of the
上記「他の半導体素子(92)」は、半導体素子91と異なる半導体素子92である。この他の半導体素子92は1つのみを有してもよく2つ以上を有してもよい。他の半導体素子92としては、半導体素子91と構成は同じであるが第1の半導体素子91とは異なる別体の半導体素子が挙げられる。更に、半導体素子91とは機能及び構成が異なる他の半導体素子が挙げられる。この他の半導体素子92は各種回路部を有する。この回路部としては、プロセッサコア部、I/O回路部、メモリ回路部、A/D変換回路部、D/A変換回路部、オペアンプ部、PLL回路部、フィルタ回路部等が挙げられる。これらは1種のみを用いてもよく2種を用いてもよい。
The “other semiconductor element (92)” is a
従って、第2の半導体素子92としては、例えば、メモリ回路とI/O回路部との2種の回路部を有する半導体素子等が挙げられる。
このような他の半導体素子92としては、演算を行うための演算用素子、各種計測(温度、湿度、速度、加速度、ガス種、ガス濃度、圧力等)を行うためのセンサ素子、発光を行うための発光素子、受光を行うための受光素子、通信を行うための通信用素子、アクチュエータ機能(マイクロポンプ、マイクロバルブ、マイクロモータ等)を有するアクチュエータ素子等が挙げられる。これらの素子は1種のみを用いてもよく、2種以上を併用してもよい。
Accordingly, examples of the
Such
[2]第2発明のキャパシタ内蔵配線基板
以下、本第2発明のキャパシタ内蔵配線基板を図2〜10を参照して説明する。尚、図2には、分かり易さのために、本第2発明のキャパシタ内蔵配線基板102以外に、搭載されることとなる半導体素子90を図示している。
[2] Wiring board with built-in capacitor according to the second invention The wiring board with a built-in capacitor according to the second invention will be described below with reference to FIGS. For the sake of simplicity, FIG. 2 shows a
本第2発明のキャパシタ内蔵配線基板10(102)は、基板コア部20と、基板コア部20内に収容されたキャパシタ部21と、プロセッサコア部901及びプロセッサコア部901以外のその他の回路部902を有する半導体素子90を搭載可能であり且つ少なくともキャパシタ部21上に積層されたビルドアップ部30と、を備えるキャパシタ内蔵配線基板10(102)であって、
キャパシタ部21は、複数のキャパシタ機能部22を有し、各々のキャパシタ機能部22に接続されてキャパシタ部21の外表面へ導出された複数の接続端子4からなる接続端子群40を備え、
接続端子群40は、キャパシタ機能部22のうちの第1のキャパシタ機能部221に接続され且つプロセッサコア部901に電気的に接続可能な第1接続端子群41と、キャパシタ機能部22のうちの第2のキャパシタ機能部222に接続され且つ他の回路部902に接続可能な第2接続端子群42と、を含み、
第2接続端子群42は、キャパシタ部21の外表面において第1接続端子群41に対してより外側に配置されていることを特徴とする。
即ち、前記本第1発明のキャパシタ内蔵配線基板と、搭載されることとなる半導体素子90が、1つの半導体素子90内にプロセッサコア部901とその他の回路部902とを備えている点において異なる。
The capacitor built-in wiring substrate 10 (102) of the second invention includes a
The
The
The second
In other words, the wiring board with a built-in capacitor according to the first aspect of the invention differs from the
キャパシタ内蔵配線基板10(102)を構成する上記「基板コア部20」及び上記「ビルドアップ部30」は各々前記本第1発明のキャパシタ内蔵配線基板10(101)における各々をそのまま適用できる。
上記「キャパシタ部(21)」は、基板コア部20内に収容されたキャパシタである(図2及び図8参照)。このキャパシタ部21は、通常、基板コア20内に収容された状態で、エポキシ樹脂等の樹脂材料などの充填剤204によって収容部201内に固定される。キャパシタ部21の構成は特に限定されず、前記本第1発明におけると同様である。
Each of the “
The “capacitor part (21)” is a capacitor accommodated in the substrate core part 20 (see FIGS. 2 and 8). The
また、キャパシタ部21は、互いに電気的に独立した(独立して使用できる)複数のキャパシタ機能部22を有する。キャパシタ部21が有するキャパシタ機能部22(221及び222)の数は特に限定されず、2つ以上であればよいが、本発明のキャパシタ内蔵配線基板102に搭載されることとなる半導体素子90のプロセッサコア部901と少なくとも同数のキャパシタ機能部221を有することが好ましい。
プロセッサコア部901は、他の回路部に比べてより高速作動され、大電流を要する。このため、各プロセッサコア部901に対応するキャパシタ機能部221を有することで、ノイズ低減の効果を特に得やすいからである。尚、プロセッサコア部901の数は、プロセッサコア部901及びその他の回路部902を備える半導体素子90を2つ以上そなえることとなる場合には、これらのプロセッサコア部901の総数である。
In addition, the
The
更に、キャパシタ機能部22のうちプロセッサコア部901と接続されることとなるプロセッサコア部用のキャパシタ機能部221と、その他の回路部902と接続されることとなる他回路用のキャパシタ機能部222と、を比べた場合、プロセッサコア部用のキャパシタ機能部221の方が大容量であることが好ましい。
また、キャパシタ部21が有するグランド用ビア225及び電源用ビア226は、ビルドアップ部30に形成された各種導体31aを介して各回路部(プロセッサコア部901及び他の回路部902)が有する電源用導体及びグランド用導体に電気的に接続されることとなる。
Further, of the
In addition, the ground via 225 and the power supply via 226 included in the
キャパシタ部21は、各々のキャパシタ機能部22に接続されてキャパシタ部21の外表面へ導出された複数の接続端子4からなる接続端子群40を備える。接続端子4の形態は特に限定されないが、通常、板状の金属端子パッドである。接続端子群40に含まれる接続端子4の数は特に限定されないが、通常、10個以上である。
The
また、接続端子群40は、各々接続される対象によって分類された複数の接続端子群からなる。即ち、本第2発明のキャパシタ内蔵配線基板102における接続端子群40は、第1接続端子群41と、第2接続端子群42と、を有する。このうち、第1接続端子群41は、キャパシタ機能部22のうちの第1のキャパシタ機能部221に接続され且つプロセッサコア部901に電気的に接続可能である接続端子群である。更に、第2接続端子群42は、キャパシタ機能部22のうちの第2のキャパシタ機能部222に接続され且つ上記プロセッサコア部901とは異なる他の回路部902に電気的に接続可能な接続端子群である。
The
そして、これらの接続端子群の配置関係は、キャパシタ部22の外表面(半導体素子搭載側の外表面)において第2接続端子群42が第1接続端子群41に対してより外側に配置されている。即ち、第2接続端子群42は第1接続端子群41に対してキャパシタ部21の側面側に配置されている。この配置による効果は、前記本第1発明におけるものと同様である。更に、その形態も図4〜6に示す通りであり本第1発明と同様である。また、第2のキャパシタ機能部222が複数のキャパシタ容量部を有し、且つ、第2接続端子群42は複数のキャパシタ容量部に対応した複数の第2副接続端子群421からなるものとすることができることについても同様である。
The arrangement relationship of these connection terminal groups is such that the second
このキャパシタ部21の形状及び大きさ等は特に限定されないが、例えば、平面視で矩形状(更には、略正方形状)の平板形状であり、厚さは0.2〜1.0mm(好ましくは0.4〜0.8mm)とすることができる。0.2〜1.0mmの範囲であることにより、キャパシタ内蔵配線基板全体の強度を十分に得られつつ肉薄化できる。キャパシタ部21は、キャパシタ内蔵配線基板102において半導体素子90の真下となる位置に収容されていることが好ましい。
The shape, size, and the like of the
本第2発明のキャパシタ内蔵配線基板10(102)は、半導体素子90を搭載する。
上記「半導体素子(90)」は、プロセッサコア部901と、プロセッサコア部901と異なる他の回路部902とを有する。プロセッサコア部とは演算処理を行うことができる回路である。このプロセッサコア部901は、半導体素子90内に1つのみを有してもよく、2つ以上を有してもよい。また、他の回路としては、メモリ回路部、I/O回路部、A/D変換回路、D/A変換回路、オペアンプ部、PLL回路部、フィルタ回路部等が挙げられる。これらは1種のみを用いてもよく2種以上を併用してもよい。また、各回路部は1つのみを有してもよく、2つ以上を有してもよい。
The capacitor-embedded wiring substrate 10 (102) of the second invention has a
The “semiconductor element (90)” includes a
従って、半導体素子90としては、例えば、プロセッサコア部とI/O回路部との少なくとも2種の回路部を有する半導体素子、プロセッサコア部とメモリ回路部とI/O回路部との少なくとも3種の回路部を有する半導体素子等が挙げられる。尚、I/O回路部については前述の通りである。
キャパシタ内蔵配線基板102の表面(半導体素子搭載側)における半導体素子90の搭載方式は特に限定されないが、例えば、フリップチップ実装とすることができる。
Therefore, as the
The mounting method of the
[3]半導体素子付き配線基板
本発明の各キャパシタ内蔵配線基板10(101及び102)には各々半導体素子90が搭載されることとなる。この半導体素子90が搭載された状態における半導体素子90付き配線基板のうち、本第1発明のキャパシタ内蔵配線基板101を用いた半導体素子付き配線基板は、
プロセッサコア部911を有する第1の半導体素子91及び該第1の半導体素子91とは異なる他の半導体素子92と、該第1の半導体素子91及び該他の半導体素子92が搭載されたキャパシタ内蔵配線基板101と、を備える半導体素子付き配線基板であって、
上記キャパシタ内蔵配線基板101は、基板コア部20と、該基板コア部20内に収容されたキャパシタ部21と、該第1の半導体素子91及び該他の半導体素子92が搭載され且つ少なくとも該キャパシタ部21上に積層されたビルドアップ部30と、を備え、
上記キャパシタ部21は、複数のキャパシタ機能部22を有し、各々の該キャパシタ機能部22に接続されて該キャパシタ部21の外表面へ導出された複数の接続端子4からなる接続端子群40を備え、
上記接続端子群40は、上記キャパシタ機能部22のうちの第1のキャパシタ機能部221に接続され且つ上記第1の半導体素子91に電気的に接続された第1接続端子群41と、該キャパシタ機能部22のうちの第2のキャパシタ機能部222に接続され且つ上記他の半導体素子92に電気的に接続された第2接続端子群42と、を含み、
上記第2接続端子群42は、上記キャパシタ部21の外表面において上記第1接続端子群41に対してより外側に配置されている。
この半導体素子付き配線基板における各々の構成要素については、前記各説明をそのまま適用できる。
[3] Wiring board with semiconductor element Each of the wiring boards 10 (101 and 102) with built-in capacitors according to the present invention is mounted with a
A
The capacitor-embedded
The
The
The second
The above description can be applied as it is to each component in the wiring board with a semiconductor element.
一方、本第2発明のキャパシタ内蔵配線基板102を用いた半導体素子付き配線基板は、
プロセッサコア部901及び該プロセッサコア部901以外のその他の回路部902を有する半導体素子90と、該半導体素子90が搭載されたキャパシタ内蔵配線基板102と、を備える半導体素子付き配線基板であって、
上記キャパシタ内蔵配線基板102は、基板コア部20と、該基板コア部20内に収容されたキャパシタ部21と、該半導体素子90が搭載され且つ少なくとも該キャパシタ部21上に積層されたビルドアップ部30と、を備え、
上記キャパシタ部21は、複数のキャパシタ機能部22を有し、各々の該キャパシタ機能部22に接続されて該キャパシタ部21の外表面へ導出された複数の接続端子4からなる接続端子群40を備え、
上記接続端子群40は、上記キャパシタ機能部22のうちの第1のキャパシタ機能部221に接続され且つ上記プロセッサコア部901に電気的に接続された第1接続端子群41と、該キャパシタ機能部22のうちの第2のキャパシタ機能部222に接続され且つ上記他の回路部902に接続された第2接続端子群42と、を含み、
上記第2接続端子群42は、上記キャパシタ部21の外表面において上記第1接続端子群41に対してより外側に配置されている。
この半導体素子付き配線基板における各々の構成要素については、前記各説明をそのまま適用できる。
On the other hand, a wiring board with a semiconductor element using the wiring board with a built-in capacitor according to the second invention is:
A wiring board with a semiconductor element, comprising: a
The capacitor-embedded
The
The
The second
The above description can be applied as it is to each component in the wiring board with a semiconductor element.
以下、本第1発明及び本第2発明の各キャパシタ内蔵配線基板を実施例に詳細に説明する。
[第1実施形態](図1、図3、図4、図8、図9及び図10参照)
図1は、本第1発明のキャパシタ内蔵配線基板101(10)の一実施形態を示す概略断面図である。配線基板101は、上面側に、プロセッサコア部911とI/O回路部とを有する半導体素子91(90)を1つ、及びメモリ回路部とI/O回路部とを有する半導体素子92(90)を2つ、各々接続端子311a(ハンダバンプ)を介して搭載でき、下面側で接続端子311b(ハンダバンプ)を介してマザーボード100(図3参照)に搭載されることとなるインターポーザー基板である。
Hereinafter, each capacitor built-in wiring board of the first invention and the second invention will be described in detail by way of examples.
[First Embodiment] (See FIGS. 1, 3, 4, 8, 9, and 10)
FIG. 1 is a schematic cross-sectional view showing an embodiment of a capacitor built-in wiring board 101 (10) of the first invention. The
この配線基板102は、基板コア(ガラスエポキシ製)20と、基板コア20の上面側(半導体素子90搭載側)に積層された上面側ビルドアップ部30aと、基板コア20の下面側(マザーボード100接続側)に積層された下面側ビルドアップ部30bと、を有する。
各ビルドアップ部30(30a及び30b)は、導体層31(31a及び31b、この導体層31は層間導体層、ビア、表面金属端子パッド及びハンダバンプ311a等を含む)と層間絶縁層32(32a及び32b)とを備え、更に、最外層にソルダーレジスト層321(321a及び321b)を備える。
The
Each build-up portion 30 (30a and 30b) includes a conductor layer 31 (31a and 31b, which includes an interlayer conductor layer, vias, surface metal terminal pads, solder bumps 311a, etc.) and an interlayer insulating layer 32 (32a and 31b). 32b) and a solder resist layer 321 (321a and 321b) as the outermost layer.
また、上記基板コア20には、表裏に貫通したキャパシタ部21を収容する平面視で矩形状の収容部201を備える。収容部201内には、キャパシタ部21が収容されている。また、このキャパシタ部21は、キャパシタ内蔵配線基板101において半導体素子91及び92の真下となる位置に収容されている。
更に収容部201とキャパシタ部21との間隙は、エポキシ樹脂を主剤とする充填剤204により埋められている。この充填剤204は、キャパシタ部21を基板コア20に固定すると共に、配線基板101に対する熱的及び機械的な変形による応力がキャパシタ部21に影響をすることを抑制するように応力を吸収する機能も有する。
In addition, the
Further, the gap between the
また、基板コア20には、これを貫通する複数のスルーホール導体202が配設されている。このスルーホール導体202は、基板コア20の上面側と下面側とを導通している。また、スルーホール導体202は筒形状の導体であり、その内部は、硬化された充填剤203(エポキシ樹脂)で充填されている。
基板コア20の上面及び下面は、スルーホール導体202によって導通されており、両面銅張り積層板の表裏面の銅層がパターニングされてなる導体層を備える。
基板コア20は、平面方向(XY方向)における熱膨張係数{0℃〜ガラス転移温度(Tg)間の測定値の平均値である}が10〜15ppm/℃程度となっている。
The
The upper and lower surfaces of the
The
上面側ビルドアップ部30aは、エポキシ樹脂からなる2層の樹脂絶縁層32a(層間絶縁層)と、銅からなる導体層31aとを有している。更に、接続端子311aを除いた最外層にはソルダーレジスト層321aが形成されている。上面側ビルドアップ部30aの熱膨張係数{30℃〜ガラス転移温度(Tg)間の測定値の平均値である}は、30〜40ppm/℃程度であり、具体的には35ppm/℃程度である。
下面側ビルドアップ部30bは、エポキシ樹脂からなる2層の樹脂絶縁層32b(層間絶縁層)と、銅からなる導体層31bとを有している。更に、接続端子311aを除いた最外層にはソルダーレジスト層321bが形成されている。下面側ビルドアップ部30bの熱膨張係数{30℃〜ガラス転移温度(Tg)間の測定値の平均値である}は、30〜40ppm/℃程度であり、具体的には35ppm/℃程度である。
The upper surface side build-up
The lower surface side build-up
上記基板コア20の収容部201内に収容されたキャパシタ部21は、半導体素子91及び92の電源用導体に並列に接続されてデカップリングコンデンサとして機能する。キャパシタ部21は、縦6.0mm×横6.0mm×厚さ0.8mmの略正方形状である。更に、キャパシタ21は各四隅にC0.6のテーパを有して、熱的応力の角部への集中を抑制されている。
The
キャパシタ部21は、図8〜10に示すように、いわゆるビアアレイタイプのセラミックキャパシタであり、セラミック誘電体層223(チタン酸バリウム)を介してグランド用電極層224a(ニッケル層)と電源用電極層224b(ニッケル層)とが交互に積層配置された構造を有している。このキャパシタ部21の熱膨張係数(30〜250℃間の測定値の平均値である)は、半導体素子91及び92の熱膨張係数とビルドアップ部30a及び30bの熱膨張係数との中間値に調整されていることが好ましく、本実施例では8〜12ppm/℃程度であり、具体的には9.5ppm/℃程度に調整されている。
As shown in FIGS. 8 to 10, the
キャパシタ部21は、2つのキャパシタ機能部221及び222を有している。
キャパシタ機能部221には、その厚さ方向に貫通すると共に、平面視による格子状(アレイ状)にニッケルを主材とするグランド用ビア225及び電源用ビア226が配置されている。グランド用ビア225は、各電源用電極層224bを貫通(絶縁されて)して、各グランド用電極層224a同士を互いに電気的に接続している。また、電源用ビア226は、各グランド用電極層224aを貫通(絶縁されて)して、各電源用電極層224b同士を互いに電気的に接続している。
The
The
これらの各ビア225及び226は、キャパシタ部21の表面にまで導出されて、接続端子4として表出されている。この接続端子4は、接続端子群40を構成し、上記キャパシタ機能部221に接続されている第1接続端子群41と、上記キャパシタ機能部222に接続されている第2接続端子群42と、を備えている。
各接続端子群41及び42は、直径約500μmの円形に形成された接続端子4が、ピッチの最小長さ約580μmで配設されている。
そして、接続端子群41は、キャパシタ内蔵配線基板101の上面側の接続端子311aを介して半導体素子91のプロセッサコア部911に電気的に接続されている。一方、接続端子群42は、キャパシタ内蔵配線基板101の上面側の接続端子311aを介して半導体素子92に電気的に接続されている。
Each of these
In each of the
The
更に、キャパシタ内蔵配線基板10(101)は、図3に示すよう、下面側の接続端子311bを(ハンダバンプ)を介してマザーボード100に実装されることとなる。
このように実装した場合には、マザーボード100側から通電を行い、グランド用電極層225と電源用電極層224bとの間に電圧を印加することで、グランド用電極層224a及び電源用電極層224bに互いに対極となる電荷が蓄積されてキャパシタ21はキャパシタとして機能される。
また、キャパシタ機能部221及び222内では、グランド用ビア225及び電源用ビア226が互いに隣接配置され、且つグランド用ビア225及び電源用ビア226を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分が低減されている。
Further, as shown in FIG. 3, the capacitor built-in wiring board 10 (101) is mounted on the
When mounted in this way, electricity is applied from the
In the
[第2実施形態](図2、図4、図8、図9及び図10参照)
図2は、本第2発明のキャパシタ内蔵配線基板102(10)の一実施形態を示す概略断面図である。配線基板102は、上面側に、プロセッサコア部901と、プロセッサコア部901への入力を行うインプット回路と、プロセッサコア部901からの出力を行うアウトプット回路と、の3つの回路を有する半導体素子90、1つを、各々接続端子311a(ハンダバンプ)を介して搭載でき、下面側で接続端子311b(ハンダバンプ)を介してマザーボード100(図3参照)に搭載されることとなるインターポーザー基板である。
そして、接続端子4は接続端子群40を構成し、キャパシタ機能部221に接続されている第1接続端子群41と、キャパシタ機能部222に接続されている第2接続端子群42と、を備え、接続端子群41は、キャパシタ内蔵配線基板102の上面側の接続端子311aを介して半導体素子90のプロセッサコア部901に電気的に接続されている。一方、接続端子群42は、キャパシタ内蔵配線基板102の上面側の接続端子311aを介して半導体素子90のインプット回路部とアウトプット回路部とに電気的に接続されている。
この他の構成等については、前記第1実施形態におけると同様であり、同様の作用効果を得ることができる。
Second Embodiment (See FIGS. 2, 4, 8, 9, and 10)
FIG. 2 is a schematic sectional view showing an embodiment of the capacitor built-in wiring board 102 (10) of the second invention. The
And the
Other configurations and the like are the same as those in the first embodiment, and the same operational effects can be obtained.
10、101及び102;キャパシタ内蔵配線基板、
20;基板コア、201;収容部、204;充填剤、202;スルーホール導体、203;硬化体、
21;キャパシタ部、221;キャパシタ機能部(プロセッサコア部用のキャパシタ機能部)、222;キャパシタ機能部(他の半導体素子用の、他の回路用の、キャパシタ機能部)、223;セラミック誘電体層、224a;グランド用電極層、224b;電源用電極層、225;グランド用ビア、226;電源用ビア、4;接続端子(半導体素子側の接続端子)、40;接続端子群、41;第1接続端子群、42;第2接続端子群、421;副接続端子群(第2副接続端子群)、
30;ビルドアップ部、30a;上面側ビルドアップ部、30b;下面側ビルドアップ部、31a及び31b;導体層、311a及び311b;接続端子(キャパシタ内蔵配線基板表面の接続端子)、32a及び32b;層間絶縁層、321a及び321b;ソルダーレジスト層、
90、91及び92;半導体素子、901及び911;プロセッサコア部、902;他の回路部、100;マザーボード。
10, 101 and 102; wiring board with built-in capacitor,
20; Substrate core, 201; receiving portion, 204; filler, 202; through-hole conductor, 203;
21; Capacitor part, 221; Capacitor function part (capacitor function part for processor core part), 222; Capacitor function part (capacitor function part for other semiconductor elements, for other circuits), 223; Ceramic dielectric Layer, 224a; ground electrode layer, 224b; power supply electrode layer, 225; ground via, 226; power supply via, 4; connection terminal (connection terminal on the semiconductor element side), 40; connection terminal group, 41; 1 connection terminal group, 42; second connection terminal group, 421; sub connection terminal group (second sub connection terminal group),
30; Build-up part, 30a; Upper surface side build-up part, 30b; Lower surface side build-up part, 31a and 31b; Conductor layer, 311a and 311b; Connection terminal (connection terminal on the surface of the capacitor built-in wiring board), 32a and 32b; Interlayer insulating layers, 321a and 321b; solder resist layers;
90, 91 and 92; semiconductor elements, 901 and 911; processor core part, 902; other circuit part, 100; motherboard.
Claims (5)
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第1のキャパシタ機能部に接続され且つ上記第1の半導体素子に電気的に接続可能な第1接続端子群と、該キャパシタ機能部のうちの第2のキャパシタ機能部に接続され且つ上記他の半導体素子に電気的に接続可能な第2接続端子群と、を含み、
上記第2接続端子群は、上記キャパシタ部の外表面において上記第1接続端子群に対してより外側に配置されており、
上記第2接続端子群は、上記キャパシタ部の外表面において該第1接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板。 A substrate core portion, a capacitor portion accommodated in the substrate core portion, a first semiconductor element having a processor core portion, and another semiconductor element different from the first semiconductor element can be mounted, and at least the capacitor A built-in capacitor wiring board comprising a build-up part laminated on the part,
The capacitor unit includes a plurality of capacitor function units, and includes a connection terminal group including a plurality of connection terminals connected to the capacitor function units and led to the outer surface of the capacitor unit,
The connection terminal group includes a first connection terminal group connected to a first capacitor function unit of the capacitor function units and electrically connectable to the first semiconductor element; and A second connection terminal group connected to the second capacitor function part and electrically connectable to the other semiconductor element,
The second connection terminal group is disposed more outward than the first connection terminal group on the outer surface of the capacitor unit .
The wiring board with a built-in capacitor , wherein the second connection terminal group is disposed on the outer surface of the capacitor portion so as to surround the first connection terminal group .
上記キャパシタ部は、複数のキャパシタ機能部を有し、各々の該キャパシタ機能部に接続されて該キャパシタ部の外表面へ導出された複数の接続端子からなる接続端子群を備え、
上記接続端子群は、上記キャパシタ機能部のうちの第1のキャパシタ機能部に接続され且つ上記プロセッサコア部に電気的に接続可能な第1接続端子群と、該キャパシタ機能部のうちの第2のキャパシタ機能部に接続され且つ上記他の回路部に接続可能な第2接続端子群と、を含み、
上記第2接続端子群は、上記キャパシタ部の外表面において上記第1接続端子群に対してより外側に配置されており、
上記第2接続端子群は、上記キャパシタ部の外表面において該第1接続端子群を囲んで配置されていることを特徴とするキャパシタ内蔵配線基板。 A semiconductor element having a substrate core portion, a capacitor portion accommodated in the substrate core portion, and a processor core portion and other circuit portions other than the processor core portion can be mounted, and is stacked on at least the capacitor portion. A capacitor built-in wiring board comprising a build-up unit,
The capacitor unit includes a plurality of capacitor function units, and includes a connection terminal group including a plurality of connection terminals connected to the capacitor function units and led to the outer surface of the capacitor unit,
The connection terminal group includes a first connection terminal group that is connected to the first capacitor function unit of the capacitor function units and can be electrically connected to the processor core unit, and a second of the capacitor function units. A second connection terminal group that is connected to the capacitor function section and connectable to the other circuit section.
The second connection terminal group is disposed more outward than the first connection terminal group on the outer surface of the capacitor unit .
The wiring board with a built-in capacitor , wherein the second connection terminal group is disposed on the outer surface of the capacitor portion so as to surround the first connection terminal group .
上記第2接続端子群は、上記インプット回路部と上記アウトプット回路部とに電気的に接続されていることを特徴とする請求項2に記載のキャパシタ内蔵配線基板。 3. The capacitor built-in wiring board according to claim 2, wherein the second connection terminal group is electrically connected to the input circuit portion and the output circuit portion.
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