JP4970009B2 - スイッチング素子のゲート駆動回路 - Google Patents

Description

本発明は、スイッチング素子のゲート駆動回路に関するものであり、より詳細には、ＭＯＳ−ＦＥＴやＩＧＢＴなどのＭＯＳゲート構造を有するスイッチング素子のゲート駆動回路に関するものである。

ＭＯＳ−ＦＥＴやＩＧＢＴなどのスイッチング素子を駆動するためのゲート駆動回路を開示した従来技術の一つとして、下記特許文献１がある。この特許文献１の回路の特徴は、第１のスイッチング素子とインダクタンス素子からなる充電回路と、第１のスイッチング素子とインダクタンス素子と駆動電圧クランプ素子からなる駆動電圧クランプ回路と、第１の回生ダイオードとインダクタンス素子と駆動電圧クランプ素子からなる第１の電力回生回路と、第２のスイッチング素子とインダクタンス素子からなる放電回路と、第２のスイッチング素子とインダクタンス素子と零電圧クランプ素子からなる零電圧クランプ回路と、第２の回生ダイオードとインダクタンス素子と零電圧クランプ素子からなる第２の電力回生回路と、を備えた従来回路の構成において、さらに、駆動電圧クランプ素子に第３のスイッチング素子を並列接続するとともに、零電圧クランプ素子に第４のスイッチング素子を並列接続するように構成した点にある。

上記のように構成された特許文献１の回路では、駆動電圧クランプ素子に並列に接続された第３のスイッチング素子が、第１の電力回生回路のエネルギー回生動作の終了時にスイッチオンして放電回路の動作開始時までのスイッチオン期間に主スイッチング素子の入力容量電圧を入力電圧に固定するので、第１の電力回生回路の動作終了時から放電回路の動作開始時までの間に、第１、第２のスイッチング素子や第１、第２の電力回生ダイオードの寄生容量の充電動作に起因した主スイッチング素子入力容量の不要振動を抑制することができ、この不要振動による主スイッチング素子のスイッチング誤動作を防止可能としている。

また、この特許文献１の回路では、零電圧クランプ素子に並列に接続された第４のスイッチング素子が、第２の電力回生回路のエネルギー回生動作の終了時にスイッチオンして充電回路の動作開始時までのスイッチオン期間に主スイッチング素子の入力容量電圧を零電圧に固定するので、第４のスイッチング素子のスイッチオン動作によって、ミラー効果と寄生容量への充電動作を防止し、これらのミラー効果と寄生容量の充電動作に起因した主スイッチング素子入力容量の不要振動を回避することで、不要振動による主スイッチング素子のスイッチング誤動作を防止可能としている。

また、他の従来技述として、高周波化に伴うゲート駆動損失を低減することを主目的とした、下記特許文献２に示されるゲート駆動回路がある。

この特許文献２におけるゲート駆動回路の特徴は、特許文献１の回路におけるスイッチング動作を改善することにより、ゲート駆動損失の低減を可能としている。具体的には、主スイッチング素子をオンさせる際、第４のスイッチング素子をオンしたまま第１のスイッチング素子をオンしてインダクタンス素子に電流を流してエネルギーを蓄積し、電流が所定値に到達すると第４のスイッチング素子をオフして蓄積したエネルギーで主スイッチング素子のゲート電圧を上昇させ、第３のスイッチング素子をオンした後に、第１のスイッチング素子をオフして蓄積したエネルギーを回生することで、ゲート駆動損失を低減するようにしている。

特開平１０−５２０６１号公報 特開２００６−５４９５４号公報

しかしながら、上記特許文献１，２に示されるゲート駆動回路は、いずれも非絶縁型の電源装置を念頭においた技術であり、絶縁型の電源装置にそのまま適用することができないという課題が存在する。

本発明は、上記に鑑みてなされたものであって、ＭＯＳゲート構造を有するスイッチング素子の入力容量に起因する不要振動を防止し、高周波化に伴う駆動損失の低減にも対応可能なスイッチング素子のゲート駆動回路を絶縁型の回路として構成することを目的とする。

上述した課題を解決し、目的を達成するため、本発明にかかるスイッチング素子のゲート駆動回路は、ＭＯＳゲート構造を有し、直列に接続された第１、第２の主スイッチング素子を駆動するスイッチング素子のゲート駆動回路において、所定の直流電圧を出力する直流電源と、一次巻線と該一次巻線に磁気結合される第１の二次巻線および第２の二次巻線とを有するトランスと、所定の制御信号に基づいて前記トランスの一次巻線に印加する前記直流電圧の極性を周期的に切り換える印加電圧極性切換回路と、前記第１の二次巻線の一端にアノードが接続される第１のダイオードと、該第１の二次巻線の一端にカソードが接続される第２のダイオードと、該第１の二次巻線の他端にアノードが接続されるとともに、前記第１のダイオードのカソードに自身のカソードが接続される第３のダイオードと、を有する第１の共振防止用クランプ回路と、前記第２の二次巻線の一端にアノードが接続される第４のダイオードと、該第２の二次巻線の一端にカソードが接続される第５のダイオードと、該第２の二次巻線の他端にアノードが接続されるとともに、前記第４のダイオードのカソードに自身のカソードが接続される第６のダイオードと、を有する第２の共振防止用クランプ回路と、正極側が前記第１のダイオードのカソードに接続されるとともに、負極側が前記第２のダイオードのアノードに接続され、前記第１の共振防止用クランプ回路から流入する回収電力を受け入れる第１の吸込型電源と、正極側が前記第４のダイオードのカソードに接続されるとともに、負極側が前記第５のダイオードのアノードに接続され、前記第２の共振防止用クランプ回路から流入する回収電力を受け入れる第２の吸込型電源と、を備え、前記第３のダイオードのアノードを前記第１の主スイッチング素子のゲートに接続し、前記第２のダイオードのアノードを該第１の主スイッチング素子のソースに接続するとともに、前記第６のダイオードのアノードを前記第２の主スイッチング素子のゲートに接続し、前記第５のダイオードのアノードを該第２の主スイッチング素子のソースに接続することにより、該第１、第２の主スイッチング素子を駆動することを特徴とする。

本発明にかかるスイッチング素子のゲート駆動回路によれば、一次巻線と一次巻線に磁気結合される第１の二次巻線および第２の二次巻線とを有するトランスと、トランスの第１の二次巻線に接続される第１の共振防止用クランプ回路と、第２の二次巻線に接続される第２の共振防止用クランプ回路と、これらの第１、第２の共振防止用クランプ回路からそれぞれ流入する回収電力を受け入れる第１、第２の吸込型電源とが備えられ、第１、第２の共振防止用クランプ回路が、ＭＯＳゲート構造を有する第１、第２の主スイッチング素子の入力容量に生ずる電圧をクランプするとともに、これらの入力容量に蓄積された電荷を第１、第２の吸込型電源に還流するようにしているので、第１、第２の主スイッチング素子の入力容量に起因する不要振動を防止し、高周波化に伴う駆動損失の低減を可能とするスイッチング素子のゲート駆動回路を絶縁型にて構成することができるという効果を奏する。

以下に、本発明にかかるスイッチング素子のゲート駆動回路の好適な実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態により本発明が限定されるものではない。

実施の形態１．
（ゲート駆動回路が搭載される電源装置の構成）
まず、実施の形態１にかかるスイッチング素子のゲート駆動回路について説明する。図１は、本発明の実施の形態１にかかるゲート駆動回路を搭載した電源装置の構成を示す図である。同図に示す電源装置は、コンバータ１０、本発明のゲート駆動回路に相当するコンバータ駆動回路１４および出力電圧制御回路１６を備えている。コンバータ１０は、直流電圧変換を行うＤＣ／ＤＣコンバータであり、直流入力である入力Ｖｉｎを直流出力の出力Ｖｏに変換して出力する。コンバータ駆動回路１４および出力電圧制御回路１６は、出力電圧安定化のためのフィードバック制御系１２を構成する。出力電圧制御回路１６は、出力Ｖｏの出力電圧を検出した信号（出力電圧検出信号２０）に基づいてコンバータ駆動回路１４を制御するための出力電圧制御信号２２を生成出力する。コンバータ駆動回路１４は、出力電圧制御信号２２に基づいてコンバータ１０に具備される主スイッチング素子を制御するための駆動信号（コンバータ駆動信号２４）を生成出力する。なお、図１の構成では、入力Ｖｉｎに基づいて生成される出力電圧として、出力Ｖｏのみを図示しているが、一つの直流入力から複数あるいは複数種の直流出力を生成することも可能である。

（近時の電源装置の特性）
つぎに近時の電源装置の特性について説明する。例えば、パソコン等に搭載される電源装置では、ＣＰＵ、ハードディスク、ＵＳＢ機器、冷却用ファンなど、様々な機器の特性に応じた仕様のものが要求される。その中でも、ＣＰＵを駆動するための電源装置には、クロック周波数の高速化、入力電圧の低電圧化、および待機→起動→待機という動作の繰り返しによって生ずる急激な電流変化（大電流化）に対応するための高速なスイッチング動作のものが要求される。

例えば、図１の構成において、出力電圧制御回路１６とコンバータ１０との間にコンバータ駆動回路１４が挿入されているのも、上記のような理由によるものである。なぜなら、コンバータ１０への入力電圧として例えば３８０Ｖ程度の高電圧が入力されるのに対し、コンバータ１０の出力電圧には１Ｖ程度の仕様のものもあり、出力電圧制御回路１６からの出力のみでは、コンバータ１０を精度良く制御することが困難となるからである。

（ゲート駆動回路の構成）
つぎに、本発明の実施の形態１にかかるゲート駆動回路の構成について説明する。図２は、本発明の実施の形態１にかかるゲート駆動回路の構成を示す回路図である。なお、コンバータ駆動回路１４は、本発明のゲート駆動回路に相当する構成部である。また、同図には、コンバータ駆動回路１４の回路構成に加えて、コンバータ駆動回路１４によって制御されるコンバータ１０の回路構成も併せて示している。

（コンバータ駆動回路の構成）
図２において、コンバータ駆動回路１４には、一次巻線と２つの二次巻線を有するトランスＴ１を介して一次側回路と二次側回路とが構成されている。ここで、一次側回路は、直流電圧源Ｖｃｃ１と、ダイオードＤ１〜Ｄ４およびスイッチング素子Ｓ１〜Ｓ４を有するフルブリッジ回路２８とを備えている。フルブリッジ回路２８では、スイッチング素子Ｓ１とダイオードＤ１、およびスイッチング素子Ｓ３とダイオードＤ３がそれぞれ並列に接続されるとともに、それぞれのダイオードのカソード側の接続端同士が接続される。同様に、スイッチング素子Ｓ２とダイオードＤ２、およびスイッチング素子Ｓ４とダイオードＤ４とがそれぞれ並列に接続されるとともに、それぞれのダイオードのアノード側の接続端同士が接続される。また、これらの接続端間（すなわち、ダイオードＤ１，Ｄ３のカソード端とダイオードＤ２，Ｄ４のアノード端との間）には、直流電圧源Ｖｃｃ１が接続される。なお、トランスＴ１の一次巻線における漏洩インダクタンスをＬｅ１、トランスＴ１の励磁インダクタンスをＬｍ１として図２の回路図上に図示している。

一方、トランスＴ１の二次側回路の一方および他方には、共振防止用クランプ回路３０ａ，３０ｂと、直流出力（回生電力）の受け入れ動作のみを行う（負荷への電力供給を除き、共振防止用クランプ回路側への吐き出し動作は行わない）吸込型電源Ｖｃｃ２ａ，Ｖｃｃ２ｂと、が構成される。共振防止用クランプ回路３０ａ，３０ｂは、コンバータ１０に具備される主スイッチング素子の寄生容量によって生ずる（あるいは生ずる可能性のある）共振を防止する役目を担うとともに、主スイッチング素子の寄生容量に蓄積された電荷を吸込型電源Ｖｃｃ２ａ，Ｖｃｃ２ｂのそれぞれに還流させる役目を担う構成部であり、それぞれ３つのダイオード（共振防止用クランプ回路３０ａではダイオードＤ５，Ｄ６，Ｄ７、共振防止用クランプ回路３０ｂではダイオードＤ８，Ｄ９，Ｄ１０）を備えて構成される。

また、吸込型電源Ｖｃｃ２ａ，Ｖｃｃ２ｂのそれぞれには、所定第１の負荷Ｒ２ａ、所定第２の負荷Ｒ２ｂがそれぞれ接続され、吸込型電源Ｖｃｃ２ａ，Ｖｃｃ２ｂから供給される電力を消費する。また、トランスＴ１の一次側回路と同様に、トランスＴ１の各二次巻線における漏洩インダクタンスをＬｅ２ａ、Ｌｅ２ｂとして図示している。

なお、図２では、一次側回路をフルブリッジ回路として構成しているが、フルブリッジ回路に限定されるものではなく、直流電圧源Ｖｃｃ１から供給される直流電圧をトランスＴ１に印加する際に、その電圧極性を交互に反転させることができる回路手段であればよく、ハーフブリッジ回路やプシュプル回路を用いて構成することも可能である。

（コンバータの構成）
図２において、コンバータ１０には、一次巻線と二次巻線を有するトランスＴ２を介して一次側回路と二次側回路とが構成されている。二次側回路には、ダイオードＤ１３〜Ｄ１６のフルブリッジ回路で構成される整流回路４０が設けられる。なお、整流回路４０では、ダイオードＤ１３，Ｄ１５の各カソード同士およびダイオードＤ１４，Ｄ１６の各アノード同士が接続され、これらの接続端間の出力が上述の出力Ｖｏとなる。また、ダイオードＤ１３，Ｄ１４の接続端とダイオードＤ１５，Ｄ１６の接続端との間には、トランスＴ２の二次巻線が接続される。

一方、トランスＴ１の一次側回路は、入力Ｖｉｎの正極端（＋Ｖｉｎ）および負極端（−Ｖｉｎ）との間に接続される一対のスイッチング素子Ｓ７，Ｓ８および一対のコンデンサＣ３ａ，Ｃ３ｂを備えている。ここで、一対のスイッチング素子Ｓ７，Ｓ８は、コンバータ駆動回路１４の制御対象であり、上記でいうところの主スイッチング素子に対応する。なお、スイッチング素子Ｓ７，Ｓ８が有する寄生容量を、入力容量Ｃｉｓｓ１，Ｃｉｓｓ２として図示している。

また、一対のコンデンサＣ３ａ，Ｃ３ｂは直列に接続され、その接続端は、コンデンサＣ４を介してトランスＴ２の一次巻線の一端に接続される。一方、一対のスイッチング素子Ｓ７，Ｓ８は直列に接続され、その接続端はトランスＴ２の一次巻線の他端に接続される。なお、トランスＴ１の一次側回路と同様に、トランスＴ２の各一次巻線における漏洩インダクタンスをＬｅ３、トランスＴ２の励磁インダクタンスをＬｍ３として図示している。

（コンバータ駆動回路の動作）
つぎに、コンバータ駆動回路の動作について図３〜図６の図面を参照して説明する。ここで、図３は、実施の形態１にかかるコンバータ駆動回路の動作原理を説明するための基本回路図であり、図２に示したコンバータ駆動回路１４の構成から動作説明に必要な回路要部を抽出した回路図である。また、図４は、基本回路に流れる電流を図３の図面上に示した図であり、図５は、二次側第１回路の動作波形を示す図であり、図６は、二次側第２回路の動作波形を示す図である。

なお、図３、４の各図面において、トランスＴ１の二次側では、共振防止用クランプ回路３０ａ，３０ｂをそれぞれ備えた２つの二次側回路のうち、上段部側の回路を「二次側第１回路」、下段部側の回路を「二次側第２回路」とそれぞれ定義する。また、図４に示す基本的なパラメータ、および基本的なパラメータ同士間の関係は、以下のように表せる。

Ｎ２＝Ｎ３ …（１）
Ｖｃｃ２ａ≒Ｖｃｃ２ｂ …（２）
Ｖｃｃ２ａ＋Ｖｆ＞（Ｎ２／Ｎ１）×Ｖｃｃ１ …（３）
Ｖｃｃ２ｂ＋Ｖｆ＞（Ｎ３／Ｎ１）×Ｖｃｃ１ …（４）
ここで、上記各記号の意味は、つぎのとおりである。
Ｎ１：トランスＴ１の一次巻線の巻数
Ｎ２：トランスＴ１の二次側第１回路における二次巻線の巻数
Ｎ３：トランスＴ１の二次側第２回路における二次巻線の巻数
Ｖｆ：ダイオード導通時の電圧降下量
なお、入力容量Ｃｉｓｓ１，Ｃｉｓｓ２に保持される電圧を、それぞれＶｃ１およびＶｃ２として示している。

（コンバータ駆動回路−二次側第１回路の動作）
つぎに、二次側第１回路の動作について図４、５の図面を参照して説明する。
（１）まず、スイッチング素子Ｓ１，Ｓ４がオンする（図５の上段部の波形を参照）。
（２）直流電圧源Ｖｃｃ１は、図４の（ａ）に示す経路でＣｉｓｓ１を充電する。この際、入力容量Ｃｉｓｓ１は、漏洩インダクタンスＬｅ１と共振しながら充電される。
（３）共振作用により、Ｖｃ１には（Ｎ２／Ｎ１）×Ｖｃｃ１よりも高い電圧が発生する。
（４）一方、Ｖｃ１がＶｃｃ２ａ＋Ｖｆ７に達するとダイオードＤ７が導通するので、Ｖｃ１は定電圧となる（図５のＡ点参照）。
（５）このとき、一次巻線における漏洩インダクタンスＬｅ１の電圧も、Ｖｃｃ１−（Ｎ１／Ｎ２）×（Ｖｃｃ２ａ＋Ｖｆ７＋Ｖｆ６）の定電圧となる。したがって、漏洩インダクタンスＬｅ１に流れる電流ＩＬｅは、図４の（ｂ）に示す経路の電流を流しつつ、指数関数的に減少する。なお、この電流が電力回収の作用を引き出すことになる。
（６）漏洩インダクタンスＬｅ１の電流ＩＬｅがゼロとなった後も、Ｖｃ１ではＶｃｃ２ａ＋Ｖｆ７の電圧が維持される。その結果、トランスＴ１の二次側第１回路における二次巻線電圧Ｖｎ２は、Ｖｎ２＝Ｖｃ１＋Ｖ６＝Ｖｃ１＋Ｖｆ７＋Ｖｆ６の値で保持される。

（コンバータ駆動回路−二次側第２回路の動作）
つぎに、二次側第２回路の動作について図４、６の図面を参照して説明する。
（１）まず、スイッチング素子Ｓ１，Ｓ４がオンする（図６の上段部の波形を参照）。
（２）このとき、入力容量Ｃｉｓｓ２に蓄積された電荷が図４の（ｃ）に示す経路で放電され、入力容量Ｃｉｓｓ２の電圧Ｖｃ２が低下する。この際、入力容量Ｃｉｓｓ２の電荷は、漏洩インダクタンスＬｅ１と共振しながら放電される。
（３）Ｖｃ２は、
Ｖｃ２＝Ｖｃｃ２ｂ＋Ｖｆ８−Ｖｎ３ …（式１）
の関係を維持しつつ減少する一方で、トランスＴ１の二次側第２回路における二次巻線電圧Ｖｎ３は上昇する。
（４）ここで、Ｎ２＝Ｎ３の関係があるのでＶｎ３≒Ｖｎ２となり、Ｖｎ２の値が定電圧となる時点（図５のＡ点）で、Ｖｎ３の値も定電圧となる（図６のＢ点）。なお、このときＶｎ２とＶｎ３との間にはつぎの関係が生ずる。
Ｖｎ２＝Ｖｃｃ２ａ＋Ｖｆ７＋Ｖｆ６
＝Ｖｃｃ２ｂ＋Ｖｆ１０＋Ｖｆ９
＝Ｖｎ３ …（式２）
（５）（式１）および（式２）よりＶｎ３を消去すると、
Ｖｃ２≒Ｖｃｃ２ｂ＋Ｖｆ８−（Ｖｃｃ２ｂ＋Ｖｆ１０＋Ｖｆ９）
＝Ｖｆ８−（Ｖｆ１０＋Ｖｆ９）
≒−Ｖｆ
となり、−Ｖｆでクランプされる（図６のＢ点参照）。
（６）漏洩インダクタンスＬｅ１の電流ＩＬｅがゼロとなった後も、Ｖｃ２には、−Ｖｆの値が保持される。

なお、トランスＴ１の二次巻線の漏洩インダクタンスが大きい場合には、図５のＡ点および図６のＢ点におけるクランプ効果が小さくなるが、入力容量Ｃｉｓｓ１，Ｃｉｓｓ２の各両端に並列かつ逆バイアスの方向（主スイッチング素子のゲートにカソード端が接続される方向）にダイオードを接続することで、これらの各点におけるクランプ効果を増大させることができる。

このように、この実施の形態のコンバータ駆動回路では、入力容量Ｃｉｓｓ１，Ｃｉｓｓ２に生ずる各電圧Ｖｃ１，Ｖｃ２が、振動することなく一定電圧を保持するように動作するので、不要振動に起因するスイッチング素子Ｓ７，Ｓ８のスイッチング誤動作を防止することが可能となる。

また、この実施の形態のコンバータ駆動回路では、共振防止用クランプ回路３０ａ，３０ｂが、入力容量Ｃｉｓｓ１，Ｃｉｓｓ２に蓄積された電荷を吸込型電源Ｖｃｃ２ａ，Ｖｃｃ２ｂに還流するようにしているので、エネルギーの回生が可能となり、ゲート駆動損失を低減させた低消費電力の電源装置を構成することが可能となる。

また、この実施の形態のコンバータ駆動回路は、絶縁型の電源装置に適用することができるので、安全上の理由で絶縁型の電源装置が要求される機器等への搭載が可能となる。

実施の形態２．
図７は、本発明の実施の形態２にかかるスイッチング素子のゲート駆動回路の構成を示す回路図である。同図のスイッチング素子のゲート駆動回路は、実施の形態１にかかる図２の構成において、二次側巻線に接続される二次側回路毎に設けられていた吸込型電源を共通化するとともに、この共通化された吸込型電源への回収電力を一時的に蓄積するとともに、一時的に蓄積された回収電力を所定のタイミングで吸込型電源に供給する回収電力供給部３２ａ，３２ｂを備えるように構成している。なお、その他の構成および当該構成に基づく作用については、図２に示した実施の形態１の構成および作用と同一または同等であり、これらの共通の構成部には、同一の符号を付してその説明を省略する。

図７において、コンバータ駆動回路１４の二次側回路には、共通化された吸込型電源Ｖｃｃ２と、吸込型電源Ｖｃｃ２に接続される負荷Ｒ２が設けられている。また、二次側第１回路に設けられた回収電力供給部３２ａは、共振防止用クランプ回路３０ａから回収された電力を一時的に蓄積するコンデンサＣ２ａと、コンデンサＣ２ａに一時的に蓄積された電力のコンデンサＣ２ａから吸込型電源Ｖｃｃ２への流出を阻止するダイオードＤ１１と、コンデンサＣ２ａから吸込型電源Ｖｃｃ２への回収電力の回収経路をダイオードＤ１１をバイパスして形成するスイッチング素子Ｓ５と、を備えて構成される。なお、回収電力供給部３２ｂについても、回収電力供給部３２ａと同様に構成される。また、回収電力供給部３２ａ，３２ｂに具備されるスイッチング素子Ｓ５，Ｓ６は、出力電圧制御回路１６からの制御信号によって制御される。

図８は、実施の形態２にかかるコンバータ駆動回路の動作原理を説明するための回路図である。同図の回路図では、図７の共振防止用クランプ回路３０ａ，３０ｂよりも左側の回路部の機能を、それぞれ電力回収回路２５ａ，２５ｂとして示している。また、図９は、図８に示したコンバータ駆動回路における要部動作波形を示す図である。なお、図８，９に示す各記号の意味は、下記のとおりである。

Ｉｒａ：電力回収回路２５ａから出力される電流
Ｉｒｂ：電力回収回路２５ｂから出力される電流
Ｖｃｃａ：コンデンサＣ２ａの両端電圧
Ｖｃｃｂ：コンデンサＣ２ｂの両端電圧
Ｉｃｃａ：吸込型電源Ｖｃｃ２から電力回収回路２５ａ側に向かう電流
Ｉｃｃｂ：吸込型電源Ｖｃｃ２から電力回収回路２５ｂ側に向かう電流

つぎに、実施の形態２にかかるコンバータ駆動回路の動作について図８、９の図面を参照して説明する。
（１）起動時、吸込型電源Ｖｃｃ２からＤ１１，Ｄ１２を介して、コンデンサＣ２ａ，Ｃ２ｂに電圧Ｖｃｃａ，Ｖｃｃｂが生ずる。
（２）電力回収回路２５ａからの電流Ｉｒａが流入すると、コンデンサＣ２ａの両端電圧ＶｃｃａがΔＶｃｃａだけ上昇する。
（３）このとき、電力回収回路２５ａからの電流Ｉｒａが流れ込まない時間帯にスイッチング素子Ｓ５を導通させて、上昇電圧分ΔＶｃｃａを吸込型電源Ｖｃｃ２に供給する制御を行うことにより、電力回収を可能とするとともにコンデンサＣ２ａの両端電圧Ｖｃｃａを略一定の電圧に維持することができる。
（４）なお、電力回収回路２５ａからの電流Ｉｒａが流れ込まない時間帯には、電力回収回路２５ｂからの電流Ｉｒｂが流れ込むので、スイッチング素子Ｓ５，Ｓ６の導通制御を図９に示すように交互に行うことで、効率的な電力回収が可能となる。

ここで、実施の形態１と実施の形態２の構成の差異について説明する。実施の形態２では、吸込型電源の部品点数を削減するという一つの観点から、共通の吸込型電源Ｖｃｃ２を設けるように構成しているが、実施の形態１でも同様な構成を採ることが考えられる。例えば、実施の形態２にかかる図２の構成において、回収電力供給部３２ａ，３２ｂを取り除き、共振防止用クランプ回路３０ａ，３０ｂの一端を吸込型電源Ｖｃｃ２の正極側に接続したものが本実施の形態の構成に相当する。

しかしながら、コンバータ１０のスイッチング素子Ｓ７が導通している場合、吸込型電源Ｖｃｃ２の下部側端子は、＋Ｖｉｎ（例えば３８０Ｖ）の電位となっており、吸込型電源Ｖｃｃ２の上部側端子にはそれ以上の電圧（＋Ｖｃｃａ）が生じている。したがって、このような状態でコンデンサＣ２ａと吸込型電源Ｖｃｃ２とを接続することは好ましくない。そこで、吸込型電源を共通化する場合には、図７に示す構成のように、回収電力供給部をそれぞれ設けるとともに、自回路側の電力回収回路（電力回収回路２５ａ）からの回収電流が流れ込まない時間帯に、自回路側のスイッチング素子（スイッチング素子Ｓ５）を導通させ、自回路側のコンデンサ（コンデンサＣ２ａ）の上昇電圧分を吸込型電源に供給する制御を行うようにしている。

このように、この実施の形態のコンバータ駆動回路では、複数の電力回収回路からの回収電力を単一の吸込型電源にて回収することができるので、２次巻線の数が増加した場合であっても複数の吸込型電源を持つ必要がないという効果が得られる。

また、この実施の形態のコンバータ駆動回路は、絶縁型の電源装置に適用することができるので、安全上の理由で絶縁型の電源装置が要求される機器等への搭載が可能となる。

実施の形態３．
図１０は、本発明の実施の形態３にかかるスイッチング素子のゲート駆動回路の構成を示す回路図である。同図のスイッチング素子のゲート駆動回路は、実施の形態２にかかる図７の構成において、二次側巻線に接続される二次側回路毎にデッドタイム生成部３４ａ，３４ｂを備えるように構成している。なお、その他の構成および当該構成に基づく作用については、図７に示した実施の形態２の構成および作用と同一または同等であり、これらの共通の構成部には、同一の符号を付してその説明を省略する。

上述してきた実施の形態１、２の構成では、一つのトランスからハイサイド（スイッチング素子Ｓ７）およびローサイド（スイッチング素子Ｓ８）のスイッチング素子を交互にオン／オフとなるように駆動しているが、切り替わり時に両者が同時にオンとなる可能性がある。一方、この実施の形態では、共振防止用クランプ回路の充電動作時に、充電経路内に可飽和インダクタを挿入することで充電カーブの立ち上がり開始時間を遅延させ、スイッチング素子の入力容量電圧がしきい値（Ｖｔｈ）に達するまでの時間を遅延させたデッドタイムを生成することができる。また、このデッドタイムにより、ハイサイドおよびローサイドのスイッチング素子の同時オンを効果的に防止することが可能となる。

図１０に示したコンバータ駆動回路１４の二次側第１回路において、上述のデッドタイム生成部３４ａは、スイッチング素子Ｓ７のソース端側に接続されるコンデンサＣ２ａの一端とダイオードＤ６のアノード端との間に挿入される。デッドタイム生成部３４ａの機能については後述するが、その構成要素として、例えば可飽和インダクタＳＬ２ａを用いることができる。二次側第１回路においても同様であり、可飽和インダクタＳＬ２ｂを有するデッドタイム生成部３４ｂは、スイッチング素子Ｓ８のソース端側に接続されるコンデンサＣ２ｂの一端とダイオードＤ９のアノード端との間に挿入される。

図１１は、図１０に示したコンバータ駆動回路における動作波形を示す図であり、図１２は、図１０に示した動作波形と図６に示した動作波形とを重ね合わせた波形を示す図である。なお、例えば可飽和インダクタＳＬ２ａは、入力容量Ｃｉｓｓ１の電荷を放電させる放電経路内には存在しないため、可飽和インダクタＳＬ２ａの挿入効果は、入力容量Ｃｉｓｓ１を充電する場合の動作にのみ生ずる。したがって、入力容量Ｃｉｓｓ１を挿入したときの動作波形は、図１０と図６とを重ね合わせたものとなる。

つぎに、実施の形態３にかかるコンバータ駆動回路の動作について図４、１０、１１の各図面を参照して説明する。
（１）まず、スイッチング素子Ｓ１，Ｓ４がオンする（図１０の上段部の波形）。
（２）このとき、可飽和インダクタＳＬ２ａはハイインピーダンスであるため入力容量Ｃｉｓｓ１への電流は流れない。
（３）一方、可飽和インダクタＳＬ２ａの磁束が飽和レベルに達すると、可飽和インダクタＳＬ２ａのインピーダンスは低下する。
（４）可飽和インダクタＳＬ２ａのインピーダンスが低下したため、直流電圧源Ｖｃｃ１は、図４の（ａ）に示す経路でＣｉｓｓ１を充電する。
（５）なお、その後の動作は実施の形態１と同様であり、詳細な説明は省略する。

図１１の下段部の動作波形を参照すると、コンバータ駆動回路１４の一次巻線における漏洩インダクタンスＬｅ１に流れる電流ＩＬｅの立ち上がり開始時間が遅延しており、デッドタイム生成部３４ａによってデッドタイムが生成されていることが分かる。

また、図１２の中段部の動作波形を参照すると、入力容量Ｃｉｓｓ１を充電するときの動作波形と入力容量Ｃｉｓｓ２を放電させるときの動作波形との交点（ＣＰ：クロスポイント）のレベルが、スイッチング素子Ｓ７，Ｓ８を導通させるときのしきい値電圧（Ｖｔｈ）よりも低下していることが分かる。つまり、可飽和インダクタＳＬ２ａ，ＳＬ２ｂの作用によって、スイッチング素子Ｓ７，Ｓ８の同時オンを防止するための許容量（マージン）が拡大されている。特に、本手法は、入力容量Ｃｉｓｓ１を充電するときの動作波形の立ち上がり開始時間のみを制御することで、動作波形の立ち上がり特性への影響を小さくしているので、スイッチング周波数の高周波化にも影響を与えないという効果が得られる。また、部品点数も少ないので、回路構成が簡易になるという効果も得られる。

また、図１３は、可飽和インダクタに代えて汎用的なインダクタを用いて構成したコンバータ駆動回路１４の動作波形を図１２の動作波形に重畳して示した図である。図１３において、波線部で示した動作波形が汎用的なインダクタによるものである。汎用的なインダクタを使用した場合のクロスポイントＣＰ’は、可飽和インダクタ使用した場合のクロスポイントＣＰよりも上昇しているが、スイッチング素子Ｓ７，Ｓ８を導通させるときのしきい値電圧（Ｖｔｈ）よりも小さく、スイッチング素子Ｓ７，Ｓ８が同時オンとなるのを防止することができる。また、可飽和インダクタに比べて部品単価が廉価であるため、回路規模、量産価格、要求仕様等に応じて汎用的なインダクタを採用することも選択肢の一つとして考えることができる。

なお、この実施の形態では、実施の形態２にかかるコンバータ駆動回路の構成において、二次側巻線に接続される二次側回路毎にデッドタイム生成部をそれぞれ備えるように構成しているが、デッドタイム生成部を二次側回路毎にそれぞれ備える構成を実施の形態１にかかるコンバータ駆動回路に適用することも可能であり、ハイサイドおよびローサイドのスイッチング素子の同時オンを効果的に防止するという観点において、本実施の形態と同様の効果が得られる。

また、この実施の形態のコンバータ駆動回路は、絶縁型の電源装置に適用することができるので、安全上の理由で絶縁型の電源装置が要求される機器等への搭載が可能となる。

以上のように、本発明にかかるスイッチング素子のゲート駆動回路は、ＭＯＳ−ＦＥＴやＩＧＢＴなどのＭＯＳゲート構造を有するスイッチング素子のゲート駆動回路として有用であり、特に、絶縁型のゲート駆動回路として有用である。

本発明の実施の形態１にかかるゲート駆動回路を搭載した電源装置の構成を示す図である。 本発明の実施の形態１にかかるゲート駆動回路の構成を示す回路図である。 実施の形態１にかかるコンバータ駆動回路の動作原理を説明するための基本回路図である。 基本回路に流れる電流を図３の図面上に示した図である。 二次側第１回路の動作波形を示す図である。 二次側第２回路の動作波形を示す図である。 本発明の実施の形態２にかかるスイッチング素子のゲート駆動回路の構成を示す回路図である。 実施の形態２にかかるコンバータ駆動回路の動作原理を説明するための回路図である。 図８に示したコンバータ駆動回路における要部動作波形を示す図である。 本発明の実施の形態３にかかるスイッチング素子のゲート駆動回路の構成を示す回路図である。 図１０に示したコンバータ駆動回路における動作波形を示す図である。 図１０に示した動作波形と図６に示した動作波形とを重ね合わせた波形を示す図である。 可飽和インダクタに代えて汎用的なインダクタを用いて構成したコンバータ駆動回路の動作波形を図１２の動作波形に重畳して示した図である。

符号の説明

１０ コンバータ
１２ フィードバック制御系
１４ コンバータ駆動回路
１６ 出力電圧制御回路
２０ 出力電圧検出信号
２２ 出力電圧制御信号
２４ コンバータ駆動信号
２５ａ，２５ｂ 電力回収回路
２８ フルブリッジ回路
３０ａ，３０ｂ 共振防止用クランプ回路
３２ａ，３２ｂ 回収電力供給部
３４ａ，３０ｂ デッドタイム生成部
４０ 整流回路
Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂ，Ｃ４ コンデンサ
Ｃｉｓｓ１，Ｃｉｓｓ２ 入力容量
Ｄ１〜Ｄ１６ ダイオード
Ｌｅ１，Ｌｅ２ａ，Ｌｅ２ｂ 漏洩インダクタンス
Ｒ２，Ｒ２ａ，Ｒ２ｂ 負荷
Ｓ１〜Ｓ８ スイッチング素子
ＳＬ２ａ，ＳＬ２ｂ 可飽和インダクタ
Ｔ１，Ｔ２ トランス
Ｖｃｃ１ 直流電圧源
Ｖｃｃ２，Ｖｃｃ２ａ，Ｖｃｃ２ｂ 吸込型電源

Claims (8)

1. ＭＯＳゲート構造を有し、直列に接続された第１、第２の主スイッチング素子を駆動するスイッチング素子のゲート駆動回路において、
   所定の直流電圧を出力する直流電源と、
   一次巻線と該一次巻線に磁気結合される第１の二次巻線および第２の二次巻線とを有するトランスと、
   所定の制御信号に基づいて前記トランスの一次巻線に印加する前記直流電圧の極性を周期的に切り換える印加電圧極性切換回路と、
   前記第１の二次巻線の一端にアノードが接続される第１のダイオードと、該第１の二次巻線の一端にカソードが接続される第２のダイオードと、該第１の二次巻線の他端にアノードが接続されるとともに、前記第１のダイオードのカソードに自身のカソードが接続される第３のダイオードと、を有する第１の共振防止用クランプ回路と、
   前記第２の二次巻線の一端にアノードが接続される第４のダイオードと、該第２の二次巻線の一端にカソードが接続される第５のダイオードと、該第２の二次巻線の他端にアノードが接続されるとともに、前記第４のダイオードのカソードに自身のカソードが接続される第６のダイオードと、を有する第２の共振防止用クランプ回路と、
   正極側が前記第１のダイオードのカソードに接続されるとともに、負極側が前記第２のダイオードのアノードに接続され、前記第１の共振防止用クランプ回路から流入する回収電力を受け入れる第１の吸込型電源と、
   正極側が前記第４のダイオードのカソードに接続されるとともに、負極側が前記第５のダイオードのアノードに接続され、前記第２の共振防止用クランプ回路から流入する回収電力を受け入れる第２の吸込型電源と、
   を備え、
   前記第３のダイオードのアノードを前記第１の主スイッチング素子のゲートに接続し、前記第２のダイオードのアノードを該第１の主スイッチング素子のソースに接続するとともに、前記第６のダイオードのアノードを前記第２の主スイッチング素子のゲートに接続し、前記第５のダイオードのアノードを該第２の主スイッチング素子のソースに接続することにより、該第１、第２の主スイッチング素子を駆動することを特徴とするスイッチング素子のゲート駆動回路。
2. 前記第２のダイオードのアノードと前記第１の吸込型電源の負極端との間に挿入され、前記第１の共振防止用クランプ回路が前記第１の主スイッチング素子を充電する際の充電特性を制御して該第１の主スイッチング素子の入力容量電圧が駆動しきい値に達する時間を遅延させる第１のデッドタイム生成部と、
   前記第５のダイオードのアノードと前記第２の吸込型電源の負極端との間に挿入され、前記第２の共振防止用クランプ回路が前記第２の主スイッチング素子を充電する際の充電特性を制御して該第２の主スイッチング素子の入力容量電圧が駆動しきい値に達する時間を遅延させる第２のデッドタイム生成部と、
   を備えたことを特徴とする請求項１に記載のスイッチング素子のゲート駆動回路。
3. ＭＯＳゲート構造を有し、直列に接続された第１、第２の主スイッチング素子を駆動するスイッチング素子のゲート駆動回路において、
   所定の直流電圧を出力する直流電源と、
   一次巻線と該一次巻線に磁気結合される第１の二次巻線および第２の二次巻線とを有するトランスと、
   所定の制御信号に基づいて前記トランスの一次巻線に印加する前記直流電圧の極性を周期的に切り換える印加電圧極性切換回路と、
   前記第１の二次巻線の一端にアノードが接続される第１のダイオードと、該第１の二次巻線の一端にカソードが接続される第２のダイオードと、該第１の二次巻線の他端にアノードが接続されるとともに、前記第１のダイオードのカソードに自身のカソードが接続される第３のダイオードと、を有する第１の共振防止用クランプ回路と、
   前記第２の二次巻線の一端にアノードが接続される第４のダイオードと、該第２の二次巻線の一端にカソードが接続される第５のダイオードと、該第２の二次巻線の他端にアノードが接続されるとともに、前記第４のダイオードのカソードに自身のカソードが接続される第６のダイオードと、を有する第２の共振防止用クランプ回路と、
   一端が前記第１のダイオードのカソードに接続されるとともに、他端が前記第２のダイオードのアノードに接続され、前記第１の共振防止用クランプ回路から流入する回収電力を一時的に蓄積する第１のコンデンサと、カソードが前記第１のコンデンサの一端に接続され、該第１のコンデンサに蓄積された回収電力の流出を阻止する第７のダイオードと、一端が該第７のダイオードのカソードに接続されるとともに、他端が該第７のダイオードのアノードに接続され、該回収電力の回収経路を該第７のダイオードをバイパスして形成する第１のスイッチング素子と、を有する第１の回収電力供給部と、
   一端が前記第４のダイオードのカソードに接続されるとともに、他端が前記第５のダイオードのアノードに接続され、前記第２の共振防止用クランプ回路から流入する回収電力を一時的に蓄積する第２のコンデンサと、カソードが前記第２のコンデンサの一端に接続され、該第２のコンデンサに蓄積された回収電力の流出を阻止する第８のダイオードと、一端が該第８のダイオードのカソードに接続されるとともに、他端が該第８のダイオードのアノードに接続され、該回収電力の回収経路を該第８のダイオードをバイパスして形成する第２のスイッチング素子と、を有する第２の回収電力供給部と、
   正極側が前記第７のダイオードのアノードと前記第８のアノードとが接続された接続端に接続されるとともに、負極側が前記第５のダイオードのアノードに接続され、前記第１の共振防止用クランプ回路から流入する回収電力と前記第２の共振防止用クランプ回路から流入する回収電力とを交互に受け入れる吸込型電源と、
   を備え、
   前記第３のダイオードのアノードを前記第１の主スイッチング素子のゲートに接続し、前記第２のダイオードのアノードを該第１の主スイッチング素子のソースに接続するとともに、前記第６のダイオードのアノードを前記第２の主スイッチング素子のゲートに接続し、前記第５のダイオードのアノードを該第２の主スイッチング素子のソースに接続することにより、該第１、第２の主スイッチング素子を駆動することを特徴とするスイッチング素子のゲート駆動回路。
4. 前記第２のダイオードのアノードと前記第１のコンデンサの他端との間に挿入され、前記第１の共振防止用クランプ回路が前記第１の主スイッチング素子を充電する際の充電特性を制御して該第１の主スイッチング素子の入力容量電圧が駆動しきい値に達する時間を遅延させる第１のデッドタイム生成部と、
   前記第５のダイオードのアノードと前記第２のコンデンサの他端との間に挿入され、前記第２の共振防止用クランプ回路が前記第２の主スイッチング素子を充電する際の充電特性を制御して該第２の主スイッチング素子の入力容量電圧が駆動しきい値に達する時間を遅延させる第２のデッドタイム生成部と、
   を備えたことを特徴とする請求項３に記載のスイッチング素子のゲート駆動回路。
5. 前記第１、第２のデッドタイム生成部が、それぞれ可飽和インダクタで構成されることを特徴とする請求項２または４に記載のスイッチング素子のゲート駆動回路。
6. 前記第１、第２のデッドタイム生成部が、それぞれ不飽和インダクタで構成されることを特徴とする請求項２または４に記載のスイッチング素子のゲート駆動回路。
7. 前記第１の共振防止用クランプ回路は、アノードが前記第２のダイオードのアノードに接続されるとともに、カソードが前記第３のダイオードのアノードに接続される第９のダイオードをさらに備え、
   前記第２の共振防止用クランプ回路は、アノードが前記第５のダイオードのアノードに接続されるとともに、カソードが前記第６のダイオードのアノードに接続される第１０のダイオードをさらに備え、
   たことを特徴とする請求項１〜６のいずれか１項に記載のスイッチング素子のゲート駆動回路。
8. 前記印加電圧極性切換回路は、４つのダイオードと４つのスイッチング素子により構成されたフルブリッジ回路であることを特徴とする請求項１〜７のいずれか１項に記載のスイッチング素子のゲート駆動回路。

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