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JP4946145B2 - 強誘電体メモリの製造方法 - Google Patents

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Description

本発明は、キャパシタ構造を有する強誘電体メモリの製造方法に関する。
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、当該フローティングゲートに記憶情報を表わす電荷を蓄積することによって、情報を記憶する。また、情報の書き込み、消去には、ゲート絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
これに対し、ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体を１対の電極間のキャパシタ誘電体として具備する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。そして、この自発分極を検出すれば、情報を読み出すことができる。ＦｅＲＡＭは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる。
図１７は、ＦｅＲＡＭのメモリセルの一例を示す回路図である。
図１７（ａ）に示す構成は、１ビットの情報の記憶に２つのトランジスタＴａ及びＴｂと２つのキャパシタＣａ及びＣｂを用いる２Ｔ／２Ｃ形式であり、現在、一般的に使用されている。この形式では、１つのキャパシタＣａに「１」又は「０」の情報を記憶し、もう一方のキャパシタＣｂに反対の情報を記憶するという相補的な動作をさせる。この２Ｔ／２Ｃ形式は、プロセスの変動に対して強い構成であるという利点がある。その一方で、図１７（ｂ）に示す１Ｔ／１Ｃ形式に比べて、セル面積が約２倍になってしまうという欠点がある。
図１７（ｂ）に示す構成は、１ビットの情報の記憶に１つのトランジスタＴ１又はＴ２と１つのキャパシタＣ１又はＣ２を用いる１Ｔ／１Ｃ形式である。この１Ｔ／１Ｃ形式は、ＤＲＡＭと同じ構成であり、セル面積が小さく高集積化が可能であるという利点がある。その一方で、メモリセルから読み出された電荷が「１」の情報であるか、それとも「０」の情報であるかを判定するための基準電圧を必要とするという欠点がある。その際、この基準電圧を発生させるリファレンスセルは、読み出される毎に分極を反転させることになるので、疲労により、メモリセルよりも早く劣化してしまう。また、１Ｔ／１Ｃ形式は、判定のマージンが２Ｔ／２Ｃ形式に比べて狭くなり、プロセスの変動に対して弱いという欠点もある。
図１７（ａ），（ｂ）に示すようなＦｅＲＡＭに用いられる強誘電体膜は、水素により還元され易いため、ＦｅＲＡＭとして良品を得るためには、水素バリアとして機能する水素拡散防止膜を、強誘電体キャパシタ上に形成する必要がある。これは、強誘電体キャパシタ形成後のプロセスには、層間絶縁膜の成長工程等、水素を用いる工程があるためである。２Ｔ／２Ｃ形式の例えば０．３５μｍ世代のＦｅＲＡＭまでは、水素拡散防止膜として、スパッタリング法で成膜したアルミニウム酸化物（Ａｌ2Ｏ3）膜が使われている。
例えば、下記の特許文献１には、スパッタリング法を用いて、ひな壇構造に加工されたキャパシタを全て覆うように２．７ｇ／ｃｍ3を超える膜密度を有するＡｌ2Ｏ3膜を成膜することにより、水素等の還元性ガスがキャパシタの横方向から強誘電体膜を還元することが防止されると記載されている。このようなＡｌ2Ｏ3膜は、例えばアルミニウム酸化物ターゲットを用いたＲＦスパッタにより形成することができ、パーティクルが少なく、アモルファス状態で成膜される。この場合、水素が発生することも無く、アルミニウム酸化物膜の成膜による強誘電体膜の劣化も生じない。
しかしながら、従来のスパッタリング法によるアルミニウム酸化物膜の成膜では、例えば０．１８μｍ世代のＦｅＲＡＭには対応することができない。これは、ＦｅＲＡＭの高集積化によりアスペクト比が大きくなり、従来のスパッタリング法では、十分なステップカバレッジを得ることができないためである。
そこで、アルミニウム酸化物膜のスパッタリング法に替わる成膜方法として、化学気相成長（ＣＶＤ）法による成膜方法が検討されている。
ＣＶＤ法によるアルミニウム酸化物膜の成膜には、通常、トリメチルアルミニウム（Ａｌ（ＣＨ3）3）（ＴＭＡ：Tri-Methyl Aluminum）及び水（Ｈ2Ｏ）が用いられている。この成膜方法では、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法と呼ばれる方法がとられる。
このＡＬＤ法によるアルミニウム酸化物膜の成膜では、先ず、図１８のステップＳ１１に示すようにＨ2Ｏを供給して被堆積膜表面の全て覆うように水酸基（ＯＨ基）を吸着させた後、ステップＳ１２に示すように余分なＨ2Ｏを真空排気してパージする。次いで、ステップＳ１３に示すようにＴＭＡを流して吸着しているＯＨ群と反応させて原子層のＡｌ2Ｏ3を形成した後、ステップＳ１４に示すように余分なＴＭＡを真空排気してパージする。このステップＳ１１〜ステップＳ１４の一連のサイクルをステップＳ１５以降繰り返すことにより、アルミニウム酸化物膜（Ａｌ2Ｏ3膜）が形成される。
特開２００１−４４３７５号公報 特開２００３−１７６６４号公報 特開平１０−１８２３００号公報 特開２００４−１９３２８０号公報
しかしながら、ＦｅＲＡＭの水素拡散防止膜として、ＴＭＡ及びＨ2Ｏを用いたＣＶＤ法によりアルミニウム酸化物膜を成膜すると、キャパシタ膜である強誘電体膜が劣化するという問題があった。これにより、ＦｅＲＡＭとして機能しなくなるという不具合が生じていた。
本発明は上述の問題点に鑑みてなされたものであり、微細な強誘電体メモリを製造する場合においても、強誘電体膜の劣化を防止することが可能な強誘電体メモリの製造方法を提供することを目的とする。
本発明の強誘電体メモリの製造方法は、半導体基板の上方に、上部電極と下部電極との間に強誘電体膜が挟持されてなるキャパシタを形成する工程と、前記キャパシタを覆うように、アルミニウム酸化物膜を形成する工程と、前記アルミニウム酸化物膜を形成した後、オゾンを含む酸化性ガス雰囲気中において前記アルミニウム酸化物膜に対して熱処理を行う工程と、前記アルミニウム酸化物膜上に、高密度プラズマＣＶＤ法により層間絶縁膜を形成する工程とを有する。
本発明によれば、微細な強誘電体メモリを製造する場合においても、強誘電体膜の劣化を防止することが可能となる。さらに、スタック構造のＦｅＲＡＭのように微細化が進んだ場合に発生する「す」の発生を抑制することができる。
−本発明の骨子−
本発明者は、キャパシタ膜である強誘電体膜の劣化の原因を究明すべく検討を重ねた結果、従来のＣＶＤ法によるアルミニウム酸化物保護膜の成膜方法では、Ｈ2Ｏを大量に使用しているために、アルミニウム酸化物膜の成膜時に強誘電体膜に水素又は水が吸着され、後工程の熱処理によって強誘電体膜が還元されていることを見出した。
そこで、本発明者は、実際に、従来のＣＶＤ法によるアルミニウム酸化物保護膜中に存在するＨ2Ｏの含有量について調査する実験を行った。ここでは、バッチ式成膜装置を用いたＡＬＤ法により、Ａｌ2Ｏ3膜をシリコン基板上に厚さ２０ｎｍ程度で成膜し、昇温脱離分析（ＴＤＳ）法を用いて評価した。
図１は、ＴＭＡ及びＨ2Ｏを用いたＡＬＤ法により成膜したＡｌ2Ｏ3膜のＴＤＳ分析結果を示す特性図である。図１においては、Ｈ2Ｏに相当するＭ／ｅ＝１８のスペクトルのみをプロットしている。
ここで、図１の２２０℃付近の温度領域Ｐ１は、アルミニウム酸化物膜の表面に吸着したＨ2Ｏが脱離したものであると考えられる。そして、６５０℃付近の温度領域Ｐ２が、アルミニウム酸化物膜中に少なからず存在するＡｌ−ＯＨ結合のＯＨ基同士が脱水縮合反応することにより生じたＨ2Ｏであると推測される。この場合、アルミニウム酸化物膜は、空孔を多く含み、保護膜としては粗雑で脆弱な膜、いわゆるポーラスな膜となる。アルミニウム酸化物膜中からＨ2Ｏが出てくると、アルミニウム酸化物自身が耐Ｈ2Ｏに対するブロック性が高いため、強誘電体キャパシタにとって所謂蒸し焼き状態となり、その結果、強誘電体膜が劣化すると考えられる。そして、この強誘電体膜の劣化により、ＦｅＲＡＭのスイッチング電荷量Ｑｓｗの特性が劣化する。
そこで、本発明者は、これらの見解に基づき、以下に示す発明の態様に想到した。
図２は、本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。
先ず、図２（ａ）に示すように、半導体基板の上方に、下部電極１００ａ、キャパシタ膜である強誘電体膜１００ｂ及び上部電極１００ｃからなる強誘電体キャパシタ１００を形成した後、図２（ｂ）に示すように、強誘電体キャパシタ１００を覆うように保護膜となるアルミニウム酸化物膜（Ａｌ2Ｏ3膜）１５０をＡＬＤ法により形成する。そして、アルミニウム酸化物膜１５０を形成した後、強酸化性のオゾン（Ｏ3）を含む酸化性ガス雰囲気中においてアニール処理を行って、アルミニウム酸化物膜１５０を緻密な膜とするようにした。
そして、本発明は、ＴＭＡ及びＨ2Ｏを用いたＡＬＤ法によりアルミニウム酸化物膜１５０の形成を行った場合においても、アルミニウム酸化物膜１５０中に付着するＯＨ基をオゾン（Ｏ3）によって除去することで、後工程の熱処理によって強誘電体膜が還元されて、強誘電体膜が劣化するのを防止できるようにした。さらに、アルミニウム酸化物膜１５０を緻密化した膜とすることにより、例えば層間絶縁膜の成膜等の後工程において水素が生じた際においても、強誘電体膜への水素等の侵入を阻止し、強誘電体膜の劣化の防止を可能とした。
なお、特許文献２には、キャパシタを覆うようにアルミニウム酸化膜を堆積した後、酸素（Ｏ2）ガスを含む雰囲気中で熱処理を行うことについて記載されている。しかしながら、特許文献２には、強酸化作用のオゾン（Ｏ3）を用いた熱処理を行うことについては何ら記載がないため、本発明とは明らかに別発明である。
また、特許文献３には、強誘電体膜の成膜の際にオゾン（Ｏ3）アニールを行うことについて記載されている。しかしながら、特許文献３には、強誘電体膜への水素の侵入を防止するためにアルミニウム酸化物膜からなる水素拡散防止膜を設けることについて何ら記載がなく、かつ、特許文献３におけるオゾン（Ｏ3）アニールは、本発明におけるオゾン（Ｏ3）を用いた熱処理とは何ら関連性がない。
また、特許文献４には、ＴＭＡ及びＯ3を用いてアルミニウム酸化物膜を成膜することについて記載されている。しかしながら、特許文献４の場合のように、成膜時にオゾン（Ｏ3）を用いた処理を行うのみでは、膜の緻密度が不十分であり、十分な水素バリア特性が得られない。これに対して、本発明では、アルミニウム酸化膜をより緻密な膜とすべく、アルミニウム酸化物膜の形成後に、オゾン（Ｏ3）を用いた長時間の熱処理を行うものである。
−本発明の具体的な実施形態−
次に、本発明における諸実施形態を、添付図面を参照しながら説明する。
（第１の実施形態）
以下、本発明の第１実施形態について説明する。
第１の実施形態では、強誘電体キャパシタの上部電極の電気的接続を上方からとり、強誘電体キャパシタの下部電極の電気的接続を下方からとるスタック型の強誘電体メモリについて説明する。
図３〜図６は、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第１の実施形態においては、まず、図３（ａ）に示すように、半導体基板６１に素子分離絶縁膜６２と、例えばｐウェル９１を形成し、更に、半導体基板６１上に、ＭＯＳＦＥＴ１０１、１０２を形成するとともに、各ＭＯＳＦＥＴを覆う例えばシリコン酸窒化膜（ＳｉＯＮ膜）６７を形成する。
具体的には、まず、Ｓｉ基板等の半導体基板６１の素子分離領域に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離絶縁膜６２を形成し、素子形成領域を画定する。続いて、半導体基板６１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2の条件でイオン注入して、ｐウェル９１を形成する。続いて、半導体基板６１上に、例えば熱酸化法により、厚さ３ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上に、ＣＶＤ法により、厚さ１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びシリコン酸化膜を、素子形成領域のみに残すパターニングを行って、シリコン酸化膜からなるゲート絶縁膜６３と、多結晶シリコン膜からなるゲート電極６４を形成する。
続いて、ゲート電極６４をマスクとして、半導体基板６１の表面に、例えばリン（Ｐ）を、例えば、エネルギー１３ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ-型の低濃度拡散層９２を形成する。続いて、全面に、ＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜を形成した後、異方性エッチングを行って、当該ＳｉＯ2膜をゲート電極６４の側壁にのみ残して、サイドウォール６６を形成する。
続いて、ゲート電極６４及びサイドウォール６６をマスクとして、半導体基板６１の表面に、例えば砒素（Ａｓ）を、例えば、エネルギー１０ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ+型の高濃度拡散層９３を形成する。
続いて、全面に、例えばスパッタリング法により、例えばＴｉ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極６４の多結晶シリコン膜とＴｉ膜がシリサイド反応し、ゲート電極６４の上面にシリサイド層６５が形成される。その後、フッ酸等を用いて、未反応のＴｉ膜を除去する。これにより、半導体基板６１上に、ゲート絶縁膜６３、ゲート電極６４、シリサイド層６５、サイドウォール６６、並びに低濃度拡散層９２及び高濃度拡散層９３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１０１、１０２が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。続いて、全面に、プラズマＣＶＤ法により、厚さ２００ｎｍ程度のＳｉＯＮ膜６７を形成する。
次いで、図３（ｂ）に示すように、プラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、厚さが１０００ｎｍ程度のシリコン酸化膜を堆積した後、これをＣＭＰ法により平坦化し、シリコン酸化膜からなる層間絶縁膜６８を、厚さ７００ｎｍ程度で形成する。続いて、各ＭＯＳＦＥＴの高濃度拡散層９３まで到達するビア孔６９ｃを、例えば０．２５μｍ程度の径で層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、ビア孔６９ｃ内に、例えばスパッタリング法により、ＴｉＮ膜を厚さ５０ｎｍ程度、Ｔｉ膜を厚さ３０ｎｍ程度で連続して積層することにより、グルー膜６９ａを形成する。続いて、更に、ＣＶＤ法により、当該各ビア孔６９ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜６８の表面が露出までＷ膜の平坦化を行うことにより、ビア孔６９ｃ内にＷプラグ６９ｂ、６９ｄを形成する。ここで、Ｗプラグ６９ｂは、各ＭＯＳＦＥＴのソース／ドレイン拡散層のうちの一方と接続するものであり、Ｗプラグ６９ｄは、他方と接続するものである。
次いで、図３（ｃ）に示すように、全面に、Ｉｒ膜７０ａ、強誘電体膜７１ａ及びＩｒＯ2膜７２ａを順次積層する。
具体的に、まず、前面に、スパッタリング法により、例えば、Ａｒガス圧力を０．１１Ｐａ、ＤＣパワーを０．５ｋＷ、成膜温度を５００℃、３３５秒間の成膜条件で、厚さ２００ｎｍ程度のＩｒ膜７０ａを成膜する。このＩｒ膜７０ａは、強誘電体キャパシタの下部電極膜に相当するものである。
続いて、Ｉｒ膜７０ａ上に、ＭＯ−ＣＶＤ法により、例えば、成膜圧力を６６７Ｐａ（５Ｔｏｒｒ）、成膜温度を６２０℃、６２０秒間の成膜条件で、厚さ１２０ｎｍ程度のチタン酸ジルコン酸鉛（ＰＺＴ）からなる強誘電体膜７１ａを成膜する。この強誘電体膜７１ａは、強誘電体キャパシタのキャパシタ膜に相当するものである。また、ＰＺＴからなる強誘電体膜７１ａを形成するためのＭＯ−ＣＶＤ法では、気化器を使うことが好ましい。この場合、Ｐｂ、Ｚｒ、Ｔｉの各固体原料を有機化合物溶液に溶かし、この溶かした溶液を気化器で気化させて原料ガスを発生させ、その原料ガスを反応容器に導入して強誘電体膜７１ａを成膜する。この強誘電体膜７１ａを成膜する際の原料及びその流量の一例を下記の表１に示す。
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続いて、強誘電体膜７１ａ上に、スパッタリング法により、例えば、ガス圧力を０．８Ｐａ、Ａｒガス流量を１００ｓｃｃｍ、Ｏ2ガス流量を１００ｓｃｃｍ、ＤＣパワーを１．０ｋＷ、７９秒間の成膜条件で、厚さ２００ｎｍ程度のＩｒＯ2膜７２ａを成膜する。このＩｒＯ2膜７２ａは、強誘電体キャパシタの上部電極膜に相当するものである。
上部電極膜として、導電性酸化物であるＩｒＯ2を用いることにより、強誘電体膜７１ａの水素劣化耐性を向上させることができる。例えば、上部電極膜としてＰｔを用いた場合、水素分子に対して触媒作用があるため、水素ラジカルを発生し、強誘電体膜７１ａを還元させて劣化を生じさせる。これに対して、ＩｒＯ2は触媒作用を持たないため、水素ラジカルを発生し難く、強誘電体膜７１ａの水素劣化耐性が格段に向上する。
その後、ＩｒＯ2膜（上部電極膜）７２ａの成膜による強誘電体膜７１ａへのダメージを回復するために、回復アニールを行う。この場合の回復アニールとしては、例えば、温度５５０℃程度、Ｏ2雰囲気の炉内アニールを６０分間程度行う。
次いで、図４（ａ）に示すように、パターニング、エッチング技術を用いて、Ｉｒ膜７０ａからなる下部電極７０、ＰＺＴからなる強誘電体膜７１、及びＩｒＯ2膜７２ａからなる上部電極７２を具備する強誘電体キャパシタ７３を形成する。
具体的には、まず、ＩｒＯ2膜７２ａ上の強誘電体キャパシタ形成領域のみを覆うハードマスク（不図示）を形成する。ここで、ハードマスクとしては、窒化チタン（ＴｉＮ）膜と、ＴＥＯＳ（tetraethyl orthosilicate）を用いたシリコン酸化膜とを順次形成し、これらをパターニングして形成する。続いて、ハードマスクを用いたエッチングにより、強誘電体キャパシタ形成領域以外の領域のＩｒＯ2膜７２ａ、強誘電体膜７１ａ及びＩｒ膜７０ａを除去する。これにより、強誘電体キャパシタ７３が形成される。
次いで、図４（ｂ）に示すように、強誘電体キャパシタ７３及び層間絶縁膜６８上を覆うように、ステップカバレッジが良好なＡｌ2Ｏ3膜７４を形成する。本実施形態では、バッチ式の成膜装置を用いた原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により、Ａｌ2Ｏ3膜７４を厚さ２０ｎｍ程度で形成する。
このＡＬＤ法を用いたＡｌ2Ｏ3膜７４の形成にあたっては、ＴＭＡ及びＨ2Ｏを用いたＡＬＤ法により行うことも可能であるが、Ａｌ2Ｏ3膜７４をより緻密化した膜にするという観点から、本実施形態においては、ＴＭＡ及びオゾン（Ｏ3）を用いたＡＬＤ法により行うことにする。
具体的に、本実施形態では、Ａｌ原料として常温で液体のＴＭＡを用いた堆積工程と、酸素（Ｏ2）及びオゾン（Ｏ3）の雰囲気中での酸化工程とを、工程間に真空パージ工程を入れて交互に切り替え、これを２１０サイクル程度繰り返してＡｌ2Ｏ3膜７４の形成を行う。
より詳細には、先ず、図７のステップ２１に示すようにオゾン（Ｏ3）を供給して被堆積膜表面を酸化した後、ステップＳ２２に示すように余分なオゾン（Ｏ3）を真空排気してパージする。次いで、ステップＳ２３に示すようにＴＭＡを流して被堆積膜表面の酸素群と反応させて原子層のＡｌ2Ｏ3を形成した後、ステップＳ２４に示すように余分なＴＭＡを真空排気してパージする。このステップＳ２１〜ステップＳ２４の一連のサイクルをステップＳ２５以降繰り返すことにより、Ａｌ2Ｏ3膜７４が形成される。
ＴＭＡを用いた堆積工程では、例えば、基板温度を３００℃、ガス圧力を４０Ｐａ（０．３Ｔｏｒｒ）、ＴＭＡガス流量を１００ｓｃｃｍ、５秒間の条件で行う。また、オゾン（Ｏ3）を用いた酸化工程は、例えば、基板温度を３００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ2＋Ｏ3ガス流量を１０ｓｌｍ、Ｏ3濃度を２００ｇ／Ｎｍ3、１５秒間の条件で行う。また、ＴＭＡは蒸気圧が比較的高いので、温度４０℃に加温して蒸気圧によりガス化した状態で当該バッチ式の成膜装置へ導入する。
このＡｌ2Ｏ3膜７４の形成が終了した後、次いで、図４（ｃ）に示すように、酸素（Ｏ2）及びオゾン（Ｏ3）の雰囲気中において、同一装置内（ｉｎ−ｓｉｔｕ）で昇温して緻密化アニールを行う。この際、昇温は１０℃／分程度で行い、また、温度を安定させるため、昇温後３０分間は保持する。この緻密化アニールは、例えば、基板温度を５００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ2＋Ｏ3ガス流量を１０ｓｌｍ、Ｏ3濃度を２００ｇ／Ｎｍ3、３０分間の条件で行う。
なお、本実施形態では、Ａｌ2Ｏ3膜７４の形成後の緻密化アニールの温度を５００℃程度としているが、本発明の効果を得るためのアニール温度は、４００℃以上７００℃以下の範囲とすることができる。これは、アニール温度が４００℃未満になるとＡｌ2Ｏ3膜７４の緻密化が不十分になるという不具合が生じ、また、アニール温度が７００℃を超えると強誘電体膜７１を構成するＰＺＴからＰｂが脱離して疲労特性が悪化するという不具合が生じるためである。また、本実施形態では、Ａｌ2Ｏ3膜７４の形成後の緻密化アニールの時間を３０分程度としているが、本発明の効果を得るためのアニール時間は、１０分以上１２０分以下の範囲とすることができる。これは、アニール時間が１０分未満になると当該緻密化アニールを行うバッチ式装置内でウェーハ位置による依存が現れるという不具合が生じ、また、アニール温度が１２０分を超えるとＡｌ2Ｏ3膜７４の緻密化は十分であるがスループットが低下するという不具合が生じるためである。
この強酸化性を有するオゾン（Ｏ3）を含む雰囲気中でのアニール処理により、Ａｌ2Ｏ3膜７４は、緻密化された膜となる。これにより、例えば層間絶縁膜の成膜等の後工程において水素が生じた際においても、強誘電体膜７１への水素の侵入を阻止することができ、強誘電体膜７１の劣化を防止することができる。さらに、Ａｌ2Ｏ3膜７４の成膜を、ＴＭＡ及びＨ2Ｏを用いたＡＬＤ法により行った場合には、Ａｌ2Ｏ3膜７４中に存在するＯＨ基を一括して除去することができ、所謂蒸し焼き状態による強誘電体膜７１の劣化を回避することができる。
次いで、図５（ａ）に示すように、Ａｌ2Ｏ3膜７４上に、ＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法により厚さ１５００ｎｍ程度のＳｉＯ2膜を堆積した後、ＣＭＰ法を用いて当該ＳｉＯ2膜を、上部電極７２上から３００ｎｍ程度の位置まで平坦化を行って、層間絶縁膜７５を形成する。
本実施形態では、層間絶縁膜７５の形成をＨＤＰ−ＣＶＤ法により形成しているが、これは、スタック構造のＦｅＲＡＭのように、微細化が進むと、２層目以降の層間絶縁膜は、通常のＴＥＯＳによるプラズマＣＶＤ法では配線間隔が狭まり、いわゆる「す」が発生する恐れがあるからである。配線幅に対して大きな「す」が入ると、配線の横を押さえる絶縁膜の膜厚が薄くなり、配線の熱膨張などにより「す」の部分からクラックが入り、配線の信頼性が低下する。
このＨＤＰ−ＣＶＤ法による層間絶縁膜７５の形成にあたっては、成膜ガスとして、ＳｉＨ4、Ａｒ、Ｏ2などを用いて成膜する。その際、半導体基板６１に大きなバイアスを掛けることにより、Ａｒ+によるスパッタリングと、ＳｉＨ4、Ｏ2によるＳｉＯ2の成膜とを同時に進行させて、狭い配線間を絶縁膜で埋める。しかしながら、ＨＤＰ−ＣＶＤ法では、半導体基板６１にバイアスをかけてＡｒ+を誘導するのと同時に、Ｈ+も半導体基板６１に引き込んでしまう。よって、ＨＤＰ−ＣＶＤ法を用いる場合は、緻密化されたＡｌ2Ｏ3膜７４を用いることが有効となる。
次いで、まず、上部電極７２の表面を露出させるビア孔７６ｃを、層間絶縁膜７５及びＡｌ2Ｏ3膜７４に形成する。その後、最後の回復アニールを行う。この場合の回復アニールとしては、例えば、温度５００℃程度、Ｏ2雰囲気の炉内アニールを６０分間程度行う。
次いで、Ｗプラグ６９ｄの表面を露出させるビア孔７７ｃを、層間絶縁膜７５及びＡｌ2Ｏ3膜７４に形成する。その後、図５（ｂ）に示すように、ビア孔７６ｃ及びビア孔７７ｃ内に、例えば、スパッタリング法により厚さ１０ｎｍ程度のＴｉＮ膜を堆積して、グルー膜７６ａ及びグルー膜７７ａを形成する。続いて、ビア孔７６ｃ及びビア孔７７ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７５の表面が露出までＷ膜の平坦化を行うことにより、ビア孔７６ｃ内にＷプラグ７６ｂ及びビア孔７７ｃ内にＷプラグ７７ｂを形成する。
通常のロジック品に比べてＦｅＲＡＭは、強誘電体キャパシタ７３の分だけ段差があるため、金属配線層から半導体基板６１へのコンタクトのアスペクト比が大きくなる。ビア孔７７ｃ及び６９ｃを一括エッチングで形成しようとすると、エッチング自体が難しいことに加え、グルー膜の埋め込みも厳しくなるため、最新設備を必要とする。本実施形態のように、２段階でＷプラグを形成することにより、ＦｅＲＡＭの歩留まりを向上させるのに留まらず、プラグ形成を行うために従前から用いられてきた装置を使用することができ、開発費及び工程コストを削減することができる。
次いで、図６に示すように、グルー膜７８ａ、配線膜７８ｂ及びグルー膜７８ｃからなる金属配線層７８を形成する。
具体的に、まず、前面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ４００ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ７６ｂ，７７ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜７８ａと、ＡｌＣｕ合金膜からなる配線膜７８ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜７８ｃとからなる金属配線層７８が形成される。
その後、更に、層間絶縁膜の形成やコンタクトプラグの形成を行った後、２層目以降の金属配線層を形成し、最後にＴＥＯＳ−ＳｉＯ2膜とＳｉＮ膜とから構成されるカバー膜を形成して、強誘電体キャパシタ７３を有する本実施形態に係る強誘電体メモリを完成させる。
（第２の実施形態）
以下、本発明の第２実施形態について説明する。
第１実施形態では、スタック型の強誘電体メモリについて説明したが、第２の実施形態では、強誘電体キャパシタの上部電極及び下部電極の電気的接続を上方からとるプレーナ型の強誘電体メモリについて説明する。
図８〜図１２は、第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第２の実施形態においては、まず、図８（ａ）に示すように、半導体基板２０１に素子分離絶縁膜２０２と、例えばｐウェル２２１を形成し、更に、半導体基板２０１上に、ＭＯＳＦＥＴ２００を形成するとともに、当該ＭＯＳＦＥＴ２００上に、シリコン酸窒化膜（ＳｉＯＮ膜）２０７、シリコン酸化膜２０８ａ及びＡｌ2Ｏ3膜２０８ｂを順次形成する。
具体的には、まず、Ｓｉ基板等の半導体基板２０１の素子分離領域に、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により、素子分離絶縁膜２０２を形成し、素子形成領域を画定する。続いて、半導体基板２０１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2の条件でイオン注入して、ｐウェル２２１を形成する。続いて、半導体基板２０１上に、例えば熱酸化法により、厚さ３ｎｍ程度のシリコン酸化膜を形成する。続いて、シリコン酸化膜上に、ＣＶＤ法により、厚さ１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びシリコン酸化膜を、素子形成領域のみに残すパターニングを行って、シリコン酸化膜からなるゲート絶縁膜２０３と、多結晶シリコン膜からなるゲート電極２０４を形成する。
続いて、ゲート電極２０４をマスクとして、半導体基板２０１の表面に、例えばリン（Ｐ）を、例えば、エネルギー１３ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ-型の低濃度拡散層２２２を形成する。続いて、全面に、ＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜を形成した後、異方性エッチングを行って、当該ＳｉＯ2膜をゲート電極２０４の側壁にのみ残して、サイドウォール２０６を形成する。
続いて、ゲート電極２０４及びサイドウォール２０６をマスクとして、半導体基板２０１の表面に、例えば砒素（Ａｓ）を、エネルギー１０ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ+型の高濃度拡散層２２３を形成する。
続いて、全面に、スパッタリング法により、例えばＴｉ膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極２０４の多結晶シリコン膜とＴｉ膜がシリサイド反応し、ゲート電極２０４の上面にシリサイド層２０５が形成される。その後、フッ酸等を用いて、未反応のＴｉ膜を除去する。これにより、半導体基板２０１上に、ゲート絶縁膜２０３、ゲート電極２０４、シリサイド層２０５、サイドウォール２０６、並びに低濃度拡散層２２２及び高濃度拡散層２２３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ２００が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。
続いて、ＣＶＤ法により、ＭＯＳＦＥＴ２００を覆うように、厚さ２００ｎｍ程度のシリコン酸窒化膜２０７を形成する。続いて、シリコン酸窒化膜２０７上に、ＣＶＤ法により、厚さ７００ｎｍ程度のシリコン酸化膜２０８ａを形成する。続いて、シリコン酸化膜２０８ａをＣＭＰ（化学機械的研磨）法により研磨してその表面を平坦化する。その後、Ｎ2雰囲気中で、温度６５０℃、３０分間程度のアニール処理を行うことにより、シリコン酸化膜２０８ａの脱ガスを行う。なお、シリコン酸窒化膜２０７は、シリコン酸化膜２０８ａを形成する際のゲート絶縁膜２０３等の水素劣化を防止するために形成されている。
続いて、シリコン酸化膜２０８ａ上に、下部電極密着膜として、例えば、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８ｂを形成する。なお、下部電極密着層として、厚さ２０ｎｍ程度のＴｉ膜又はＴｉＯx膜等を形成するようにしてもよい。
次いで、図８（ｂ）に示すように、全面に、Ｉｒ膜２０９ａ、強誘電体膜２１０ａ及びＩｒＯ2膜２１１ａを順次積層する。
具体的に、まず、前面に、スパッタリング法により、例えば、Ａｒガス圧力を０．１１Ｐａ、ＤＣパワーを０．５ｋＷ、成膜温度を５００℃、３３５秒間の成膜条件で、厚さ２００ｎｍ程度のＩｒ膜２０９ａを成膜する。このＩｒ膜２０９ａは、強誘電体キャパシタの下部電極膜に相当するものである。
続いて、Ｉｒ膜２０９ａ上に、ＭＯ−ＣＶＤ法により、例えば、成膜圧力を６６７Ｐａ（５Ｔｏｒｒ）、成膜温度を６２０℃、６２０秒間の成膜条件で、厚さ１２０ｎｍ程度のＰＺＴからなる強誘電体膜２１０ａを成膜する。この強誘電体膜２１０ａは、強誘電体キャパシタのキャパシタ膜に相当するものである。また、ＰＺＴからなる強誘電体膜２１０ａを形成するためのＭＯ−ＣＶＤ法では、気化器を使うことが好ましい。この場合、Ｐｂ、Ｚｒ、Ｔｉの各固体原料を有機化合物溶液に溶かし、この溶かした溶液を気化器で気化させて原料ガスを発生させ、その原料ガスを反応容器に導入して強誘電体膜２１０ａを成膜する。この強誘電体膜２１０ａを成膜する際の原料及びその流量の一例は、前記の表１に示すものとなる。
続いて、強誘電体膜２１０ａ上に、スパッタリング法により、例えば、ガス圧力を０．８Ｐａ、Ａｒガス流量を１００ｓｃｃｍ、Ｏ2ガス流量を１００ｓｃｃｍ、ＤＣパワーを１．０ｋＷ、７９秒間の成膜条件で、厚さ２００ｎｍ程度のＩｒＯ2膜２１１ａを成膜する。このＩｒＯ2膜２１１ａは、強誘電体キャパシタの上部電極膜に相当するものである。
その後、ＩｒＯ2膜（上部電極膜）２１１ａの成膜による強誘電体膜２１０ａへのダメージを回復するために、回復アニールを行う。この場合の回復アニールとしては、例えば、温度５５０℃程度、Ｏ2雰囲気の炉内アニールを６０分間程度行う。
次いで、半導体基板２０１の背面洗浄を行った後、ＩｒＯ2膜２１１ａをパターニングすることにより、図８（ｃ）に示すように、ＩｒＯ2膜からなる上部電極２１１を形成する。その後、Ｏ2雰囲気中で、温度６５０℃程度、６０分間程度の回復アニール処理を行う。この熱処理は、上部電極２１１を形成する際に、強誘電体膜２１０ａが受けた物理的なダメージ等を回復させるためのものである。
次いで、図９（ａ）に示すように、強誘電体膜２１０ａのパターニングを行うことにより、強誘電体キャパシタのキャパシタ膜となる強誘電体膜２１０を形成する。その後、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。
次いで、図９（ｂ）に示すように、上部電極２１１、強誘電体膜２１０及びＩｒ膜２０９ａ上を覆うように、ステップカバレッジが良好なＡｌ2Ｏ3膜２１２を形成する。本実施形態では、バッチ式の成膜装置を用いたＡＬＤ法により、Ａｌ2Ｏ3膜２１２を厚さ２０ｎｍ程度で形成する。
このＡＬＤ法を用いたＡｌ2Ｏ3膜２１２の形成にあたっては、ＴＭＡ及びＨ2Ｏを用いたＡＬＤ法により行うことも可能であるが、Ａｌ2Ｏ3膜２１２をより緻密化した膜にするという観点から、本実施形態においては、ＴＭＡ及びオゾン（Ｏ3）を用いたＡＬＤ法により行うことにする。
具体的に、本実施形態では、Ａｌ原料として常温で液体のＴＭＡを用いた堆積工程と、酸素（Ｏ2）及びオゾン（Ｏ3）の雰囲気中での酸化工程とを、工程間に真空パージ工程を入れて交互に切り替え、これを２１０サイクル程度繰り返してＡｌ2Ｏ3膜２１２の形成を行う。
より詳細には、先ず、図７のステップ２１に示すようにオゾン（Ｏ3）を供給して被堆積膜表面を酸化した後、ステップＳ２２に示すように余分なオゾン（Ｏ3）を真空排気してパージする。次いで、ステップＳ２３に示すようにＴＭＡを流して被堆積膜表面の酸素群と反応させて原子層のＡｌ2Ｏ3を形成した後、ステップＳ２４に示すように余分なＴＭＡを真空排気してパージする。このステップＳ２１〜ステップＳ２４の一連のサイクルをステップＳ２５以降繰り返すことにより、Ａｌ2Ｏ3膜２１２が形成される。
ＴＭＡを用いた堆積工程では、例えば、基板温度を３００℃、ガス圧力を４０Ｐａ（０．３Ｔｏｒｒ）、ＴＭＡガス流量を１００ｓｃｃｍ、５秒間の条件で行う。また、オゾン（Ｏ3）を用いた酸化工程は、基板温度を３００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ2＋Ｏ3ガス流量を１０ｓｌｍ、Ｏ3濃度を２００ｇ／Ｎｍ3、１５秒間の条件で行う。また、ＴＭＡは蒸気圧が比較的高いので、温度４０℃に加温して蒸気圧によりガス化した状態で当該バッチ式の成膜装置へ導入する。
このＡｌ2Ｏ3膜２１２の形成が終了した後、次いで、図９（ｃ）に示すように、酸素（Ｏ2）及びオゾン（Ｏ3）の雰囲気中において、ｉｎ−ｓｉｔｕで昇温して緻密化アニールを行う。この際、昇温は１０℃／分程度で行い、また、温度を安定させるため、昇温後３０分間は保持する。この緻密化アニールは、例えば、基板温度を５００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ2＋Ｏ3ガス流量を１０ｓｌｍ、Ｏ3濃度を２００ｇ／Ｎｍ3、３０分間の条件で行う。
次いで、図１０（ａ）に示すように、Ａｌ2Ｏ3膜２１２及びＩｒ膜２０９ａのパターニングを行うことにより、Ｉｒ膜２０９ａからなる下部電極２０９を形成する。これにより、下部電極２０９、強誘電体膜２１０及び上部電極２１１を具備する強誘電体キャパシタ２３０が形成される。その後、後に形成するＡｌ2Ｏ3膜の剥がれ防止用の酸素アニールを行う。
次いで、図１０（ｂ）に示すように、全面に、ステップカバレッジが良好なＡｌ2Ｏ3膜２１３を形成する。ここで、本実施形態では、バッチ式の成膜装置を用いたＡＬＤ法により、Ａｌ2Ｏ3膜２１３を厚さ２０ｎｍ程度で形成する。
このＡＬＤ法を用いたＡｌ2Ｏ3膜２１３の形成にあたっては、図９（ｂ）に示すＡｌ2Ｏ3膜２１２の形成と同様に、Ａｌ原料として常温で液体のＴＭＡを用いた堆積工程と、酸素（Ｏ2）及びオゾン（Ｏ3）の雰囲気中での酸化工程とを、工程間に真空パージ工程を入れて交互に切り替え、２１０サイクル程度繰り返して行う。
具体的に、ＴＭＡを用いた堆積工程は、基板温度を３００℃、ガス圧力を４０Ｐａ（０．３Ｔｏｒｒ）、ＴＭＡガス流量を１００ｓｃｃｍ、５秒間の条件で行う。また、酸化工程は、基板温度を３００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ2＋Ｏ3ガス流量を１０ｓｌｍ、Ｏ3濃度を２００ｇ／Ｎｍ3、１５秒間の条件で行う。また、ＴＭＡは蒸気圧が比較的高いので、温度４０℃に加温して蒸気圧によりガス化した状態で当該バッチ式の成膜装置へ導入する。
このＡｌ2Ｏ3膜２１３の形成が終了した後、次いで、図１０（ｃ）に示すように、酸素（Ｏ2）及びオゾン（Ｏ3）の雰囲気中において、ｉｎ−ｓｉｔｕで昇温して緻密化アニールを行う。この際、昇温は１０℃／分程度で行い、また、温度を安定させるため、昇温後３０分間は保持する。この緻密化アニールは、例えば、基板温度を５００℃、ガス圧力を１３３Ｐａ（１．０Ｔｏｒｒ）、Ｏ2＋Ｏ3ガス流量を１０ｓｌｍ、Ｏ3濃度を２００ｇ／Ｎｍ3、３０分間の条件で行う。
図９（ｃ）及び図１０（ｃ）に示すように、強酸化性を有するオゾン（Ｏ3）を含む雰囲気中でのアニール処理により、Ａｌ2Ｏ3膜２１２及び２１３は緻密化された膜となる。これにより、例えば層間絶縁膜の成膜等の後工程において水素が生じた際においても、強誘電体膜２１０への水素の侵入を阻止することができ、強誘電体膜２１０の劣化を防止することができる。さらに、Ａｌ2Ｏ3膜２１２及び２１３の成膜を、それぞれＴＭＡ及びＨ2Ｏを用いたＡＬＤ法により行った場合には、各Ａｌ2Ｏ3膜中に存在するＯＨ基を一括して除去することができ、所謂蒸し焼き状態による強誘電体膜２１０の劣化を回避することができる。
次いで、図１１（ａ）に示すように、ＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法により、層間絶縁膜２１４を全面に形成する。層間絶縁膜２１４の厚さは、例えば１．５μｍ程度とする。
次いで、図１１（ｂ）に示すように、ＣＭＰ（化学機械的研磨）法により、層間絶縁膜２１４の平坦化を行う。その後、Ｎ2Ｏガスを用いたプラズマ処理を行う。この結果、層間絶縁膜２１４の表層部が若干窒化され、その内部に水分が浸入し難くなる。なお、このプラズマ処理は、Ｎ又はＯの少なくとも一方が含まれたガスを用いて行われれば有効的である。続いて、ＭＯＳＦＥＴ２００の高濃度拡散層２２３まで到達するビア孔２１５ｃを、層間絶縁膜２１４、Ａｌ2Ｏ3膜２１３、Ａｌ2Ｏ3膜２０８ｂ、シリコン酸化膜２０８ａ及びシリコン酸窒化膜２０７に形成する。その後、ビア孔２１５ｃ内に、例えばスパッタリング法により、ＴｉＮ膜及びＴｉ膜を連続して積層することにより、当該ビア孔２１５ｃの内壁にグルー膜２１５ａを形成する。続いて、ＣＶＤ法により、当該ビア孔２１５ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜２１４の表面が露出までＷ膜の平坦化を行うことにより、ビア孔２１５ｃ内にＷプラグ２１５ｂを形成する。
次いで、図１１（ｃ）に示すように、Ｗプラグ２１５ｂの酸化防止膜としてシリコン酸窒化膜（ＳｉＯＮ膜）２１６を、例えばプラズマ増速ＣＶＤ法により形成する。
次いで、図１２（ａ）に示すように、エッチングを行うことにより、上部電極２１１まで到達するビア孔２１７ｃ、及び下部電極２０９まで到達するビア孔２１７ｄを、シリコン酸窒化膜（ＳｉＯＮ膜）２１６、層間絶縁膜２１４、Ａｌ2Ｏ3膜２１３及びＡｌ2Ｏ3膜２１２に形成する。その後、当該エッチングの影響による強誘電体膜２１０の損傷を回復させるために、酸素アニールを行う。
次いで、図１２（ｂ）に示すように、まず、シリコン酸窒化膜（ＳｉＯＮ膜）２１６を、エッチバックにより全面にわたって除去することにより、Ｗプラグ２１５ｂの表面を露出させる。続いて、ビア孔２１７ｃ内、及びビア孔２１７ｄ内に、スパッタリング法により、ＴｉＮ膜及びＴｉ膜を連続して積層することにより、当該各ビア孔の内壁にグルー膜２１７ａを形成する。続いて、ＣＶＤ法により、当該各ビア孔２１７ｃ、２１７ｄ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜２１４の表面が露出までＷ膜の平坦化を行うことにより、ビア孔２１７ｃ内、及びビア孔２１７ｄ内に、Ｗプラグ２１７ｂを形成する。
次いで、図１２（ｃ）に示すように、グルー膜２１８ａ、配線膜２１８ｂ及びグルー膜２１８ｃからなる金属配線層２１８を形成する。
具体的に、まず、全面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ４００ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ２１５ｂ、２１７ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜２１８ａと、ＡｌＣｕ合金膜からなる配線膜２１８ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜２１８ｃとからなる金属配線層２１８が形成される。
その後、更に、層間絶縁膜の形成やコンタクトプラグの形成を行った後、２層目以降の金属配線層を形成し、最後にＴＥＯＳ−ＳｉＯ2膜とＳｉＮ膜とから構成されるカバー膜を形成して、強誘電体キャパシタ２３０を有する本実施形態に係る強誘電体メモリを完成させる。
次に、本発明者が行った実験結果について説明する。
先ず、バッチ式の成膜装置を用いてＡＬＤ法により、シリコン基板上に、Ａｌ2Ｏ3膜を厚さ２０ｎｍ程度で成膜し、Ａｌ2Ｏ3膜中のＨ2Ｏ含有量について、ＴＤＳ法を用いて評価した。この際、Ａｌ2Ｏ3膜の成膜にあたっては、ＴＭＡ及びＨ2Ｏを用いたＡＬＤ法により行った。また、評価用試料としては、Ａｌ2Ｏ3膜の形成後にオゾン（Ｏ3）を含む雰囲気中でのアニール処理を行った本発明の製造方法で作製した試料と、Ａｌ2Ｏ3膜の形成後にオゾン（Ｏ3）を含む雰囲気中でのアニール処理を行わない従来の製造方法で作製した試料を用いた。なお、本発明の製造方法で作製した試料では、アルミニウム酸化物膜を形成した後に、ｉｎ−ｓｉｔｕで温度５００℃に昇温して、Ｏ3雰囲気中において３０分間の緻密化アニールを行った。
図１３は、Ａｌ2Ｏ3膜を温度３００℃で成膜した際のＴＤＳ分析結果を示す特性図である。なお、図１３は、Ｈ2Ｏに相当するＭ／ｅ＝１８のスペクトルのみの特性を示している。図１３において、２２０℃付近の温度領域Ｐ１は、図１の場合と同様に、アルミニウム酸化物膜の表面に吸着したＨ2Ｏが脱離したものであると考えられるため考慮しない。そして、アルミニウム酸化物膜中に少なからず存在するＡｌ−ＯＨ結合のＯＨ基同士が脱水縮合反応することにより生じたＨ2Ｏを示す６５０℃付近の温度領域Ｐ２について考察する。
図１３に示すように、Ａｌ2Ｏ3膜を温度３００℃で成膜した場合、温度領域Ｐ２において、従来の製造方法で作製した試料ではピークが見られるが、本発明の製造方法で作製した試料ではピークが見られない。これは、Ｏ3雰囲気中でのアニール処理により、Ａｌ2Ｏ3膜からＯＨ基が除去されて、Ａｌ2Ｏ3膜が緻密化されていることを示している。
同様に、図１４は、Ａｌ2Ｏ3膜を温度２５０℃で成膜した際のＴＤＳ分析結果を示す特性図であり、図１５は、Ａｌ2Ｏ3膜を温度２００℃で成膜した際のＴＤＳ分析結果を示す特性図である。図１３の場合と同様に、成膜温度が２５０℃及び２００℃の場合においても、温度領域Ｐ２において、従来の製造方法で作製した試料ではピークが見られるが、本発明の製造方法で作製した試料ではピークが見られず、Ｏ3雰囲気中でのアニール処理により、Ａｌ2Ｏ3膜からＯＨ基が除去されて、Ａｌ2Ｏ3膜が緻密化されていることが分かる。
次に、ＡＬＤ法の成膜温度による影響を擬似的に評価するため、強誘電体キャパシタの疲労（Ｆａｔｉｇｕｅ）特性について調査する実験を行った結果を図１６に示す。
試料としては、スパッタ法により、厚さ１７５ｎｍ程度のＰｔ膜、厚さ２０ｎｍ程度のＴｉ膜、厚さ２００ｎｍ程度のＰＬＺＴ、厚さ２００ｎｍ程度のＩｒＯ2を順次堆積して、パターニングを行うことによりＰｔ膜及びＴｉ膜からなる下部電極と、ＰＬＺＴからなる強誘電体膜と、ＩｒＯ2からなる上部電極を具備する強誘電体キャパシタを形成した。そして、ひな壇構造に加工された強誘電体キャパシタを全て覆うように、室温でスパッタ法によりアルミニウム酸化物膜を成膜した後、Ａｌの１層配線まで成膜して試料を作製した。
強誘電体キャパシタの疲労特性については、アルミニウム酸化物膜を成膜する前に６０分間の炉アニールを行って、成膜温度を擬似的に再現するようにした。そして、成膜温度に相当するアニール温度をパラメータとし、電圧７Ｖを印加して２×１０8回反転を繰り返す疲労試験を行った後のスイッチング電荷量Ｑｓｗの損出率（％）を測定した。
図１６に示すように、アニールを温度４５０℃以上で行った場合には、疲労試験後のスイッチング電荷量Ｑｓｗの損出率が大きくなっていることが分かる。これは、４５０℃以上の処理では、強誘電体膜であるＰＬＺＴの側壁が剥き出しになっていることにより、ＰｂＯが抜けてＰｂ脱離が起こっていると考えられる。炉アニールは、常圧下で行われるため、減圧ＣＶＤ法の１種であるＡＬＤ法の場合では、真空下であるため、よりＰｂ脱離が促進されると予想される。この点を考慮すると、信頼性あるＦｅＲＡＭの動作を確保するためには、ＡＬＤ法によるＡｌ2Ｏ3膜の成膜温度は、３５０℃以下であることが望ましい。また、成膜温度が２００℃未満になると、ＰＤＡ処理を行ってもＡｌ2Ｏ3膜中にカーボンが残存してしまうという不具合が生じるため、成膜温度は、２００℃℃以上であることが望ましい。
ＡＬＤ法による成膜装置には、枚葉式の成膜装置と、１００枚程度の基板を一括して処理するバッチ式の成膜装置があるが、１層ずつ成膜を行うＡＬＤ法の場合、成膜に時間がかかるため、スループットを考えると、バッチ式の成膜装置が有利である。しかし、バッチ式の成膜装置の場合には、真空引きする体積が大きくなるので、枚葉式の成膜装置で成膜したアルミニウム酸化物膜に比べて、１層あたりのサイクル時間が長くなるため、膜質が劣ってポーラスな膜になり、キャパシタ保護膜として十分機能しないという懸念がある。そこで、成膜温度を高温化すれば、アルミニウム酸化物膜がより緻密になってブロック性能が向上すると考えられるが、ＴＭＡが気相中で反応する確率も高くなるため、パーティクル発生の恐れがある。さらに、強誘電体キャパシタの強誘電体膜としてＰＺＴ膜を用いた場合、構成物質であるＰｂＯの蒸気圧が高いため、高温で成膜するとＰｂＯが脱離して、Ｐｂプアな膜となり、信頼性評価の１つの指標である疲労特性が悪くなるということも考えられる。
すなわち、スループットを考慮して、バッチ式の成膜装置でアルミニウム酸化物膜を成膜する場合、従来では、膜質が劣ったものになるか、成膜時にパーティクルが発生する懸念があった。しかし、本発明では、アルミニウム酸化物膜を形成した後に、強酸化性のオゾン（Ｏ3）を含むアニール処理を行うことにより、アルミニウム酸化物膜をより緻密な膜とし、また、図１６の結果からも明らかなように、アルミニウム酸化物膜の成膜温度を高温化することなく成膜することができるため、成膜時のパーティクルの発生をなくすことができる。よって、本発明では、バッチ式の成膜装置でアルミニウム酸化物膜を成膜する場合により好適である。
本発明の実施形態によれば、強誘電体キャパシタを覆うＡｌ2Ｏ3膜（アルミニウム酸化物膜）に対して、オゾン（Ｏ3）を含む酸化性ガス雰囲気中においてアニール処理を行うようにしたので、Ａｌ2Ｏ3膜を緻密な膜とすることができ、強誘電体膜への水素の侵入を回避することができ、強誘電体膜の劣化を防止することができる。これにより、高いスイッチング電荷量Ｑｓｗ、即ち高信頼性の強誘電体キャパシタを有するＦｅＲＡＭを提供することができる。
また、Ａｌ2Ｏ3膜の成膜を、ＴＭＡ及びオゾン（Ｏ3）を用いたＡＬＤ法により行うようにしたので、Ａｌ2Ｏ3膜をより緻密化した膜とすることができる。
また、Ａｌ2Ｏ3膜を温度３５０℃以下で形成するようにしたので、強誘電体膜としてＰＺＴ（ＰＬＺＴ）を用いた場合に、ＰｂＯ脱離を回避することができる。また、３５０℃以下の低温で成膜したＡｌ2Ｏ3膜を、強酸化作用のオゾン（Ｏ3）を含む雰囲気中において３５０℃以上（本実施形態では５００℃）のアニール処理を行うため、ＰｂＯの脱離をＡｌ2Ｏ3膜によってブロックし、強誘電体キャパシタの疲労特性の劣化を防止できる。
また、Ａｌ2Ｏ3膜を形成する工程とオゾン（Ｏ3）を用いたアニール処理工程とを、同一装置内（ｉｎ−ｓｉｔｕ）で連続的に行うようにしたので、Ａｌ2Ｏ3膜の表面に吸着した水分がその後の炉アニールによって内部拡散し、強誘電体膜を劣化させてしまう問題を回避することができる。
更に、強誘電体キャパシタの保護膜であるアルミニウム酸化物膜を、バッチ式の成膜装置を用いてＡＬＤ法により成膜する場合であっても、アルミニウム酸化物膜を緻密な膜にすることができ、且つパーティクルの発生を回避するとともに疲労特性の劣化を防止することができる。これにより、製造工程におけるスループットを向上させることができる。
なお、本実施形態においては、強誘電体キャパシタの強誘電体膜として、ＰＺＴを用いた例で説明を行ったが、本発明においてはこれに限定されるわけでなく、例えば、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、ＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物を用いることも可能である。また、強誘電体膜をＭＯ−ＣＶＤ法で形成する場合について説明したが、例えば、ゾルゲル法、スパッタ法等を用いることができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
半導体基板の上方に、上部電極と下部電極との間にキャパシタ膜が挟持されてなるキャパシタを形成する工程と、
前記キャパシタを覆うように、アルミニウム酸化物膜を形成する工程と、
前記アルミニウム酸化物膜を形成した後、オゾンを含む酸化性ガス雰囲気中において前記アルミニウム酸化物膜に対して熱処理を行う工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）
前記熱処理を、４００℃以上７００℃以下の温度で行うことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記アルミニウム酸化物膜を、２００℃以上３５０℃以下の温度で形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）
前記アルミニウム酸化物膜を形成する工程と前記熱処理を行う工程とを、同一装置内で連続的に行うことを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
（付記５）
前記アルミニウム酸化物膜を、原子層堆積法により形成することを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
（付記６）
前記原子層堆積法では、有機アルミニウム化合物及び酸化性ガスを用いることを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）
前記酸化性ガスとして、オゾンを用いることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記有機アルミニウム化合物として、トリメチルアルミニウムを用いることを特徴とする付記６又は７に記載の半導体装置の製造方法。
（付記９）
前記アルミニウム酸化物膜を、バッチ式の装置において形成することを特徴とする付記１〜８のいずれか１項に記載の半導体装置の製造方法。
（付記１０）
前記キャパシタ膜は、強誘電体膜で構成されていることを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）
前記強誘電体膜は、ＰＺＴ、ＰＬＺＴ、ＳＢＴ及びＳＢＴＮのうちの少なくともいずれか１種であることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記上部電極は、酸化イリジウムを含有する膜で構成されていることを特徴とする付記１〜１１のいずれか１項に記載の半導体装置の製造方法。
ＴＭＡ及びＨ2Ｏを用いたＡＬＤ法により成膜したＡｌ2Ｏ3膜のＴＤＳ分析結果を示す特性図である。 本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。 第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 図３に引き続き、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 図４に引き続き、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 図５に引き続き、第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 ＴＭＡ及びオゾン（Ｏ3）を用いたＡＬＤ法によりＡｌ2Ｏ3膜の成膜方法を工程順に示す模式図である。 第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 図８に引き続き、第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 図９に引き続き、第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 図１０に引き続き、第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 図１１に引き続き、第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。 Ａｌ2Ｏ3膜を温度３００℃で成膜した際のＴＤＳ分析結果を示す特性図である。 Ａｌ2Ｏ3膜を温度２５０℃で成膜した際のＴＤＳ分析結果を示す特性図である。 Ａｌ2Ｏ3膜を温度２００℃で成膜した際のＴＤＳ分析結果を示す特性図である。 強誘電体キャパシタの疲労特性を示す特性図である。 ＦｅＲＡＭのメモリセルの一例を示す回路図である。 ＴＭＡ及びＨ2Ｏを用いたＡＬＤ法によりＡｌ2Ｏ3膜の成膜方法を工程順に示す模式図である。
符号の説明
６１、２０１ 半導体基板
６２、２０２ 素子分離絶縁膜
６３、２０３ ゲート絶縁膜
６４、２０４ ゲート電極
６５、２０５ シリサイド層
６６、２０６ サイドウォール
６７、２０７、２１６ シリコン酸窒化膜（ＳｉＯＮ膜）
６８、７５、２１４ 層間絶縁膜
６９ｃ、７６ｃ、７７ｃ、２１５ｃ、２１７ｃ、２１７ｄ ビア孔
６９ａ、７６ａ、７７ａ、７８ａ、７８ｃ、２１５ａ、２１７ａ、２１８ａ、２１８ｃ グルー膜
６９ｂ、６９ｄ、７６ｂ、７７ｂ、２１５ｂ、２１７ｂ Ｗプラグ
７０、１００ａ、２０９ 下部電極
７０ａ、２０９ａ Ｉｒ膜
７１、７１ａ、１００ｂ、２１０、２１０ａ 強誘電体膜
７２、１００ｃ、２１１ 上部電極
７２ａ、２１１ａ ＩｒＯ2膜
７３、１００、２３０ 強誘電体キャパシタ
７４、１５０、２０８ｂ、２１２、２１３ Ａｌ2Ｏ3膜（アルミニウム酸化物膜）
７８、２１８ 金属配線層
７８ｂ、２１８ｂ 配線膜
９１、２２１ ｐウェル
９２ 低濃度拡散層
９３ 高濃度拡散層
１０１、１０２、２００ ＭＯＳＦＥＴ

Claims (9)

  1. 半導体基板の上方に、上部電極と下部電極との間に強誘電体膜が挟持されてなるキャパシタを形成する工程と、
    前記キャパシタを覆うように、アルミニウム酸化物膜を形成する工程と、
    前記アルミニウム酸化物膜を形成した後、オゾンを含む酸化性ガス雰囲気中において前記アルミニウム酸化物膜に対して熱処理を行う工程と、
    前記アルミニウム酸化物膜上に、高密度プラズマＣＶＤ法により層間絶縁膜を形成する工程と
    を有することを特徴とする強誘電体メモリの製造方法。
  2. 前記熱処理を、４００℃以上７００℃以下の温度で行うことを特徴とする請求項１に記載の強誘電体メモリの製造方法。
  3. 前記アルミニウム酸化物膜を、２００℃以上３５０℃以下の温度で形成することを特徴とする請求項１又は２に記載の強誘電体メモリの製造方法。
  4. 前記アルミニウム酸化物膜を形成する工程と前記熱処理を行う工程とを、同一装置内で連続的に行うことを特徴とする請求項１〜３のいずれか１項に記載の強誘電体メモリの製造方法。
  5. 前記アルミニウム酸化物膜を、原子層堆積法により形成することを特徴とする請求項１〜４のいずれか１項に記載の強誘電体メモリの製造方法。
  6. 前記原子層堆積法では、有機アルミニウム化合物及び酸化性ガスを用いることを特徴とする請求項５に記載の強誘電体メモリの製造方法。
  7. 前記酸化性ガスとして、オゾンを用いることを特徴とする請求項６に記載の強誘電体メモリの製造方法。
  8. 前記アルミニウム酸化物膜を、バッチ式の装置において形成することを特徴とする請求項１〜７のいずれか１項に記載の強誘電体メモリの製造方法。
  9. 前記強誘電体膜は、ＰＺＴ、ＰＬＺＴ、ＳＢＴ及びＳＢＴＮのうちの少なくともいずれか１種であることを特徴とする請求項１〜８のいずれか１項に記載の強誘電体メモリの製造方法。
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