JP4889457B2 - 液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に係り、特に、外部から階調電圧が入力されるアナログインタフェースを採用する液晶表示装置に適用して有効な技術に関する。

液晶表示装置は、外部から表示データ（デジタルデータ）が入力されるタイプと、外部から階調電圧（アナログ映像電圧）が入力されるタイプ（以下、アナログインタフェース仕様の液晶表示装置という。）とに大別される。
前述のアナログインタフェース仕様の液晶表示装置では、外部から階調電圧が入力されるので、液晶表示装置側には、外部から入力される階調電圧を各映像線に分配するためのシフトレジスタ回路と、スイッチング素子が必要となる。
一方、アクティブマトリクス方式の液晶表示パネルでは、各サブピクセルが薄膜トランジスタを有する。この薄膜トランジスタとして、半導体層がアモルファス・シリコンから成るものと、半導体層がポリ・シリコンから成るものとが知られている。
以下、半導体層がアモルファス・シリコンから成る薄膜トランジスタを、ａ−Ｓｉトランジスタ、また、アクティブ素子として、ａ−Ｓｉトランジスタを用いる液晶表示装置を、ａ−Ｓｉ液晶表示装置、並びに、半導体層がポリ・シリコンから成る薄膜トランジスタを、ｐ−Ｓｉトランジスタ、また、アクティブ素子として、ｐ−Ｓｉトランジスタを用いる液晶表示装置を、ｐ−Ｓｉ液晶表示装置と称する。

前述したアナログインタフェース仕様の液晶表示装置においては、外部から入力されるアナログ階調電圧を、１走査期間内に、順次サンプリングして、１表示ラインの各サブピクセルに書き込む必要がある。
しかしながら、ａ−Ｓｉトランジスタは移動度が小さいために、アナログインタフェース仕様の液晶表示装置として、ａ−Ｓｉ液晶表示装置を使用する場合、外部から入力されるアナログ階調電圧を、１走査期間内に、順次サンプリングして、１表示ラインの各サブピクセルに書き込むことができなかった。
そのため、従来のアナログインタフェース仕様の液晶表示装置は、ｐ−Ｓｉ液晶表示装置が使用される。
さらに、このｐ−Ｓｉ液晶表示装置では、外部から入力される階調電圧を各映像線に分配するためのシフトレジスタ回路とスイッチング素子、並びに、走査線を駆動する走査線駆動回路（シフトレジスタ）も、ｐ−Ｓｉトランジスタを形成する基板上に一体に形成するようにしている。

ｐ−Ｓｉ液晶表示装置の液晶表示パネルも、ａ−Ｓｉ液晶表示装置の液晶表示パネルも、ホトリソグラフィ技術により作製されるが、ｐ−Ｓｉ液晶表示装置の液晶表示パネルを作製する際に、一般的に、約１０枚のマスクが使用される。
そのため、アナログインタフェース仕様のｐ−Ｓｉ液晶表示装置は、低コスト化が困難で、スループットが低下するという問題点があった。
アナログインタフェース仕様の液晶表示装置として、ａ−Ｓｉ液晶表示装置を使用すれば、低コスト化を図り、スループットを向上させることは可能であるが、前述したように、ａ−Ｓｉトランジスタは移動度が小さいために、ａ−Ｓｉ液晶表示装置では、外部から入力されるアナログ階調電圧を、１走査期間内に、順次サンプリングして、１表示ラインの各サブピクセルに書き込むことができなかった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、アナログインタフェース仕様の液晶表示装置として、各サブピクセルが、半導体層がアモルファス・シリコンから成る薄膜トランジスタを有する液晶表示装置を用いることにより、低コスト化を図り、スループットを向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に狭持された液晶とを有する液晶表示パネルと、映像線駆動回路と、走査線駆動回路とを備え、前記液晶表示パネルは、それぞれ薄膜トランジスタを有する（ｍ×ｎ）個のサブピクセルと、前記（ｍ×ｎ）個のサブピクセルの前記薄膜トランジスタのゲートに選択走査電圧を入力するｍ個の走査線と、前記（ｍ×ｎ）個のサブピクセルの前記薄膜トランジスタの第１の電極に映像電圧を入力するｎ個の映像線とを有し、前記映像線駆動回路は、外部から入力されるｋ個の階調電圧をサンプリングして、ｎ個の映像線をｋ（ｋ＜ｎ）個毎にグループ化した、１番目ないし（ｎ／ｋ）番目のグループの前記ｋ個の映像線に順次供給するｎ個のスイッチング素子と、ｎ個のスイッチング素子をｋ個毎にグループ化した、１番目から（ｎ／ｋ）番目のグループのｋ個のスイッチング素子に順次サンプリング電圧を入力し、各グループのｋ個のスイッチング素子を順次オンとするシフトレジスタ回路とを有し、前記走査線駆動回路は、前記ｎ個の走査線に順次選択走査電圧を供給する液晶表示装置であって、前記映像線駆動回路と前記走査線駆動回路とは、前記第１の基板上に実装される半導体チップ内に内蔵された回路であり、前記薄膜トランジスタは、半導体層として、アモルファスシリコンを有し、外部から入力されるｋ個の階調電圧の電圧レベルが、０〜５Ｖの時に、前記薄膜トランジスタのゲートに入力される選択走査電圧が、２０Ｖ以上である。

（２）（１）において、前記各スイッチング素子がオンとなっている期間は、２００ｎｓ以上である。
（３）（１）または（２）において、１走査期間内において、前記各映像線に階調電圧を供給する前に、前記各映像線をプリチャージする手段を有する。
（４）（１）ないし（３）の何れかにおいて、前記半導体チップは、昇圧回路を有し、前記走査線駆動回路は、低電圧レベルの選択走査電圧を、前記昇圧回路で生成された電圧に基づき、前記２０Ｖ以上の高電圧レベルの選択走査電圧に変換するレベルシフト回路を有する。
（５）（１）ないし（４）の何れかにおいて、前記映像線駆動回路と前記走査線駆動回路とは、前記第１の基板上に実装される同一の半導体チップ内に内蔵された回路であり、前記映像線駆動回路は、前記半導体チップの長手方向の中央部に配置され、前記走査線駆動回路は、前記半導体チップの前記映像線駆動回路が配置される領域の両外側に配置される。
（６）（１）ないし（５）の何れかにおいて、前記映像線の配線抵抗をＲ、配線容量をＣとするとき、Ｒ×Ｃは、７５ｎｓ以下である。
（７）（１）ないし（６）の何れかにおいて、前記映像線および前記走査線の少なくとも一方は、Ａｌ／Ｃｕの多層配線層で構成される。

（８）第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に狭持された液晶とを有する液晶表示パネルと、映像線駆動回路と、走査線駆動回路とを備え、前記液晶表示パネルは、それぞれ薄膜トランジスタを有する（ｍ×ｎ）個のサブピクセルと、前記（ｍ×ｎ）個のサブピクセルの前記薄膜トランジスタのゲートに選択走査電圧を入力するｍ個の走査線と、前記（ｍ×ｎ）個のサブピクセルの前記薄膜トランジスタの第１の電極に映像電圧を入力するｎ個の映像線とを有し、前記映像線駆動回路は、外部から入力されるｋ個の階調電圧をサンプリングして、ｎ個の映像線をｋ（ｋ＜ｎ）個毎にグループ化した、１番目ないし（ｎ／ｋ）番目のグループの前記ｋ個の映像線に順次供給するｎ個のスイッチング素子と、ｎ個のスイッチング素子をｋ個毎にグループ化した、１番目から（ｎ／ｋ）番目のグループのｋ個のスイッチング素子に順次サンプリング電圧を入力し、各グループのｋ個のスイッチング素子を順次オンとするシフトレジスタ回路とを有し、前記走査線駆動回路は、前記ｍ個の走査線に順次選択走査電圧を供給する液晶表示装置であって、前記映像線駆動回路と前記走査線駆動回路とは、前記第１の基板上に実装される半導体チップ内に内蔵された回路であり、前記薄膜トランジスタのゲートに入力される選択走査電圧は、外部から入力されるｋ個の階調電圧の電圧レベルの２倍以上である。

（９）第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に狭持された液晶とを有する液晶表示パネルと、映像線駆動回路と、走査線駆動回路とを備え、前記液晶表示パネルは、それぞれ薄膜トランジスタを有する（ｍ×ｎ）個のサブピクセルと、前記（ｍ×ｎ）個のサブピクセルの前記薄膜トランジスタのゲートに選択走査電圧を入力するｍ個の走査線と、前記（ｍ×ｎ）個のサブピクセルの前記薄膜トランジスタの第１の電極に映像電圧を入力するｎ個の映像線とを有し、前記映像線駆動回路は、外部から入力されるｋ個の階調電圧をサンプリングして、ｎ個の映像線をｋ（ｋ＜ｎ）個毎にグループ化した、１番目ないし（ｎ／ｋ）番目のグループの前記ｋ個の映像線に順次供給するｎ個のスイッチング素子と、ｎ個のスイッチング素子をｋ個毎にグループ化した、１番目から（ｎ／ｋ）番目のグループのｋ個のスイッチング素子に順次サンプリング電圧を入力し、各グループのｋ個のスイッチング素子を順次オンとするシフトレジスタ回路とを有し、前記走査線駆動回路は、前記ｍ個の走査線に順次選択走査電圧を供給する液晶表示装置であって、前記映像線駆動回路と前記走査線駆動回路とは、前記第１の基板上に実装される半導体チップ内に内蔵された回路であり、前記各スイッチング素子がオンとなっている期間は、１水平走査期間の１／ｋ以下の期間であり、前記映像線の配線抵抗をＲ、配線容量をＣとするとき、Ｒ×Ｃは、前記スイッチング素子がオンとなっている期間の１／３以下の時定数である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、アナログインタフェース仕様の液晶表示装置において、低コスト化を図り、スループットを向上させることが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略全体構成を示すブロック図である。
図１において、ＬＣＭが本実施例の液晶表示モジュール、１００は表示部、１１０は映像線駆動回路、１２０は走査線駆動回路、１３０は昇圧回路、１５０は本体側のシステムボードである。
本体側のシステムボード１５０は、例えば、Ｄ０〜Ｄ５の６ビットの表示データを、Ｄ／Ａ変換器１５１で階調電圧（所謂、アナログの映像電圧）に変換し、液晶表示モジュール（ＬＣＭ）に転送する。この場合に、後述するように、１２本の伝送線を使用して、本体側のシステムボード１５０から液晶表示モジュール（ＬＣＭ）に対して、１２個の階調電圧が同時に転送される。
液晶表示モジュール（ＬＣＭ）の表示部１００は、ｎ本（ここでは、３２０×３＝９６０本）の映像線（ＤＬ）と、ｍ本（ここでは、４８０本）の走査線（ＧＬ）と、マトリクス状に配置された複数個（ここでは、３２０×４８０×３個）のサブピクセルとを有する。各サブピクセルは、各映像線（ＤＬ）と各走査線（ＧＬ）とで囲まれた領域に配置される。
各サブピクセルは、アクティブ素子を構成する薄膜トランジスタ（ＴＦＴ）を有し、各行毎の９６０個の薄膜トランジスタ（ＴＦＴ）のゲートは、それぞれ走査線（ＧＬ）に接続され、この走査線（ＧＬ）は、走査線駆動回路１２０に接続される。各薄膜トランジスタ（ＴＦＴ）は、ゲートに正のバイアス電圧を印加すると導通し、ゲートに負のバイアス電圧を印加すると不導通になる。
各列毎の４８０個の薄膜トランジスタ（ＴＦＴ）の第１電極（ドレインまたはソース）は、それぞれ映像線（ＤＬ）に接続され、この映像線（ＤＬ）は、映像線駆動回路１１０に接続される。
また、画素電極（ＰＸ）と対向電極（ＣＴ）との間に液晶層が設けられるので、各画素電極（ＰＸ）には、液晶容量が等化的に接続されるとともに、また、画素電極（ＰＸ）と対向電極（ＣＴ）の間には、保持容量（Ｃadd）が接続される。

図２は、本実施例の液晶表示モジュールの概略構成を示す斜視図である。
本実施例の液晶表示モジュールは、ＩＰＳ方式の液晶表示モジュールであり、図示は省略するが、第１の基板（ＳＵＢ１）には、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）、対向電極（ＣＴ）、映像線（ＤＬ）、走査線（ＧＬ）、および保持容量（Ｃadd）が形成される。第２の基板（ＳＵＢ２）には、カラーフィルタ、遮光膜等が形成される。
図２に示すように、本実施例の液晶表示モジュールは、第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（ＳＵＢ１）と、第２の基板（対向基板ともいう）（ＳＵＢ２）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示モジュールでは、液晶が一対の基板の間に挟持された構造となっており、第２の基板（ＳＵＢ２）の主面側が表示面となっている。
また、第２の基板（ＳＵＢ２）は、第１の基板（ＳＵＢ１）よりも大きな面積を有し、第２の基板（ＳＵＢ２）の、第１の基板（ＳＵＢ１）と対向しない領域には半導体チップ（Ｄｒ）が実装され、さらに、当該領域の一辺の周辺部には、フレキシブル配線基板（ＦＰＣ）が実装される。尚、基板の材質は絶縁性の基板であればよく、ガラスに限られず、プラスチックなどでもよい。

図３は、図１に示す映像線駆動回路１１０と、走査線駆動回路１２０の内部回路構成を示すブロック図である。なお、図３の点線枠で示す部分が、図２の半導体チップ（Ｄｒ）内に内蔵される回路である。
図３に示すように、映像線駆動回路１１０は、水平方向シフトレジスタ１１１と、スイッチング回路１１２と、プリチャージ回路１１３とで構成される。
図３に示すＶＳ１〜ＶＳ１２は、ビデオ信号線であり、スイッチング回路１１２は、各映像線（ＤＬ１〜ＤＬ９６０）を、ビデオ信号線（ＶＳ１〜ＶＳ１２）に接続する９６０個のトランスファゲート回路（ＴＲＧ１）で構成される。この場合に、９６０本の映像線（ＤＬ）は、１２個ずつ、８０のグループにグループ分けされ、各グループ内の１２本の映像線（ＤＬ）は、対応するビデオ信号線（ＶＳ１〜ＶＳ１２）に接続される。
水平方向シフトレジスタ１１１は、１番目ないし８０番目のサンプリングパルス（ＳＰ１〜ＳＰ８０）を、それぞれ、１番目ないし８０番目のグループの映像線（ＤＬ）に接続される１２個のトランスファゲート回路（ＴＲＧ１）に入力し、１番目ないし８０番目のグループの１２本の映像線（ＤＬ）に階調電圧を供給する。
例えば、図３では、１番目のグループの映像線（ＤＬ１〜ＤＬ１２）に接続される１２個のトランスファゲート回路（ＴＲＧ１）は、１番目のサンプリングパルス（ＳＰ１）でオンとなり、この１番目のサンプリングパルス（ＳＰ１）が、“Ｈｉｇｈレベル”となっている間、映像線（ＤＬ１〜ＤＬ１２）に対して、対応するビデオ信号線（ＶＳ１〜ＶＳ１２）から、階調電圧が供給される。

プリチャージ回路１１３は、プリチャージ期間内に、映像線（ＤＬ１〜ＤＬ９６０）を、２．５Ｖのプリチャージ電圧が供給される電源ラインに接続するトランスファゲート回路（ＴＲＧ２）で構成される。
図３に示すように、走査線駆動回路１２０は、垂直方向シフトレジスタ１２１と、レベルシフト回路１２２とで構成される。
垂直方向シフトレジスタ１２１は、低電圧の選択走査電圧を順次出力する。レベルシフト回路１２２は、昇圧回路１３０から出力される高電圧に基づき、低電圧の選択走査電圧を高電圧の選択走査電圧に変換し、各走査線（ＧＬ）に供給する。
これにより、ゲートに高電圧の選択走査電圧が供給される、１表示ラインの各サブピクセルの薄膜トランジスタ（ＴＦＴ）が、１水平走査期間の間オンとなる。
なお、図３に示すように、対向電極（ＣＴ）は、各表示ライン毎に分割された、４８０個の対向電極（ＣＴ１〜ＣＴ４８０）で構成される。
また、本実施例の駆動方法では、１表示ライン毎に、正極性の対向電圧（ＶＣＯＭ）と、負極性の対向電圧（ＶＣＯＭ）とが、交互に対向電極（ＣＴ）に入力される。それに、合わせて、ビデオ信号線（ＶＳ１〜ＶＳ１２）に入力される階調電圧の極性も、１表示ライン毎に変化し、ビデオ信号線（ＶＳ１〜ＶＳ１２）には、正極性の階調電圧と、負極性の階調電圧とが交互に入力される。

図４は、本実施例の液晶表示モジュール（ＬＣＭ）の動作を説明するためのタイミングチャートである。
図４において、ＨＦＬＭは水平同期信号であり、ＨＣＬＫ１，ＨＣＬＫ２は、ビデオ信号線（ＶＳ１〜ＶＳ１２）に入力される階調電圧と同期するクロックである。クロック（ＨＣＬＫ１）と、クロック（ＨＣＬＫ２）とは、周波数が同じで、位相が互いに反転しているクロックである。また、図４中のＣＬＫは、クロック（ＨＣＬＫ１）、あるいは、クロック（ＨＣＬＫ２）の半周期を表している。ここで、階調電圧の転送速度は、３ＭＨｚであるので、１ＣＬＫは３００ｎｓとなる。
図４に示すように、水平同期信号（ＨＦＬＭ）が入力された時点から、３ＣＬＫの期間後、８０ＣＬＫの期間内に８０回、ビデオ信号線（ＶＳ１〜ＶＳ１２）から、９６０本の映像信号線（ＤＬ）に階調電圧が供給される。即ち、トランスファゲート回路（ＴＲＧ１）がオンとなっている期間は、１水平走査期間の１／１２以下の期間となる。
そして、最後のグループの映像線（ＤＬ９４９〜９６０）に階調電圧が供給された時点から、２４ＣＬＫの期間後に、制御信号（ＰＲＥ）がオンとなり、９６０本の映像信号線（ＤＬ）に、２．５Ｖのプリチャージ電圧が供給される。ここで、プリチャージ期間は、７ＣＬＫの期間以上の期間であることが好ましい。
また、図４において、Ｔ−ＷＲＩＴＥは、画素書き込み時間を表し、最後のグループの映像線（ＤＬ９４９〜９６０）に階調電圧が供給された時点から、走査線（ＧＬ）に負の走査電圧が入力され、薄膜トランジスタがオフとなる時点までの期間（ここでは、１６ＣＬＫ）を表している。
また、ＴＧ−ＯＦＦは、ゲートオフ時間を表し、ｊ番目の走査線（ＧＬ）に負の走査電圧が、（ｊ＋１）番目の走査線（ＧＬ）に選択走査電圧が入力された時点から、交流化信号（Ｍ）が変化する時点までの時間（ここでは、４ＣＬＫ）を表している。
さらに、Ｔ−ＶＣＯＭは、対向電極（ＣＴ）の電圧安定時間を表し、対向電極（ＣＴ）の電圧が切り替わった時点から、ビデオ信号線（ＶＳ１〜ＶＳ１２）から映像信号線（ＤＬ）に階調電圧が取り込まれる時点までの時間（ここでは、１４ＣＬＫ）を表している。

本実施例では、図１、図３に示す各サブピクセルの薄膜トランジスタ（ＴＦＴ）として、半導体層がアモルファス・シリコンから成る薄膜トランジスタ（ａ−Ｓｉトランジスタという。）を使用する。
しかしながら、前述したように、ａ−Ｓｉトランジスタは移動度が小さいために、図３に示す水平シフトレジスタ１１１と、スイッチング回路１１２とをａ−Ｓｉトランジスタで構成した場合、１走査期間内に、ビデオ信号線（ＶＳ１〜ＶＳ１２）に入力される階調電圧の取り込み動作を実行することができない。
同様に、垂直方向シフトレジスタ１２１と、レベルシフト回路１２２とをａ−Ｓｉトランジスタで構成した場合、１フレーム期間内に、走査線（ＧＬ）のスキャン動作を実行することができない。
そこで、本実施例では、図１、図３に示す映像線駆動回路１１０と、走査線駆動回路１２０を、図２に示す半導体チップ（Ｄｒ）内に内蔵された回路とする。
なお、図１、図３に示す映像線駆動回路１１０と、走査線駆動回路１２０とは、それぞれ別の半導体チップ内に内蔵することも可能である。例えば、図１、図３に示す映像線駆動回路１１０を第１の半導体チップ内に内蔵し、図１、図３に示す走査線駆動回路１２０を、第２の半導体チップに内蔵するようにしてもよい。

一般的に、映像線（ＤＬ）は、図５（ａ）に示すように、配線抵抗群１１と配線容量群１２とから成る分布定数線路と見なせる。今、図５（ｂ）に示すように、映像線（ＤＬ）一端（階調電圧の供給端）から見たときの、映像線（ＤＬ）の配線抵抗をＲ、配線容量をＣ、時定数τ（＝Ｒ×Ｃ）とした時、本実施例において、τは、１００ｎｓ（＝３００／３、即ち、トランスファゲート回路（ＴＲＧ１）がオンとなっている期間の１／３）以下の期間が望ましく、さらに、本実施例において、映像線（ＤＬ）の一端にパルス状の電圧を入力した場合に、１ＣＬＫ内に、映像線（ＤＬ）の充電電圧が、入力された電圧の９８％の値となるためには、４τの期間が３００ｎｓである必要があるので、τは、より好ましくは、７５（＝３００／４）ｎｓ以下が望ましい。
即ち、本実施例では、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ等の単層の配線層、あるいは、図６に示すＡｌ／Ｃｕの２層の配線層など、Ａｌ、Ｃｕ、Ｍｏ、Ｃｒ等の中のいずれか２つの金属から成る２層の配線層の厚みを厚膜化（低抵抗化）する等の方法により、映像線（ＤＬ）の配線抵抗Ｒと配線容量Ｃの積（τ＝Ｒ×Ｃ）を、７５ｎｓ以下としている。
なお、１ＣＬＫの時間は、本体側のシステムボード１５０から液晶表示モジュール（ＬＣＭ）に同時に転送される階調電圧の数（本実施例では、１２個）（あるいは、転送速度）に異存しており、本体側のシステムボード１５０から液晶表示モジュール（ＬＣＭ）に同時に転送される階調電圧の数が１２個よりも多く、あるいは、転送速度が３００ＭＨｚよりも低い場合は、１ＣＬＫの時間は長くなるので、時定数τを、７５ｎｓよりも大きくすることが可能である。

本実施例において、図１、図３に示す各サブピクセルの薄膜トランジスタ（ＴＦＴ）は、ａ−Ｓｉトランジスタであり、このままでは、ビデオ信号線（ＶＳ１〜ＶＳ１２）から映像線（ＤＬ）に取り込んだ階調電圧を、薄膜トランジスタ（ＴＦＴ）がオンとなっている間に、各サブピクセルに書き込むことができない。
そこで、本実施例では、各サブピクセルの薄膜トランジスタ（ＴＦＴ）のゲートに入力される選択走査電圧を、ビデオ信号線（ＶＳ１〜ＶＳ１２）に入力される１２個の階調電圧の最大電圧レベルの２倍以上の電圧としている。具体的には、各サブピクセルの薄膜トランジスタ（ＴＦＴ）のゲートに入力される選択走査電圧を、ビデオ信号線（ＶＳ１〜ＶＳ１２）に入力される１２個の階調電圧の電圧レベルが、０〜５Ｖの時に、２０Ｖ以上の電圧としている。
これにより、各サブピクセルの薄膜トランジスタ（ＴＦＴ）を構成するａ−Ｓｉトランジスタのオン抵抗値を低減し、ビデオ信号線（ＶＳ１〜ＶＳ１２）から取り込んだアナログ階調電圧を、薄膜トランジスタ（ＴＦＴ）がオンとなっている間に、各サブピクセルに書き込むことが可能となる。
そのため、図１、図３に示すように、半導体チップ（Ｄｒ）内に、昇圧回路１３０を設け、２０Ｖ以上の選択走査電圧を生成する。

図７は、図２に示す半導体チップ（Ｄｒ）内の回路構成の一例を示すブロック図である。
図７に示す例では、映像線駆動回路１１０が、半導体チップ（Ｄｒ）の長手方向の中央部に配置される。また、走査線駆動回路１２０は２つに分割され、当該分割された２個の走査線駆動回路（１２０ａ，１２０ｂ）は、半導体チップ（Ｄｒ）の長手方向の両側（即ち、映像線駆動回路１１０の両側）に配置される。また、昇圧回路１３０は、分割された走査線駆動回路（１２０ｂ）の外側に配置される。
以上説明したように、本実施例では、図１、図３に示す映像線駆動回路１１０と、走査線駆動回路１２０を、図２に示す半導体チップ（Ｄｒ）内に内蔵された回路とした上で、図１、図３に示す各サブピクセルの薄膜トランジスタ（ＴＦＴ）のみを、ａ−Ｓｉトランジスタで構成する。
ａ−Ｓｉトランジスタの製造プロセスでは、サブピクセル部や配線等のパターンを作成する為に、一般的に、約５枚のマスクを使用してホトリソグラフィ技術により作製される。したがって、ｐ−Ｓｉトランジスタを使用する場合に比して、マスク枚数を半減させることが可能となる。
その上、本実施例では、映像線駆動回路１１０と、走査線駆動回路１２０とは、半導体チップ（Ｄｒ）内に内蔵された回路で構成するようにしたので、ａ−Ｓｉトランジスタの製造プロセスが必要となるのは、表示部１００のみである。
したがって、本実施例では、スループットを向上させ、生産性を増加させるとともに、低コスト化を図ることが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例の液晶表示モジュールの概略全体構成を示すブロック図である。 本発明の実施例の液晶表示モジュールの概略構成を示す斜視図である。 図１に示す映像線駆動回路と、走査線駆動回の内部回路構成を示すブロック図である。 本発明の実施例の液晶表示モジュールの動作を説明するためのタイミングチャートである。 本発明の実施例の映像線（ＤＬ）の等価モデルを示す図である。 本発明の実施例の映像線（ＤＬ）の一例を示す断面図である。 図２に示す半導体チップ（Ｄｒ）内の回路構成の一例を示すブロック図である。

符号の説明

１１ 配線抵抗群
１２ 配線容量群
１００ 表示部
１１０ 映像線駆動回路
１１１ 水平方向シフトレジスタ
１１２ スイッチング回路
１１３ プリチャージ回路
１２０ 走査線駆動回路
１２１ 垂直方向シフトレジスタ
１２２ レベルシフト回路
１３０ 昇圧回路
１５０ 本体側のシステムボード
１５１ Ｄ／Ａ変換器
ＬＣＭ 液晶表示モジュール
ＤＬ 映像線
ＧＬ 走査線
ＴＦＴ 薄膜トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極
Ｃadd 保持容量
ＳＵＢ１ 第１の基板
ＳＵＢ２ 第２の基板
Ｄｒ 半導体チップ
ＦＰＣ フレキシブル配線基板
ＶＳ１〜ＶＳ１２ ビデオ信号線
ＴＲＧ１，ＴＲＧ２ トランスファゲート回路

Claims (7)

1. 第１の基板と、第２の基板と、前記第１の基板と前記第２の基板との間に狭持された液晶とを有する液晶表示パネルと、
   映像線駆動回路と、
   走査線駆動回路と、
   外部から入力される映像電圧が転送されるｋ（ｋ＜ｎ）本の伝送線とを備え、
   前記液晶表示パネルは、それぞれ薄膜トランジスタを有する（ｍ×ｎ）個のサブピクセルと、
   前記（ｍ×ｎ）個のサブピクセルの前記薄膜トランジスタのゲートに選択走査電圧を入力するｍ個の走査線と、
   前記（ｍ×ｎ）個のサブピクセルの前記薄膜トランジスタの第１の電極に映像電圧を入力するｎ個の映像線とを有し、
   前記映像線駆動回路は、外部から入力されるｋ個の映像電圧をサンプリングして、ｎ個の映像線をｋ個毎にグループ化した、１番目ないし（ｎ／ｋ）番目のグループの前記ｋ個の映像線に順次供給するｎ個のスイッチング素子と、
   ｎ個のスイッチング素子をｋ個毎にグループ化した、１番目から（ｎ／ｋ）番目のグループのｋ個のスイッチング素子に順次サンプリング電圧を入力し、各グループのｋ個のスイッチング素子を順次オンとするシフトレジスタ回路と、
   前記走査線駆動回路は、前記ｍ個の走査線に順次選択走査電圧を供給する液晶表示装置であって、
   前記映像線駆動回路と前記走査線駆動回路とは、前記第１の基板上に実装される半導体チップ内に内蔵された回路であり、
   前記薄膜トランジスタは、半導体層として、アモルファスシリコンを有し、
   外部から入力されるｋ個の階調電圧の電圧レベルが、０〜５Ｖの時に、前記薄膜トランジスタのゲートに入力される選択走査電圧が、２０Ｖ以上で、
   ｊ番目の走査線に前記薄膜トランジスタがオフとなる負の走査電圧が入力する時点に（ｊ＋１）番目の走査線に前記選択走査電圧が入力し、
   前記映像電圧が前記伝送線を介して３００ｎｓの期間で転送され、前記３００ｎｓを１ＣＬＫとした場合に、
   （ｎ／ｋ）番目のグループのｋ個の映像線に前記映像電圧が供給された時点から１６ＣＬＫ後に前記薄膜トランジスタがオフされることを特徴とする液晶表示装置。
2. 前記各スイッチング素子がオンとなっている期間は、２００ｎｓ以上であることを特徴とする請求項１に記載の液晶表示装置。
3. １走査期間内において、前記各映像線に階調電圧を供給する前に、前記各映像線をプリチャージする手段を有することを特徴する請求項１または請求項２に記載の液晶表示装置。
4. 前記半導体チップは、昇圧回路を有し、
   前記走査線駆動回路は、低電圧レベルの選択走査電圧を、前記昇圧回路で生成された電圧に基づき、前記２０Ｖ以上の高電圧レベルの選択走査電圧に変換するレベルシフト回路を有することを特徴とする請求項１ないし請求項３のいずれか１項に記載の液晶表示装置。
5. 前記映像線駆動回路と前記走査線駆動回路とは、前記第１の基板上に実装される同一の半導体チップ内に内蔵された回路であり、
   前記映像線駆動回路は、前記半導体チップの長手方向の中央部に配置され、
   前記走査線駆動回路は、前記半導体チップの前記映像線駆動回路が配置される領域の両外側に配置されることを特徴する請求項１ないし請求項４のいずれか１項に記載の液晶表示装置。
6. 前記映像線の配線抵抗をＲ、配線容量をＣとするとき、Ｒ×Ｃは、７５ｎｓ以下であることを特徴とする請求項１ないし請求項５のいずれか１項に記載の液晶表示装置。
7. 前記映像線および前記走査線の少なくとも一方は、Ａｌ／Ｃｕの多層配線層で構成されることを特徴とする請求項１ないし請求項６のいずれか１項に記載の液晶表示装置。

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