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JP4884660B2 - 薄膜トランジスタ装置の製造方法 - Google Patents

薄膜トランジスタ装置の製造方法 Download PDF

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JP4884660B2 JP2004234766A JP2004234766A JP4884660B2 JP 4884660 B2 JP4884660 B2 JP 4884660B2 JP 2004234766 A JP2004234766 A JP 2004234766A JP 2004234766 A JP2004234766 A JP 2004234766A JP 4884660 B2 JP4884660 B2 JP 4884660B2
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Description

本発明は、低電圧で駆動される薄膜トランジスタと高電圧で駆動される薄膜トランジスタとを有する薄膜トランジスタ装置の製造方法に関し、特に表示領域の外側に薄膜トランジスタにより構成される周辺回路を備えた液晶表示パネルに適用可能な薄膜トランジスタ装置の製造方法に関する。
液晶表示装置は、軽量且つ薄型で消費電力が少なく、携帯端末（ＰＤＡ）、ノート型パソコン及びディスクトップ型パソコン等のディスプレイやビデオカメラのファインダなど、種々の電子機器に使用されている。特に、各画素（サブピクセル）毎にスイッチング素子としてＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を設けたアクティブマトリクス型液晶表示装置は、駆動能力が高く優れた表示特性を示す。
一般的に、液晶表示装置は、２枚の基板と、これらの基板間に封入された液晶とにより構成されている。一方の基板には画素（サブピクセル）毎に画素電極及びＴＦＴ等が形成され、他方の基板には画素電極に対向するカラーフィルタと、各画素共通のコモン（共通）電極とが形成されている。以下、画素電極及びＴＦＴが形成された基板をＴＦＴ基板と呼び、ＴＦＴ基板に対向して配置される基板を対向基板と呼ぶ。また、ＴＦＴ基板と対向基板との間に液晶を封入してなる構造物を液晶表示パネルという。
近年、ドライバ（駆動回路）等の周辺回路を表示領域の外側に形成した周辺回路一体型液晶表示パネルが注目されている。周辺回路一体型液晶表示パネルでは、駆動能力が高いＴＦＴを形成するために、ＴＦＴの活性層となる半導体膜を多結晶シリコンで形成することが必要となる。
多結晶シリコンＴＦＴでは、イオンドーピング装置等を使用してコンタクト領域に不純物を高濃度に注入し、その後活性化処理が施される。活性化処理には、パルス発振のエキシマレーザから出力されるレーザ光を照射するレーザ活性化処理と、熱処理により不純物を活性化する熱活性化処理とがある。レーザ活性化処理の場合、ゲート電極越しにレーザ光を照射するため、ゲート電極材料には反射率が高い金属が使用される。一方、熱活性化処理の場合、５００℃以上の温度で加熱するので、ゲート電極材料には高融点金属が使用される。
ところで、携帯端末等に用いるディスプレイでは、低消費電力化が要求されることから、周辺回路はできるだけ低電圧化することが望まれる。このため、周辺回路はゲート絶縁膜の膜厚が小さいＴＦＴで構成することが好ましい。しかし、液晶表示パネルでは、液晶駆動に必要な電圧を確保するために７〜１０Ｖ以上の電圧（表示電圧）がＴＦＴを介して画素電極に印加されることから、ＴＦＴのゲート絶縁膜の厚さを８０〜１５０ｎｍと厚くして、ゲート耐圧を確保する必要がある。そのため、周辺回路一体型液晶表示パネルでは、動作電圧が高いＴＦＴで周辺回路を形成することになり、消費電力が大きくなるという問題点がある。
このような問題点を解決するために、本願発明者等は、例えば特開２００３−１８８１８３号公報に開示しているように、表示部のＴＦＴ（以下、画素ＴＦＴともいう）のゲート絶縁膜と周辺回路部のＴＦＴのゲート絶縁膜の厚さとを異なるようにすることを提案している。以下、ゲート絶縁膜が薄いほうのＴＦＴを低電圧駆動ＴＦＴと呼び、ゲート絶縁膜が厚いほうのＴＦＴを高電圧駆動ＴＦＴと呼ぶ。
図１（ａ）は液晶表示パネルの周辺回路部に形成された低電圧駆動ＴＦＴを示す断面図であり、図１（ｂ）は液晶表示パネルの表示部に形成された高電圧駆動ＴＦＴを示す断面図である。これらの図１（ａ），（ｂ）を参照して、従来の薄膜トランジスタ装置（液晶表示パネル）の製造方法について説明する。
まず、ＴＦＴ基板のベースとなるガラス基板１１を用意し、このガラス基板１１の上にＳｉＮ（窒化シリコン）膜１２及びＳｉＯ2 （酸化シリコン）膜１３を形成して下地膜とする。
次に、下地膜のＳｉＯ2 膜１３上にアモルファスシリコン膜を形成した後、アモルファスシリコン膜にレーザ光を照射して、多結晶シリコン膜１４を形成する。その後、フォトリソグラフィ法により多結晶シリコン膜１４を所定の形状にパターニングする。
次に、ガラス基板１１の上側全面にＳｉＯ2 膜１５を形成した後、このＳｉＯ2 膜１５をパターニングして、低電圧駆動ＴＦＴ形成領域のＳｉＯ2 膜１５を除去する。その後、ガラス基板１１の上側全面にＳｉＯ2 膜１６を形成し、更にその上に例えばＡｌ−Ｎｄ（アルミニウム−ネオジム）等のＡｌ合金からなる導電膜を形成する。
次に、導電膜上に所定の形状のレジスト膜を形成し、このレジスト膜をマスクとして導電膜及びＳｉＯ2 膜１５，１６をエッチングする。これにより、低電圧駆動ＴＦＴ及び高電圧駆動ＴＦＴのゲート電極１７ａ，１７ｂ及びゲートバスラインが形成される。また、低電圧駆動ＴＦＴ形成領域ではＳｉＯ2 膜１６がゲート絶縁膜となり、高電圧駆動ＴＦＴ形成領域ではＳｉＯ2 膜１５，１６の積層膜がゲート絶縁膜となる。
その後、多結晶シリコン膜１４に不純物をイオン注入して、低電圧駆動ＴＦＴのソース／ドレインとなる高濃度不純物領域１４ａと、高電圧駆動ＴＦＴのソース／ドレインとなる高濃度不純物領域１４ｂとを形成する。この場合に、高電圧駆動ＴＦＴ形成領域では、図１（ｂ）に示すように、ゲート電極１７ｂとゲート絶縁膜（ＳｉＯ2 膜１５，１６）との段差を利用して、高濃度不純物領域１４ｂとチャネル領域との間に低濃度不純物領域（ＬＤＤ（Lightly Doped Drain ））１４ｃを形成してもよい。
次に、不純物が注入された多結晶シリコン膜１４にレーザ光を照射して、不純物を活性化する。その後、ガラス基板１１の上側全面にＳｉＯ2 膜１８を形成する。そして、ＳｉＯ2 膜１８にコンタクトホールを形成した後、全面にＡｌ又はＡｌ合金からなる金属膜を形成し、この金属膜をパターニングして、ソース／ドレイン電極１９ａ，１９ｂ及びデータバスラインを形成する。次いで、ガラス基板１１の上側全面にＳｉＮ膜２０を形成し、ＴＦＴを覆う。更にその上に絶縁性有機樹脂膜２１を形成する。このようにして、ゲート絶縁膜の厚さが異なる２種類のＴＦＴを有する周辺回路一体型液晶表示パネルを形成することができる。
特開２００３−１８８１８３号公報
しかしながら、上述した従来の薄膜トランジスタ装置の製造方法においては、ＴＦＴのゲート電極及びゲートバスラインをＡｌ又はＡｌ合金により形成しているため、ゲートバスラインの抵抗値は低いものの、不純物の活性化を熱活性化処理で行うことはできず、レーザ活性化処理により不純物の活性化を行う必要がある。しかし、熱活性化処理により不純物を活性化したほうが、レーザ活性化処理により不純物を活性化した場合に比べてホットキャリア劣化の影響を受けにくく、信頼性が高いＴＦＴを形成することができることが判明している。
熱活性化処理が可能なようにゲート電極を高融点金属により形成することも考えられるが、そうすると大型の液晶表示パネルの場合にはゲートバスラインの抵抗が大きくなり、信号が減衰してＴＦＴを駆動できなるおそれがある。抵抗を小さくするためにゲートバスラインの幅を広くしたり、厚さを厚くすることも考えられる。しかし、その場合は高精細化が困難になるという新たな問題が発生する。
以上から、本発明の目的は、ゲート絶縁膜が薄い低電圧駆動ＴＦＴとゲート絶縁膜が厚い高電圧駆動ＴＦＴとを有する薄膜トランジスタ装置において、高電圧駆動ＴＦＴのゲート電極及びソース／ドレイン電極をＡｌ合金等の低抵抗金属で形成することができ、且つ熱活性化処理により不純物の活性化を行うことができる薄膜トランジスタ装置の製造方法を提供することにある。
上記した課題に関し、基板と、前記基板上に形成されて第１の絶縁膜をゲート絶縁膜とする第１の薄膜トランジスタと、前記基板上に形成されて前記第１の絶縁膜と第２の絶縁膜との積層膜をゲート絶縁膜とする第２の薄膜トランジスタとを有し、前記第２の薄膜トランジスタのゲート電極が前記第１の薄膜トランジスタのゲート電極よりも低抵抗且つ低融点の導電体からなることを特徴とする薄膜トランジスタ装置がある。
上記した課題は、例えば、基板の第１のｎ型薄膜トランジスタ形成領域、第１のｐ型薄膜トランジスタ形成領域、第２のｎ型薄膜トランジスタ形成領域及び第２のｐ型薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、前記第１の金属膜をパターニングして前記第１のｎ型薄膜トランジスタ形成領域及び前記第１のｐ型薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第４の工程と、前記第１のゲート電極及び前記マスク膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域、前記第１のｐ型薄膜トランジスタ形成領域、前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入してｎ型低濃度不純物領域を形成する第５の工程と、前記第２のｎ型薄膜トランジスタ形成領域のマスク膜及びその近傍の領域を覆うとともに、前記第１のｐ型薄膜トランジスタ形成領域全体及び前記第２のｐ型薄膜トランジスタ形成領域全体を覆う第１のレジスト膜を形成する第６の工程と、前記第１のゲート電極と前記第１のレジスト膜とをマスクとして、前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入して、前記ｎ型低濃度不純物領域よりも不純物濃度が高いｎ型高濃度不純物領域を形成する第７の工程と、前記第１のレジスト膜を除去する第８の工程と、前記第１のｎ型薄膜トランジスタ形成領域全体及び前記第２のｎ型薄膜トランジスタ形成領域全体を覆う第２のレジスト膜を形成する第９の工程と、前記第１のゲート電極と前記第２のレジスト膜とをマスクとして前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｐ型不純物を注入してソース／ドレインとなるｐ型高濃度不純物領域を形成する第１０の工程と、前記第２のレジスト膜を除去する第１１の工程と、前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記マスク膜を除去する第１２の工程と、前記基板の上側全体に第２の絶縁膜を形成する第１３の工程と、前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１４の工程と、前記第２の金属膜をパターニングして前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域に第２のゲート電極を形成する第１５の工程とを有し、前記第１１の工程の終了から前記第１４の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法により解決する。
この方法では、第１の金属膜により低電圧駆動薄膜トランジスタのゲート電極と高電圧駆動薄膜トランジスタのチャネルとなる領域を覆うマスク膜とを形成し、ゲート電極、マスク膜及びレジスト膜をマスクとして、ソース／ドレインとなるｎ型高濃度不純物領域及びｐ型高濃度不純物領域を形成する。そして、例えばこれらのｎ型高濃度不純物領域及びｐ型高濃度不純物領域に注入した不純物を熱処理により活性化した後、基板の上側全面に第２の絶縁膜を形成し、その上に高電圧駆動薄膜トランジスタのゲート電極を形成する。
これにより、高電圧駆動薄膜トランジスタのゲート電極材料としてＡｌ等の低抵抗且つ低融点の金属を使用することが可能になる。従って、液晶表示パネルを大型化しても、バスラインをＡｌ等の低抵抗且つ低融点の金属で形成することができるので、信号の減衰による不具合の発生が回避され、信頼性を確保することができる。
この方法では、低電圧駆動薄膜トランジスタにはＬＤＤ領域がなく、ｎ型高電圧駆動薄膜トランジスタはＬＤＤ領域を有する構造となる。そして、ｎ型高電圧駆動薄膜トランジスタはＬＤＤ領域の一部とゲート電極とがオーバーラップした構造（ゲートオーバーラップ構造：ＧＯＬＤ構造）、又はＬＤＤ領域とチャネル領域との間に不純物が導入されていない半導体からなる領域を有するオフセット構造となる。オン抵抗を維持しつつ信頼性を高めるためには、ゲートオーバーラップ構造とすることが好ましい。
また、ｐ型高電圧駆動薄膜トランジスタは、高濃度不純物領域の一部とゲート電極とがオーバーラップした構造、又は高濃度不純物領域とチャネル領域との間に不純物が導入されていない半導体からなる領域を有するオフセット構造となる。
上記した課題は、例えば、基板の第１のｎ型薄膜トランジスタ形成領域、第１のｐ型薄膜トランジスタ形成領域、第２のｎ型薄膜トランジスタ形成領域及び第２のｐ型薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、フォトレジスト法により、前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域のチャネルとなる領域の上と、前記第１のｐ型薄膜トランジスタ形成領域全体及び前記第２のｐ型薄膜トランジスタ形成領域全体とを覆うレジスト膜を形成する第３の工程と、前記レジスト膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入してｎ型低濃度不純物領域を形成する第４の工程と、前記レジスト膜を除去する第５の工程と、前記第１の絶縁膜上に第１の金属膜を形成する第６の工程と、前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして前記第１のｎ型薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第１のマスク膜を形成する第７の工程と、前記第１のゲート電極及び前記第１のマスク膜をマスクとして前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｐ型不純物を注入して、ソース／ドレインとなるｐ型高濃度不純物領域を形成する第８の工程と、前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして前記第１のｎ型薄膜トランジスタ形成領域に第２のゲート電極を形成するとともに、前記第２のｎ型薄膜トランジスタ形成領域のＬＤＤ領域となる領域の一部とチャネルとなる領域とを覆う第２のマスク膜を形成する第９の工程と、前記第２のゲート電極及び前記第２のマスク膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域にｎ型不純物を注入し、前記ｎ型低濃度不純物領域よりも不純物濃度が高いｎ型高濃度不純物領域を形成する第１０の工程と、前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１及び第２のマスク膜を除去する第１１の工程と、前記基板の上側全面に第２の絶縁膜を形成する第１２の工程と、前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１３の工程と、前記第２の金属膜をパターニングして前記第２のｎ型薄膜トランジスタ形成領域に第３のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域に第４のゲート電極を形成する第１４の工程とを有し、前記第１０の工程の終了から前記第１３の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法により解決する。
この方法においても、第１の金属膜により低電圧駆動薄膜トランジスタのゲート電極と高電圧駆動薄膜トランジスタのチャネルとなる領域を覆うマスク膜とを形成し、ゲート電極及びマスク膜をマスクとして、ソース／ドレインとなるｎ型高濃度不純物領域及びｐ型高濃度不純物領域を形成する。そして、例えばこれらのｎ型高濃度不純物領域及びｐ型高濃度不純物領域に注入した不純物を熱処理により活性化した後、基板の上側全面に第２の絶縁膜を形成し、その上に高電圧駆動薄膜トランジスタのゲート電極を形成する。
これにより、高電圧駆動薄膜トランジスタのゲート電極材料としてＡｌ等の低抵抗且つ低融点の金属を使用することが可能になる。従って、液晶表示パネルを大型化しても、バスラインをＡｌ等の低抵抗且つ低融点の金属で形成することができるので、信号の減衰による不具合の発生が回避され、信頼性を確保することができる。
この方法では、ｎ型低電圧駆動薄膜トランジスタはＬＤＤ領域を有しない構造、又はＬＤＤ領域とゲート電極とがオーバーラップした構造となる。また、ｎ型高電圧駆動薄膜トランジスタは、ＬＤＤ領域を有し、且つＬＤＤ領域の一部とゲート電極とがオーバーラップした構造、又はＬＤＤ領域とチャネル領域との間に不純物が導入されていない半導体からなる領域を有するオフセット構造となる。
上記した課題は、例えば、基板の第１のｎ型薄膜トランジスタ形成領域、第１のｐ型薄膜トランジスタ形成領域、第２のｎ型薄膜トランジスタ形成領域及び第２のｐ型薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして、前記第１のｐ型薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第１のマスク膜を形成する第４の工程と、前記第１のゲート電極及び前記第１のマスク膜をマスクとして前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｐ型不純物を注入して、ソース／ドレインとなるｐ型高濃度不純物領域を形成する第５の工程と、前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして、前記第１のｎ型薄膜トランジスタ形成領域に第２のゲート電極を形成するとともに、前記第２のｎ型薄膜トランジスタ形成領域のＬＤＤとなる領域及びチャネルとなる領域を覆う第２のマスク膜を形成する第６の工程と、前記第２のゲート電極及び前記第２のマスク膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入して、ソース／ドレインとなるｎ型高濃度不純物領域を形成する第７の工程と、前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１及び第２のマスク膜を除去する第８の工程と、前記基板の上側全面に第２の絶縁膜を形成する第９の工程と、前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１０の工程と、前記第２の金属膜をパターニングして前記第２のｎ型薄膜トランジスタ形成領域に第３のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域に第４のゲート電極を形成する第１１の工程と、前記第３のゲート電極をマスクとして前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入し、チャネルと前記ｎ型高濃度不純物領域との間に前記ｎ型高濃度不純物領域よりも不純物濃度が低いｎ型低濃度不純物領域を形成する第１２の工程とを有し、前記第７の工程の終了から前記第１０の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法により解決する。
この方法においても、第１の金属膜により低電圧駆動薄膜トランジスタのゲート電極と高電圧駆動薄膜トランジスタのチャネルとなる領域を覆うマスク膜とを形成し、ゲート電極及びマスク膜をマスクとして、ソース／ドレインとなるｎ型高濃度不純物領域及びｐ型高濃度不純物領域を形成する。そして、例えばこれらのｎ型高濃度不純物領域及びｐ型高濃度不純物領域に注入した不純物を熱処理により活性化した後、基板の上側全面に第２の絶縁膜を形成し、その上に高電圧駆動薄膜トランジスタのゲート電極を形成する。
これにより、高電圧駆動薄膜トランジスタのゲート電極材料としてＡｌ等の低抵抗且つ低融点の金属を使用することが可能になる。従って、液晶表示パネルを大型化しても、バスラインをＡｌ等の低抵抗且つ低融点の金属で形成することができるので、信号の減衰による不具合の発生が回避され、信頼性を確保することができる。
この方法では、低電圧駆動薄膜トランジスタにはＬＤＤ領域がなく、ｎ型高電圧駆動薄膜トランジスタはＬＤＤ領域を有する構造となる。また、ｐ型高電圧駆動薄膜トランジスタは高濃度不純物領域の一部とゲート電極とがオーバーラップした構造、又は高濃度不純物領域とチャネル領域との間に不純物が導入されていない半導体からなる領域を有するオフセット構造となる。更に、この方法では、低濃度不純物領域の不純物の活性化はＡｌ等の低抵抗配線材料でも問題が生じない程度の温度（例えば３５０℃程度）による熱処理で十分活性化できることを利用し、高電圧駆動薄膜トランジスタのゲート電極を形成した後に低濃度不純物領域を形成している。これにより、前述した方法に比べてフォトレジスト工程を１回削減することができる。
以下に、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
（薄膜トランジスタ装置の全体構成）
図２は、本発明の第１の実施の形態の薄膜トランジスタ装置（透過型液晶表示パネル）の全体構成を示すブロック図である。
本実施形態の薄膜トランジスタ装置（液晶表示パネル）は、制御回路１０１、データドライバ１０２、ゲートドライバ１０３及び表示部１０４により構成されている。この液晶表示装置には、コンピュータ等の外部装置（図示せず）から表示信号ＲＧＢ、水平同期信号Ｈsync及び垂直同期信号Ｖsync等の信号が供給され、電源（図示せず）から高電圧ＶH （例えば、１８Ｖ）、低電圧ＶL （例えば、３．３Ｖ又は５Ｖ）及び接地電位Ｖgnd が供給される。
表示部１０４には、複数の画素がマトリクス状に配列されている。各画素はＴＦＴ（薄膜トランジスタ）１０５と、このＴＦＴ１０５のソース電極に接続された表示セル（液晶セル）１０６及び補助容量１０７とにより構成されている。
表示セル１０６は、後述する画素電極と、コモン電極と、それらの間の液晶とにより構成される。また、補助容量１０７は、後述する補助容量バスラインと、補助容量電極と、それらの間の絶縁膜とにより構成される。
表示部１０４には、垂直方向に延びる複数のデータバスライン１０８と、水平方向に延びる複数のゲートバスライン１０９とが設けられている。水平方向に並ぶ画素の各ＴＦＴ１０５のゲート電極は同一のゲートバスライン１０９に接続され、垂直方向に並ぶ各画素のＴＦＴ１０５のドレイン電極は同一のデータバスライン１０８に接続されている。
制御回路１０１は、水平同期信号Ｈsync及び垂直同期信号Ｖsyncを入力し、１水平同期期間の開始時にアクティブになるデータスタート信号DSI と、１水平期間を一定の間隔に分割するデータクロックDCLKと、１垂直同期期間の開始時にアクティブになるゲートスタート信号GSI と、１垂直同期期間を一定の間隔に分割するゲートクロックGCLKとを出力する。この制御回路１０１は、低電圧ＶL で駆動するｎ型ＴＦＴ及びｐ型ＴＦＴにより構成されている。
データドライバ１０２は、シフトレジスタ１０２ａ、レベルシフタ１０２ｂ及びアナログスイッチ１０２ｃにより構成されている。
シフトレジスタ１０２ａは、データバスライン１０８の数と同じ数の出力端子を有している。このシフトレジスタ１０２ａはデータスタート信号DSI により初期化され、データクロックDCLKに同期したタイミングで各出力端子から順番に低電圧のアクティブ信号を出力する。このシフトレジスタ１０２ａは低電圧ＶL で駆動するｎ型ＴＦＴ及びｐ型ＴＦＴにより構成されている。
レベルシフタ１０２ｂは、データバスライン１０８の数と同じ数の入力端子と出力端子とを備えている。そして、シフトレジスタ１０２ａから出力された低電圧のアクティブ信号を、高電圧のアクティブ信号に変換して出力する。このレベルシフタ１０２ｂは、低電圧ＶL で駆動するｎ型ＴＦＴ及びｐ型ＴＦＴと、高電圧ＶH で駆動するｎ型ＴＦＴ及びｐ型ＴＦＴとにより構成されている。
アナログスイッチ１０２ｃも、データバスライン１０８の数と同じ数の入力端子と出力端子とを有している。アナログスイッチ１０２ｃの各出力端子は、それぞれ対応するデータバスライン１０８に接続されている。アナログスイッチ１０２ｃは、レベルシフタ１０２ｂからアクティブ信号を入力すると、アクティブ信号を入力した入力端子に対応する出力端子に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）を出力する。このアナログスイッチ１０２ｃは、高電圧ＶH で駆動するｎ型ＴＦＴ及びｐ型ＴＦＴにより構成されている。
一方、ゲートドライバ１０３は、シフトレジスタ１０３ａ、レベルシフタ１０３ｂ及び出力バッファ１０３ｃにより構成されている。
シフトレジスタ１０３ａは、ゲートバスライン１０９の数と同じ数の出力端子を有している。このシフトレジスタ１０３ａはゲートスタート信号GSI により初期化され、ゲートクロックGCLKに同期したタイミングで各出力端子から順番に低電圧の走査信号を出力する。このシフトレジスタ１０３ａは、低電圧ＶL で駆動するｎ型ＴＦＴ及びｐ型ＴＦＴにより構成されている。
レベルシフタ１０３ｂは、ゲートバスライン１０９の数と同じ数の入力端子と出力端子とを有している。そして、シフトレジスト１０３ａから出力された低電圧の走査信号を高電圧の走査信号に変換して出力する。このレベルシフタ１０３ｂは、低電圧ＶL で駆動するｎ型ＴＦＴ及びｐ型ＴＦＴと、高電圧ＶH で駆動するｎ型ＴＦＴ及びｐ型ＴＦＴとにより構成されている。
出力バッファ１０３ｃも、ゲートバスライン１０９の数と同じ数の入力端子と出力端子とを有している。出力バッファ１０３ｃの各出力端子は、それぞれ対応するゲートバスライン１０９に接続されている。出力バッファ１０３ｃは、レベルシフタ１０３ｂから入力された走査信号を、入力端子に対応する出力端子を介してゲートバスライン１０９に供給する。この出力バッファ１０３ｃは、高電圧ＶH で駆動するｎ型ＴＦＴ及びｐ型ＴＦＴにより構成されている。
表示部１０４のＴＦＴ１０５は、ゲートバスライン１０９に走査信号が供給されるとオンとなる。このとき、データバスライン１０８に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）が供給されると、表示セル１０６及び補助容量１０７に表示信号ＲＧＢが書き込まれる。表示セル１０６では、書き込まれた表示信号ＲＧＢにより液晶分子の傾きが変化し、その結果表示セル１０６の光透過率が変化する。各画素毎に表示セル１０６の光透過率を制御することによって、所望の画像が表示される。
（液晶表示パネル）
図３（ａ）は液晶表示パネルの１画素を示す平面図、図３（ｂ）は図３（ａ）のＡ−Ａ’線の位置における模式断面を示す図である。
この図３（ａ），（ｂ）に示すように、液晶表示パネルは、ＴＦＴ基板１１０と、対向基板１５０と、これらのＴＦＴ基板１１０及び対向基板１５０の間に封入された液晶１６０とにより構成されている。
ＴＦＴ基板１１０のベースとなるガラス基板１１１の上には、前述したように水平方向（Ｘ軸方向）に延びる複数のゲートバスライン１０９と、垂直方向（Ｙ軸方向）に延びる複数のデータバスライン１０８とが形成されている。これらのゲートバスライン１０９及びデータバスライン１０８により区画される矩形の領域がそれぞれ画素領域である。また、ガラス基板１１１上には、ゲートバスライン１０９と平行に配置されて画素領域を横断する補助容量バスライン１７４が形成されている。
各画素領域には、ＴＦＴ１０５と、ＩＴＯ（Indium-Tin Oxide）等の透明導電体からなる画素電極１３９と、補助容量電極１７５とが形成されている。ＴＦＴ１０５の活性層となる多結晶シリコン膜１１５は第１の絶縁膜（ゲート絶縁膜）１７２に覆われており、ゲートバスライン１０９、ゲート電極１０５ｇ及び補助容量バスライン１７４は第１の絶縁膜１７１の上に形成されている。また、第１の絶縁膜１７１、ゲートバスライン１０９、ゲート電極１０５ｇ及び補助容量バスライン１７４の上には第２の絶縁膜１７２が形成されており、この第２の絶縁膜１７２の上にはＴＦＴ１０５のソース電極１０５ｓ及びドレイン電極１０５ｄと、データバスライン１０８と、補助容量電極１７５とが形成されている。これらのソース電極１０５ｓ、ドレイン電極１０５ｄ、データバスライン１０８及び補助容量電極１７５の上には第３の絶縁膜１７３が形成されており、この第３の絶縁膜１７３の上には画素電極１３９が形成されている。また、画素電極１３９の上には、例えばポリイミドからなる配向膜（図示せず）が形成されている。
ＴＦＴ１０５のゲート電極１０５ｇはゲートバスライン１０９に接続されており、ドレイン電極１０５ｄはデータバスライン１０８に接続されている。また、ＴＦＴ１０５のソース電極１０５ｓは、コンタクトホール１７６ａを介して画素電極１３９と電気的に接続されている。更に、補助容量電極１７５は、コンタクトホール１７６ｂを介して画素電極１３９と電気的に接続されている。
一方、対向基板１５０のベースとなるガラス基板１５１には、ブラックマトリクス１５２と、カラーフィルタ１５３と、コモン電極１５４とが形成されている。ブラックマトリクス１５２は例えばＣｒ（クロム）等の金属の膜により形成され、ゲートバスライン１０９、データバスライン１０８、補助容量バスライン１７４及びＴＦＴ１０５の形成領域を遮光する。カラーフィルタ１５３には赤色、緑色及び青色の３種類があり、各画素毎にいずれか１色のカラーフィルタが配置される。隣接する赤色画素、緑色画素及び青色画素により１つのピクセルが構成され、種々の色が表示可能になる。
コモン電極１５４は、例えばＩＴＯ等の透明導電体により形成され、ＴＦＴ基板１１０側の画素電極１３９に対向している。コモン電極１５４の表面は、例えばポリイミドからなる配向膜に覆われている。
（薄膜トランジスタ装置の製造方法）
図４〜図１８は、本発明の第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図である。これらの図４〜図１８において、（ａ）はｎ型低電圧駆動ＴＦＴ形成領域における断面を示し、（ｂ）はｎ型高電圧駆動ＴＦＴ形成領域における断面を示し、（ｃ）はｐ型低電圧駆動ＴＦＴ形成領域における断面を示し、（ｄ）はｐ型高電圧駆動ＴＦＴ形成領域における断面を示している。なお、実際には、オフリーク電流を低減するとともに信頼性を確保するために、周辺回路部では２つのＴＦＴが接続した構造とすることが多い。しかし、ここでは説明を簡単にするために、各ＴＦＴが個別に形成されているものとする。
まず、図４（ａ）〜（ｄ）に示すように、ガラス基板（透明絶縁性基板）１１１の上に、例えば厚さが５０ｎｍのＳｉＮ膜１１２を形成し、更にその上に厚さが２００ｎｍのＳｉＯ2 膜１１３を形成して下地膜とする。そして、ＳｉＯ2 膜１１３の上に、例えばプラズマＣＶＤ法により、厚さが４０〜１００ｎｍのアモルファスシリコン膜１１４を形成する。
次に、図５（ａ）〜（ｄ）に示すように、エキシマレーザ又は連続発振の固体レーザ（ＣＷレーザ）を使用し、ガラス基板１１１の上側全面にレーザ光を走査することによりアモルファスシリコンを結晶化して、多結晶シリコン膜１１５を形成する。なお、レーザ光を照射する前に、ガラス基板１１１が変形しない程度の温度（例えば４５０℃〜５５０℃）でアニールすることが好ましい。これにより、アモルファスシリコン膜１１４中の水素が除去されて、レーザ光を照射したときにアブレーションが発生することを回避できる。また、ガラス基板１１１の全面にレーザ光を走査するのではなく、ＴＦＴ形成領域のみにレーザ光を走査して多結晶シリコン膜１１５を部分的に形成してもよい。
次に、図６（ａ）〜（ｄ）に示すように、フォトレジスト法により、多結晶シリコン膜１１５のＴＦＴ形成領域上にレジスト膜１１６を形成する。そして、このレジスト膜１１６をマスクとし、フッ素系エッチングガスを用いて多結晶シリコン膜１１５をドライエッチングする。その後、レジスト膜１１６を除去する。
次に、図７（ａ）〜（ｄ）に示すように、例えばプラズマＣＶＤ法により、ガラス基板１１１の上側全面に低電圧駆動ＴＦＴのゲート絶縁膜となる厚さが約３０ｎｍのＳｉＯ2 膜１１７を形成する。その後、スパッタ法により、ＳｉＯ2 膜１１７の上に低電圧駆動ＴＦＴのゲート電極となる厚さが約３００ｎｍのＭｏ（モリブデン）膜１１８を形成する。なお、Ｍｏ膜１１８に替えて、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）及びＴａ（タンタル）等の他の高融点金属を主成分とする金属膜を形成してもよい。
次に、図８（ａ）〜（ｄ）に示すように、フォトレジスト法により、Ｍｏ膜１１８の上に所定のパターンのレジスト膜１１９を形成する。このレジスト膜１１９は、各ＴＦＴのチャネル領域となる部分の上方に形成される。そして、このレジスト膜１１９をマスクとしてＭｏ膜１１８をエッチングする。Ｍｏ膜１１８のエッチングは、例えばフッ素系エッチングガスを用いたドライエッチング、又は燐酸塩酸系エッチャントを用いたウェットエッチングにより行う。Ｍｏ膜１１８のエッチングが終了した後、レジスト膜１１９を除去する。
次に、ｎ型高電圧駆動ＴＦＴのＬＤＤ領域となるｎ型低濃度不純物領域１２０を形成する。すなわち、図９（ａ）〜（ｄ）に示すように、Ｍｏ膜１１８をマスクとし、ＳｉＯ2 膜１１７を通して多結晶シリコン膜１１５にｎ型不純物（例えば、Ｐ（リン））を低濃度に注入する。このｎ型不純物の注入にはイオンドーピング装置を使用し、例えば加速電圧を３０ｋＶ、ドーズ量を１０14／ｃｍ2 とする。
図１９（ａ）に、このときの画素部の高電圧駆動ＴＦＴ（ｎ型ＴＦＴ）形成領域の上面図を示す。また、図１９（ｂ）に図１９（ａ）のＡ−Ａ’線の位置における断面を示し、図１９（ｃ）に図１９（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図１９（ａ）〜（ｃ）に示すように、多結晶シリコン膜１１５は両端部の幅が広く、中央部の幅が狭い形状とし、Ｍｏ膜１１８は多結晶シリコン膜１１５の中央部に直角に交差する形状とする。
次に、図１０（ａ）〜（ｄ）に示すように、ｎ型高電圧駆動ＴＦＴのチャネル領域及びＬＤＤ領域と、ｐ型低電圧駆動ＴＦＴ形成領域全体及びｐ型高電圧駆動ＴＦＴ形成領域全体とをフォトレジスト膜１２１で覆う。そして、ｎ型低電圧駆動ＴＦＴ形成領域及びｎ型高電圧駆動ＴＦＴ形成領域の多結晶シリコン膜１１５に、ＳｉＯ2 膜１１７を通してｎ型不純物（例えば、Ｐ）を高濃度に注入し、ｎ型低電圧駆動ＴＦＴ及びｎ型高電圧駆動ＴＦＴのソース／ドレインとなるｎ型高濃度不純物領域１２２を形成する。このｎ型不純物の注入にはイオンドーピング装置を使用し、例えば加速電圧を３０ｋＶ、ドーズ量を１０15／ｃｍ2 とする。なお、図１０（ａ）に破線で示すように、ｎ型低電圧駆動ＴＦＴ形成領域にもレジスト膜１２１を形成し、ｎ型低濃度不純物領域１２０（ＬＤＤ領域）を残すようにしてもよい。
図２０（ａ）に、このときの画素部の高電圧駆動ＴＦＴ（ｎ型ＴＦＴ）形成領域の上面図を示す。また、図２０（ｂ）に図２０（ａ）のＡ−Ａ’線の位置における断面を示し、図２０（ｃ）に図２０（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図２０（ａ）〜（ｃ）に示すように、レジスト膜１２１によりＭｏ膜１１８とシリコン膜１１５との交差部及びその近傍を覆う。そして、レジスト膜１２１に覆われていない部分の多結晶シリコン膜１１５にｎ型不純物を注入する。
このようにしてｎ型低電圧駆動ＴＦＴ形成領域及びｎ型高電圧駆動ＴＦＴ形成領域にそれぞれｎ型高濃度不純物領域１２２を形成した後、レジスト膜１２１をアッシングにより除去する。
次に、図１１（ａ）〜（ｄ）に示すように、ｎ型高電圧駆動ＴＦＴ形成領域全体及びｎ型低電圧駆動ＴＦＴ形成領域全体をフォトレジスト膜１２３で覆う。そして、ｐ型高電圧駆動ＴＦＴ形成領域及びｐ型低電圧駆動ＴＦＴ形成領域の多結晶シリコン膜１１５にｐ型不純物（例えば、Ｂ（ホウ素））を高濃度に注入して、ｐ型低電圧駆動ＴＦＴ及びｐ型高電圧駆動ＴＦＴのソース／ドレインとなるｐ型高濃度不純物領域１２４を形成する。このｐ型不純物の注入にはイオンドーピング装置を使用し、例えば加速電圧を３０ｋＶ、ドーズ量を２×１０15／ｃｍ2 とする。その後、レジスト膜１２３をアッシングにより除去する。
なお、図１０に示す工程と図１１に示す工程との順番を逆にしてもよい。
次に、図１２（ａ）〜（ｄ）に示すように、ｎ型低電圧駆動ＴＦＴ形成領域及びｐ型低電圧駆動ＴＦＴ形成領域のＭｏ膜１１８をレジスト膜１２５で覆う。そして、燐酸硝酸系エッチャントを用いてｎ型高電圧駆動ＴＦＴ形成領域及びｐ型高電圧駆動ＴＦＴ形成領域のＭｏ膜１１８をエッチング除去する。その後、レジスト膜１２５を除去する。
次に、多結晶シリコン膜１１５に導入した不純物を活性化する熱活性化処理を施す。例えば、５００℃の温度で２時間程度の熱処理を施し、不純物を活性化する。この熱活性化処理は、ＲＴＡ（Rapid Thermal Annealing ）装置等を用いて短時間で行ってもよい。また、不純物活性化処理は、ｎ型高濃度不純物領域１２２及びｐ型高濃度不純物領域１２４を形成してから後述するＡｌ−Ｎｄ膜１２７を形成する前までの間に行えばよい。
次に、図１３（ａ）〜（ｄ）に示すように、例えばプラズマＣＶＤ装置を使用して、ガラス基板１１１の上側全面に例えば厚さが８０ｎｍのＳｉＯ2 膜１２６を形成する。その後、スパッタ装置を用いて、ＳｉＯ2 膜１２６の上に例えば厚さが３００ｎｍのＡｌ−Ｎｄ膜１２７を形成する。なお、Ａｌ−Ｎｄ膜１２７に替えて、Ａｌ、Ａｇ（銀）及びＣｕ（銅）のうちのいずれか１種の元素を主成分とする低抵抗金属からなる膜を形成してもよい。
次に、図１４（ａ）〜（ｄ）に示すように、フォトレジスト法によりｎ型高電圧駆動ＴＦＴ形成領域及びｐ型高電圧駆動ＴＦＴ形成領域の各チャネル領域の上を覆うレジスト膜１２８を形成する。そして、このレジスト膜１２８をマスクとし、燐酸硝酸系エッチャントを用いてＡｌ−Ｎｄ膜１２７をエッチングして、ｎ型高電圧駆動ＴＦＴ及びｐ型高電圧駆動ＴＦＴのゲート電極を形成する。なお、これらのゲート電極と同時に、表示部にはゲートバスライン及び補助容量バスラインを形成する。
図２１（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図２１（ｂ）に図２１（ａ）のＡ−Ａ’線の位置における断面を示し、図２１（ｃ）に図２１（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図２１（ａ）〜（ｃ）に示すように、ゲート電極１２７ａはゲートバスライン１２７ｂに接続して形成される。この場合、ゲート電極１２７ａがＬＤＤ領域（ｎ型低濃度不純物領域１２０）の一部を覆うように形成することが好ましい。なお、高電圧駆動ＴＦＴは、チャネル領域とＬＤＤ領域との間に不純物注入を行っていない領域を有するオフセット構造にしてもよい。
次に、図１５（ａ）〜（ｄ）に示すように、例えばプラズマＣＶＤ法により、ガラス基板１１１の上側全面に厚さが３７０ｎｍのＳｉＮ膜１２９を形成する。その後、フォトレジスト法により、ＳｉＮ膜１２９の上に所定のパターンのレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして、フッ素系エッチングガスによりＳｉＮ膜１２９、ＳｉＯ2 膜１２６及びＳｉＯ2 膜１１７を順番にドライエッチングして、ｎ型高濃度不純物領域１２２及びｐ型高濃度不純物領域１２４が露出するコンタクトホール１３０を形成する。その後、レジスト膜を除去する。
次に、例えばスパッタ装置を使用し、ガラス基板１１１の上側全面に厚さが５０ｎｍのＴｉ膜、厚さが２００ｎｍのＡｌ膜及び厚さが１００ｎｍのＴｉ膜をこの順番で成膜し、Ｔｉ／Ａｌ／Ｔｉの３層構造の導電膜を形成する。その後、フォトレジスト法により導電膜の上に所定のパターンのレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして、塩素系エッチングガスを用いたドライエッチングにより導電膜をエッチングして、図１６（ａ）〜（ｄ）に示すように、ソース／ドレイン電極１３１、データバスライン（図示せず）及び補助容量電極（図示せず）を形成する。その後、レジスト膜を除去する。
図２２（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図２２（ｂ）に図２２（ａ）のＡ−Ａ’線の位置における断面を示し、図２２（ｃ）に図２２（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図２２（ａ）〜（ｃ）に示すように、表示部のＴＦＴのドレイン電極１３１ｄはデータバスライン１３１ｂと接続して形成される。また、ＴＦＴのソース電極１３１ｓとして、透明画素電極と接続するためのパッドも同時に形成する。これは、多結晶シリコン膜と透明画素電極（例えばＩＴＯ膜）とを直接接続すると、電流特性として線形性を保つのが困難であり、十分なパネル性能を得られないためである。
次に、図１７（ａ）〜（ｄ）に示すように、ガラス基板１１１の上側全面に例えば感光性の透明有機絶縁樹脂を塗布して有機絶縁膜１３７を形成する。その後、図１７（ａ）に示すように、表示部のＴＦＴ形成領域のソース電極に通じるコンタクトホール１３８を形成する。次いで、熱処理を施し、有機絶縁膜１３７を硬化させる。
なお、周辺回路部では透明画素電極を形成する必要がほとんどないことから、有機絶縁膜１３７にコンタクトホールを形成する必要はない。しかし、回路動作の検査を行うために検査端子を設ける場合は、この工程で検査端子に通じるコンタクトホールを形成すればよい。
次に、スパッタ装置を使用し、ガラス基板１１１の上側全面に例えば厚さが７０ｎｍのＩＴＯ膜を形成する。このＩＴＯ膜はコンタクトホール１３８を介して表示領域のＴＦＴのｎ型高濃度不純物領域１２２（ソース領域）と電気的に接続される。そして、このＩＴＯ膜の上にフォトレジスト法により所定のパターンのレジスト膜を形成した後、ＩＴＯ膜をウェットエッチングして、図１８（ａ）〜（ｄ）に示すように、透明画素電極１３９を形成する。その後、レジスト膜を除去する。
図２３（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図２３（ｂ）に図２３（ａ）のＡ−Ａ’線の位置における断面を示し、図２３（ｃ）に図２３（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図２３（ａ）〜（ｃ）に示すように、画素電極１３９はコンタクトホール１３８を介してＴＦＴのソース電極１３１ｓに電気的に接続される。
なお、図２３（ａ）〜（ｃ）において、ゲートバスライン１２７ｂ、データバスライン１３１ｂ、ゲート電極１２７ａ、ソース電極１３１ｓ及びドレイン電極１３１ｄは、それぞれ図３（ａ），（ｂ）のゲートバスライン１０９、データバスライン１０８、ゲート電極１０５ｇ、ソース電極１０５ｓ及びドレイン電極１０５ｄに対応している。また、図２３（ａ）〜（ｃ）のＳｉＯ2 膜１１７，１２６、ＳｉＮ膜１２９及び有機絶縁膜１３７がそれぞれ図３（ｂ）の第１の絶縁膜１７１、第２の絶縁膜１７２及び第３の絶縁膜１７３に対応している。
このようにして、本実施形態の薄膜トランジスタ装置（液晶表示パネル）が完成する。
なお、ＴＦＴの特性を向上させるために、熱活性化処理後に水素化処理を施して、多結晶シリコン膜１１５中に水素を導入することが好ましい。例えば、ＳｉＮ膜１２９を形成した後に大気中で３５０℃の温度で熱処理するか、又はＨ2 −Ｎ2 雰囲気中で３００〜４００℃の温度で熱処理すればよい。
上述した第１の実施形態では、低電圧駆動ＴＦＴのゲート電極は高融点金属（Ｍｏ）により形成しているが、高電圧駆動ＴＦＴのゲート電極及びゲートバスラインは低抵抗のＡｌ−Ｎｄ膜により形成している。また、高電圧駆動ＴＦＴのソース電極、ドレイン電極及びデータバスラインも、低抵抗のＴｉ／Ａｌ／Ｔｉ積層膜により形成している。従って、大型の液晶表示パネルを製造する場合であっても、ゲートバスライン及びデータバスラインに流れる信号の減衰が抑制され、信頼性が高く、消費電力が少ない周辺回路一体型液晶表示パネルを製造することができる。
また、本実施形態においては、多結晶シリコン膜１１５に注入した不純物を活性化処理するときにはＡｌ−Ｎｄ等の低融点金属膜が形成されていない。このため、熱活性化処理により不純物を活性化することができて、レーザ活性化処理により不純物を活性化する場合に比べて信頼性が高いＴＦＴを形成することができる。
なお、本実施形態では、ｎ型高電圧駆動ＴＦＴのゲート電極を形成する前に多結晶シリコン膜１１５に不純物注入を行うことから、ｎ型高電圧駆動ＴＦＴにはＬＤＤ領域がなく、ｎ型高濃度不純物領域の一部を覆うゲート電極構造（ゲートオーバーラップ構造；以下、ＧＯＬＤ構造ともいう）になるか、又はオフセット領域を有する構造となる。オン抵抗を維持しつつ信頼性を向上させるためにはＧＯＬＤ構造とすることが好ましい。また、本実施形態では、ｎ型低電圧駆動ＴＦＴ及びｐ型低電圧駆動ＴＦＴはＬＤＤ領域を有しない構造となる。
（第２の実施形態）
図２４〜図３７は、本発明の第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図である。これらの図２４〜図３７において、（ａ）はｎ型低電圧駆動ＴＦＴ形成領域における断面を示し、（ｂ）はｎ型高電圧駆動ＴＦＴ形成領域における断面を示し、（ｃ）はｐ型低電圧駆動ＴＦＴ形成領域における断面を示し、（ｄ）はｐ型高電圧駆動ＴＦＴ形成領域における断面を示している。なお、本実施形態においても、液晶表示パネルの全体構成は図２に示す第１の実施形態と基本的に同じであるので、重複する部分の説明は省略する。
まず、図２４（ａ）〜（ｄ）に示すように、ガラス基板（透明絶縁基板）２１１の上に、例えば厚さが５０ｎｍのＳｉＮ膜２１２を形成し、更にその上に厚さが２００ｎｍのＳｉＯ2 膜２１３を形成して下地膜とする。その後、第１の実施形態と同様の方法により、ＳｉＯ2 膜２１３上に多結晶シリコン膜２１５を形成する。
次に、図２５（ａ）〜（ｂ）に示すように、フォトレジスト法により、多結晶シリコン膜２１５のＴＦＴ形成領域上にレジスト膜２１６を形成する。そして、このレジスト膜２１６をマスクとし、フッ素系エッチングガスを用いて多結晶シリコン膜２１５をドライエッチングする。その後、レジスト膜２１６を除去する。
次に、図２６（ａ）〜（ｄ）に示すように、例えばプラズマＣＶＤ装置を使用し、ガラス基板２１１の上側全面に、低電圧駆動ＴＦＴのゲート絶縁膜となる厚さが３０ｎｍのＳｉＯ2 膜２１７を形成する。その後、フォトレジスト法により、ＳｉＯ2 膜２１７上にレジスト膜２１８を所定のパターンに形成する。このレジスト膜２１８により、ｎ型低電圧駆動ＴＦＴ及びｎ型高電圧駆動ＴＦＴのチャネルとなる領域と、ｐ型低電圧駆動ＴＦＴ形成領域全体及びｐ型高電圧駆動ＴＦＴ形成領域全体とを保護する。
次に、ｎ型低電圧駆動ＴＦＴ形成領域及びｎ型高電圧駆動ＴＦＴ形成領域の多結晶シリコン膜２１５に、ＳｉＯ2 膜２１７を通してｎ型不純物（例えば、Ｐ）を低濃度に注入し、ｎ型低電圧駆動ＴＦＴ及びｎ型高電圧駆動ＴＦＴのＬＤＤ領域となるｎ型低濃度不純物領域２１９を形成する。このｎ型不純物の注入運はイオンドーピング装置を使用し、例えば加速電圧を３０ｋＶ、ドーズ量を１０14／ｃｍ2 とする。その後、レジスト膜２１８を除去する。
なお、多結晶シリコン膜２１５の上に直接レジスト膜を形成し、ｎ型低電圧駆動ＴＦＴ形成領域及びｐ型高電圧駆動ＴＦＴ形成領域の多結晶シリコン膜２１５にｎ型不純物を注入した後、レジスト膜を除去してＳｉＯ2 膜２１７を形成してもよい。
図３８（ａ）に、このときの画素部の高電圧駆動ＴＦＴ（ｎ型ＴＦＴ）形成領域の上面図を示す。また、図３８（ｂ）に図３８（ａ）のＡ−Ａ’線の位置における断面を示し、図３８（ｃ）に図３８（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図３８（ａ）〜（ｃ）に示すように、多結晶シリコン膜２１５は両端部の幅が広く、中央部の幅が狭い形状とし、レジスト膜２１８は多結晶シリコン膜２１５の中央部に直角に交差する形状とする。
次に、図２７（ａ）〜（ｄ）に示すように、例えばスパッタ法により、ＳｉＯ2 膜２１７の上に、低電圧駆動ＴＦＴのゲート電極となる厚さが３００ｎｍのＭｏ膜２２０を形成する。なお、Ｍｏ膜２２０に替えて、Ｔｉ、Ｃｒ、Ｗ及びＴａ等の他の高融点金属を主成分とする金属膜を形成してもよい。
その後、フォトレジスト法により、ｎ型低電圧駆動ＴＦＴ形成領域全体、ｎ型高電圧ＴＦＴ形成領域全体、ｐ型低電圧駆動ＴＦＴのゲート電極形成領域及びｐ型高電圧駆動ＴＦＴのゲート電極形成領域を覆うレジスト膜２２１を形成する。そして、このレジスト膜２１１をマスクとし、フッ素系のエッチングガスを使用してＭｏ膜２２０をドライエッチングする。Ｍｏ膜２２０のエッチングは、例えば燐酸硝酸系エッチャントを使用して、ウェットエッチングにより行ってもよい。
次に、レジスト膜２２１を除去した後、図２８（ａ）〜（ｄ）に示すように、ｐ型低電圧駆動ＴＦＴ形成領域及びｐ型高電圧駆動ＴＦＴ形成領域の多結晶シリコン膜２１５にｐ型不純物（例えば、Ｂ）をイオン注入して、ｐ型低電圧駆動ＴＦＴ及びｐ型高電圧駆動ＴＦＴのソース／ドレインとなるｐ型高濃度不純物領域２２２を形成する。このｐ型不純物の注入にはイオンドーピング装置を使用し、例えば加速電圧を３０ｋｅＶ、ドーズ量を１０15／ｃｍ2 とする。このとき、Ｍｏ膜２２０がマスクとなるので、ｎ型低電圧駆動ＴＦＴ形成領域及びｎ型高電圧駆動ＴＦＴ形成領域の多結晶シリコン膜２１５にはｐ型不純物が注入されない。
なお、ここではレジスト膜２２１を除去してから多結晶シリコン膜２１５へのｐ型不純物のイオン注入を行う場合について説明したが、多結晶シリコン膜２１５にｐ型不純物を注入した後にレジスト膜２２１を除去してもよい。この場合、Ｍｏ膜２２０のエッチング時にオーバーエッチングを行ってｐ型低電圧駆動ＴＦＴ形成領域及びｐ型高電圧駆動ＴＦＴ形成領域のレジスト膜２２１の幅よりもＭｏ膜２２０の幅を狭くし、レジスト膜２２１とＭｏ膜２２０との幅の違いを利用して、オフセット領域を形成してもよい。
次に、図２９（ａ）〜（ｄ）に示すように、フォトレジスト法により、所定のパターンのレジスト膜２２３を形成する。このレジスト膜２２３は、ｎ型低電圧駆動ＴＦＴのチャネル領域の上方のＭｏ膜２２０と、ｎ型高電圧駆動ＴＦＴのチャネル領域及びＬＤＤ領域の上方のＭｏ膜２２０と、ｐ型低電圧駆動ＴＦＴ形成領域全体及びｐ型高電圧駆動ＴＦＴ形成領域全体とを覆う。その後、このフォトレジスト膜２２３をマスクとしてＭｏ膜２２０を、例えば燐酸硝酸系エッチャントを用いてウェットエッチングする。
次に、図３０（ａ）〜（ｄ）に示すように、レジスト膜２２３をマスクとしてｎ型低電圧駆動ＴＦＴ形成領域及びｎ型高電圧駆動ＴＦＴ形成領域の多結晶シリコン膜２１５にｎ型不純物（例えば、Ｐ）を高濃度にイオン注入して、ｎ型低電圧駆動ＴＦＴ及びｎ型高電圧駆動ＴＦＴのソース／ドレインとなるｎ型高濃度不純物領域２２４を形成する。このｎ型不純物の注入にはイオンドーピング装置を使用し、例えば加速電圧を３０ｋＶ、ドーズ量を１０15／ｃｍ2 とする。その後、レジスト膜２２３をアッシングにより除去する。
図３９（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図３９（ｂ）に図３９（ａ）のＡ−Ａ’線の位置における断面を示し、図３９（ｃ）に図３９（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図３９（ａ）〜（ｃ）に示すように、レジスト膜２２３によりチャネル領域及びＬＤＤ領域の上を覆い、多結晶シリコン膜２１５にｎ型不純物を高濃度に注入して、レジスト膜２２３の両側にｎ型高濃度不純物領域２２４を形成する。
なお、図２７，図２８に示す工程と、図２９、図３０に示す工程との順番を逆にしてもよい。
次に、多結晶シリコン膜２１５に導入した不純物を活性化する熱活性化処理を施す。例えば、５００℃の温度で２時間程度の熱処理を施し、不純物を活性化する。この熱活性化処理は、ＲＴＡ装置等を用いて短時間で行ってもよい。また、不純物活性化処理は、ｐ型高濃度不純物領域２２２及びｎ型高濃度不純物形成領域２２４を形成してから後述するＡｌ−Ｎｄ膜２２７を形成する前までの間に行えばよい。
次に、図３１（ａ）〜（ｄ）に示すように、ｎ型低電圧駆動ＴＦＴ形成領域全体及びｐ型低電圧駆動ＴＦＴ形成領域全体の上にレジスト膜２２５を形成し、このレジスト膜２２５をマスクとしてｎ型高電圧駆動ＴＦＴ形成領域及びｐ型高電圧駆動ＴＦＴ形成領域のＭｏ膜２２０をエッチングにより除去する。その後、レジスト膜２２５を除去する。
次に、図３２（ａ）〜（ｄ）に示すように、例えばプラズマＣＶＤ装置を使用し、ガラス基板２１１の上側全面に、ＳｉＯ2 膜２２６を８０ｎｍの厚さに形成する。そして、スパッタ装置を使用して、ＳｉＯ2 膜２２６上にＡｌ−Ｎｄ膜２２７を３００ｎｍの厚さに形成する。なお、Ａｌ−Ｎｄ膜２２７に替えて、Ａｌ、Ａｇ及びＣｕのうちのいずれか１種の元素を主成分とする低抵抗金属からなる膜を形成してもよい。
次に、図３３（ａ）〜（ｄ）に示すように、フォトレジスト法により、ｎ型高電圧駆動ＴＦＴのゲート電極形成領域上、及びｐ型高電圧駆動ＴＦＴのゲート電極形成領域上にレジスト膜２２８を形成する。そして、このレジスト膜２２８をマスクとしてＡｌ−Ｎｄ膜２２７をエッチングして、ｎ型高電圧駆動ＴＦＴ及びｐ型高電圧駆動ＴＦＴのゲート電極を形成する。なお、これらのゲート電極と同時に、表示部にゲートバスライン及び補助容量バスラインを形成する。その後、レジスト膜２２８を除去する。
図４０（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図４０（ｂ）に図４０（ａ）のＡ−Ａ’線の位置における断面を示し、図４０（ｃ）に図４０（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図４０（ａ）〜（ｃ）に示すように、ゲート電極２２７ａはゲートバスライン２２７ｂと接続して形成される。
次に、図３４（ａ）〜（ｄ）に示すように、例えばプラズマＣＶＤ装置を使用して、ガラス基板２１１の上側全面に例えば厚さが３７０ｎｍのＳｉＮ膜２２９を形成する。その後、フォトレジスト法により、ＳｉＮ膜２２９の上に所定のパターンのレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとし、フッ素系エッチングガスによりＳｉＮ膜２２９、ＳｉＯ2 膜２２６及びＳｉＯ2 膜２１７を順番にドライエッチングして、ｎ型高濃度不純物領域２２４及びｐ型高濃度不純物領域２２２が露出するコンタクトホール２３０を形成する。その後、レジスト膜を除去する。
次に、例えばスパッタ装置を使用し、ガラス基板２１１の上側全面に厚さが５０ｎｍのＴｉ膜、厚さが２００ｎｍのＡｌ膜及び厚さが１００ｎｍのＴｉ膜をこの順番で成膜し、Ｔｉ／Ａｌ／Ｔｉの３層構造の導電膜を形成する。その後、フォトレジスト法により導電膜の上に所定のパターンのレジスト膜を形成する。そして、このレジスト膜をマスクとして、塩素系エッチングガスを用いたドライエッチングにより導電膜をエッチングして、図３５（ａ）〜（ｄ）に示すように、ソース／ドレイン電極２３１、データバスライン及び補助容量電極（図示せず）を形成する。その後、レジスト膜を除去する。
図４１（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図４１（ｂ）に図４１（ａ）のＡ−Ａ’線の位置における断面を示し、図４１（ｃ）に図４１（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図４１（ａ）〜（ｃ）に示すように、表示部のＴＦＴのドレイン電極２３１ｄはデータバスライン２３１ｂと接続される。また、ＴＦＴのソース電極２３１ｓとして、透明画素電極と接続するためのパッドも同時に形成する。
次に、図３６（ａ）〜（ｄ）に示すように、ガラス基板２１１の上側全面に例えば感光性の透明有機絶縁樹脂を塗布して有機絶縁膜２３７を形成する。その後、図３６（ａ）に示すように、表示部のＴＦＴ形成領域のソース電極に通じるコンタクトホール２３８を形成する。その後、熱処理を施し、有機絶縁膜２３７を硬化させる。
次に、スパッタ装置を使用し、ガラス基板２１１の上側全面に例えば厚さが７０ｎｍのＩＴＯ膜を形成する。このＩＴＯ膜はコンタクトホール２３８を介して表示領域のＴＦＴのｎ型高濃度不純物領域２２２（ソース領域）と電気的に接続される。そして、このＩＴＯ膜の上にフォトレジスト法により所定のパターンのレジスト膜を形成した後、ＩＴＯ膜をウェットエッチングして、図３７（ａ）〜（ｄ）に示すように、透明画素電極２３９を形成する。その後、レジスト膜を除去する。
図４２（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図４２（ｂ）に図４２（ａ）のＡ−Ａ’線の位置における断面を示し、図４２（ｃ）に図４２（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図４２（ａ）〜（ｃ）に示すように、画素電極２３９はコンタクトホール２３８を介してＴＦＴのソース電極２３１ｓに電気的に接続される。
なお、図４２（ａ）〜（ｃ）において、ゲートバスライン２２７ｂ、データバスライン２３１ｂ、ゲート電極２２７ａ、ソース電極２３１ｓ及びドレイン電極２３１ｄは、それぞれ図３（ａ），（ｂ）のゲートバスライン１０９、データバスライン１０８、ゲート電極１０５ｇ、ソース電極１０５ｓ及びドレイン電極１０５ｄに対応している。また、図４２（ａ）〜（ｃ）のＳｉＯ2 膜２１７，２２６、ＳｉＮ膜２２９及び有機絶縁膜２３７が、それぞれ図３（ｂ）の第１の絶縁膜１７１、第２の絶縁膜１７２及び第３の絶縁膜１７３に対応している。
このようにして、本実施形態の薄膜トランジスタ装置（液晶表示パネル）が完成する。
本実施形態においても、第１の実施形態と同様に、低電圧駆動ＴＦＴのゲート電極は高融点金属（Ｍｏ）により形成しているが、高電圧駆動ＴＦＴのゲート電極及びゲートバスラインは低抵抗のＡｌ−Ｎｄ膜により形成している。また、データバスラインも、低抵抗のＴｉ／Ａｌ／Ｔｉ積層膜により形成している。従って、大型の液晶表示パネルを製造する場合であっても、ゲートバスライン及びデータバスラインに流れる信号の減衰が抑制され、信頼性が高く、消費電力が少ない液晶表示パネルを製造することができる。
また、本実施形態においても、多結晶シリコン膜２１５に注入した不純物を活性化処理するときにはＡｌ−Ｎｄ等の低融点金属膜が形成されていない。このため、熱活性化処理により不純物を活性化することができて、レーザ活性化処理により不純物を活性化する場合に比べて信頼性が高いＴＦＴを形成することができる。
なお、本実施形態においては、低電圧駆動ＴＦＴ及び高電圧駆動ＴＦＴのゲート電極を形成する前に不純物注入を行うことから、ｎ型高電圧駆動ＴＦＴだけでなく、ｎ型低電圧駆動ＴＦＴにおいても、不純物を注入した領域の一部を覆うゲート電極構造を有する。従って、第１の実施形態よりも更に信頼性が高いＴＦＴを形成することが可能となる。但し、ｎ型低電圧駆動ＴＦＴのゲート長が低濃度不純物領域を含む分だけ長くなることから、第１の実施形態の薄膜トランジスタ装置に比べて回路面積が大きくなる。このため、本実施形態はレイアウト面積にある程度の余裕がある場合に適している。
（第３の実施形態）
図４３〜図５６は、本発明の第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を工程順に示す断面図である。これらの図４３〜図５６において、（ａ）はｎ型低電圧駆動ＴＦＴ形成領域における断面を示し、（ｂ）はｎ型高電圧駆動ＴＦＴ形成領域における断面を示し、（ｃ）はｐ型低電圧駆動ＴＦＴ形成領域における断面を示し、（ｄ）はｐ型高電圧駆動ＴＦＴ形成領域における断面を示している。なお、本実施形態においても、液晶表示パネルの全体構成は図２に示す第１の実施形態と基本的に同じであるので、重複する部分の説明は省略する。
まず、図４３（ａ）〜（ｄ）に示すように、ガラス基板（透明絶縁基板）３１１の上に、例えば厚さが５０ｎｍのＳｉＮ膜３１２を形成し、更にその上に厚さが２００ｎｍのＳｉＯ2 膜３１３を形成して下地膜とする。その後、第１の実施形態と同様の方法により、ＳｉＯ2 膜３１３上に多結晶シリコン膜３１５を形成する。
次に、図４４（ａ）〜（ｂ）に示すように、フォトレジスト法により、多結晶シリコン膜３１５のＴＦＴ形成領域上にレジスト膜３１６を形成する。そして、このレジスト膜３１６をマスクとし、フッ素系エッチングガスを用いて多結晶シリコン膜３１５をドライエッチングする。その後、レジスト膜３１６を除去する。
図５７（ａ）にこのときの画素部の高電圧駆動ＴＦＴ（ｎ型ＴＦＴ）形成領域の上面図を示す。また、図５７（ｂ）に図５７（ａ）のＡ−Ａ’線の位置における断面を示し、図５７（ｃ）に、図５７（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図５７（ａ）〜（ｃ）に示すように、多結晶シリコン膜３１５は、両端部の幅が広く、中央部の幅が狭い形状とする。
次に、図４５（ａ）〜（ｄ）に示すように、例えばプラズマＣＶＤ法により、ガラス基板３１１の上側全面に低電圧駆動ＴＦＴのゲート絶縁膜となる厚さが約３０ｎｍのＳｉＯ2 膜３１７を形成する。その後、スパッタ法により、ＳｉＯ2 膜３１７の上に低電圧駆動ＴＦＴのゲート電極となる厚さが約３００ｎｍのＭｏ膜３１８を形成する。なお、Ｍｏ膜１１８に替えて、Ｔｉ、Ｃｒ、Ｗ及びＴａ等の他の高融点金属を主成分とする金属膜を形成してもよい。
次に、図４６（ａ）〜（ｄ）に示すように、フォトレジスト法により、ｎ型低電圧駆動ＴＦＴ形成領域全体及びｎ型高電圧駆動ＴＦＴ形成領域全体を覆うとともに、ｐ型低電圧駆動ＴＦＴ形成領域のチャネル領域上及びｐ型高電圧駆動ＴＦＴ形成領域のチャネル領域上を覆うレジスト膜３１９を形成する。そして、このレジスト膜３１９をマスクとしてＭｏ膜３１８をエッチングする。Ｍｏ膜３１８のエッチングは、例えばフッ素系エッチングガスを用いたドライエッチング、又は燐酸塩酸系エッチャントを用いたウェットエッチングにより行う。Ｍｏ膜３１８のエッチングが終了した後、レジスト膜３１９を除去する。
次に、図４７（ａ）〜（ｃ）に示すように、Ｍｏ膜３１８をマスクとしてｐ型低電圧駆動ＴＦＴ形成領域及びｐ型高電圧駆動ＴＦＴ形成領域の多結晶シリコン膜３１５にｐ型不純物（例えばＢ）を高濃度にイオン注入して、ｐ型低電圧駆動ＴＦＴ及びｐ型高電圧駆動ＴＦＴのソース／ドレインとなるｐ型高濃度不純物領域３２０を形成する。この場合、ｎ型低電圧駆動ＴＦＴ形成領域及びｎ型高電圧駆動ＴＦＴ形成領域では、Ｍｏ膜３１８がマスクとなり、多結晶シリコン膜３１５へのｐ型不純物の注入が回避される。ｐ型不純物の注入にはイオンドーピング装置を使用し、例えば加速電圧を３０ｋＶ、ドーズ量を１０15／ｃｍ2 とする。
なお、図４６（ａ）〜（ｄ）に示す工程において、レジスト膜３１９に対しＭｏ膜３１８をオーバーエッチングして幅を狭くし、その後レジスト膜３１９をマスクとして多結晶シリコン膜３１５に不純物を注入することにより、チャネル領域とｐ型高濃度不純物領域３２０（ソース／ドレイン）との間に不純物が導入されていないオフセット領域を有する構造としてもよい。
次に、図４８（ａ）〜（ｄ）に示すように、フォトレジスト法により、ｎ型低電圧駆動ＴＦＴのチャネル領域上及びｎ型高電圧駆動ＴＦＴのチャネル領域上を覆うとともに、ｐ型低電圧駆動ＴＦＴ形成領域全体及びｐ型高電圧駆動ＴＦＴ形成領域全体を覆うレジスト膜３２１を形成する。そして、このレジスト膜３２１をマスクとしてｎ型低電圧駆動ＴＦＴ形成領域及びｎ型高電圧駆動ＴＦＴ形成領域のＭｏ膜３１８をエッチングする。
その後、レジスト膜３２１をマスクとしてｎ型低電圧駆動ＴＦＴ形成領域及びｎ型高電圧駆動ＴＦＴ形成領域の多結晶シリコン膜３１５にｎ型不純物（例えばＰ）を高濃度に注入して、ｎ型低電圧駆動ＴＦＴ及びｎ型高電圧駆動ＴＦＴのソース／ドレインとなるｎ型高濃度不純物領域３２２を形成する。このｎ型不純物の注入にはイオンドーピング装置を使用し、例えば加速電圧を３０ｋＶ、ドーズ量を１０15／ｃｍ2 とする。次いで、レジスト膜３２１をアッシングにより除去する。
図５８（ａ）に、このときの画素部の高電圧駆動ＴＦＴ（ｎ型ＴＦＴ）形成領域の上面図を示す。また、図５８（ｂ）に図５８（ａ）のＡ−Ａ’線の位置における断面を示し、図５８（ｃ）に図５８（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図５８（ａ）〜（ｃ）に示すように、レジスト膜３２１により、多結晶シリコン膜３１５のチャネルとなる領域及びＬＤＤ領域となる領域の上を覆う。そして、レジスト膜３２１に覆われていない部分の多結晶シリコン膜３１５にｎ型不純物を注入する。
なお、レジスト膜３２１に対しＭｏ膜３１８をオーバーエッチングして幅を狭くし、その後レジスト膜３２１をマスクとして多結晶シリコン膜３１５に不純物を注入することにより、チャネル領域とソース／ドレインとの間に不純物が導入されていないオフセット領域を有する構造としてもよい。また、図４６，図４７に示す工程と図４８に示す工程との順番を逆にしてもよい。
次に、図４９に示すように、フォトレジスト法により、ｎ型低電圧駆動ＴＦＴ形成領域全体及びｐ型低電圧駆動ＴＦＴ形成領域全体を覆うレジスト膜３２３を形成する。そして、このレジスト膜３２３をマスクとし、例えば燐酸硝酸系エッチャントを用いて、ｎ型高電圧駆動ＴＦＴ形成領域及びｐ型高電圧駆動ＴＦＴ形成領域のＭｏ膜３１８を除去する。
次に、多結晶シリコン膜３１５に導入した不純物を活性化する熱活性化処理を施す。例えば、５００℃の温度で２時間程度の熱処理を施し、不純物を活性化する。この熱処理は、ＲＴＡ装置等を用いて短時間で行ってもよい。また、不純物の活性化処理は、ｐ型高濃度不純物領域３２０及びｎ型高濃度不純物領域３２２を形成してから後述するＡｌ−Ｎｄ膜３２７を形成する前までの間に行えばよい。
次に、図５０（ａ）〜（ｄ）に示すように、例えばプラズマＣＶＤ法により、ガラス基板３１１の上側全面に厚さが８０ｎｍのＳｉＯ2 膜３２６を形成する。その後、スパッタ装置を用いて、ＳｉＯ2 膜３２６の上に例えば厚さが３００ｎｍのＡｌ−Ｎｄ膜３２７を形成する。なお、Ａｌ−Ｎｄ膜３２７に替えて、Ａｌ、Ａｇ及びＣｕのうちのいずれか１種の元素を主成分とする低抵抗金属からなる膜を形成してもよい。
次に、図５１（ａ）〜（ｄ）に示すように、フォトレジスト法によりｎ型高電圧駆動ＴＦＴ形成領域及びｐ型高電圧駆動ＴＦＴ形成領域の各チャネル領域の上を覆うレジスト膜３２８を形成する。この場合、図５１（ｂ）に示すように、ｎ型高電圧駆動ＴＦＴ形成領域においてはレジスト膜３２８の幅を多結晶シリコン膜３１５の不純物が導入されていない領域の幅よりもＬＤＤ領域の分だけ小さく形成する。そして、このレジスト膜３２８をマスクとし、燐酸硝酸系エッチャントを用いてＡｌ−Ｎｄ膜３２７をエッチングして、ｎ型高電圧駆動ＴＦＴ及びｐ型高電圧駆動ＴＦＴのゲート電極を形成する。なお、これらのゲート電極と同時に、表示部にはＡｌ−Ｎｄ膜３２７からなるゲートバスライン及び補助容量バスラインを形成する。
図５９（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図５９（ｂ）に図５９（ａ）のＡ−Ａ’線の位置における断面を示し、図５９（ｃ）に図５９（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図５９（ａ）〜（ｃ）に示すように、ゲート電極３２７ａはゲートバスライン３２７ｂに接続して形成される。この場合、ゲート電極３２７ａの幅は、多結晶シリコン膜３１５のうちｎ型不純物が注入されていない領域の幅よりも若干狭く形成される。
次に、図５２（ａ）〜（ｄ）に示すように、レジスト膜３２８を除去した後、基板全面にｎ型不純物（例えばＰ）を低濃度に注入して、ｎ型高電圧駆動ＴＦＴのチャネル領域とｎ型高濃度不純物領域３２２との間にｎ型低濃度不純物領域（ＬＤＤ領域）３２９を形成する。このｎ型不純物の注入にはイオンドーピング装置を使用し、例えば加速電圧を９０ｋＶ、ドーズ量を５×１０13／ｃｍ2 とする。この場合、ｎ型不純物の注入量が少ないので、ｐ型高濃度不純物領域３２０の導電型は変化しない。
その後、Ａｌ−Ｎｄ膜３２７が劣化しない条件、例えばＮ2 雰囲気中で３６０℃の温度で２時間程度の熱処理を施し、ｎ型低濃度不純物領域（ＬＤＤ領域）３２９に注入された不純物を活性化する。
次に、図５３（ａ）〜（ｄ）に示すように、例えばプラズマＣＶＤ法により、ガラス基板３１１の上側全面に厚さが３７０ｎｍのＳｉＮ膜３３０を形成する。その後、フォトレジスト法により、ＳｉＮ膜３３０の上に所定のパターンのレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして、フッ素系エッチングガスによりＳｉＮ膜３３０、ＳｉＯ2 膜３２６及びＳｉＯ2 膜３１７を順番にドライエッチングして、ｎ型高濃度不純物領域３２２及びｐ型高濃度不純物領域３２０が露出するコンタクトホール３３１を形成する。その後、レジスト膜を除去する。
次に、例えばスパッタ装置を使用し、ガラス基板３１１の上側全面に厚さが５０ｎｍのＴｉ膜、厚さが２００ｎｍのＡｌ膜及び厚さが１００ｎｍのＴｉ膜をこの順番で成膜し、Ｔｉ／Ａｌ／Ｔｉの３層構造の導電膜を形成する。その後、フォトレジスト法により導電膜の上に所定のパターンのレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして、塩素系エッチングガスを用いたドライエッチングにより導電膜をエッチングして、図５４（ａ）〜（ｄ）に示すように、ソース／ドレイン電極３３２、データバスライン（図示せず）及び補助容量電極（図示せず）を形成する。その後、レジスト膜を除去する。
図６０（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図６０（ｂ）に図６０（ａ）のＡ−Ａ’線の位置における断面を示し、図６０（ｃ）に図６０（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図６０（ａ）〜（ｃ）に示すように、表示部のＴＦＴのドレイン電極３３２ｄはデータバスライン３３２ｂと接続して形成される。また、ＴＦＴのソース電極３３２ｓとして、透明画素電極と接続するためのパッドも同時に形成する。
次に、図５５（ａ）〜（ｄ）に示すように、ガラス基板３１１の上側全面に例えば感光性の透明有機絶縁樹脂を塗布して有機絶縁膜３３７を形成する。その後、図５５（ａ）に示すように、表示部のＴＦＴ形成領域のソース電極に通じるコンタクトホール３３８を形成する。次いで、熱処理を施し、有機絶縁膜３３７を硬化させる。
なお、周辺回路部では透明画素電極を形成する必要がほとんどないことから、有機絶縁膜３３７にコンタクトホールを形成する必要はない。しかし、回路動作の検査を行うために検査端子を設ける場合は、この工程で検査端子に通じるコンタクトホールを形成すればよい。
次に、スパッタ装置を使用し、ガラス基板３１１の上側全面に例えば厚さが７０ｎｍのＩＴＯ膜を形成する。このＩＴＯ膜はコンタクトホール３３８を介して表示領域のＴＦＴのｎ型高濃度不純物領域３２２（ソース領域）と電気的に接続される。そして、このＩＴＯ膜の上にフォトレジスト法により所定のパターンのレジスト膜（図示せず）を形成した後、ＩＴＯ膜をウェットエッチングして、図５６（ａ）〜（ｄ）に示すように、透明画素電極３３９を形成する。その後、レジスト膜を除去する。
図６１（ａ）に、このときの画素部の高電圧駆動ＴＦＴ形成領域の上面図を示す。また、図６１（ｂ）に図６１（ａ）のＡ−Ａ’線の位置における断面を示し、図６１（ｃ）に図６１（ａ）のＢ−Ｂ’線の位置における断面を示す。これらの図６１（ａ）〜（ｃ）に示すように、画素電極３３９はコンタクトホール３３８を介してＴＦＴのソース電極３３２ｓに電気的に接続される。
なお、図６１（ａ）〜（ｃ）において、ゲートバスライン３２７ｂ、データバスライン３３２ｂ、ゲート電極３２７ａ、ソース電極３３２ｓ及びドレイン電極３３２ｄは、それぞれ図３（ａ），（ｂ）のゲートバスライン１０９、データバスライン１０８、ゲート電極１０５ｇ、ソース電極１０５ｓ及びドレイン電極１０５ｄに対応している。また、図６１（ａ）〜（ｃ）のＳｉＯ2 膜３１７，３２６、ＳｉＮ膜３３０及び有機絶縁膜３３７がそれぞれ図３（ｂ）の第１の絶縁膜１７１、第２の絶縁膜１７２及び第３の絶縁膜１７３に対応している。
このようにして、本実施形態の薄膜トランジスタ装置（液晶表示パネル）が完成する。
本実施形態においては、ｎ型低濃度不純物領域３２９では、Ａｌ−Ｎｄ膜３２７（ゲート電極）にヒロック等の不具合が発生しない程度の温度（この例では３６０℃）で不純物の活性化が十分に行われることを利用している。本発明においては多結晶シリコン膜３１５の上にＳｉＯ2 膜３１７，３２６を形成したが、これらのＳｉＯ2 膜３１７，３２６膜に替えてＳｉＮ膜を使用し、その後熱処理を施して多結晶シリコン膜３１５に水素を導入する場合は、このときの熱処理によりｎ型低濃度不純物領域３２９に導入された不純物を活性化させるようにしてもよい。
本実施形態においても、ＴＦＴのソース／ドレインとなるｎ型高濃度不純物領域及びｐ型高濃度不純物領域に注入された不純物を活性化するときにはＡｌ等の低融点金属膜が形成されていないため、熱処理により不純物を発生化することができて、レーザ活性化処理により不純物を発生化する場合に比べて信頼性が高いＴＦＴを形成することができる。また、本実施形態においては第２の実施形態に比べてフォトレジスト工程が１回少なく、製造コストが低減されるという利点がある。
なお、本実施形態においては、低電圧駆動ＴＦＴはＬＤＤ領域が無く、ｎ型高電圧駆動ＴＦＴはＬＤＤ領域を有する構造となる。本実施形態は、周辺回路部の動作電圧が十分低く信頼性の面からゲートオーバーラップ構造をとる必要がない場合などに適している。
上述した第１〜第３の実施形態は、いずれも本発明を周辺回路一体型液晶表示パネルの製造に適用した例を示したが、本発明は、ＴＮ（Twisted Nematic ）型液晶表示パネル、ＭＶＡ（Multi-domain Vertical Alignment ）型液晶及びＩＰＳ（In-Plane Switching）型液晶表示パネル等、種々の構造の液晶表示パネルの製造に適用することができる。
また、本発明は液晶表示パネルの製造に限定されるものではなく、低電圧駆動ＴＦＴと高電圧駆動ＴＦＴとを有する液晶表示パネル以外の薄膜トランジスタ装置に適用することもできる。
以下、本発明の諸態様を、付記としてまとめて記載する。
（付記１）基板と、
前記基板上に形成されて第１の絶縁膜をゲート絶縁膜とする第１の薄膜トランジスタと、
前記基板上に形成されて前記第１の絶縁膜と第２の絶縁膜との積層膜をゲート絶縁膜とする第２の薄膜トランジスタとを有し、
前記第２の薄膜トランジスタのゲート電極が前記第１の薄膜トランジスタのゲート電極よりも低抵抗且つ低融点の導電体からなることを特徴とする薄膜トランジスタ装置。
（付記２）前記第１の薄膜トランジスタのゲート電極が、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ及びＴａのうちのいずれか１種の元素を主成分とする金属からなり、前記第２の薄膜トランジスタのゲート電極が、Ａｌ、Ａｇ及びＣｕのうちのいずれか１種の元素を主成分とする金属からなることを特徴とする付記１に記載の薄膜トランジスタ装置。
（付記３）前記第１の薄膜トランジスタにはＬＤＤ領域が無く、前記第２の薄膜トランジスタはＬＤＤ領域を有することを特徴とする付記１に記載の薄膜トランジスタ装置。
（付記４）前記第１及び第２の薄膜トランジスタはいずれもＬＤＤ領域を有し、前記第１の薄膜トランジスタのゲート電極は前記ＬＤＤ領域の上全体を覆い、前記第２の薄膜トランジスタのゲート電極は前記ＬＤＤ領域の一部領域上を覆っていることを特徴とする付記１に記載の薄膜トランジスタ装置。
（付記５）基板と、
前記基板上に形成されて第１の絶縁膜をゲート絶縁膜とする第１のｎ型薄膜トランジスタ及び第１のｐ型薄膜トランジスタと、
前記基板上に形成されて前記第１の絶縁膜と第２の絶縁膜との積層膜をゲート絶縁膜とする第２のｎ型薄膜トランジスタ及び第２のｐ型薄膜トランジスタとを有し、
前記第２のｎ型薄膜トランジスタ及び前記第２のｐ型薄膜トランジスタのゲート電極が、前記第１のｎ型薄膜トランジスタ及び前記第１のｐ型薄膜トランジスタのゲート電極よりも低抵抗且つ低融点の導電体からなることを特徴とする薄膜トランジスタ装置。
（付記６）前記第１のｎ型薄膜トランジスタ及び前記第１のｐ型薄膜トランジスタのゲート電極が、Ｍｏ、Ｔｉ、Ｃｒ、Ｗ及びＴａのうちのいずれか１種の元素を主成分とする金属からなり、前記第２のｎ型薄膜トランジスタ及び前記第２のｐ型薄膜トランジスタのゲート電極が、Ａｌ、Ａｇ及びＣｕのうちのいずれか１種の元素を主成分とする金属からなることを特徴とする付記５に記載の薄膜トランジスタ装置。
（付記７）前記第１のｎ型薄膜トランジスタ及び前記第１のｐ型薄膜トランジスタにはＬＤＤ領域が無く、前記第２のｎ型薄膜トランジスタはＬＤＤ領域を有し、前記第２のｐ型薄膜トランジスタのゲート電極はソース／ドレインである高濃度不純物領域の一部領域上を覆っていることを特徴とする付記５に記載の薄膜トランジスタ装置。
（付記８）前記第１のｎ型薄膜トランジスタ及び前記第１のｐ型薄膜トランジスタにはＬＤＤ領域が無く、前記第２のｎ型薄膜トランジスタはＬＤＤ領域を有し、前記第２のｐ型薄膜トランジスタは、ソース／ドレインである高濃度不純物領域とチャネル領域との間に、不純物が導入されていない半導体からなるオフセット領域を有することを特徴とする付記５に記載の薄膜トランジスタ装置。
（付記９）前記第１のｎ型薄膜トランジスタ及び前記第２のｎ型薄膜トランジスタはいずれもＬＤＤ領域を有し、前記第１のｐ型薄膜トランジスタ及び前記第２のｐ型薄膜トランジスタにはいずれもＬＤＤ領域が無く、前記第２のｎ型薄膜トランジスタのゲート電極が前記ＬＤＤ領域の一部領域上を覆い、前記第２のｐ型薄膜トランジスタのゲート電極は、ソース／ドレインである高濃度不純物の一部領域上を覆っていることを特徴とする付記５に記載の薄膜トランジスタ装置。
（付記１０）前記第１のｎ型薄膜トランジスタ及び前記第２のｎ型薄膜トランジスタはいずれもＬＤＤ領域を有し、前記第１のｐ型薄膜トランジスタ及び前記第２のｐ型薄膜トランジスタにはいずれもＬＤＤ領域が無く、前記第２のｎ型薄膜トランジスタのゲート電極が前記ＬＤＤ領域の一部領域上を覆い、前記第２のｐ型薄膜トランジスタは、ソース／ドレインである高濃度不純物領域とチャネル領域との間に、不純物が導入されていない半導体からなるオフセット領域を有することを特徴とする付記５に記載の薄膜トランジスタ装置。
（付記１１）基板の第１及び第２の薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、
前記第１の金属膜をパターニングして前記第１の薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２の薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第４の工程と、
前記ゲート電極及び前記マスク膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入し、ソース／ドレインとなる不純物領域を形成する第５の工程と、
前記マスク膜を除去する第６の工程と、
前記基板の上側全面に第２の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第８の工程と、
前記第２の金属膜をパターニングして前記第２の薄膜トランジスタ形成領域に第２のゲート電極を形成する第９の工程とを有し、
前記第５の工程の終了から前記第８の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
（付記１２）基板の第１及び第２の薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、
前記第１の金属膜をパターニングして前記第１の薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２の薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第４の工程と、
前記ゲート電極及び前記マスク膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して低濃度不純物領域を形成する第５の工程と、
前記マスク膜及びその近傍の領域を覆うレジスト膜を形成する第６の工程と、
前記ゲート電極及び前記レジスト膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して、前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域を形成する第７の工程と、
前記レジスト膜を除去する第８の工程と、
前記マスク膜を除去する第９の工程と、
前記基板の上側全面に第２の絶縁膜を形成する第１０の工程と、
前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１１の工程と、
前記第２の金属膜をパターニングして前記第２の薄膜トランジスタ形成領域に第２のゲート電極を形成する第１２の工程とを有し、
前記第８の工程の終了から前記第１１の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
（付記１３）基板の第１及び第２の薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
フォトレジスト法により前記第１及び第２の薄膜トランジスタ形成領域のチャネルとなる領域の上にレジスト膜を形成する第３の工程と、
前記レジスト膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して低濃度不純物領域を形成する第４の工程と、
前記レジスト膜を除去する第５の工程と、
前記第１の絶縁膜の上に第１の金属膜を形成する第６の工程と、
前記第１の金属膜をパターニングして前記第１の薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２の薄膜トランジスタ形成領域のＬＤＤ領域となる領域の一部とチャネルとなる領域とを覆うマスク膜を形成する第７の工程と、
前記ゲート電極及び前記マスク膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域を形成する第８の工程と、
前記マスク膜を除去する第９の工程と、
前記基板の上側全面に第２の絶縁膜を形成する第１０の工程と、
前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１１の工程と、
前記第２の金属膜をパターニングして前記第２の薄膜トランジスタ形成領域に第２のゲート電極を形成する第１２の工程とを有し、
前記第８の工程の終了から前記第１１の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
（付記１４）基板の第１及び第２の薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、
前記第１の金属膜をパターニングして前記第１の薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２の薄膜トランジスタ形成領域のチャネルとなる領域及びＬＤＤとなる領域を覆うマスク膜を形成する第４の工程と、
前記第１のゲート絶縁膜及び前記マスク膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して、ソース／ドレインとなる高濃度不純物領域を形成する第５の工程と、
前記マスク膜を除去する第６の工程と、
前記基板の上側全面に第２の絶縁膜を形成する第７の工程と、
前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第８の工程と、
前記第２の金属膜をパターニングして前記第２の薄膜トランジスタ形成領域に第２のゲート電極を形成する第９の工程と、
前記第２のゲート電極をマスクとして前記第２の薄膜トランジスタ形成領域の前記半導体膜のチャネル領域と前記高濃度不純物領域との間に前記高濃度不純物領域よりも不純物濃度が低い低濃度不純物領域を形成する第１０の工程とを有し、
前記第５の工程の終了から前記第８の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
（付記１５）基板の第１のｎ型薄膜トランジスタ形成領域、第１のｐ型薄膜トランジスタ形成領域、第２のｎ型薄膜トランジスタ形成領域及び第２のｐ型薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、
前記第１の金属膜をパターニングして前記第１のｎ型薄膜トランジスタ形成領域及び前記第１のｐ型薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第４の工程と、
前記第１のゲート電極及び前記マスク膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域、前記第１のｐ型薄膜トランジスタ形成領域、前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入してｎ型低濃度不純物領域を形成する第５の工程と、
前記第２のｎ型薄膜トランジスタ形成領域のマスク膜及びその近傍の領域を覆うとともに、前記第１のｐ型薄膜トランジスタ形成領域全体及び前記第２のｐ型薄膜トランジスタ形成領域全体を覆う第１のレジスト膜を形成する第６の工程と、
前記第１のゲート電極と前記第１のレジスト膜とをマスクとして、前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入して、前記ｎ型低濃度不純物領域よりも不純物濃度が高いｎ型高濃度不純物領域を形成する第７の工程と、
前記第１のレジスト膜を除去する第８の工程と、
前記第１のｎ型薄膜トランジスタ形成領域全体及び前記第２のｎ型薄膜トランジスタ形成領域全体を覆う第２のレジスト膜を形成する第９の工程と、
前記第１のゲート電極と前記第２のレジスト膜とをマスクとして前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｐ型不純物を注入してソース／ドレインとなるｐ型高濃度不純物領域を形成する第１０の工程と、
前記第２のレジスト膜を除去する第１１の工程と、
前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記マスク膜を除去する第１２の工程と、
前記基板の上側全体に第２の絶縁膜を形成する第１３の工程と、
前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１４の工程と、
前記第２の金属膜をパターニングして前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域に第２のゲート電極を形成する第１５の工程とを有し、
前記第１１の工程の終了から前記第１４の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
（付記１６）基板の第１のｎ型薄膜トランジスタ形成領域、第１のｐ型薄膜トランジスタ形成領域、第２のｎ型薄膜トランジスタ形成領域及び第２のｐ型薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
フォトレジスト法により、前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域のチャネルとなる領域の上と、前記第１のｐ型薄膜トランジスタ形成領域全体及び前記第２のｐ型薄膜トランジスタ形成領域全体とを覆うレジスト膜を形成する第３の工程と、
前記レジスト膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入してｎ型低濃度不純物領域を形成する第４の工程と、
前記レジスト膜を除去する第５の工程と、
前記第１の絶縁膜上に第１の金属膜を形成する第６の工程と、
前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして前記第１のｎ型薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第１のマスク膜を形成する第７の工程と、
前記第１のゲート電極及び前記第１のマスク膜をマスクとして前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｐ型不純物を注入して、ソース／ドレインとなるｐ型高濃度不純物領域を形成する第８の工程と、
前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして前記第１のｎ型薄膜トランジスタ形成領域に第２のゲート電極を形成するとともに、前記第２のｎ型薄膜トランジスタ形成領域のＬＤＤ領域となる領域の一部とチャネルとなる領域とを覆う第２のマスク膜を形成する第９の工程と、
前記第２のゲート電極及び前記第２のマスク膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域にｎ型不純物を注入し、前記ｎ型低濃度不純物領域よりも不純物濃度が高いｎ型高濃度不純物領域を形成する第１０の工程と、
前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１及び第２のマスク膜を除去する第１１の工程と、
前記基板の上側全面に第２の絶縁膜を形成する第１２の工程と、
前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１３の工程と、
前記第２の金属膜をパターニングして前記第２のｎ型薄膜トランジスタ形成領域に第３のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域に第４のゲート電極を形成する第１４の工程とを有し、
前記第１０の工程の終了から前記第１３の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
（付記１７）基板の第１のｎ型薄膜トランジスタ形成領域、第１のｐ型薄膜トランジスタ形成領域、第２のｎ型薄膜トランジスタ形成領域及び第２のｐ型薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、
前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして、前記第１のｐ型薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第１のマスク膜を形成する第４の工程と、
前記第１のゲート電極及び前記第１のマスク膜をマスクとして前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｐ型不純物を注入して、ソース／ドレインとなるｐ型高濃度不純物領域を形成する第５の工程と、
前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして、前記第１のｎ型薄膜トランジスタ形成領域に第２のゲート電極を形成するとともに、前記第２のｎ型薄膜トランジスタ形成領域のＬＤＤとなる領域及びチャネルとなる領域を覆う第２のマスク膜を形成する第６の工程と、
前記第２のゲート電極及び前記第２のマスク膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入して、ソース／ドレインとなるｎ型高濃度不純物領域を形成する第７の工程と、
前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１及び第２のマスク膜を除去する第８の工程と、
前記基板の上側全面に第２の絶縁膜を形成する第９の工程と、
前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１０の工程と、
前記第２の金属膜をパターニングして前記第２のｎ型薄膜トランジスタ形成領域に第３のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域に第４のゲート電極を形成する第１１の工程と、
前記第３のゲート電極をマスクとして前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入し、チャネルと前記ｎ型高濃度不純物領域との間に前記ｎ型高濃度不純物領域よりも不純物濃度が低いｎ型低濃度不純物領域を形成する第１２の工程とを有し、
前記第７の工程の終了から前記第１０の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
（付記１８）前記第２のｎ型薄膜トランジスタが液晶表示パネルの画素部のスイッチング素子であり、前記第１の金属膜により前記液晶表示パネルにゲートバスラインを形成し、前記第２の金属膜により前記液晶表示パネルにデータバスラインを形成することを特徴とする付記１１乃至付記１７のいずれか１項に記載の薄膜トランジスタ装置の製造方法。
図１（ａ）は従来の液晶表示パネルの周辺回路部に形成された低電圧駆動ＴＦＴを示す断面図であり、図１（ｂ）は従来の液晶表示パネルの表示部に形成された高電圧駆動ＴＦＴを示す断面図である。 図２は、本発明の第１の実施の形態の薄膜トランジスタ装置（透過型液晶表示パネル）の全体構成を示すブロック図である。 図３（ａ）は第１の実施形態の液晶表示パネルの１画素を示す平面図、図３（ｂ）は図３（ａ）のＡ−Ａ’線の位置における模式断面を示す図である。 図４（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１）である。 図５（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その２）である。 図６（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その３）である。 図７（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その４）である。 図８（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その５）である。 図９（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その６）である。 図１０（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その７）である。 図１１（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その８）である。 図１２（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その９）である。 図１３（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１０）である。 図１４（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１１）である。 図１５（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１２）である。 図１６（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１３）である。 図１７（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１４）である。 図１８（ａ）〜（ｄ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１５）である。 図１９（ａ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図１９（ｂ）は図１９（ａ）のＡ−Ａ’線の位置における断面図、図１９（ｃ）は図１９（ａ）のＢ−Ｂ’線の位置における断面図である。 図２０（ａ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図２０（ｂ）は図２０（ａ）のＡ−Ａ’線の位置における断面図、図２０（ｃ）は図２０（ａ）のＢ−Ｂ’線の位置における断面図である。 図２１（ａ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図２１（ｂ）は図２１（ａ）のＡ−Ａ’線の位置における断面図、図２１（ｃ）は図２１（ａ）のＢ−Ｂ’線の位置における断面図である。 図２２（ａ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図２２（ｂ）は図２２（ａ）のＡ−Ａ’線の位置における断面図、図２２（ｃ）は図２２（ａ）のＢ−Ｂ’線の位置における断面図である。 図２３（ａ）は、第１の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図２３（ｂ）は図２３（ａ）のＡ−Ａ’線の位置における断面図、図２３（ｃ）は図２３（ａ）のＢ−Ｂ’線の位置における断面図である。 図２４（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１）である。 図２５（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その２）である。 図２６（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その３）である。 図２７（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その４）である。 図２８（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その５）である。 図２９（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その６）である。 図３０（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その７）である。 図３１（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その８）である。 図３２（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その９）である。 図３３（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１０）である。 図３４（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１１）である。 図３５（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１２）である。 図３６（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１３）である。 図３７（ａ）〜（ｄ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１４）である。 図３８（ａ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図３８（ｂ）は図３８（ａ）のＡ−Ａ’線の位置における断面図、図３８（ｃ）は図３８（ａ）のＢ−Ｂ’線の位置における断面図である。 図３９（ａ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図３９（ｂ）は図３９（ａ）のＡ−Ａ’線の位置における断面図、図３９（ｃ）は図３９（ａ）のＢ−Ｂ’線の位置における断面図である。 図４０（ａ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図４０（ｂ）は図４０（ａ）のＡ−Ａ’線の位置における断面図、図４０（ｃ）は図４０（ａ）のＢ−Ｂ’線の位置における断面図である。 図４１（ａ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図４１（ｂ）は図４１（ａ）のＡ−Ａ’線の位置における断面図、図４１（ｃ）は図４１（ａ）のＢ−Ｂ’線の位置における断面図である。 図４２（ａ）は、第２の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図４２（ｂ）は図４２（ａ）のＡ−Ａ’線の位置における断面図、図４２（ｃ）は図４２（ａ）のＢ−Ｂ’線の位置における断面図である。 図４３（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１）である。 図４４（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その２）である。 図４５（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その３）である。 図４６（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その４）である。 図４７（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その５）である。 図４８（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その６）である。 図４９（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その７）である。 図５０（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その８）である。 図５１（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その９）である。 図５２（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１０）である。 図５３（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１１）である。 図５４（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１２）である。 図５５（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１３）である。 図５６（ａ）〜（ｄ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法を示す断面図（その１４）である。 図５７（ａ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図５７（ｂ）は図５７（ａ）のＡ−Ａ’線の位置における断面図、図５７（ｃ）は図５７（ａ）のＢ−Ｂ’線の位置における断面図である。 図５８（ａ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図５８（ｂ）は図５８（ａ）のＡ−Ａ’線の位置における断面図、図５８（ｃ）は図５８（ａ）のＢ−Ｂ’線の位置における断面図である。 図５９（ａ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図５９（ｂ）は図５９（ａ）のＡ−Ａ’線の位置における断面図、図５９（ｃ）は図５９（ａ）のＢ−Ｂ’線の位置における断面図である。 図６０（ａ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図６０（ｂ）は図６０（ａ）のＡ−Ａ’線の位置における断面図、図６０（ｃ）は図６０（ａ）のＢ−Ｂ’線の位置における断面図である。 図６１（ａ）は、第３の実施形態の薄膜トランジスタ装置（液晶表示パネル）の製造方法の一工程を示す上面図、図６１（ｂ）は図６１（ａ）のＡ−Ａ’線の位置における断面図、図６１（ｃ）は図６１（ａ）のＢ−Ｂ’線の位置における断面図である。
符号の説明
１１，１１１，１５１，２１１，３１１…ガラス基板、
１２，２０，１１２，１２９，２１２，２２９，３１２，３３０…ＳｉＮ膜、
１３，１５，１６，１８，１１３，１１７，１２６，２１３，２１７，２２６，３１３，３１７，３２６…ＳｉＯ2 膜、
１４，１１５，２１５，３１５…多結晶シリコン膜、
１７ａ，１７ｂ，１０５ｇ、１２７ａ，２２７ａ，３２７ａ…ゲート電極、
１９ａ，１９ｂ，１３１，２３１，３３２…ソース／ドレイン電極、
１０１…制御回路、
１０２…データドライバ、
１０３…ゲートドライバ、
１０４…表示部、
１０５…ＴＦＴ、
１０６…表示セル、
１０７…補助容量、
１０８，１３１ｂ，２３１ｂ，３３２ｂ…データバスライン、
１０９，１２７ｂ，２２７ｂ，３２７ｂ…ゲートバスライン、
１１０…ＴＦＴ基板、
１１４…アモルファスシリコン膜、
１１６，１２１，１２３，１２５，１２８，２１６，２１８，２２１，２２３，２２５，２２８，３１６，３１９，３２１，３２２３…レジスト膜、
１１８，２２０，３１８…Ｍｏ膜、
１２０，２１９，３２９…ｎ型低濃度不純物領域、
１２２，２２４，３２２…ｎ型高濃度不純物領域、
１２４，２２２，３２０…ｐ型高濃度不純物領域、
１２７，２２７，３２７…Ａｌ−Ｎｄ膜、
１３７，２３７，３３７…有機絶縁膜、
１３９，２３９，３３９…画素電極、
１５０…対向基板、
１５２…ブラックマトリクス、
１５３…カラーフィルタ、
１５４…コモン電極、
１６０…液晶、
１７１…第１の絶縁膜、
１７２…第２の絶縁膜、
１７３…第３の絶縁膜、
１７４…補助容量バスライン、
１７５…補助容量電極。

Claims (5)

  1. 基板の第１及び第２の薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
    前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
    前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、
    前記第１の金属膜をパターニングして前記第１の薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２の薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第４の工程と、
    前記第１のゲート電極及び前記マスク膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して低濃度不純物領域を形成する第５の工程と、
    前記マスク膜及びその近傍の領域を覆うレジスト膜を形成する第６の工程と、
    前記第１のゲート電極及び前記レジスト膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して、前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域を形成する第７の工程と、
    前記レジスト膜を除去する第８の工程と、
    前記マスク膜を除去する第９の工程と、
    前記基板の上側全面に第２の絶縁膜を形成する第１０の工程と、
    前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１１の工程と、
    前記第２の金属膜をパターニングして前記第２の薄膜トランジスタ形成領域に第２のゲート電極を形成する第１２の工程とを有し、
    前記第８の工程の終了から前記第１１の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
  2. 基板の第１及び第２の薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
    前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
    フォトレジスト法により前記第１及び第２の薄膜トランジスタ形成領域のチャネルとなる領域の上にレジスト膜を形成する第３の工程と、
    前記レジスト膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して低濃度不純物領域を形成する第４の工程と、
    前記レジスト膜を除去する第５の工程と、
    前記第１の絶縁膜の上に第１の金属膜を形成する第６の工程と、
    前記第１の金属膜をパターニングして前記第１の薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２の薄膜トランジスタ形成領域のＬＤＤ領域となる領域の一部とチャネルとなる領域とを覆うマスク膜を形成する第７の工程と、
    前記第１のゲート電極及び前記マスク膜をマスクとして前記第１及び第２の薄膜トランジスタ形成領域の前記半導体膜に不純物を注入して前記低濃度不純物領域よりも不純物濃度が高い高濃度不純物領域を形成する第８の工程と、
    前記マスク膜を除去する第９の工程と、
    前記基板の上側全面に第２の絶縁膜を形成する第１０の工程と、
    前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１１の工程と、
    前記第２の金属膜をパターニングして前記第２の薄膜トランジスタ形成領域に第２のゲート電極を形成する第１２の工程とを有し、
    前記第８の工程の終了から前記第１１の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
  3. 基板の第１のｎ型薄膜トランジスタ形成領域、第１のｐ型薄膜トランジスタ形成領域、第２のｎ型薄膜トランジスタ形成領域及び第２のｐ型薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
    前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
    前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、
    前記第１の金属膜をパターニングして前記第１のｎ型薄膜トランジスタ形成領域及び前記第１のｐ型薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域上に少なくともチャネルとなる領域を覆うマスク膜を形成する第４の工程と、
    前記第１のゲート電極及び前記マスク膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域、前記第１のｐ型薄膜トランジスタ形成領域、前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入してｎ型低濃度不純物領域を形成する第５の工程と、
    前記第２のｎ型薄膜トランジスタ形成領域のマスク膜及びその近傍の領域を覆うとともに、前記第１のｐ型薄膜トランジスタ形成領域全体及び前記第２のｐ型薄膜トランジスタ形成領域全体を覆う第１のレジスト膜を形成する第６の工程と、
    前記第１のゲート電極と前記第１のレジスト膜とをマスクとして、前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入して、前記ｎ型低濃度不純物領域よりも不純物濃度が高いｎ型高濃度不純物領域を形成する第７の工程と、
    前記第１のレジスト膜を除去する第８の工程と、
    前記第１のｎ型薄膜トランジスタ形成領域全体及び前記第２のｎ型薄膜トランジスタ形成領域全体を覆う第２のレジスト膜を形成する第９の工程と、
    前記第１のゲート電極と前記第２のレジスト膜とをマスクとして前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｐ型不純物を注入してソース／ドレインとなるｐ型高濃度不純物領域を形成する第１０の工程と、
    前記第２のレジスト膜を除去する第１１の工程と、
    前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記マスク膜を除去する第１２の工程と、
    前記基板の上側全体に第２の絶縁膜を形成する第１３の工程と、
    前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１４の工程と、
    前記第２の金属膜をパターニングして前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域に第２のゲート電極を形成する第１５の工程とを有し、
    前記第１１の工程の終了から前記第１４の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
  4. 基板の第１のｎ型薄膜トランジスタ形成領域、第１のｐ型薄膜トランジスタ形成領域、第２のｎ型薄膜トランジスタ形成領域及び第２のｐ型薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
    前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
    フォトレジスト法により、前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域のチャネルとなる領域の上と、前記第１のｐ型薄膜トランジスタ形成領域全体及び前記第２のｐ型薄膜トランジスタ形成領域全体とを覆うレジスト膜を形成する第３の工程と、
    前記レジスト膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入してｎ型低濃度不純物領域を形成する第４の工程と、
    前記レジスト膜を除去する第５の工程と、
    前記第１の絶縁膜上に第１の金属膜を形成する第６の工程と、
    前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして前記第１のｎ型薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第１のマスク膜を形成する第７の工程と、
    前記第１のゲート電極及び前記第１のマスク膜をマスクとして前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｐ型不純物を注入して、ソース／ドレインとなるｐ型高濃度不純物領域を形成する第８の工程と、
    前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして前記第１のｎ型薄膜トランジスタ形成領域に第２のゲート電極を形成するとともに、前記第２のｎ型薄膜トランジスタ形成領域のＬＤＤ領域となる領域の一部とチャネルとなる領域とを覆う第２のマスク膜を形成する第９の工程と、
    前記第２のゲート電極及び前記第２のマスク膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域にｎ型不純物を注入し、前記ｎ型低濃度不純物領域よりも不純物濃度が高いｎ型高濃度不純物領域を形成する第１０の工程と、
    前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１及び第２のマスク膜を除去する第１１の工程と、
    前記基板の上側全面に第２の絶縁膜を形成する第１２の工程と、
    前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１３の工程と、
    前記第２の金属膜をパターニングして前記第２のｎ型薄膜トランジスタ形成領域に第３のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域に第４のゲート電極を形成する第１４の工程とを有し、
    前記第１０の工程の終了から前記第１３の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
  5. 基板の第１のｎ型薄膜トランジスタ形成領域、第１のｐ型薄膜トランジスタ形成領域、第２のｎ型薄膜トランジスタ形成領域及び第２のｐ型薄膜トランジスタ形成領域上に半導体膜を形成する第１の工程と、
    前記基板の上側全面に第１の絶縁膜を形成する第２の工程と、
    前記第１の絶縁膜の上に第１の金属膜を形成する第３の工程と、
    前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして、前記第１のｐ型薄膜トランジスタ形成領域に第１のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域のチャネルとなる領域を覆う第１のマスク膜を形成する第４の工程と、
    前記第１のゲート電極及び前記第１のマスク膜をマスクとして前記第１のｐ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記半導体膜にｐ型不純物を注入して、ソース／ドレインとなるｐ型高濃度不純物領域を形成する第５の工程と、
    前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記第１の金属膜をパターニングして、前記第１のｎ型薄膜トランジスタ形成領域に第２のゲート電極を形成するとともに、前記第２のｎ型薄膜トランジスタ形成領域のＬＤＤとなる領域及びチャネルとなる領域を覆う第２のマスク膜を形成する第６の工程と、
    前記第２のゲート電極及び前記第２のマスク膜をマスクとして前記第１のｎ型薄膜トランジスタ形成領域及び前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入して、ソース／ドレインとなるｎ型高濃度不純物領域を形成する第７の工程と、
    前記第２のｎ型薄膜トランジスタ形成領域及び前記第２のｐ型薄膜トランジスタ形成領域の前記第１及び第２のマスク膜を除去する第８の工程と、
    前記基板の上側全面に第２の絶縁膜を形成する第９の工程と、
    前記第２の絶縁膜の上に、前記第１の金属膜に比べて低抵抗且つ低融点の金属からなる第２の金属膜を形成する第１０の工程と、
    前記第２の金属膜をパターニングして前記第２のｎ型薄膜トランジスタ形成領域に第３のゲート電極を形成するとともに、前記第２のｐ型薄膜トランジスタ形成領域に第４のゲート電極を形成する第１１の工程と、
    前記第３のゲート電極をマスクとして前記第２のｎ型薄膜トランジスタ形成領域の前記半導体膜にｎ型不純物を注入し、チャネルと前記ｎ型高濃度不純物領域との間に前記ｎ型高濃度不純物領域よりも不純物濃度が低いｎ型低濃度不純物領域を形成する第１２の工程とを有し、
    前記第７の工程の終了から前記第１０の工程の開始までの間に、前記第１の金属膜を構成する金属の融点よりも低い温度で前記半導体膜に注入した不純物を活性化する熱処理を施すことを特徴とする薄膜トランジスタ装置の製造方法。
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JP6702304B2 (ja) * 2015-03-25 2020-06-03 凸版印刷株式会社 薄膜トランジスタ、薄膜トランジスタの製造方法及び薄膜トランジスタを用いた画像表示装置
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* Cited by examiner, † Cited by third party
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US6420758B1 (en) * 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
JP3386017B2 (ja) * 1999-10-15 2003-03-10 日本電気株式会社 液晶表示装置用の薄膜トランジスタの製造方法
JP2002083691A (ja) * 2000-09-06 2002-03-22 Sharp Corp アクティブマトリックス駆動型有機ｌｅｄ表示装置及びその製造方法
US6509616B2 (en) * 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP4439766B2 (ja) * 2001-08-02 2010-03-24 シャープ株式会社 薄膜トランジスタ装置及びその製造方法
KR100411025B1 (ko) 2001-12-11 2003-12-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2003188183A (ja) 2001-12-20 2003-07-04 Fujitsu Display Technologies Corp 薄膜トランジスタ装置、その製造方法及び液晶表示装置
JP4084080B2 (ja) * 2002-05-10 2008-04-30 株式会社日立製作所 薄膜トランジスタ基板の製造方法
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