JP4873335B2 - 情報処理構造体 - Google Patents
情報処理構造体 Download PDFInfo
- Publication number
- JP4873335B2 JP4873335B2 JP2000131633A JP2000131633A JP4873335B2 JP 4873335 B2 JP4873335 B2 JP 4873335B2 JP 2000131633 A JP2000131633 A JP 2000131633A JP 2000131633 A JP2000131633 A JP 2000131633A JP 4873335 B2 JP4873335 B2 JP 4873335B2
- Authority
- JP
- Japan
- Prior art keywords
- quantum dot
- charge carriers
- information
- quantum
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010365 information processing Effects 0.000 title claims description 66
- 239000002096 quantum dot Substances 0.000 claims description 198
- 239000002800 charge carrier Substances 0.000 claims description 45
- 230000008878 coupling Effects 0.000 claims description 17
- 238000010168 coupling process Methods 0.000 claims description 17
- 238000005859 coupling reaction Methods 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 14
- 230000008859 change Effects 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 5
- 238000009826 distribution Methods 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims 6
- 239000002086 nanomaterial Substances 0.000 claims 2
- 239000000969 carrier Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 19
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000005036 potential barrier Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 238000000342 Monte Carlo simulation Methods 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000013528 artificial neural network Methods 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003121 nonmonotonic effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000003909 pattern recognition Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/402—Single electron transistors; Coulomb blockade transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/688—Floating-gate IGFETs programmed by two single electrons
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/02—Structural aspects of erasable programmable read-only memories
- G11C2216/08—Nonvolatile memory wherein data storage is accomplished by storing relatively few electrons in the storage layer, i.e. single electron memory
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Non-Volatile Memory (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば１０ｎｍ乃至０．３ｎｍ程度のナノメータスケールの電子構造体により情報処理を行なう情報処理構造体、特に単電子動作によりパターンの類似性を検出する情報処理構造体に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の製造において、半導体の微細加工技術の進歩によって、例えば１０ｎｍ以下の所謂ナノメータスケールの構造体を製造することができるようになってきている。このような微細加工技術を利用して、静電容量の極めて小さい構造体を作製すると、この構造体内の一個の電子の静電エネルギーが大きくなり、当該構造体内に他の電子が入れなくなるという、所謂クーロンブロッケード現象が観測されるようになると共に、電子相互のクーロン反発力によって、個々の電子の動きを制御できるようになる。
【０００３】
従って、電子が直接トンネル可能なエネルギー障壁（以下、トンネル接合という。）と、電子が障壁を直接トンネルできない結合（以下、容量結合という。）を組み合わせることによって、電子が存在できる微小導電体または微小半導体から成る微小な領域（以下、量子ドットという）を作製し、さらにこのような量子ドットを組み合わせることにより、電子構造体を構成することができる。上記量子ドットは、周知の如く、例えばモノシランの減圧ＣＶＤによるＳｉ量子ドットの自己組織化形成方法によって形成することができる（Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．４５２（１９９７）２４３、“ＳｅｌｆーＡｓｓｅｍｂｌｉｎｇ Ｆｏｒｍａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ Ｑｕａｎｔｕｍ Ｄｏｔｓ ｂｙ Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ”）。
【０００４】
このような電子構造体により得られる電子デバイスは、電子一個の移動によってデバイス動作が行なわれ得るようになる。このような電子構造体は、所謂単電子デバイスと呼ばれており、単電子デバイスを利用した種々の単電子回路が提案されている。例えば、単電子デバイスとして、ＣＭＯＳＦＥＴに類似した相補型のトランジスタを構成することが可能であり、このような相補型のトランジスタを使用した単電子論理回路も、既に提案されている（１９９２年、Ｊ．Ｒ．Ｔｕｃｋｅｒ "Complementary Digital Logic Based on the "Coulomb Blockade", J. Appl. Phys., vol.72, No.9, pp.4399-4413）。
【０００５】
しかしながら、このような単電子論理回路は、従来はトンネル接合とキャパシタを組み合わせた回路図レベルの回路構成が提案されているだけであり、実際の回路としての実現形態、即ち構造体としての提案は殆ど行なわれていない。
また、メモリに関しては、従来の浮遊ゲート構造を微細化した「量子ドット浮遊ゲートメモリ構造」が提案され、さらに試作されているが、論理を実現する情報処理のための回路の実現形態即ち構造体としての提案は行なわれていない。
【０００６】
ところで、重要な情報処理の一つに、二つのパターンの類似度を検出するという処理がある。これは、連想メモリや、ベクトル量子化，動き予測等のパターン認識や、データ圧縮等の幅広い情報処理に利用され得る基本的な処理である。
このような処理において、デジタルパターンの類似度を示す指標として「ハミング距離」がある。これは、デジタルパターン同士の互いに異なるビット数で定義されるものであり、ビット数が小さい程、ハミング距離が小さく、二つのパターンの類似性が高い、即ち二つのパターンが似ているということになる。ここで、このハミング距離は、例えばデジタルパターンの各ビットについて排他的論理和（ＸＯＲ）を計算し、１となったものを総和することにより計算され得る。
【０００７】
ところで、図１４（Ａ）に示すように二つのトンネル接合１及び２により構成された単電子トランジスタ（以下、ＳＥＴという）とキャパシタＣ0 （例えば５００ａＦ）を組み合わせた回路は、前記クーロンブロッケード現象による非単調特性（応用物理 第６６巻 第２号（１９９７）Ｐ．１００）を示すことにより、二つのトンネル接合１及び２の中間点、すなわち、ＳＥＴの孤立ノード３にそれぞれキャパシタを介して電圧Ｖａ，Ｖｂが入力されたとき、Ｖａ，ＶｂのＨレベルまたはＬレベルの組み合わせに応じ、図１４（Ｂ）に示すような出力電圧ＶC0の時間特性を示す。このような特性を利用して、一個のＳＥＴとキャパシタＣ0 との組み合わせにより、ＸＮＯＲ（排他的論理和の否定）ゲートを実現する単電子論理回路が提案されている（１９９８年、Ｔ．ＹＡＭＡＮＡＫＡ他 "A Stochastic Associative Memory Using Single-Electron Devices and Its Application to Digit Pattern Association", in Ext. Abs. of Int. Conf. on Solid State Devices and Materials, pp.190-191, Hiroshima, Sept. 1998 ）。
【０００８】
図１５に示す単電子論理回路は、上記ＳＥＴを電源ＶｄｄとキャパシタＣ0 との間に２個並列に接続し、Ｖａ，Ｖｂの反転電圧も同時に入力するいわゆる相補型構造としたものである。この単電子論理回路を、デジタルパターンのビット数に等しい個数用意して、これらを共通のキャパシタ（Ｃ0 ）に接続することにより構成したデジタルパターンのビット比較器（図１６参照）において、Ｖａを比較されるべきデジタルパターンのビット電圧とし、Ｖｂを比較すべきデジタルパターンのビット電圧とすることによって、ビットが一致（Ｖａ＝Ｖｂ）したＳＥＴ対では、キャパシタＣ0 から電源Ｖddに電子が移動して、図１５（Ｂ）で示すようにキャパシタ電位ＶC0が上昇することにより、一致したビット数が多い程より速くキャパシタ電位ＶC0が上昇することになる。従って、電位上昇の過渡的な変化を調べることによって、相対的なハミング距離の大小を知ることができる。このような構成によるデジタルパターンのビット比較器が提案されている。
【０００９】
また、単電子デバイスで構成される回路は確率的に動作することから、この確率性を逆に積極的に利用することにより、既存のＣＭＯＳ回路では実現が困難である知能的処理を実現できることが既に知られている（上記１９９８年、ヤマナカ他、及び１９９８年、Ｍ．Ｓａｅｎ他 "A Stochastic Associative Memory Using Single-Electron Devices," IEICE Tramns. Electron., vol. E81-C, No. 1, pp.30-35, 1998）。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような単電子論理回路は、実際にどのような構造体として作製するかについては提案されていない。
また、時間が経過するとキャパシタＣ0 の電位ＶC0がハミング距離に依存せず一定になることから、安定状態ではハミング距離を計測することができないという欠点がある。
【００１１】
また、単電子論理回路を既存のＣＭＯＳ論理回路のアーキテクチャを適用して作製することは、以下のような原理的に致命的な問題がある。
即ち、第一に、単電子回路の動作で基本となるトンネル現象が確率的であることから、動作を確定させるためにはかなり長い時間が必要であり、動作速度が遅くなってしまう。従って、ＣＭＯＳ論理回路のアーキテクチャを適用した単電子論理回路では、既存のＣＭＯＳ回路と比較して動作速度が遅いと言うことであり、優位性がない。
【００１２】
第二に、一つの電子の静電エネルギーが熱エネルギーよりも十分大きくないと、安定した単電子動作が得られないことから、室温で単電子論理回路を動作させるためには、極めて小さな容量を実現する必要があるが、例えば室温で１０10ゲート以上の超大規模回路を１０年程度の長期間に亘ってエラー無しで動作させるためには、１０-20 Ｆオーダの容量を実現しなければならない（Ｓ．Ｓｈｉｍａｎｏ，Ｋ．Ｍａｓｕ，ａｎｄ Ｋ．Ｔｓｕｂｏｕｃｈｉ、" Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏｒ Ｃｉｒｃｕｉｔｓ Ｂａｓｅｄ ｏｎ Ｅb ／Ｎ0-Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ" ＪＰＮ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．３８，ｐｐ．４０３−４０５，１９９９．）。従って、このような小容量を実現するためには、原子スケール以下の構造体が必要になり、実際には実現不可能である。
【００１３】
第三に、ドット周辺に不可避的に存在する不純物や界面準位に電荷がトラップされることになり、このトラップされた電荷によって、ドットに電荷が誘起される、所謂「オフセット電荷」または「バックグランド電荷」があり、このために理想的な単電子動作ができないという問題がある。
【００１４】
本発明は、以上の点にかんがみて、室温で、単電子動作により、高速で安定した動作が得られるようにした、単電子回路による情報処理構造体を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上記目的は、本発明の第一の構成によれば、微細なＭＯＳＦＥＴのゲート電極の直上に、ナノメータスケールの大きさの複数個の微小導電体または微小半導体から成る量子ドットが形成されると共に、各量子ドットと上記ゲート電極との間に、電子または正孔から成る電荷担体が直接トンネルできるエネルギー障壁が構成されており、各量子ドットとゲート電極の間で移動した電荷担体の総数により情報を表わすようにした情報処理構造体であって、各量子ドットに接触して、各量子ドットと電源電極との間に電荷担体が直接トンネルできるエネルギー障壁を構成するように、電源となる一つの電源電極が設けられていると共に、同様に各量子ドットに接触して、各量子ドットと各情報電極とが電荷担体が移動できない容量結合で結合されるように、情報を入力する少なくとも二つの情報電極が設けられており、情報電極で決定される電位に応じて、クーロンブロッケード現象により電荷担体が各量子ドットを通して、電源電極とゲート電極の間を移動するようにしたことにより、達成される。
【００１６】
また、上記目的は、本発明の第二の構成によれば、微細なＭＯＳＦＥＴのゲート電極の直上に、ナノメータスケールの大きさの複数個の微小導電体または微小半導体から成る第一の量子ドットが形成されると共に、各第一の量子ドットと上記ゲート電極との間に、電子または正孔から成る電荷担体が直接トンネルできるエネルギー障壁が構成されており、各第一の量子ドットとゲート電極の間で移動した電荷担体の総数により情報を表わすようにした情報処理構造体であって、各第一の量子ドットに接触して、ゲート電極に接触せずに、少なくとも３個の第二の量子ドットから成る量子ドット列が設けられていると共に、この量子ドット列の両端部に接触して、情報を入力する情報電極が設けられており、各第一の量子ドットと上記量子ドット列との間と、量子ドット列と情報電極との間が、電荷担体が移動できない容量結合で結合されており、情報電極で決定される電位に応じて、量子ドット列の中の電荷担体の位置分布が変わることによって、第一の量子ドットとゲート電極との間で電荷担体の移動を制御するようにしたことにより、達成される。
【００１７】
本発明による情報処理構造体は、好ましくは、上記第一の量子ドットが、複数個の量子ドット列から構成されている。
【００１８】
本発明による情報処理構造体は、好ましくは、上記情報電極が、少なくとも一個の第三の量子ドットから構成されており、第三の量子ドットに蓄積された電荷担体の個数により、情報を表わす。
【００１９】
本発明による情報処理構造体は、好ましくは、第２の量子ドットの外側に容量結合した第二の電源電極が形成され、第二の電源電極に印加される高電圧または光エネルギーにより、電荷担体を前記第２の量子ドットに供給する。
【００２０】
また、上記目的は、本発明の第三の構成によれば、複数の微小導電体または微小半導体から成る量子ドットが配列され、量子ドット配列の量子ドット間には電荷担体が直接トンネルできるエネルギー障壁が形成されており、量子ドット配列の両端の量子ドットに接して情報電極が形成され、情報電極と量子ドット配列の両端の量子ドットとは電荷担体が移動できない容量結合で結合されており、量子ドット配列の中心に位置する量子ドットと接して電源電極が形成され、電源電極と量子ドット配列の中心に位置する量子ドット間とは、電荷担体が移動できない容量結合で結合されており、量子ドット配列の電位分布を、量子ドット配列の中心に位置する量子ドットを中心として、谷を形成するように電源電極に電圧を印加し、両端の情報電極の電圧に応じて、量子ドット配列の中心に位置する量子ドットに設置した電荷担体が、熱揺らぎにより両端の情報電極のどちらかに移動する、または移動しないようにしたことを特徴とする情報処理構造体によって達成される。
【００２１】
上記第一の構成によれば、ＭＯＳＦＥＴのゲート電極上に形成された各量子ドットと情報電極，電源電極により構成される単電子回路により、並列情報処理を行なって、処理結果をＭＯＳＦＥＴのドレイン電流として取り出すことにより、各単電子回路の処理結果をＭＯＳＦＥＴにより統合してマクロ的な情報処理を行なうことができる。従って、一個のＭＯＳＦＥＴ上にて多ビットパターンの類似度計算を行なうことができる。
【００２２】
この場合、各単電子回路が極めて低い消費電力であると共に、極めて高い集積性を示すことから、超並列動作を行なうことができ、回路全体として高速の処理速度が得られることになる。
また、複数個の量子ドットによる並列動作によって、厳密な動作をせずに、確率的動作を行なうことにより、室温でも十分動作することになる。
さらに、複数個の量子ドットによる並列動作によって、冗長構成及び多数決論理を利用して、回路全体としてオフセット電荷の影響をできるだけ抑制することができる。
この場合、電源電極および情報電極は、同一の入力信号が複数の量子ドットに共通に与えられてもよいことから、量子ドットの大きさに比較して大きくてもよいので、従来のリソグラフィによる配線により構成することができる。
【００２３】
また、上記第二の構成によれば、第一の構成と同様に動作すると共に、類似度（ハミング距離）が安定状態の電荷担体の個数として明確に定量化できる。
【００２４】
上記第三の構成によれば、動作温度の向上を図ることができ、室温でも十分動作可能になる。
【００２５】
情報電極に接触して、この情報電極と第二の電源電極との間に電荷担体が直接トンネルできないエネルギー障壁を構成するように第二の電源電極が設けられており、このエネルギー障壁に印加された電圧または光エネルギーにより、電荷担体が情報電極と第二の電源電極との間を移動する場合には、上記電圧または光エネルギーの補助により、電荷担体が情報電極に置かれ、保持されることにより、情報電極に対して容易に情報が入力されることになる。
【００２６】
【発明の実施の形態】
以下、図面に示した実施形態に基づいて、本発明を詳細に説明する。
図１及び図２はこの発明による情報処理構造体の第一の実施形態を示すものである。
図１において、情報処理構造体１０は、ＭＯＳＦＥＴ１１のゲート電極１２の直上に形成された１０ｎｍ乃至０．３ｎｍの大きさの複数個の量子ドット１３と、各量子ドット１３に上方から接触するように、量子ドット１３上に形成された電源電極１４と、各量子ドット１３に対してそれぞれ両側から接触するように形成された情報電極１５と、から構成されている。
【００２７】
各量子ドット１３は、ゲート電極１２に沿って一列に並んで、例えば自己組織化形成法により形成する微小導電体または微小半導体であり、ＳＥＴの孤立ノードに相当している。
さらに、各量子ドット１３は、ゲート電極１２に対して、トンネル接合を構成している。また、ＭＯＳＦＥＴ１１のゲート容量は、上記したキャパシタＣ0 に相当する。
【００２８】
上記電源電極１４は、図示の場合、全ての量子ドット１３に上方から接触するように、プレート状に形成されており、各量子ドット１３に対してトンネル接合を構成している。さらに、上記電源電極１４は、電源電圧Ｖddが供給される。
【００２９】
上記情報電極１５は、各量子ドット１３の一側に位置する入力パターンが与えられる第一の情報電極１５ａ（Ｖａ）と、他側に位置する参照パターンが与えられる第二の情報電極１５ｂ（Ｖｉ）から成り、何れも量子ドット１３に対して容量結合により結合している。
この場合、情報電極１５は、例えばリソグラフィによる配線パターンにより構成されているが、電荷を蓄積する量子ドットにより構成されてもよい。
さらに、同一の入力信号が複数の量子ドット１３に共通に与えられてもよいので、量子ドット１３の大きさと比較して、情報電極１５はその配線パターンが太くても、または量子ドットが大きくてもよい。
【００３０】
このようにして、一対の量子ドット１３が、二対の情報電極１５ａ，１５ｂと共にＳＥＴ対を構成して、図２に示す等価回路を構成することになる。これは、図１５に示した単電子論理回路と同様の構成になる。
【００３１】
本発明による情報処理構造体１０は以上のように構成されており、各ＳＥＴ対にて、一対の情報電極１５ａ，１５ｂに比較すべき二つのデジタルパターンの各ビットの入力電圧Ｖａ，Ｖｉが与えられ、他の対の情報電極１５ａ，１５ｂに、Ｖａ，Ｖｉの反転電圧が与えられることにより、図１５の単電子論理回路と同様に情報処理が行なわれ、その結果がキャパシタＣ0 の電位ＶC0の上昇となり、さらにＭＯＳＦＥＴのドレイン電流として取り出されることになる。
これにより、図１５に示した単電子論理回路と同様に、比較すべき二つのデジタルパターンの類似性が大きい程、ハミング距離が小さいキャパシタＣ0 の電位が速く上昇するので、その立上り速度の比較からハミング距離を相対的に決定することができる。
【００３２】
この場合、各ＳＥＴ対が極めて低い消費電力であると共に、極めて高い集積性を示すことから、超並列動作を行なわせることにより、回路全体としては高速の処理速度が得られる。
さらに、複数個の量子ドット１３による並列動作によって、冗長構成及び多数決論理を利用して、回路全体としてオフセット電荷の影響をできるだけ抑制することができる。
ここで、電源電極１４は、例えば従来のリソグラフィによる配線により構成することができるので、より簡単に低コストで並列構成、または冗長構成を形成することができる。
【００３３】
さらに、情報電極１５が量子ドットにより構成されている場合には、情報電極１５が電子を保持し得ることから、情報電極１５自体に情報を記憶させることができるので、情報電極１５に対して情報を記憶させる手段を設ける必要がない。
【００３４】
図３乃至図６は本発明による情報処理構造体の第二の実施形態を示している。図３において、情報処理構造体２０は、ＭＯＳＦＥＴ１１のゲート電極１２の直上に形成された複数個の量子ドット１３と、各量子ドット１３に上方から接触するように、量子ドット１３上に形成された三個の第二の量子ドット２１ａから成る量子ドット列２１と、この量子ドット列２１に上方から接触するように、量子ドット列２１上に形成された電源電極１４と、各量子ドット列２１の両端の第二の量子ドット２１ａに対してそれぞれ両側から接触するように形成された情報電極としての量子ドット２２と、から構成されている。
尚、図１に示した情報処理構造体１０における構成要素と同じ構成要素には、同一の符号を付して、その説明は省略する。
【００３５】
上記量子ドット列２１は、各第二の量子ドット２１ａ間にトンネル接合が構成されると共に、両端の第二の量子ドット２１ａと情報電極２２の間、そして第二の量子ドット２１ａと電源電極１４との間には、容量結合が構成されている。
【００３６】
情報電極２２は、量子ドット列２１の両端にそれぞれ設けられていると共に、それぞれ量子ドットにより構成されている。
【００３７】
ここで、図４は、モンテカルロシュミレーション法によって、この単電子論理回路が動作するために必要な上記キャパシタＣ0 の容量範囲を、量子ドットの寄生容量をパラメータに計算したものである。図４に示すように、１０-15 Ｆのオーダでも動作可能であるので、ＭＯＳＦＥＴ１１としては、ゲート長が１０ｎｍオーダの微細ＭＯＳＦＥＴを利用することができる。
【００３８】
このような構成の情報処理構造体２０においては、一つの量子ドット１３が、一組の量子ドット列２１，一対の情報電極２２と共に、図５に示す等価回路を構成することになる。
そして、図６に示すように、上記量子ドット列２１の第二の量子ドット２１ａ（図示の場合、中央の量子ドット２１ａ）に、電子ｅM を置く。これは、電源電極１４に高電圧を印加して、例えばファウラー・ノルトハイム・トンネル現象を利用して、電子を当該量子ドット２１ａに供給することにより、行なわれる。
【００３９】
また、量子ドット列２１の外側に、さらに容量結合した第二の電源電極（図示せず）を設けて、この第二の電源電極に高電圧を印加して、同様にファウラー・ノルトハイム・トンネル現象を利用して、電子を当該量子ドット２１ａに供給するようにしてもよい。この場合、さらにこの部分に光を照射して、光エネルギーの補助により、電子をトンネルさせるようにしてもよい。
このようにすると、個別に電子を置くための配線パターンを引き回す必要がなく、しかも画像データ等のデジタルパターンを直接に量子ドットに記憶させることができる。
【００４０】
ここで、両端の情報電極２２の電位が等しい場合には、電子ｅM に作用するクーロン力が対称になるので、図６（Ｂ）に示すように、電子ｅM は、中央の量子ドット２１ａで安定化する。
これに対して、二つの情報電極２２の電位が等しくない場合には、図６（Ｃ）に示すように、電子ｅM は、中央の量子ドット２１ａから外れて、何れかの端部の量子ドット２１ａ（図示の場合、左端の量子ドット２１ａ）に移動して、安定化する。
これにより、電子ｅM が中央の量子ドット２１ａに位置するか否かによって、二つの情報電極２２のデータが等しいか否かを判定することができる。即ち、量子ドット列２１は、判定ドット列として排他的論理和を実現することになる。
【００４１】
このようにして、量子ドット列２１において、二つの情報電極２２の電位に応じて電子ｅM が移動することにより、この電子ｅM を量子ドット１３に置いた電子ｅR により検出することができる。
即ち、図５に示すように、量子ドット列２１の中央の第二の量子ドット２１ａに電子ｅM が位置する場合には、量子ドット１３の電子ｅR は、クーロン反発力によってキャパシタＣ0 にトンネルする。これにより、情報処理構造体２０は、ビット比較器即ち排他的論理和（ＸＯＲ）を実現することになり、図１の情報処理構造体１０の場合と同様に、キャパシタＣ0 を共通にしてビット比較器を複数個接続することにより、キャパシタＣ0 にハミング距離に応じた個数の電子が蓄積され、これをＭＯＳＦＥＴのドレイン電流として取り出すことができる。この場合、ハミング距離は、キャパシタＣ0 の安定状態によって、電子の個数として検出されることになるので、正確なハミング距離を表現することができる。
尚、電子ｅR が位置していた量子ドット１３には、容量結合を介してバイアス電圧が印加され、このバイアス電圧を適宜に調整して、キャパシタＣ0 に移動した電子ｅR を戻すことにより、初期化を行なう。
【００４２】
図３に示した情報処理構造体２０においては、量子ドット列２１の中央の第二の量子ドット２１ａに対向して、量子ドット１３が設けられているが、図７に示すように、量子ドット列２１の両端の第二の量子ドット２１ａに対して、それぞれ対向するように二つの量子ドット１３を設け、中央の第二の量子ドット２１ａに電子ｅM をおくようにしてもよい。この場合、二つの量子ドット１３が、一組の量子ドット列２１，一対の情報電極２２と共に、図８に示す等価回路を構成する。
【００４３】
このような構成によれば、同様にして、量子ドット列２１において、二つの情報電極２２の電位に応じて電子ｅM が移動することにより、この電子ｅM を量子ドット１３に置いた電子ｅR により検出することができる。
即ち、図８に示すように、量子ドット列２１の中央の第二の量子ドット２１ａに電子ｅM が位置しない場合には、何れか一方の量子ドット１３の電子ｅR は、対向する第二の量子ドット２１ａに位置する電子ｅM との間のクーロン反発力によってキャパシタＣ0 にトンネルする。これにより、情報処理構造体２０はビット比較器即ち排他的論理和の否定（ＸＮＯＲ）を実現することになり、同様に、キャパシタＣ0 を共通にしてビット比較器を複数個接続することにより、キャパシタＣ0 にハミング距離に応じた個数の電子が蓄積され、これをＭＯＳＦＥＴのドレイン電流として取り出すことができる。
【００４４】
図９乃至図１３は、本発明による情報処理構造体の第三の実施形態を示している。
図９において、情報処理構造体３０は、図３に示した情報処理構造体２０と比較して、量子ドット列２１を構成する第二の量子ドット２１ａを例えば１１個に増やすと共に、量子ドット１３を三個の量子ドット３１ａから成る量子ドット列３１により構成し、さらに量子ドット列２１の中央の第二の量子ドット２１ａが容量結合（Ｃ３）によりアース接続されている点で異なる構成になっている。この構成を、量子ドット、量子ドット間の距離及び量子ドットと電極間の距離によって模式的に示すと、情報処理構造体３０は図１０に示す構成になっている。
【００４５】
このような構成の情報処理構造体３０によれば、情報電極２２の電位を適宜に設定することにより、図１１（Ａ）及び図１２に示すように、量子ドット列２１全体にて、中央でややポテンシャルが低く、両端で最もポテンシャルが低くなるように、ポテンシャル障壁が構成されている。
従って、双方の情報電極２２の電位が同じ場合には、このようなポテンシャル障壁によって、中央に位置する電子は、中央に留まったままで移動することができない。もちろん、温度が上昇し長時間たつと、熱エネルギーの補助により、即ち熱揺らぎにより、中央に位置する電子は、両側のポテンシャル障壁を越えることができるようになり、両端の量子ドット２１ａまで移動する。
【００４６】
これに対して、双方の情報電極２２の電位が異なる場合には、図１１（Ｂ）に示すように、量子ドット列２１の一側（図示の場合、右側）の端部付近のポテンシャル障壁が最も低くなり、そこまでのポテンシャル障壁も低くなるので、中央に位置する電子が右端の量子ドット２１ａに移動し得る。
このようにして、室温付近においてある時間レンジで観測したときに、情報電極２２、２２の電位が等しい場合には、電子が量子ドット列の中央の量子ドットに位置し、情報電極の電位が異なる場合には、電子が量子ドット列の何れかの端部の量子ドットに位置することになる。
従って、図３に示した情報処理構造体２０の場合と同様にして、キャパシタＣ0 を共通にして、図９の構成を複数個接続することにより、ＭＯＳＦＥＴのゲート容量であるキャパシタＣ0 にハミング距離に応じた個数の電子が蓄積され、これをＭＯＳＦＥＴのドレイン電流として取り出すことができる。
この場合、情報処理構造体３０は、量子ドット列２１が多数の量子ドット２１ａから構成されることにより、熱揺らぎを利用して確率論的動作を行なうことになり、室温でも十分に動作する。
【００４７】
例えば、キャパシタＣ0 の容量を１００ａＦ，トンネル抵抗を５ＭΩとして、１０-6秒程度の時間レンジで観測すると、図１３のシミュレーション結果に示すように、室温（３００Ｋ）においてほぼ適正なＸＯＲ動作が可能になる。
尚、この場合、情報処理構造体３０は確率論的動作を行なうので、厳密なＸＯＲ動作とはならないが、適宜の時間における平均電位を求めることによって、動作精度を向上させることができると共に、確率論的動作を積極的に利用することにより、既存のＣＭＯＳ回路では実現できなかった知能的処理を行なうことも可能である。
【００４８】
上述した実施形態においては、情報電極の電位に応じて移動する電荷担体が電子である場合について説明したが、これに限らず、電荷担体としては正孔であってもよいことは明らかである。
【００４９】
【発明の効果】
以上述べたように、本発明によれば、ＭＯＳＦＥＴのゲート電極上に形成された１０ｎｍ乃至０．３ｎｍのオーダの大きさの量子ドットを含む単電子回路により並列情報処理を行なって、その処理結果をＭＯＳＦＥＴのドレイン電流として取り出すことにより、各単電子回路の処理結果をＭＯＳＦＥＴにより統合してマクロ的な情報処理を行なうことができる。従って、一個のＭＯＳＦＥＴ上にて多ビットパターンの類似度計算を行なうことができる。
実施の形態１に説明した本発明による情報処理構造体は、単純な構造でパターンの類似度が比較できる。実施の形態２に説明した本発明による情報処理構造体は、実施の形態１に較べるとやや複雑であるが、類似度（ハミング距離）が安定状態の電子の個数として明確に定量化できるというメリットがある。また、実施の形態３に説明した本発明による情報処理構造体は、動作温度の向上が図れ、室温動作も可能である。
また、本発明によれば、極めて低い消費電力であると共に、極めて高い集積性を示すことから、超並列動作を行なうことにより高速の処理速度が得られる。
さらに、複数個の量子ドットによる並列動作によって、冗長構成及び多数決論理を利用して、回路全体としてオフセット電荷の影響をできるだけ抑制することができる。
したがって、本発明による情報処理構造体は、パターンの類似度を利用する情報処理を実行する装置や、ニューラルネットワーク等に基づく知能処理機械・学習機械、さらには連想処理装置等に応用することが可能である。
【００５０】
このようにして、本発明によれば、室温にて単電子動作により高速で安定した動作が得られるようにした、極めて優れた単電子回路による情報処理構造体が提供される。
【図面の簡単な説明】
【図１】本発明による情報処理構造体の第一の実施形態の構成を示すもので、（Ａ）は概略斜視図、（Ｂ）は断面図である。
【図２】図１の情報処理構造体の一対の量子ドットを含む単電子回路の等価回路を示す図である。
【図３】本発明による情報処理構造体の第二の実施形態の構成を示すもので、（Ａ）は概略斜視図、（Ｂ）は断面図である。
【図４】図３の情報処理構造体における動作（処理情報のビット長）とキャパシタの容量との関係を示すグラフである。
【図５】図３の情報処理構造体の構成を示す等価回路である。
【図６】図３の情報処理構造体における動作原理を示す概略図である。
【図７】図３の情報処理構造体の変形例の構成を示し、（Ａ）は概略斜視図、（Ｂ）は断面図である。
【図８】図７の情報処理構造体の構成を示す等価回路である。
【図９】本発明による情報処理構造体の第三の実施形態を示す等価回路である。
【図１０】図９の情報処理構造体を図式化して示す概略図である。
【図１１】図９の情報処理構造体における動作原理を示す概略図である。
【図１２】図９の情報処理構造体におけるポテンシャル障壁を示すグラフである。
【図１３】図９の情報処理構造体における動作シミュレーションを示すグラフである。
【図１４】単電子トランジスタの構成を示すもので、（Ａ）は回路図、（Ｂ）は動作を示すグラフである。
【図１５】単電子トランジスタ対による論理回路の構成を示し、（Ａ）は回路図、（Ｂ）は動作を示すグラフである。
【図１６】図１５の単電子トランジスタ対を複数個組み合わせた単電子論理回路を示す概略図である。
【符号の説明】
１０，２０，３０ 情報処理構造体
１１ ＭＯＳＦＥＴ
１２ ゲート電極
１３ 量子ドット
１４ 電源電極
１５ 情報電極
１５ａ 情報電極（入力パターン）
１５ｂ 情報電極（参照パターン）
２１ 量子ドット列
２１ａ 第二の量子ドット
２２ 情報電極
３１ 量子ドット列
３１ａ 量子ドット
【発明の属する技術分野】
本発明は、例えば１０ｎｍ乃至０．３ｎｍ程度のナノメータスケールの電子構造体により情報処理を行なう情報処理構造体、特に単電子動作によりパターンの類似性を検出する情報処理構造体に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の製造において、半導体の微細加工技術の進歩によって、例えば１０ｎｍ以下の所謂ナノメータスケールの構造体を製造することができるようになってきている。このような微細加工技術を利用して、静電容量の極めて小さい構造体を作製すると、この構造体内の一個の電子の静電エネルギーが大きくなり、当該構造体内に他の電子が入れなくなるという、所謂クーロンブロッケード現象が観測されるようになると共に、電子相互のクーロン反発力によって、個々の電子の動きを制御できるようになる。
【０００３】
従って、電子が直接トンネル可能なエネルギー障壁（以下、トンネル接合という。）と、電子が障壁を直接トンネルできない結合（以下、容量結合という。）を組み合わせることによって、電子が存在できる微小導電体または微小半導体から成る微小な領域（以下、量子ドットという）を作製し、さらにこのような量子ドットを組み合わせることにより、電子構造体を構成することができる。上記量子ドットは、周知の如く、例えばモノシランの減圧ＣＶＤによるＳｉ量子ドットの自己組織化形成方法によって形成することができる（Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．４５２（１９９７）２４３、“ＳｅｌｆーＡｓｓｅｍｂｌｉｎｇ Ｆｏｒｍａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ Ｑｕａｎｔｕｍ Ｄｏｔｓ ｂｙ Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ”）。
【０００４】
このような電子構造体により得られる電子デバイスは、電子一個の移動によってデバイス動作が行なわれ得るようになる。このような電子構造体は、所謂単電子デバイスと呼ばれており、単電子デバイスを利用した種々の単電子回路が提案されている。例えば、単電子デバイスとして、ＣＭＯＳＦＥＴに類似した相補型のトランジスタを構成することが可能であり、このような相補型のトランジスタを使用した単電子論理回路も、既に提案されている（１９９２年、Ｊ．Ｒ．Ｔｕｃｋｅｒ "Complementary Digital Logic Based on the "Coulomb Blockade", J. Appl. Phys., vol.72, No.9, pp.4399-4413）。
【０００５】
しかしながら、このような単電子論理回路は、従来はトンネル接合とキャパシタを組み合わせた回路図レベルの回路構成が提案されているだけであり、実際の回路としての実現形態、即ち構造体としての提案は殆ど行なわれていない。
また、メモリに関しては、従来の浮遊ゲート構造を微細化した「量子ドット浮遊ゲートメモリ構造」が提案され、さらに試作されているが、論理を実現する情報処理のための回路の実現形態即ち構造体としての提案は行なわれていない。
【０００６】
ところで、重要な情報処理の一つに、二つのパターンの類似度を検出するという処理がある。これは、連想メモリや、ベクトル量子化，動き予測等のパターン認識や、データ圧縮等の幅広い情報処理に利用され得る基本的な処理である。
このような処理において、デジタルパターンの類似度を示す指標として「ハミング距離」がある。これは、デジタルパターン同士の互いに異なるビット数で定義されるものであり、ビット数が小さい程、ハミング距離が小さく、二つのパターンの類似性が高い、即ち二つのパターンが似ているということになる。ここで、このハミング距離は、例えばデジタルパターンの各ビットについて排他的論理和（ＸＯＲ）を計算し、１となったものを総和することにより計算され得る。
【０００７】
ところで、図１４（Ａ）に示すように二つのトンネル接合１及び２により構成された単電子トランジスタ（以下、ＳＥＴという）とキャパシタＣ0 （例えば５００ａＦ）を組み合わせた回路は、前記クーロンブロッケード現象による非単調特性（応用物理 第６６巻 第２号（１９９７）Ｐ．１００）を示すことにより、二つのトンネル接合１及び２の中間点、すなわち、ＳＥＴの孤立ノード３にそれぞれキャパシタを介して電圧Ｖａ，Ｖｂが入力されたとき、Ｖａ，ＶｂのＨレベルまたはＬレベルの組み合わせに応じ、図１４（Ｂ）に示すような出力電圧ＶC0の時間特性を示す。このような特性を利用して、一個のＳＥＴとキャパシタＣ0 との組み合わせにより、ＸＮＯＲ（排他的論理和の否定）ゲートを実現する単電子論理回路が提案されている（１９９８年、Ｔ．ＹＡＭＡＮＡＫＡ他 "A Stochastic Associative Memory Using Single-Electron Devices and Its Application to Digit Pattern Association", in Ext. Abs. of Int. Conf. on Solid State Devices and Materials, pp.190-191, Hiroshima, Sept. 1998 ）。
【０００８】
図１５に示す単電子論理回路は、上記ＳＥＴを電源ＶｄｄとキャパシタＣ0 との間に２個並列に接続し、Ｖａ，Ｖｂの反転電圧も同時に入力するいわゆる相補型構造としたものである。この単電子論理回路を、デジタルパターンのビット数に等しい個数用意して、これらを共通のキャパシタ（Ｃ0 ）に接続することにより構成したデジタルパターンのビット比較器（図１６参照）において、Ｖａを比較されるべきデジタルパターンのビット電圧とし、Ｖｂを比較すべきデジタルパターンのビット電圧とすることによって、ビットが一致（Ｖａ＝Ｖｂ）したＳＥＴ対では、キャパシタＣ0 から電源Ｖddに電子が移動して、図１５（Ｂ）で示すようにキャパシタ電位ＶC0が上昇することにより、一致したビット数が多い程より速くキャパシタ電位ＶC0が上昇することになる。従って、電位上昇の過渡的な変化を調べることによって、相対的なハミング距離の大小を知ることができる。このような構成によるデジタルパターンのビット比較器が提案されている。
【０００９】
また、単電子デバイスで構成される回路は確率的に動作することから、この確率性を逆に積極的に利用することにより、既存のＣＭＯＳ回路では実現が困難である知能的処理を実現できることが既に知られている（上記１９９８年、ヤマナカ他、及び１９９８年、Ｍ．Ｓａｅｎ他 "A Stochastic Associative Memory Using Single-Electron Devices," IEICE Tramns. Electron., vol. E81-C, No. 1, pp.30-35, 1998）。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような単電子論理回路は、実際にどのような構造体として作製するかについては提案されていない。
また、時間が経過するとキャパシタＣ0 の電位ＶC0がハミング距離に依存せず一定になることから、安定状態ではハミング距離を計測することができないという欠点がある。
【００１１】
また、単電子論理回路を既存のＣＭＯＳ論理回路のアーキテクチャを適用して作製することは、以下のような原理的に致命的な問題がある。
即ち、第一に、単電子回路の動作で基本となるトンネル現象が確率的であることから、動作を確定させるためにはかなり長い時間が必要であり、動作速度が遅くなってしまう。従って、ＣＭＯＳ論理回路のアーキテクチャを適用した単電子論理回路では、既存のＣＭＯＳ回路と比較して動作速度が遅いと言うことであり、優位性がない。
【００１２】
第二に、一つの電子の静電エネルギーが熱エネルギーよりも十分大きくないと、安定した単電子動作が得られないことから、室温で単電子論理回路を動作させるためには、極めて小さな容量を実現する必要があるが、例えば室温で１０10ゲート以上の超大規模回路を１０年程度の長期間に亘ってエラー無しで動作させるためには、１０-20 Ｆオーダの容量を実現しなければならない（Ｓ．Ｓｈｉｍａｎｏ，Ｋ．Ｍａｓｕ，ａｎｄ Ｋ．Ｔｓｕｂｏｕｃｈｉ、" Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｉｓｔｏｒ Ｃｉｒｃｕｉｔｓ Ｂａｓｅｄ ｏｎ Ｅb ／Ｎ0-Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ" ＪＰＮ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．３８，ｐｐ．４０３−４０５，１９９９．）。従って、このような小容量を実現するためには、原子スケール以下の構造体が必要になり、実際には実現不可能である。
【００１３】
第三に、ドット周辺に不可避的に存在する不純物や界面準位に電荷がトラップされることになり、このトラップされた電荷によって、ドットに電荷が誘起される、所謂「オフセット電荷」または「バックグランド電荷」があり、このために理想的な単電子動作ができないという問題がある。
【００１４】
本発明は、以上の点にかんがみて、室温で、単電子動作により、高速で安定した動作が得られるようにした、単電子回路による情報処理構造体を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上記目的は、本発明の第一の構成によれば、微細なＭＯＳＦＥＴのゲート電極の直上に、ナノメータスケールの大きさの複数個の微小導電体または微小半導体から成る量子ドットが形成されると共に、各量子ドットと上記ゲート電極との間に、電子または正孔から成る電荷担体が直接トンネルできるエネルギー障壁が構成されており、各量子ドットとゲート電極の間で移動した電荷担体の総数により情報を表わすようにした情報処理構造体であって、各量子ドットに接触して、各量子ドットと電源電極との間に電荷担体が直接トンネルできるエネルギー障壁を構成するように、電源となる一つの電源電極が設けられていると共に、同様に各量子ドットに接触して、各量子ドットと各情報電極とが電荷担体が移動できない容量結合で結合されるように、情報を入力する少なくとも二つの情報電極が設けられており、情報電極で決定される電位に応じて、クーロンブロッケード現象により電荷担体が各量子ドットを通して、電源電極とゲート電極の間を移動するようにしたことにより、達成される。
【００１６】
また、上記目的は、本発明の第二の構成によれば、微細なＭＯＳＦＥＴのゲート電極の直上に、ナノメータスケールの大きさの複数個の微小導電体または微小半導体から成る第一の量子ドットが形成されると共に、各第一の量子ドットと上記ゲート電極との間に、電子または正孔から成る電荷担体が直接トンネルできるエネルギー障壁が構成されており、各第一の量子ドットとゲート電極の間で移動した電荷担体の総数により情報を表わすようにした情報処理構造体であって、各第一の量子ドットに接触して、ゲート電極に接触せずに、少なくとも３個の第二の量子ドットから成る量子ドット列が設けられていると共に、この量子ドット列の両端部に接触して、情報を入力する情報電極が設けられており、各第一の量子ドットと上記量子ドット列との間と、量子ドット列と情報電極との間が、電荷担体が移動できない容量結合で結合されており、情報電極で決定される電位に応じて、量子ドット列の中の電荷担体の位置分布が変わることによって、第一の量子ドットとゲート電極との間で電荷担体の移動を制御するようにしたことにより、達成される。
【００１７】
本発明による情報処理構造体は、好ましくは、上記第一の量子ドットが、複数個の量子ドット列から構成されている。
【００１８】
本発明による情報処理構造体は、好ましくは、上記情報電極が、少なくとも一個の第三の量子ドットから構成されており、第三の量子ドットに蓄積された電荷担体の個数により、情報を表わす。
【００１９】
本発明による情報処理構造体は、好ましくは、第２の量子ドットの外側に容量結合した第二の電源電極が形成され、第二の電源電極に印加される高電圧または光エネルギーにより、電荷担体を前記第２の量子ドットに供給する。
【００２０】
また、上記目的は、本発明の第三の構成によれば、複数の微小導電体または微小半導体から成る量子ドットが配列され、量子ドット配列の量子ドット間には電荷担体が直接トンネルできるエネルギー障壁が形成されており、量子ドット配列の両端の量子ドットに接して情報電極が形成され、情報電極と量子ドット配列の両端の量子ドットとは電荷担体が移動できない容量結合で結合されており、量子ドット配列の中心に位置する量子ドットと接して電源電極が形成され、電源電極と量子ドット配列の中心に位置する量子ドット間とは、電荷担体が移動できない容量結合で結合されており、量子ドット配列の電位分布を、量子ドット配列の中心に位置する量子ドットを中心として、谷を形成するように電源電極に電圧を印加し、両端の情報電極の電圧に応じて、量子ドット配列の中心に位置する量子ドットに設置した電荷担体が、熱揺らぎにより両端の情報電極のどちらかに移動する、または移動しないようにしたことを特徴とする情報処理構造体によって達成される。
【００２１】
上記第一の構成によれば、ＭＯＳＦＥＴのゲート電極上に形成された各量子ドットと情報電極，電源電極により構成される単電子回路により、並列情報処理を行なって、処理結果をＭＯＳＦＥＴのドレイン電流として取り出すことにより、各単電子回路の処理結果をＭＯＳＦＥＴにより統合してマクロ的な情報処理を行なうことができる。従って、一個のＭＯＳＦＥＴ上にて多ビットパターンの類似度計算を行なうことができる。
【００２２】
この場合、各単電子回路が極めて低い消費電力であると共に、極めて高い集積性を示すことから、超並列動作を行なうことができ、回路全体として高速の処理速度が得られることになる。
また、複数個の量子ドットによる並列動作によって、厳密な動作をせずに、確率的動作を行なうことにより、室温でも十分動作することになる。
さらに、複数個の量子ドットによる並列動作によって、冗長構成及び多数決論理を利用して、回路全体としてオフセット電荷の影響をできるだけ抑制することができる。
この場合、電源電極および情報電極は、同一の入力信号が複数の量子ドットに共通に与えられてもよいことから、量子ドットの大きさに比較して大きくてもよいので、従来のリソグラフィによる配線により構成することができる。
【００２３】
また、上記第二の構成によれば、第一の構成と同様に動作すると共に、類似度（ハミング距離）が安定状態の電荷担体の個数として明確に定量化できる。
【００２４】
上記第三の構成によれば、動作温度の向上を図ることができ、室温でも十分動作可能になる。
【００２５】
情報電極に接触して、この情報電極と第二の電源電極との間に電荷担体が直接トンネルできないエネルギー障壁を構成するように第二の電源電極が設けられており、このエネルギー障壁に印加された電圧または光エネルギーにより、電荷担体が情報電極と第二の電源電極との間を移動する場合には、上記電圧または光エネルギーの補助により、電荷担体が情報電極に置かれ、保持されることにより、情報電極に対して容易に情報が入力されることになる。
【００２６】
【発明の実施の形態】
以下、図面に示した実施形態に基づいて、本発明を詳細に説明する。
図１及び図２はこの発明による情報処理構造体の第一の実施形態を示すものである。
図１において、情報処理構造体１０は、ＭＯＳＦＥＴ１１のゲート電極１２の直上に形成された１０ｎｍ乃至０．３ｎｍの大きさの複数個の量子ドット１３と、各量子ドット１３に上方から接触するように、量子ドット１３上に形成された電源電極１４と、各量子ドット１３に対してそれぞれ両側から接触するように形成された情報電極１５と、から構成されている。
【００２７】
各量子ドット１３は、ゲート電極１２に沿って一列に並んで、例えば自己組織化形成法により形成する微小導電体または微小半導体であり、ＳＥＴの孤立ノードに相当している。
さらに、各量子ドット１３は、ゲート電極１２に対して、トンネル接合を構成している。また、ＭＯＳＦＥＴ１１のゲート容量は、上記したキャパシタＣ0 に相当する。
【００２８】
上記電源電極１４は、図示の場合、全ての量子ドット１３に上方から接触するように、プレート状に形成されており、各量子ドット１３に対してトンネル接合を構成している。さらに、上記電源電極１４は、電源電圧Ｖddが供給される。
【００２９】
上記情報電極１５は、各量子ドット１３の一側に位置する入力パターンが与えられる第一の情報電極１５ａ（Ｖａ）と、他側に位置する参照パターンが与えられる第二の情報電極１５ｂ（Ｖｉ）から成り、何れも量子ドット１３に対して容量結合により結合している。
この場合、情報電極１５は、例えばリソグラフィによる配線パターンにより構成されているが、電荷を蓄積する量子ドットにより構成されてもよい。
さらに、同一の入力信号が複数の量子ドット１３に共通に与えられてもよいので、量子ドット１３の大きさと比較して、情報電極１５はその配線パターンが太くても、または量子ドットが大きくてもよい。
【００３０】
このようにして、一対の量子ドット１３が、二対の情報電極１５ａ，１５ｂと共にＳＥＴ対を構成して、図２に示す等価回路を構成することになる。これは、図１５に示した単電子論理回路と同様の構成になる。
【００３１】
本発明による情報処理構造体１０は以上のように構成されており、各ＳＥＴ対にて、一対の情報電極１５ａ，１５ｂに比較すべき二つのデジタルパターンの各ビットの入力電圧Ｖａ，Ｖｉが与えられ、他の対の情報電極１５ａ，１５ｂに、Ｖａ，Ｖｉの反転電圧が与えられることにより、図１５の単電子論理回路と同様に情報処理が行なわれ、その結果がキャパシタＣ0 の電位ＶC0の上昇となり、さらにＭＯＳＦＥＴのドレイン電流として取り出されることになる。
これにより、図１５に示した単電子論理回路と同様に、比較すべき二つのデジタルパターンの類似性が大きい程、ハミング距離が小さいキャパシタＣ0 の電位が速く上昇するので、その立上り速度の比較からハミング距離を相対的に決定することができる。
【００３２】
この場合、各ＳＥＴ対が極めて低い消費電力であると共に、極めて高い集積性を示すことから、超並列動作を行なわせることにより、回路全体としては高速の処理速度が得られる。
さらに、複数個の量子ドット１３による並列動作によって、冗長構成及び多数決論理を利用して、回路全体としてオフセット電荷の影響をできるだけ抑制することができる。
ここで、電源電極１４は、例えば従来のリソグラフィによる配線により構成することができるので、より簡単に低コストで並列構成、または冗長構成を形成することができる。
【００３３】
さらに、情報電極１５が量子ドットにより構成されている場合には、情報電極１５が電子を保持し得ることから、情報電極１５自体に情報を記憶させることができるので、情報電極１５に対して情報を記憶させる手段を設ける必要がない。
【００３４】
図３乃至図６は本発明による情報処理構造体の第二の実施形態を示している。図３において、情報処理構造体２０は、ＭＯＳＦＥＴ１１のゲート電極１２の直上に形成された複数個の量子ドット１３と、各量子ドット１３に上方から接触するように、量子ドット１３上に形成された三個の第二の量子ドット２１ａから成る量子ドット列２１と、この量子ドット列２１に上方から接触するように、量子ドット列２１上に形成された電源電極１４と、各量子ドット列２１の両端の第二の量子ドット２１ａに対してそれぞれ両側から接触するように形成された情報電極としての量子ドット２２と、から構成されている。
尚、図１に示した情報処理構造体１０における構成要素と同じ構成要素には、同一の符号を付して、その説明は省略する。
【００３５】
上記量子ドット列２１は、各第二の量子ドット２１ａ間にトンネル接合が構成されると共に、両端の第二の量子ドット２１ａと情報電極２２の間、そして第二の量子ドット２１ａと電源電極１４との間には、容量結合が構成されている。
【００３６】
情報電極２２は、量子ドット列２１の両端にそれぞれ設けられていると共に、それぞれ量子ドットにより構成されている。
【００３７】
ここで、図４は、モンテカルロシュミレーション法によって、この単電子論理回路が動作するために必要な上記キャパシタＣ0 の容量範囲を、量子ドットの寄生容量をパラメータに計算したものである。図４に示すように、１０-15 Ｆのオーダでも動作可能であるので、ＭＯＳＦＥＴ１１としては、ゲート長が１０ｎｍオーダの微細ＭＯＳＦＥＴを利用することができる。
【００３８】
このような構成の情報処理構造体２０においては、一つの量子ドット１３が、一組の量子ドット列２１，一対の情報電極２２と共に、図５に示す等価回路を構成することになる。
そして、図６に示すように、上記量子ドット列２１の第二の量子ドット２１ａ（図示の場合、中央の量子ドット２１ａ）に、電子ｅM を置く。これは、電源電極１４に高電圧を印加して、例えばファウラー・ノルトハイム・トンネル現象を利用して、電子を当該量子ドット２１ａに供給することにより、行なわれる。
【００３９】
また、量子ドット列２１の外側に、さらに容量結合した第二の電源電極（図示せず）を設けて、この第二の電源電極に高電圧を印加して、同様にファウラー・ノルトハイム・トンネル現象を利用して、電子を当該量子ドット２１ａに供給するようにしてもよい。この場合、さらにこの部分に光を照射して、光エネルギーの補助により、電子をトンネルさせるようにしてもよい。
このようにすると、個別に電子を置くための配線パターンを引き回す必要がなく、しかも画像データ等のデジタルパターンを直接に量子ドットに記憶させることができる。
【００４０】
ここで、両端の情報電極２２の電位が等しい場合には、電子ｅM に作用するクーロン力が対称になるので、図６（Ｂ）に示すように、電子ｅM は、中央の量子ドット２１ａで安定化する。
これに対して、二つの情報電極２２の電位が等しくない場合には、図６（Ｃ）に示すように、電子ｅM は、中央の量子ドット２１ａから外れて、何れかの端部の量子ドット２１ａ（図示の場合、左端の量子ドット２１ａ）に移動して、安定化する。
これにより、電子ｅM が中央の量子ドット２１ａに位置するか否かによって、二つの情報電極２２のデータが等しいか否かを判定することができる。即ち、量子ドット列２１は、判定ドット列として排他的論理和を実現することになる。
【００４１】
このようにして、量子ドット列２１において、二つの情報電極２２の電位に応じて電子ｅM が移動することにより、この電子ｅM を量子ドット１３に置いた電子ｅR により検出することができる。
即ち、図５に示すように、量子ドット列２１の中央の第二の量子ドット２１ａに電子ｅM が位置する場合には、量子ドット１３の電子ｅR は、クーロン反発力によってキャパシタＣ0 にトンネルする。これにより、情報処理構造体２０は、ビット比較器即ち排他的論理和（ＸＯＲ）を実現することになり、図１の情報処理構造体１０の場合と同様に、キャパシタＣ0 を共通にしてビット比較器を複数個接続することにより、キャパシタＣ0 にハミング距離に応じた個数の電子が蓄積され、これをＭＯＳＦＥＴのドレイン電流として取り出すことができる。この場合、ハミング距離は、キャパシタＣ0 の安定状態によって、電子の個数として検出されることになるので、正確なハミング距離を表現することができる。
尚、電子ｅR が位置していた量子ドット１３には、容量結合を介してバイアス電圧が印加され、このバイアス電圧を適宜に調整して、キャパシタＣ0 に移動した電子ｅR を戻すことにより、初期化を行なう。
【００４２】
図３に示した情報処理構造体２０においては、量子ドット列２１の中央の第二の量子ドット２１ａに対向して、量子ドット１３が設けられているが、図７に示すように、量子ドット列２１の両端の第二の量子ドット２１ａに対して、それぞれ対向するように二つの量子ドット１３を設け、中央の第二の量子ドット２１ａに電子ｅM をおくようにしてもよい。この場合、二つの量子ドット１３が、一組の量子ドット列２１，一対の情報電極２２と共に、図８に示す等価回路を構成する。
【００４３】
このような構成によれば、同様にして、量子ドット列２１において、二つの情報電極２２の電位に応じて電子ｅM が移動することにより、この電子ｅM を量子ドット１３に置いた電子ｅR により検出することができる。
即ち、図８に示すように、量子ドット列２１の中央の第二の量子ドット２１ａに電子ｅM が位置しない場合には、何れか一方の量子ドット１３の電子ｅR は、対向する第二の量子ドット２１ａに位置する電子ｅM との間のクーロン反発力によってキャパシタＣ0 にトンネルする。これにより、情報処理構造体２０はビット比較器即ち排他的論理和の否定（ＸＮＯＲ）を実現することになり、同様に、キャパシタＣ0 を共通にしてビット比較器を複数個接続することにより、キャパシタＣ0 にハミング距離に応じた個数の電子が蓄積され、これをＭＯＳＦＥＴのドレイン電流として取り出すことができる。
【００４４】
図９乃至図１３は、本発明による情報処理構造体の第三の実施形態を示している。
図９において、情報処理構造体３０は、図３に示した情報処理構造体２０と比較して、量子ドット列２１を構成する第二の量子ドット２１ａを例えば１１個に増やすと共に、量子ドット１３を三個の量子ドット３１ａから成る量子ドット列３１により構成し、さらに量子ドット列２１の中央の第二の量子ドット２１ａが容量結合（Ｃ３）によりアース接続されている点で異なる構成になっている。この構成を、量子ドット、量子ドット間の距離及び量子ドットと電極間の距離によって模式的に示すと、情報処理構造体３０は図１０に示す構成になっている。
【００４５】
このような構成の情報処理構造体３０によれば、情報電極２２の電位を適宜に設定することにより、図１１（Ａ）及び図１２に示すように、量子ドット列２１全体にて、中央でややポテンシャルが低く、両端で最もポテンシャルが低くなるように、ポテンシャル障壁が構成されている。
従って、双方の情報電極２２の電位が同じ場合には、このようなポテンシャル障壁によって、中央に位置する電子は、中央に留まったままで移動することができない。もちろん、温度が上昇し長時間たつと、熱エネルギーの補助により、即ち熱揺らぎにより、中央に位置する電子は、両側のポテンシャル障壁を越えることができるようになり、両端の量子ドット２１ａまで移動する。
【００４６】
これに対して、双方の情報電極２２の電位が異なる場合には、図１１（Ｂ）に示すように、量子ドット列２１の一側（図示の場合、右側）の端部付近のポテンシャル障壁が最も低くなり、そこまでのポテンシャル障壁も低くなるので、中央に位置する電子が右端の量子ドット２１ａに移動し得る。
このようにして、室温付近においてある時間レンジで観測したときに、情報電極２２、２２の電位が等しい場合には、電子が量子ドット列の中央の量子ドットに位置し、情報電極の電位が異なる場合には、電子が量子ドット列の何れかの端部の量子ドットに位置することになる。
従って、図３に示した情報処理構造体２０の場合と同様にして、キャパシタＣ0 を共通にして、図９の構成を複数個接続することにより、ＭＯＳＦＥＴのゲート容量であるキャパシタＣ0 にハミング距離に応じた個数の電子が蓄積され、これをＭＯＳＦＥＴのドレイン電流として取り出すことができる。
この場合、情報処理構造体３０は、量子ドット列２１が多数の量子ドット２１ａから構成されることにより、熱揺らぎを利用して確率論的動作を行なうことになり、室温でも十分に動作する。
【００４７】
例えば、キャパシタＣ0 の容量を１００ａＦ，トンネル抵抗を５ＭΩとして、１０-6秒程度の時間レンジで観測すると、図１３のシミュレーション結果に示すように、室温（３００Ｋ）においてほぼ適正なＸＯＲ動作が可能になる。
尚、この場合、情報処理構造体３０は確率論的動作を行なうので、厳密なＸＯＲ動作とはならないが、適宜の時間における平均電位を求めることによって、動作精度を向上させることができると共に、確率論的動作を積極的に利用することにより、既存のＣＭＯＳ回路では実現できなかった知能的処理を行なうことも可能である。
【００４８】
上述した実施形態においては、情報電極の電位に応じて移動する電荷担体が電子である場合について説明したが、これに限らず、電荷担体としては正孔であってもよいことは明らかである。
【００４９】
【発明の効果】
以上述べたように、本発明によれば、ＭＯＳＦＥＴのゲート電極上に形成された１０ｎｍ乃至０．３ｎｍのオーダの大きさの量子ドットを含む単電子回路により並列情報処理を行なって、その処理結果をＭＯＳＦＥＴのドレイン電流として取り出すことにより、各単電子回路の処理結果をＭＯＳＦＥＴにより統合してマクロ的な情報処理を行なうことができる。従って、一個のＭＯＳＦＥＴ上にて多ビットパターンの類似度計算を行なうことができる。
実施の形態１に説明した本発明による情報処理構造体は、単純な構造でパターンの類似度が比較できる。実施の形態２に説明した本発明による情報処理構造体は、実施の形態１に較べるとやや複雑であるが、類似度（ハミング距離）が安定状態の電子の個数として明確に定量化できるというメリットがある。また、実施の形態３に説明した本発明による情報処理構造体は、動作温度の向上が図れ、室温動作も可能である。
また、本発明によれば、極めて低い消費電力であると共に、極めて高い集積性を示すことから、超並列動作を行なうことにより高速の処理速度が得られる。
さらに、複数個の量子ドットによる並列動作によって、冗長構成及び多数決論理を利用して、回路全体としてオフセット電荷の影響をできるだけ抑制することができる。
したがって、本発明による情報処理構造体は、パターンの類似度を利用する情報処理を実行する装置や、ニューラルネットワーク等に基づく知能処理機械・学習機械、さらには連想処理装置等に応用することが可能である。
【００５０】
このようにして、本発明によれば、室温にて単電子動作により高速で安定した動作が得られるようにした、極めて優れた単電子回路による情報処理構造体が提供される。
【図面の簡単な説明】
【図１】本発明による情報処理構造体の第一の実施形態の構成を示すもので、（Ａ）は概略斜視図、（Ｂ）は断面図である。
【図２】図１の情報処理構造体の一対の量子ドットを含む単電子回路の等価回路を示す図である。
【図３】本発明による情報処理構造体の第二の実施形態の構成を示すもので、（Ａ）は概略斜視図、（Ｂ）は断面図である。
【図４】図３の情報処理構造体における動作（処理情報のビット長）とキャパシタの容量との関係を示すグラフである。
【図５】図３の情報処理構造体の構成を示す等価回路である。
【図６】図３の情報処理構造体における動作原理を示す概略図である。
【図７】図３の情報処理構造体の変形例の構成を示し、（Ａ）は概略斜視図、（Ｂ）は断面図である。
【図８】図７の情報処理構造体の構成を示す等価回路である。
【図９】本発明による情報処理構造体の第三の実施形態を示す等価回路である。
【図１０】図９の情報処理構造体を図式化して示す概略図である。
【図１１】図９の情報処理構造体における動作原理を示す概略図である。
【図１２】図９の情報処理構造体におけるポテンシャル障壁を示すグラフである。
【図１３】図９の情報処理構造体における動作シミュレーションを示すグラフである。
【図１４】単電子トランジスタの構成を示すもので、（Ａ）は回路図、（Ｂ）は動作を示すグラフである。
【図１５】単電子トランジスタ対による論理回路の構成を示し、（Ａ）は回路図、（Ｂ）は動作を示すグラフである。
【図１６】図１５の単電子トランジスタ対を複数個組み合わせた単電子論理回路を示す概略図である。
【符号の説明】
１０，２０，３０ 情報処理構造体
１１ ＭＯＳＦＥＴ
１２ ゲート電極
１３ 量子ドット
１４ 電源電極
１５ 情報電極
１５ａ 情報電極（入力パターン）
１５ｂ 情報電極（参照パターン）
２１ 量子ドット列
２１ａ 第二の量子ドット
２２ 情報電極
３１ 量子ドット列
３１ａ 量子ドット
Claims (7)
- ＭＯＳＦＥＴと、該ＭＯＳＦＥＴのゲート電極の直上に配設される複数個のナノメータスケールに形成された微小導電体または微小半導体から成る量子ドットと、を有し、この各量子ドットと上記ゲート電極との間に、電子または正孔から成る電荷担体が直接トンネルできるエネルギー障壁が形成されており、上記量子ドットと上記ゲート電極の間で移動した電荷担体の総数により情報を表わすように構成され、比較すべき二つのデジタルパターンの間のハミング距離を決定する情報処理構造体であって、
上記量子ドットに対して電荷担体が直接トンネルできるエネルギー障壁が形成されるように配置される電源電極と、
量子ドットに対して電荷担体が移動できない容量結合で結合され、比較すべき二つのデジタルパターンの電圧で表される情報が入力される少なくとも一対の情報電極と、
を有し、
上記情報電極で決定される電位に応じて、クーロンブロッケード現象により電荷担体が上記量子ドットを通して、上記電源電極と上記ゲート電極の間を移動し、
上記電荷担体の移動によって、上記ＭＯＳＦＥＴのゲート容量に電位の変化を生じさせ、
上記電位変化が上記ＭＯＳＦＥＴのドレイン電流の変化として取り出され、上記ハミング距離を上記ドレイン電流の上昇率と比較して相対的に求めることを特徴とする、情報処理構造体。 - ＭＯＳＦＥＴと、該ＭＯＳＦＥＴのゲート電極の直上に、複数個のナノメータスケールの大きさに形成された微小導電体または微小半導体から成る第１の量子ドットと、を備え、上記第１の量子ドットと上記ゲート電極との間に、電子または正孔から成る電荷担体が直接トンネルできるエネルギー障壁が構成されており、上記第１の量子ドットと上記ゲート電極の間で移動した電荷担体の総数により情報を表わすように構成され、比較すべき二つのデジタルパターンの間のハミング距離を決定する情報処理構造体であって、
上記第１の量子ドット上に配設され、少なくとも３個以上の微小導電体または微小半導体から成る第２の量子ドットと、
上記第２の量子ドットの配列の両端の量子ドットに配置され情報を表現する情報電極と、
上記第２の量子ドット上に配置され電荷担体が移動できない容量結合で結合される電源電極と、
を備え、
上記第１の量子ドットと上記第２の量子ドット配列との間が、電荷担体が移動できない容量結合で結合されており、
上記第２の量子ドット配列と上記情報電極との間が、電荷担体が移動できない容量結合で結合されており、
上記情報電極で決定される電位に応じて、上記第２の量子ドット配列の中の電荷担体の位置分布が変わることによって、上記第１の量子ドットと上記ゲート電極との間で電荷担体の移動を制御され、
上記電荷担体の移動によって、上記ＭＯＳＦＥＴのゲート容量に電位の変化を生じさせ、
上記電位変化が上記ＭＯＳＦＥＴのドレイン電流の変化として取り出され、
上記ハミング距離が、上記ゲート容量の安定状態によって上記ドレイン電流から電子の個数として検出されることを特徴とする、情報処理構造体。 - 前記第１の量子ドットが、複数個の量子ドットの列から構成されていることを特徴とする、請求項２に記載の情報処理構造体。
- 前記情報電極が、微小導電体または微小半導体から成る少なくとも一個の第三の量子ドットからなり、この第三の量子ドットに蓄積された電荷担体の個数により情報を表わすことを特徴とする、請求項１〜３の何れかに記載の情報処理構造体。
- 前記第２の量子ドットの外側に容量結合した第二の電源電極が形成され、上記第二の電源電極に印加される高電圧または光エネルギーにより、電荷担体を前記第２の量子ドットに供給することを特徴とする、請求項２から４の何れかに記載の情報処理構造体。
- 比較すべき二つのデジタルパターンの間のハミング距離を決定する情報処理構造体であって、
ＭＯＳＦＦＥＴと、
上記ＭＯＳＦＥＴのゲート電極の直上に配設される複数個のナノメータスケールに形成された微小導電体または微小半導体からなる第１の量子ドット列と、
上記第１の量子ドット列上に配列される第２の量子ドット列と、
上記第２の量子ドット列の両端の量子ドットに配設される少なくとも一対の情報電極と
上記第２の量子ドット列の中心に位置する量子ドット上に配設される電源電極と、
を備え、
上記第１の量子ドット列の量子ドット間には電荷担体が直接トンネルできるエネルギー障壁が形成されており、
上記ゲート電極と上記第１の量子ドット列との間には電荷担体が直接トンネルできるエネルギー障壁が形成されており、
上記第２の量子ドット列の量子ドット間には電荷担体が直接トンネルできるエネルギー障壁が形成されており、
上記第２の量子ドット列の中心に位置する量子ドットと上記第１の量子ドット列の一端の量子ドットとは、電荷担体が移動できない容量結合で結合されており、
上記情報電極と上記第２の量子ドット列の両端の量子ドットとは、電荷担体が移動できない容量結合で結合されており、
上記電源電極と上記第２の量子ドット列の中心に位置する量子ドットとは、電荷担体が移動できない容量結合で結合されており、
上記第２の量子ドット列の電位分布を、上記第２の量子ドット列の中心に位置する量子ドットを中心として谷を形成するように上記電源電極に電圧を印加し、
上記第２の情報電極の電圧によって決定される電位分布に応じて、上記２の量子ドット配列の中心に位置する量子ドットに設置した電荷担体が、熱揺らぎにより上記情報電極のどちらかに移動する、または移動しないようにされ、
上記電荷担体の移動によって、上記ＭＯＳＦＥＴのゲート容量の電位の変化を生じさせ、
上記電位変化が上記ＭＯＳＦＥＴのドレイン電流の変化として取り出され、
上記ハミング距離が、上記ドレイン電流から電子の個数として検出され、熱揺らぎを利用して室温で動作することを特徴とする、情報処理構造体。 - 前記第２の量子ドット列の中心に位置する量子ドットが容量結合によりアースに接続されていることを特徴とする、請求項６に記載の情報処理構造体。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000131633A JP4873335B2 (ja) | 2000-04-28 | 2000-04-28 | 情報処理構造体 |
| KR10-2001-7015560A KR100524102B1 (ko) | 2000-04-28 | 2001-03-27 | 정보 처리 구조체 |
| CNB2004100685221A CN100373631C (zh) | 2000-04-28 | 2001-03-27 | 信息处理结构体 |
| CNB2004100685217A CN100364106C (zh) | 2000-04-28 | 2001-03-27 | 信息处理结构体 |
| EP01915829A EP1198008A4 (en) | 2000-04-28 | 2001-03-27 | INFORMATION PROCESSING STRUCTURE |
| PCT/JP2001/002469 WO2001084634A1 (en) | 2000-04-28 | 2001-03-27 | Information processing structure |
| CNB018011268A CN1197167C (zh) | 2000-04-28 | 2001-03-27 | 信息处理结构体 |
| US09/926,698 US6661022B2 (en) | 2000-04-28 | 2001-03-27 | Information processing structures |
| TW090109862A TW508821B (en) | 2000-04-28 | 2001-04-25 | Information processing structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000131633A JP4873335B2 (ja) | 2000-04-28 | 2000-04-28 | 情報処理構造体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001313386A JP2001313386A (ja) | 2001-11-09 |
| JP4873335B2 true JP4873335B2 (ja) | 2012-02-08 |
Family
ID=18640498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000131633A Expired - Fee Related JP4873335B2 (ja) | 2000-04-28 | 2000-04-28 | 情報処理構造体 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6661022B2 (ja) |
| EP (1) | EP1198008A4 (ja) |
| JP (1) | JP4873335B2 (ja) |
| KR (1) | KR100524102B1 (ja) |
| CN (3) | CN100364106C (ja) |
| TW (1) | TW508821B (ja) |
| WO (1) | WO2001084634A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014142039A1 (ja) * | 2013-03-09 | 2014-09-18 | 独立行政法人科学技術振興機構 | 論理演算素子 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020091114A1 (en) | 2000-10-04 | 2002-07-11 | Odile Piot-Grosjean | Combination of a CB1 receptor antagonist and of sibutramine, the pharmaceutical compositions comprising them and their use in the treatment of obesity |
| JP3545743B2 (ja) * | 2001-12-13 | 2004-07-21 | 株式会社東芝 | 特徴抽出システム及び半導体集積回路装置 |
| JP3974429B2 (ja) * | 2002-02-28 | 2007-09-12 | 株式会社東芝 | 乱数発生素子 |
| CN1284300C (zh) | 2002-07-22 | 2006-11-08 | 松下电器产业株式会社 | 概率运算元件、其驱动方法和使用它的识别处理装置 |
| US6992899B2 (en) * | 2003-03-21 | 2006-01-31 | Intel Corporation | Power delivery apparatus, systems, and methods |
| WO2005020139A1 (en) * | 2003-08-20 | 2005-03-03 | Qucor Pty Ltd | Buried quantum device |
| JP4146395B2 (ja) * | 2004-06-09 | 2008-09-10 | 株式会社東芝 | 記憶装置 |
| US7397277B2 (en) * | 2005-10-17 | 2008-07-08 | Northern Lights Semiconductor Corp. | Magnetic transistor circuit with the EXOR function |
| US7601946B2 (en) * | 2006-09-12 | 2009-10-13 | Ravenbrick, Llc | Electromagnetic sensor incorporating quantum confinement structures |
| CN100468748C (zh) * | 2006-11-01 | 2009-03-11 | 中国科学院半导体研究所 | 一种具有侧栅结构的硅基单电子记忆存储器及其制作方法 |
| US7768693B2 (en) | 2007-01-24 | 2010-08-03 | Ravenbrick Llc | Thermally switched optical downconverting filter |
| US8363307B2 (en) * | 2007-02-28 | 2013-01-29 | Ravenbrick, Llc | Multicolor light emitting device incorporating tunable quantum confinement devices |
| US7936500B2 (en) | 2007-03-02 | 2011-05-03 | Ravenbrick Llc | Wavelength-specific optical switch |
| JP2008288346A (ja) * | 2007-05-16 | 2008-11-27 | Hiroshima Univ | 半導体素子 |
| WO2009009770A1 (en) | 2007-07-11 | 2009-01-15 | Ravenbrick, Llc | Thermally switched reflective optical shutter |
| WO2009039423A1 (en) | 2007-09-19 | 2009-03-26 | Ravenbrick, Llc | Low-emissivity window films and coatings incoporating nanoscale wire grids |
| US8169685B2 (en) | 2007-12-20 | 2012-05-01 | Ravenbrick, Llc | Thermally switched absorptive window shutter |
| CA2825332A1 (en) | 2008-04-23 | 2009-10-29 | Ravenbrick, Llc | Glare management of reflective and thermoreflective surfaces |
| KR101619292B1 (ko) | 2008-06-17 | 2016-05-10 | 내셔날 리서치 카운실 오브 캐나다 | 원자 양자점 |
| US9116302B2 (en) | 2008-06-19 | 2015-08-25 | Ravenbrick Llc | Optical metapolarizer device |
| AU2009282812B2 (en) | 2008-08-20 | 2013-02-21 | Ravenbrick, Llc | Methods for fabricating thermochromic filters |
| TW201032340A (en) * | 2009-02-26 | 2010-09-01 | Nat Applied Res Laboratories | A silicon quantum dot near-infrared phototransistor detector |
| US8643795B2 (en) | 2009-04-10 | 2014-02-04 | Ravenbrick Llc | Thermally switched optical filter incorporating a refractive optical structure |
| US8284336B2 (en) | 2009-04-10 | 2012-10-09 | Ravenbrick Llc | Thermally switched optical filter incorporating a guest-host architecture |
| WO2011053853A2 (en) * | 2009-10-30 | 2011-05-05 | Ravenbrick Llc | Thermochromic filters and stopband filters for use with same |
| KR101476899B1 (ko) | 2010-03-29 | 2014-12-26 | 라벤브릭 엘엘씨 | 폴리머-안정화 열방성 액정 장치 |
| CN103080443B (zh) | 2010-06-01 | 2015-11-25 | 雷文布里克有限责任公司 | 多功能建筑构件 |
| BR112012031420A2 (pt) * | 2010-06-11 | 2018-03-06 | Printechnologics Gmbh | sistema para a transmissão da informação, uso de um portador de informação e processo para a aquisição de informação |
| US20130284578A1 (en) * | 2010-09-20 | 2013-10-31 | Printechnologics Gmbh | Information carrier and system for acquiring information |
| US20140150860A1 (en) * | 2011-05-16 | 2014-06-05 | The Board Of Trustees Of The University Of Illinoi | Electronic device from dissipative quantum dots |
| CA2847185A1 (en) | 2011-09-01 | 2013-03-07 | Ravenbrick, Llc | Thermotropic optical shutter incorporating coatable polarizers |
| US9601630B2 (en) | 2012-09-25 | 2017-03-21 | Stmicroelectronics, Inc. | Transistors incorporating metal quantum dots into doped source and drain regions |
| US9748356B2 (en) | 2012-09-25 | 2017-08-29 | Stmicroelectronics, Inc. | Threshold adjustment for quantum dot array devices with metal source and drain |
| US10002938B2 (en) | 2013-08-20 | 2018-06-19 | Stmicroelectronics, Inc. | Atomic layer deposition of selected molecular clusters |
| US10510956B2 (en) | 2016-04-22 | 2019-12-17 | Oxford University Innovation Limited | Coupled quantum dot memristor |
| JP6985993B2 (ja) * | 2018-07-13 | 2021-12-22 | 株式会社日立製作所 | 電子回路およびそれを用いたニューラルネットワークの学習方法 |
| JP2021082130A (ja) * | 2019-11-21 | 2021-05-27 | 株式会社日立製作所 | 電子回路、ニューラルネットワーク及びニューラルネットワークの学習方法 |
| US12249748B2 (en) | 2022-09-23 | 2025-03-11 | International Business Machines Corporation | Edge capacitive coupling for quantum chips |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0441156B1 (en) * | 1990-01-23 | 1996-01-03 | Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. | Electron-wave coupled semiconductor switching device |
| US5677637A (en) * | 1992-03-25 | 1997-10-14 | Hitachi, Ltd. | Logic device using single electron coulomb blockade techniques |
| JPH0786615A (ja) * | 1993-09-14 | 1995-03-31 | Fujitsu Ltd | 半導体量子ドット装置 |
| US5951711A (en) * | 1993-12-30 | 1999-09-14 | Texas Instruments Incorporated | Method and device for determining hamming distance between two multi-bit digital words |
| US5838021A (en) * | 1995-12-26 | 1998-11-17 | Ancona; Mario G. | Single electron digital circuits |
| JPH10173181A (ja) * | 1996-12-12 | 1998-06-26 | Sony Corp | 電子素子 |
| JPH10256547A (ja) * | 1997-03-17 | 1998-09-25 | Toshiba Corp | 半導体装置 |
| JP3769120B2 (ja) * | 1998-05-08 | 2006-04-19 | 株式会社東芝 | 半導体素子 |
| JP3743745B2 (ja) * | 1998-08-31 | 2006-02-08 | 株式会社東芝 | 半導体素子 |
-
2000
- 2000-04-28 JP JP2000131633A patent/JP4873335B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-27 KR KR10-2001-7015560A patent/KR100524102B1/ko not_active IP Right Cessation
- 2001-03-27 CN CNB2004100685217A patent/CN100364106C/zh not_active Expired - Fee Related
- 2001-03-27 CN CNB2004100685221A patent/CN100373631C/zh not_active Expired - Fee Related
- 2001-03-27 WO PCT/JP2001/002469 patent/WO2001084634A1/ja active Application Filing
- 2001-03-27 US US09/926,698 patent/US6661022B2/en not_active Expired - Fee Related
- 2001-03-27 CN CNB018011268A patent/CN1197167C/zh not_active Expired - Fee Related
- 2001-03-27 EP EP01915829A patent/EP1198008A4/en not_active Withdrawn
- 2001-04-25 TW TW090109862A patent/TW508821B/zh not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014142039A1 (ja) * | 2013-03-09 | 2014-09-18 | 独立行政法人科学技術振興機構 | 論理演算素子 |
| JPWO2014142039A1 (ja) * | 2013-03-09 | 2017-02-16 | 国立研究開発法人科学技術振興機構 | 論理演算素子 |
| US9825161B2 (en) | 2013-03-09 | 2017-11-21 | Japan Science And Technology Agency | Logical operation element |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1604336A (zh) | 2005-04-06 |
| CN100373631C (zh) | 2008-03-05 |
| WO2001084634A1 (en) | 2001-11-08 |
| TW508821B (en) | 2002-11-01 |
| US20020134996A1 (en) | 2002-09-26 |
| CN100364106C (zh) | 2008-01-23 |
| KR20020025886A (ko) | 2002-04-04 |
| EP1198008A4 (en) | 2003-10-01 |
| KR100524102B1 (ko) | 2005-10-26 |
| EP1198008A1 (en) | 2002-04-17 |
| CN1197167C (zh) | 2005-04-13 |
| CN1366712A (zh) | 2002-08-28 |
| CN1604337A (zh) | 2005-04-06 |
| US6661022B2 (en) | 2003-12-09 |
| JP2001313386A (ja) | 2001-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4873335B2 (ja) | 情報処理構造体 | |
| DeHon | Nanowire-based programmable architectures | |
| Yano et al. | Single-electron memory for giga-to-tera bit storage | |
| Hutchby et al. | Extending the road beyond CMOS | |
| Heij et al. | Negative differential resistance due to single-electron switching | |
| Wasshuber et al. | A comparative study of single-electron memories | |
| US20080149992A1 (en) | Storage device with multi-level structure | |
| JP2008288346A (ja) | 半導体素子 | |
| JP7543314B2 (ja) | 量子情報プロセッサのためのプロセッサ・エレメント | |
| US5844834A (en) | Single-electron memory cell configuration | |
| van Roermund et al. | Design philosophy for nanoelectronic systems, from sets to neural nets | |
| Das et al. | System-level design and simulation of nanomemories and nanoprocessors | |
| Takahashi et al. | Development of silicon single-electron devices | |
| Takahashi et al. | Silicon single-electron devices for logic applications | |
| Jamaa et al. | Fault-tolerant multi-level logic decoder for nanoscale crossbar memory arrays | |
| Khitun et al. | Multi-functional edge driven nano-scale cellular automata based on semiconductor tunneling nano-structure with a self-assembled quantum dot layer | |
| Parekh | Simulation and design methodology for hybrid SET-CMOS logic at room temperature operation= Simulation et méthodologie de conception de circuits logiques hybrides SET-CMOS opérants à température ambiante. | |
| Kaizawa et al. | Single-electron device with Si nanodot array and multiple input gates | |
| Nikolić et al. | The current status of nanoelectronic devices | |
| JP5493219B2 (ja) | 半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路 | |
| Darwin et al. | A Detailed Study on Single Electron Transistors in Nano Device Technologies | |
| Jamaa | Regular Nanofabrics in Emerging Technologies: Design and Fabrication Methods for Nanoscale Digital Circuits | |
| Hadley et al. | Quantum nanocircuits: chips of the future? | |
| Yan | Electric field detection by electrostatic force microscopy for clocking quantum-dot cellular automata molecules | |
| Basu et al. | A comprehensive analytical capacitance model of a two dimensional nanodot array [cellular neural net application] |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20031031 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040129 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110502 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111108 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |