JP4862991B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、ウェハレベルチップスケールパッケージ型の半導体装置（ＷＬ−ＣＳＰ）の製造方法に関するものである。 The present invention relates to a method for manufacturing a wafer level chip scale package type semiconductor device (WL-CSP).
ＣＳＰは、チップサイズと同等か、あるいはわずかに大きい半導体装置である。この中でＷＬ−ＣＳＰは、チップをフェイスアップでリードフレームなどにマウントし、チップ電極からフレームへワイヤーボンディングにて配線するのではなく、ワイヤーボンディングの代わりにチップ内で配線するため、図１３に示されるように、シリコン層１２をフェイスダウンで直接基板１４に実装することが可能である。従って、基板１４上におけるＷＬ−ＣＳＰの占有面積は、シリコン層１２と同等程度に抑えられることから、ＷＬ−ＣＳＰは、電子回路の小型化、高集積化に大きく貢献するものである。
さて、従来のＷＬ−ＣＳＰは、シリコン層がパッケージ裏面として露出する構造が一般的であったが、シリコン裏面からＧＮＤに落とすような、大電流を流すＩＣをＷＬ−ＣＳＰとして構成する場合に、安定した動作を得るためには、図１３に示されるＷＬ−ＣＳＰ１０のごとく、パッケージ裏面に露出するシリコン層をメタル層１６で覆うとともに、メタル層１６を基板１４に接地させることが望ましい。しかしながら、ＷＬ−ＣＳＰ１０がフェイスダウンで基板に実装されるものであることから、パッケージ裏面側のメタル層１６を基板に接地することは、構造上不可能である。
The CSP is a semiconductor device that is equal to or slightly larger than the chip size. Of these, WL-CSP does not mount the chip face-up on a lead frame or the like and wire it from the chip electrode to the frame by wire bonding, but instead of wire bonding, it is wired within the chip. As shown, the silicon layer 12 can be mounted directly on the substrate 14 face down. Accordingly, the area occupied by the WL-CSP on the substrate 14 can be suppressed to the same level as that of the silicon layer 12, so that the WL-CSP greatly contributes to downsizing and high integration of electronic circuits.
The conventional WL-CSP generally has a structure in which the silicon layer is exposed as the back surface of the package. However, when an IC that flows a large current that drops from the back surface of the silicon to the GND is configured as the WL-CSP, In order to obtain a stable operation, it is desirable to cover the silicon layer exposed on the back surface of the package with the metal layer 16 and ground the metal layer 16 to the substrate 14 as in the WL-CSP 10 shown in FIG. However, since the WL-CSP 10 is mounted face down on the substrate, it is structurally impossible to ground the metal layer 16 on the back side of the package to the substrate.
一方、従来のフェイスダウン型半導体装置において、パッケージ裏面側に形成されたメタル層を基盤に接地する技術として、半導体チップの周囲をポリマー層で封止すると共に、そのポリマー層を、導電板で外側から覆い、なおかつその端部を基板表面まで伸ばした構造が発明されている（例えば、特許文献１参照。）。 On the other hand, in the conventional face-down type semiconductor device, as a technology for grounding the metal layer formed on the back side of the package to the base, the periphery of the semiconductor chip is sealed with a polymer layer, and the polymer layer is outside with a conductive plate Has been invented (see Patent Document 1, for example).
しかしながら、半導体チップをポリマー層で封止し、更に導電板で外側から覆い、なおかつその端部を基板表面に接地させる手法を、ＷＬ−ＣＳＰの裏面メタルを接地するために応用した場合には、基板１４上におけるＷＬ−ＣＳＰ１０の占有面積を、メタルによって増大させてしまい、上記のＷＬ−ＣＳＰ１０の利点が損なわれてしまう。又、ＷＬ−ＣＳＰ１０の実装工程とは別に、メタルの設置工程が必要である点、充填ポリマー層の注入工程が必要である点から、コストの増大が不可避となる。
本発明は上記課題に鑑みてなされたものであり、その目的とするところは、基板上における占有面積が、チップと同等程度に抑えられるというＷＬ−ＣＳＰの利点を損なうことなく、パッケージ裏面を覆うメタル層を基板に接地させ、安定した動作を得ることが可能な、半導体装置を製造することにある。
However, when the method of sealing the semiconductor chip with a polymer layer, further covering with a conductive plate from the outside, and grounding its end to the substrate surface is applied to ground the back metal of the WL-CSP, The area occupied by the WL-CSP 10 on the substrate 14 is increased by the metal, and the advantages of the WL-CSP 10 are impaired. In addition to the WL-CSP 10 mounting process, the metal installation process is necessary, and the filling polymer layer injection process is necessary, so an increase in cost is inevitable.
The present invention has been made in view of the above problems, and its object is to cover the back surface of the package without impairing the advantage of WL-CSP that the occupied area on the substrate can be suppressed to the same level as the chip. An object of the present invention is to manufacture a semiconductor device capable of obtaining a stable operation by grounding a metal layer to a substrate.
上記課題を解決するための、本発明に係る半導体装置の製造方法は、パッケージ裏面のメタル層又は配線が、パッケージ内の配線を介して、基板に接地する構造を有する、ウェハレベルチップスケールパッケージ型の半導体装置の製造方法であって、複数の半導体チップが形成された半導体ウェハのシリコン層表面側から、Ｖ字状断面の溝を、その底部がダイシングセンターライン上に位置するように形成する工程と、該Ｖ字状断面の溝の底部まで至る配線を行う工程と、シリコン層表面側を樹脂封止する工程と、シリコン層裏面側から、ダイシングセンターライン上にＶ字状断面の溝を形成し、前記シリコン層表面側に設けたＶ字状断面の溝の底部に形成した配線を露出させ、かつ、シリコン層の周縁部に表裏両面から面取りされてなる稜線を形成する工程と、シリコン層裏面側の全面にメタル層を形成し、前記配線と前記メタル層とを、前記シリコン層周縁部の稜線にて導通させる工程と、前記ダイシングセンターラインに沿って、各半導体チップに個片化する工程とを含むことを特徴とするものである。 In order to solve the above problems, a method for manufacturing a semiconductor device according to the present invention includes a wafer level chip scale package type in which a metal layer or wiring on the back surface of a package has a structure that is grounded to a substrate via wiring in the package. The method of manufacturing a semiconductor device according to claim 1, wherein a groove having a V-shaped cross section is formed from a silicon layer surface side of a semiconductor wafer on which a plurality of semiconductor chips are formed so that a bottom portion thereof is positioned on a dicing center line. A step of wiring to the bottom of the groove of the V-shaped cross section, a step of resin-sealing the silicon layer surface side, and forming a groove of the V-shaped cross section on the dicing center line from the back side of the silicon layer A ridge formed by exposing a wiring formed at the bottom of a groove having a V-shaped cross section provided on the surface side of the silicon layer, and chamfering from the front and back surfaces of the peripheral edge of the silicon layer. Forming a metal layer on the entire back side of the silicon layer, and conducting the wiring and the metal layer at a ridge line at the periphery of the silicon layer, along the dicing center line, And a step of dividing each semiconductor chip into individual pieces.
本発明によれば、半導体ウェハのダイシングセンターライン上で、シリコン層表面側に設けたＶ字状断面の、溝の底部に形成した配線と、シリコン層裏面側の全面に形成したメタル層とが導通状態となる。したがって、ダイシングセンターラインに沿って、各半導体チップに個片化してなる半導体装置は、ウェハレベルチップスケールパッケージの態様をなし、基板上における占有面積が、チップと同等程度に抑えられる。なおかつ、パッケージ裏面のメタル層が、パッケージ内の配線を介して、基板に接地するものとなる。しかも、シリコン層の表裏両面からダイシングセンターライン上に形成する溝を、Ｖ字状断面の溝としていることから、スパッタリング等により配線及びメタル層を形成する際に、各溝の底部及び傾斜面上に、配線及びメタル層を構成する導電性素材が確実に密着し、部分的な断線を招くことなく確実に配線及びメタル層を形成することが可能となる。
又、パッケージ裏面をメタル層によって覆うことで、半導体装置の耐チッピング性の向上が図られ、半導体装置のハンドリングが良好となる。
According to the present invention, on the dicing center line of the semiconductor wafer, the wiring formed at the bottom of the groove having the V-shaped cross section provided on the silicon layer surface side and the metal layer formed on the entire back surface side of the silicon layer are provided. It becomes a conductive state. Therefore, the semiconductor device that is divided into individual semiconductor chips along the dicing center line is in the form of a wafer level chip scale package, and the occupied area on the substrate is suppressed to the same level as the chip. In addition, the metal layer on the back surface of the package is grounded to the substrate via the wiring in the package. Moreover, since the grooves formed on the dicing center line from both the front and back sides of the silicon layer are V-shaped cross-section grooves, when forming the wiring and metal layer by sputtering or the like, on the bottom and inclined surfaces of each groove In addition, the conductive material constituting the wiring and the metal layer is securely adhered, and the wiring and the metal layer can be reliably formed without causing partial disconnection.
Further, by covering the back surface of the package with a metal layer, the chipping resistance of the semiconductor device is improved, and the handling of the semiconductor device is improved.
又、本発明において、前記Ｖ字状断面の溝の底部まで至る配線を行う工程に続き、該配線の所定位置に、ポストを形成することとしても良い。
この場合には、半導体装置を基板に実装する際に、ポストを介することで、はんだへの熱疲労をポストに分散させることができ、実装信頼性の向上が期待できる。
Further, in the present invention, a post may be formed at a predetermined position of the wiring following the process of wiring to the bottom of the groove having the V-shaped cross section.
In this case, when the semiconductor device is mounted on the substrate, the thermal fatigue to the solder can be distributed to the posts by way of the posts, and an improvement in mounting reliability can be expected.
又、本発明において、前記シリコン層裏面側の全面にメタル層を形成する工程の後に、前記シリコン層裏面側を樹脂封止することが可能である。
本発明によれば、シリコン裏面側を樹脂封止することによる、半導体装置の耐チッピング性の更なる向上が図られ、半導体装置のハンドリングがより良好となる。
In the present invention, the back side of the silicon layer can be resin-sealed after the step of forming the metal layer on the entire back side of the silicon layer.
According to the present invention, the chipping resistance of the semiconductor device can be further improved by resin-sealing the back surface side of the silicon, and the handling of the semiconductor device becomes better.
又、本発明において、前記シリコン層裏面側の全面にメタル層を形成する工程に替えて、シリコン層裏面側に配線を行う工程を含むことしても良い。
この場合には、シリコン層裏面側の配線と、シリコン層表面側に設けたＶ字状断面の溝の底部に形成した配線とが、導通状態となる。したがって、ダイシングセンターラインに沿って、各半導体チップに個片化してなる半導体装置は、ウェハレベルチップスケールパッケージの態様をなし、基板上における占有面積が、チップと同等程度に抑えられる。なおかつ、パッケージ裏面の配線が、パッケージ内の配線を介して基板に接地するものとなる。
しかも、パッケージ裏面の配線を樹脂封止した場合には、複数の半導体装置をスタック構造で用いることが可能となる。
Moreover, in this invention, it may replace with the process of forming a metal layer in the whole surface of the said silicon layer back surface side, and may include the process of wiring on the silicon layer back surface side.
In this case, the wiring on the back side of the silicon layer and the wiring formed on the bottom of the groove having the V-shaped cross section provided on the front side of the silicon layer are in a conductive state. Therefore, the semiconductor device that is divided into individual semiconductor chips along the dicing center line is in the form of a wafer level chip scale package, and the occupied area on the substrate is suppressed to the same level as the chip. In addition, the wiring on the back surface of the package is grounded to the substrate via the wiring in the package.
In addition, when the wiring on the back surface of the package is resin-sealed, a plurality of semiconductor devices can be used in a stack structure.
又、本発明においては、前記シリコン層裏面側に配線を行う工程に続き、該配線の所定位置に、ポストを形成することとしてもよい。
かかる場合においても、半導体装置をスタックする際に、ポストを介することで、はんだへの熱疲労をポストに分散させることができ、実装信頼性の向上が期待できる。
Further, in the present invention, a post may be formed at a predetermined position of the wiring following the step of wiring on the back side of the silicon layer.
Even in such a case, when stacking the semiconductor device, the thermal fatigue to the solder can be dispersed to the post by passing through the post, and improvement in mounting reliability can be expected.
本発明はこのように構成したので、基板上における占有面積がチップと同等程度に抑えられるというＷＬ−ＣＳＰの利点を損なうことなく、パッケージ裏面を覆うメタル層を基板に接地させ、安定した動作を得ることが可能な、半導体装置を製造することが可能となる。 Since the present invention is configured as described above, the metal layer covering the back surface of the package is grounded to the substrate without impairing the advantage of WL-CSP that the occupied area on the substrate can be suppressed to the same level as the chip, and stable operation can be achieved. A semiconductor device that can be obtained can be manufactured .
以下、本発明を実施するための最良の形態を添付図面に基づいて説明する。ここで、従来技術と同一部分、若しくは相当する部分については同一符号で示し、詳しい説明を省略する。
本発明の実施の形態に係るＷＬ−ＣＳＰ１８は、フリップチップ品をも含むものであり、図１に示されるように、シリコン層１２の周縁部が、表面（基板１４と対向する面）及び裏面（基板１４と対向しない面）の両面から面取りされることにより、シリコン層１２の周縁部に稜線１２ａが形成されている。又、シリコン層１２の表面側ＳＦに配線２０が施され、かつ、樹脂２２により表面側が封止されている。更に、シリコン層１２の裏面側ＢＳにはメタル層１６が形成され、表面側の配線２０とメタル層１６とが、周縁部の稜線１２ａにて導通された構造を有している。なお、シリコン層１２の表面側には、アルミパッド２４及びパッシベーション膜２６が形成され、更に、アルミパッド２４の一部を除いて保護層２８に被覆され、保護層２８の表面に配線２０が施されている。又、配線の所定位置にはポスト３０が形成されている。更に、ポスト３０にははんだ端子３２が形成され、ＷＬ−ＣＳＰ１８は、はんだ端子３２を介して、フェイスダウンで直接基板１４の配線１４ａに実装される。
The best mode for carrying out the present invention will be described below with reference to the accompanying drawings. Here, parts that are the same as or correspond to those in the prior art are denoted by the same reference numerals, and detailed description thereof is omitted.
The WL-CSP 18 according to the embodiment of the present invention includes a flip-chip product. As shown in FIG. 1, the peripheral portion of the silicon layer 12 has a front surface (a surface facing the substrate 14) and a back surface. By chamfering from both surfaces (the surface that does not face the substrate 14), a ridge line 12 a is formed at the peripheral edge of the silicon layer 12. Further, wiring 20 is applied to the surface side SF of the silicon layer 12, and the surface side is sealed with a resin 22. Furthermore, a metal layer 16 is formed on the back surface side BS of the silicon layer 12, and the wiring 20 on the front surface side and the metal layer 16 are electrically connected by a ridge line 12a at the peripheral edge. An aluminum pad 24 and a passivation film 26 are formed on the surface side of the silicon layer 12, and the protective layer 28 is covered except for a part of the aluminum pad 24, and wiring 20 is applied to the surface of the protective layer 28. Has been. A post 30 is formed at a predetermined position of the wiring. Furthermore, a solder terminal 32 is formed on the post 30, and the WL-CSP 18 is directly mounted on the wiring 14 a of the substrate 14 face down through the solder terminal 32.
ここで、図２〜図６を参照しながら、ＷＬ−ＣＳＰ１８の製造手順を説明する。
まず、図２に示されるように、複数の半導体チップが形成された半導体ウェハ３４の、シリコン層表面側ＳＦから、Ｖ字状断面の溝３６を、その底部３６ａがダイシングセンターラインＤＣ上に位置するように形成する。Ｖ字状断面の溝３６の形成方法は、溝と断面形状を同一とするブレードを用いたブレードダイシング法、ウエットエッチング法、ドライエッチング法等が用いられる。なお、溝３６の断面形状は、図２の例では、半導体ウェハ３４の広がり方向と平行な平面である底部３６ａの両側に、角度一定の傾斜面３６ｂが、ダイシングセンターラインＤＣを挟んで対称につながる形態をなしている。
次に、図３に示されるように、Ｖ字状断面の溝の底部まで至る配線２０を行い、更に、配線２０の所定位置に、ポスト３０を形成する。その後、シリコン層表面側ＳＦを樹脂２２で封止する。
Here, the manufacturing procedure of the WL-CSP 18 will be described with reference to FIGS.
First, as shown in FIG. 2, a groove 36 having a V-shaped cross section is formed from the silicon layer surface side SF of the semiconductor wafer 34 on which a plurality of semiconductor chips are formed, and its bottom portion 36a is positioned on the dicing center line DC. To be formed. As a method for forming the groove 36 having a V-shaped cross section, a blade dicing method using a blade having the same cross-sectional shape as the groove, a wet etching method, a dry etching method, or the like is used. In the example of FIG. 2, the cross-sectional shape of the groove 36 is symmetrical on both sides of the bottom portion 36 a, which is a plane parallel to the spreading direction of the semiconductor wafer 34, with inclined surfaces 36 b having a constant angle across the dicing center line DC. It is in a connected form.
Next, as shown in FIG. 3, the wiring 20 reaching the bottom of the groove having the V-shaped cross section is performed, and a post 30 is formed at a predetermined position of the wiring 20. Thereafter, the silicon layer surface side SF is sealed with the resin 22.
続いて、図４に示されるように、シリコン層裏面側ＢＳから、ダイシングセンターラインＤＣ上にＶ字状断面の溝３８を形成し、シリコン層表面側ＳＦに設けたＶ字状断面の溝３６の底部に形成した配線２０を露出させる。したがって、シリコン層裏面側ＢＳから設けたＶ字状断面の溝３８の底部３８ａは、配線２０により構成されている。又、この時点で、シリコン層１２が、一つ一つの半導体装置毎に分割される。Ｖ字状断面の溝３８は、ブレードダイシング法、ウェットエッチング法、ドライエッチング法等の手法により形成することが可能である。なお、図示の例では、溝３８の断面形状は、シリコン層表面側ＳＦに設けたＶ字状断面の溝３６と同一形状となっており、角度一定の傾斜面３８ｂの傾斜角度も、Ｖ字状断面の溝３６の傾斜面３６ｂと同一であることから、ブレードダイシング法により溝を形成する場合には、溝３６と溝３８とを形成するブレードを共用することが可能である。 Subsequently, as shown in FIG. 4, a groove 38 having a V-shaped cross section is formed on the dicing center line DC from the silicon layer back surface side BS, and a groove 36 having a V-shaped cross section provided on the silicon layer surface side SF is formed. The wiring 20 formed at the bottom of the substrate is exposed. Therefore, the bottom portion 38 a of the groove 38 having a V-shaped cross section provided from the back side BS of the silicon layer is constituted by the wiring 20. At this time, the silicon layer 12 is divided for each semiconductor device. The groove 38 having a V-shaped cross section can be formed by a technique such as a blade dicing method, a wet etching method, or a dry etching method. In the illustrated example, the cross-sectional shape of the groove 38 is the same as the V-shaped cross-sectional groove 36 provided on the silicon layer surface side SF, and the inclination angle of the inclined surface 38b having a constant angle is also V-shaped. Since it is the same as the inclined surface 36b of the groove 36 having a cross section, when the groove is formed by the blade dicing method, the blades forming the groove 36 and the groove 38 can be shared.
続いて、図５に示されるように、シリコン層裏面側ＢＳの全面にメタル層１６を形成する。メタル層１６は、シリコン層１２の裏面側ＢＳから設けたＶ字状断面の溝３８の底部３８ａ、傾斜面３８ｂにも形成され、メタル層１６は、ダイシングセンターラインＤＣ上で、配線２０と導通状態になる。なお、メタル層はＡｌ、Ｔｉ、Ｃｕ、Ｎｉ、Ａｇ、Ａｕ等からなるものであり、蒸着、スパッタリング、印刷、スピン塗布等の手法により、シリコン層１２の裏面側に形成される。
最後に、図６に示されるように、ポスト３０にはんだ端子３２を形成し、更に、ダイシングセンターラインに沿って、各半導体チップへと個片化することで、図７（ａ）に示されるＷＬ−ＣＳＰ１８が完成する。なお、図７（ａ）に示されるＷＬ−ＣＳＰ１８は、配線・ポスト型のＷＬ−ＣＳＰであるが、図３の工程において配線２０上にポスト３０を形成する工程を省略した場合には、図７（ｂ）に示されるように、配線２０に直接的にはんだ端子３２を形成する、配線型のＷＬ−ＣＳＰとすることも可能である。
Subsequently, as shown in FIG. 5, the metal layer 16 is formed on the entire surface of the silicon layer back surface side BS. The metal layer 16 is also formed on the bottom 38a and the inclined surface 38b of the groove 38 having a V-shaped cross section provided from the back surface BS of the silicon layer 12, and the metal layer 16 is electrically connected to the wiring 20 on the dicing center line DC. It becomes a state. The metal layer is made of Al, Ti, Cu, Ni, Ag, Au, or the like, and is formed on the back surface side of the silicon layer 12 by a technique such as vapor deposition, sputtering, printing, or spin coating.
Finally, as shown in FIG. 6, solder terminals 32 are formed on the posts 30 and further separated into individual semiconductor chips along the dicing center line, as shown in FIG. 7A. WL-CSP 18 is completed. The WL-CSP 18 shown in FIG. 7A is a wiring / post-type WL-CSP. However, when the step of forming the post 30 on the wiring 20 is omitted in the step of FIG. As shown in FIG. 7B, a wiring-type WL-CSP in which solder terminals 32 are directly formed on the wiring 20 can also be used.
上記構成を有する本発明の実施の形態によれば、次のような作用効果を得ることが可能となる。まず本発明に係る半導体装置の製造方法によれば、シリコン層１２の周縁部が表裏両面から面取りされて稜線１２ａが形成され、シリコン層表面側ＳＦに配線２０が施されかつ樹脂２２により封止されている。又、シリコン層裏面側ＢＳにメタル層１６が形成され、配線２０とメタル層１６とが、シリコン層周縁部の稜線１２ａにて導通されているものである。すなわち、本発明の実施の形態に係る半導体装置は、ＷＬ−ＣＳＰの態様をなし、なおかつ、パッケージ裏面ＢＳのメタル層１６が、図１に矢印で示されるように、パッケージ内の配線２０を介して、基板１４に接地することが可能な構造を有するものである。又、パッケージ裏面ＢＳがメタル層１６によって覆われることで、半導体装置の耐チッピング性の向上が図られ、ハンドリングが良好となる。
又、配線２０の所定位置に、ポスト３０が形成されていることから、はんだへの熱疲労をポスト３０に分散させることができ、実装信頼性の向上が期待できる。
したがって、本発明の実施の形態に係る半導体装置の製造方法により得られるＷＬ−ＣＳＰ１８は、基板上における占有面積が、チップと同等程度に抑えられるというＷＬ−ＣＳＰの利点を損なうことなく、パッケージ裏面を覆うメタル層１６を基板に接地させ、安定した動作を得ることが可能となる。
According to the embodiment of the present invention having the above-described configuration, the following operational effects can be obtained. First , according to the method for manufacturing a semiconductor device according to the present invention, the peripheral portion of the silicon layer 12 is chamfered from both the front and back surfaces to form a ridge line 12 a, the wiring 20 is applied to the silicon layer surface side SF, and the resin 22 is sealed. Has been. In addition, a metal layer 16 is formed on the back side BS of the silicon layer, and the wiring 20 and the metal layer 16 are electrically connected by a ridge line 12a at the peripheral edge of the silicon layer. That is, the semiconductor device according to the embodiment of the present invention is in the form of WL-CSP, and the metal layer 16 on the back surface BS of the package passes through the wiring 20 in the package as indicated by an arrow in FIG. Thus, the substrate 14 can be grounded. Further, since the package back surface BS is covered with the metal layer 16, the chipping resistance of the semiconductor device is improved and the handling is improved.
Further, since the post 30 is formed at a predetermined position of the wiring 20, thermal fatigue to the solder can be dispersed to the post 30, and improvement in mounting reliability can be expected.
Therefore, the WL-CSP 18 obtained by the method for manufacturing a semiconductor device according to the embodiment of the present invention has a backside of the package without losing the advantage of the WL-CSP that the occupied area on the substrate is suppressed to the same level as the chip. It is possible to obtain a stable operation by grounding the metal layer 16 covering the substrate to the substrate.
又、本発明に係る半導体装置の製造方法によれば、図５に示されるように、半導体ウェハ３４のダイシングセンターラインＤＣ上で、シリコン層表面側ＳＦに設けたＶ字状断面の溝３６の底部３６ａに形成した配線２０と、シリコン層裏面側ＢＳの全面に形成したメタル層１６とが導通状態となる。したがって、本発明の実施の形態に係る半導体装置の製造方法により、ダイシングセンターラインＤＣに沿って、各半導体チップに個片化してなる半導体装置は、ＷＬ−ＣＳＰの態様をなし、なおかつ、パッケージ裏面のメタル層１６が、パッケージ内の配線２０を介して、基板１４に接地するものとなる。
なお、本発明の実施の形態では、ダイシングセンターラインＤＣ上に形成する溝を、Ｖ字状断面の溝３６、３８としていることから、スパッタリング等により配線２０及びメタル層１６を形成する際に、各溝の底部３６ａ、３６ｂ及び傾斜面３６ｂ、３８ｂ上に、配線２０及びメタル層１６を構成する導電性素材が確実に密着し、部分的な断線を招くことなく確実に配線２０及びメタル層１６を形成することが可能となる。
Further, according to the method for manufacturing a semiconductor device of the present invention, as shown in FIG. 5, the groove 36 having a V-shaped cross section provided on the silicon layer surface side SF on the dicing center line DC of the semiconductor wafer 34 is formed. The wiring 20 formed on the bottom 36a and the metal layer 16 formed on the entire surface of the silicon layer back surface BS become conductive. Therefore, the semiconductor device formed into individual semiconductor chips along the dicing center line DC by the semiconductor device manufacturing method according to the embodiment of the present invention has a WL-CSP mode, and the back surface of the package. The metal layer 16 is grounded to the substrate 14 via the wiring 20 in the package.
In the embodiment of the present invention, since the grooves formed on the dicing center line DC are the grooves 36 and 38 having a V-shaped cross section, when the wiring 20 and the metal layer 16 are formed by sputtering or the like, The conductive material constituting the wiring 20 and the metal layer 16 is in close contact with the bottoms 36a and 36b and the inclined surfaces 36b and 38b of each groove, and the wiring 20 and the metal layer 16 are surely secured without causing partial disconnection. Can be formed.
さて、図８には、本発明の実施の形態に係る半導体装置の製造方法により得られる、ＷＬ−ＣＳＰの応用例を示している。図８のＷＬ−ＣＳＰ４０は、図２、図５のＶ字状断面の溝３６、３８を形成する工程に変えて、シリコン層１２のダイシングラインの内側に、半導体ウェハの時点で、予めシリコン層表面側ＳＦとシリコン層裏面側ＢＳとを貫通するように、導電部４２を形成するものである。したがって、導電部４２によって、パッケージ裏面のメタル層１６と、パッケージ内の配線２０との導通を確保することが可能となっている。 FIG. 8 shows an application example of WL-CSP obtained by the semiconductor device manufacturing method according to the embodiment of the present invention. The WL-CSP 40 in FIG. 8 is replaced with a step of forming the grooves 36 and 38 having a V-shaped cross section in FIGS. 2 and 5, and a silicon layer is previously formed inside the dicing line of the silicon layer 12 at the time of the semiconductor wafer. The conductive portion 42 is formed so as to penetrate the front surface side SF and the silicon layer back surface side BS. Therefore, the conductive portion 42 can ensure electrical connection between the metal layer 16 on the back surface of the package and the wiring 20 in the package.
又、図９の応用例に係るＷＬ−ＣＳＰ４４は、図５に示された、シリコン層裏面側ＢＳの全面にメタル層１６を形成する工程の後に、シリコン層裏面側ＢＳを樹脂４６により封止する工程を加えて得られたものである。従って、ＷＬ−ＣＳＰ４４は、シリコン裏面側ＢＳを樹脂封止することによる、半導体装置の耐チッピング性の更なる向上が図られ、半導体装置のハンドリングがより良好となる。 Further, in the WL-CSP 44 according to the application example of FIG. 9, the silicon layer back surface side BS is sealed with the resin 46 after the step of forming the metal layer 16 on the entire surface of the silicon layer back surface side BS shown in FIG. It was obtained by adding the process to do. Therefore, the WL-CSP 44 can further improve the chipping resistance of the semiconductor device by resin-sealing the silicon back surface side BS, thereby improving the handling of the semiconductor device.
又、図１０の応用例に係るＷＬ−ＣＳＰ４８は、図５に示された、シリコン層裏面側ＢＳの全面にメタル層１６を形成する工程に替えて、シリコン層裏面側ＢＳにも配線５０を行ったものである。
この場合には、シリコン層裏面側ＢＳの配線５０と、シリコン層表面側の配線２０とが導通状態となる。したがって、ダイシングセンターラインに沿って、各半導体チップに個片化してなる半導体装置は、図１に示されるＷＳ−ＣＳＰ１８と同様にＷＳ−ＣＳＰの態様をなし、なおかつ、パッケージ裏面の配線５０が、パッケージ内の配線２０を介して基板に接地するものとなる。又、パッケージ裏面の配線５０を樹脂４６によって封止することで、図１１、図１２に示されるように、複数のＷＬ−ＣＳＰ１８、４８をスタック構造で用いることが可能となる。なお、かかる複数のＷＬ−ＣＳＰ１８、４８のスタック構造は、必要に応じ多段に積み重ねることが可能である。
さらに、配線５０の所定位置にもポスト５２を形成することとすれば、複数のＷＬ−ＣＳＰをスタックする際に、ポスト、３０、５２を介することで、重なり合う半導体装置の配線同士をはんだ端子のみによって接地させるよりも、両者の導通をより確実に確保することが可能となる。
In addition, the WL-CSP 48 according to the application example of FIG. 10 replaces the step of forming the metal layer 16 on the entire surface of the silicon layer back surface BS shown in FIG. It is what I did.
In this case, the wiring 50 on the back side BS of the silicon layer and the wiring 20 on the front side of the silicon layer are in a conductive state. Therefore, the semiconductor device formed into individual semiconductor chips along the dicing center line has the form of WS-CSP, similar to the WS-CSP 18 shown in FIG. The substrate is grounded via the wiring 20 in the package. Further, by sealing the wiring 50 on the back surface of the package with the resin 46, it becomes possible to use a plurality of WL-CSPs 18 and 48 in a stack structure as shown in FIGS. Note that the stack structure of the plurality of WL-CSPs 18 and 48 can be stacked in multiple stages as necessary.
Furthermore, if the post 52 is also formed at a predetermined position of the wiring 50, when stacking a plurality of WL-CSPs, the wiring of the overlapping semiconductor devices is connected only to the solder terminals through the posts 30 and 52. Therefore, it is possible to ensure the conduction between the two more reliably than when grounding.
１２：シリコン層、１２ａ：稜線、１４：基板、１６： メタル層、 １８、４０、４４、４８：ＷＬ−ＣＳＰ、 ２０、５０：配線、 ２２、４６：樹脂、 ３０、５２：ポスト、３２：はんだ端子、３４：半導体ウェハ、 ３６、３８：Ｖ字状断面の溝、 ３６ａ、３８ａ：底部、 ３６ｂ、３８ｂ：傾斜面、ＢＳ：シリコン層裏面側、ＤＣ：ダイシングセンターライン、ＳＦ：シリコン層表面側 12: Silicon layer, 12a: Ridge line, 14: Substrate, 16: Metal layer, 18, 40, 44, 48: WL-CSP, 20, 50: Wiring, 22, 46: Resin, 30, 52: Post, 32: Solder terminal, 34: semiconductor wafer, 36, 38: groove with V-shaped cross section, 36a, 38a: bottom, 36b, 38b: inclined surface, BS: back side of silicon layer, DC: dicing center line, SF: surface of silicon layer ~ side
Claims (5)
複数の半導体チップが形成された半導体ウェハのシリコン層表面側から、Ｖ字状断面の溝を、その底部がダイシングセンターライン上に位置するように形成する工程と、
該Ｖ字状断面の溝の底部まで至る配線を行う工程と、
シリコン層表面側を樹脂封止する工程と、
シリコン層裏面側から、ダイシングセンターライン上にＶ字状断面の溝を形成し、前記シリコン層表面側に設けたＶ字状断面の溝の底部に形成した配線を露出させ、かつ、シリコン層の周縁部に表裏両面から面取りされてなる稜線を形成する工程と、
シリコン層裏面側の全面にメタル層を形成し、前記配線と前記メタル層とを、前記シリコン層周縁部の稜線にて導通させる工程と、
前記ダイシングセンターラインに沿って、各半導体チップに個片化する工程とを含むことを特徴とする半導体装置の製造方法。 A method of manufacturing a wafer level chip scale package type semiconductor device, wherein a metal layer or wiring on the back surface of a package has a structure in which the metal layer or wiring is grounded to a substrate via wiring in the package ,
Forming a groove having a V-shaped cross section from the silicon layer surface side of the semiconductor wafer on which a plurality of semiconductor chips are formed, so that the bottom thereof is positioned on the dicing center line;
Wiring to the bottom of the groove having the V-shaped cross section;
A step of resin-sealing the silicon layer surface side;
A groove having a V-shaped cross section is formed on the dicing center line from the back surface side of the silicon layer, and the wiring formed at the bottom of the groove having the V-shaped cross section provided on the surface side of the silicon layer is exposed. Forming a ridge line that is chamfered from both the front and back surfaces at the periphery; and
Forming a metal layer on the entire back surface of the silicon layer, and conducting the wiring and the metal layer at a ridgeline at the periphery of the silicon layer;
And a step of dividing the semiconductor chip into individual pieces along the dicing center line.
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