JP4845126B2

JP4845126B2 - 強誘電体メモリセルおよび強誘電体メモリセルの製造方法

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Publication number: JP4845126B2
Application number: JP2007036446A
Authority: JP
Inventors: 健司小森
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-02-16
Filing date: 2007-02-16
Publication date: 2011-12-28
Anticipated expiration: 2027-02-16
Also published as: JP2008205013A

Description

本発明は、強誘電体メモリセルおよび強誘電体メモリセルの製造方法に関し、特に強誘電体キャパシタの電極構造に関する。

強誘電体メモリは、強誘電体材料の持つヒステリシス特性を利用した不揮発メモリである。ＤＲＡＭ並みの高速書き込み／読み出しが可能であり、かつ不揮発性、低消費電力である等、数々の優れた特徴を持つ理想的なメモリである。このような特徴により、強誘電体メモリはＥＥＰＲＯＭ、ＳＲＡＭ等の既存のメモリを置換しうるポテンシャルを有しているといえ、現在開発が進められている。

強誘電体メモリのメモリセル構造としては、プレーナ型やスタック型が知られている。プレーナ型セルは、メモリセルのトランジスタ部分と強誘電体キャパシタ部分が横に並ぶ構造をとる。一方、スタック型セルは、メモリセルのトランジスタ部分の直上にドレイン／ソース領域からのコンタクトプラグを介して強誘電体キャパシタを配置させる構造をとり、両者の占有面積をオーバーラップさせることでプレーナ型セルに比べ面積を縮小できる。

図１は、従来のスタック型メモリセルの断面図である。半導体基板１０の上には層間絶縁膜２０が形成され、層間絶縁膜２０上に強誘電体キャパシタ３０が形成される。強誘電体キャパシタ３０と半導体基板１０とは、層間絶縁膜２０内に形成されたコンタクトプラグ２１を介して電気的に接続される。これにより、半導体基板１０に形成されたトランジスタ（図示せず）から強誘電体キャパシタに対して分極方向を制御するための電界供給が可能となる。強誘電体キャパシタ３０は、複数の金属層が積層された下部電極３１を含む。下部電極３１は、例えば４層構造であり、下方の層から順に、第１電極層３２として窒化チタンアルミ（ＴｉＡｌＮ）、第２電極層３３としてイリジウム（Ｉｒ）、第３電極層３４として酸化イリジウム（ＩｒＯ_x）、第４電極層３５として白金（Ｐｔ）が順次積層される。下部電極３１上にはタンタル酸ストロンチウムビスマス（SBT：SrBi₂Ta₂O₉）等の強誘電体３６が形成され、強誘電体３６の上には例えば白金（Ｐｔ）等からなる上部電極３７が形成される。

強誘電体キャパシタ３０の形成工程においては、強誘電体膜３６の成膜後、強誘電体膜を結晶化させるため周囲温度６００〜８００℃での熱処理が行われる。その後上部電極３７が形成され、エッチングによって強誘電体キャパシタ３０のパターニングがなされる。この際、強誘電体膜３６の側壁部にはエッチングによって結晶が破壊され、いわゆるダメージ領域が形成される。このダメージ領域は強誘電体膜としての機能をもはや発揮することはなく、強誘電体膜の実効面積の低下を招く。そのため強誘電体キャパシタ３０のパターニング後に６００〜８００℃の酸素雰囲気下で熱処理を施し、ダメージ領域の回復を行っている。

尚、強誘電体キャパシタの電極構造については、特許文献１および特許文献２に記載されている。また、特許文献３には、ボンディングパッドを構成するウェッティング層と金属層との間に合金層を形成することにより、ウェッティング層とボンディングパッド直下の層間絶縁層との反応物、例えば酸化チタン等からなる脆弱な層の生成を抑制することができ、ボンディングパッドと層間絶縁膜との密着性を高めることができる旨が記載されている。また、特許文献４には電極上に形成された低誘電率絶縁膜にＡｒプラズマによる表面改質処理を行うことにより凹凸を形成し、アンカー効果によって低誘電率絶縁膜とエッチングマスク等の絶縁膜との接着性を向上させることができる旨が記載されている。
特開平１１−３１７９１号公報特開２００５−２１７４０７号公報特開２００３−３０９１２４号公報特開２００２−３７００５９号公報

上記した従来の強誘電体キャパシタの下部電極構造において、第４電極層３５は、化学的に安定である白金（Ｐｔ）によって形成されるため酸化物を生成しにくく、隣接する第３電極層３４（酸化イリジウム（ＩｒＯ_x））との密着性が低い。また、第４電極層３５を形成する白金（Ｐｔ）と第３電極層３４を形成する酸化イリジウム（ＩｒＯ_x）の熱膨張係数には比較的大きな差があり、強誘電体キャパシタ３０の形成工程において上記した如き高温熱処理が複数回行われると、これら各層の界面に熱応力が生じ、層間剥離が発生しやすいという問題があった。

本発明は上記した点に鑑みてなされたものであり、強誘電体キャパシタの電極を構成する金属膜相互間の剥離強度を増大し、層間剥離を防止することができる強誘電体メモリセルおよび強誘電体メモリセルの製造方法を提供することを目的とする。

本発明の強誘電体メモリセルは、半導体基板に形成されたトランジスタと、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されて前記トランジスタと電気的に接続された下部電極と、前記下部電極上に形成された強誘電体からなる容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、を含む強誘電体メモリセルであって、前記下部電極は、酸化イリジウムからなる第１電極層と、前記第１電極層上に積層された白金からなる第２電極層と、を含み、前記第１電極層の前記第２電極層と接する面は、中心線平均粗さが１０ｎｍ以上且つ前記第２電極層の厚さの３分の１以下である凹凸を有することを特徴としている。また、本発明の強誘電体メモリセルの製造方法は、半導体基板にトランジスタを形成する工程と、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜内に一端が前記トランジスタに接続するコンタクトプラグを形成する工程と、前記絶縁膜上に前記コンタクトプラグの他端と接続する下部電極を形成する工程と、前記下部電極上に強誘電体からなる容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程と、を含む強誘電体メモリセルの製造方法であって、前記下部電極を形成する工程は、酸化イリジウムからなる第１電極層を形成する工程と、前記第１電極層の表面にエッチング処理を施して凹凸を形成する工程と、前記第１電極層の凹凸面上に白金からなる第２電極層を形成する工程と、を含み、前記第１電極層の凹凸面は、中心線平均粗さが１０ｎｍ以上且つ前記第２電極層の厚さの３分の１以下であることを特徴としている。

本発明の強誘電体メモリセルおよび強誘電体メモリセルの製造方法によれば、強誘電体キャパシタの電極を構成する金属膜相互間の剥離強度が増大し、層間剥離を防止することが可能となる。

以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
（第１実施例）
図２は本発明の第１実施例である強誘電体メモリセル１の断面構造を示す図である。強誘電体メモリセル１は、例えばＰ型の半導体基板１００上にＳｉＯ₂からなるゲート酸化膜１０１、ポリシリコンからなるゲート電極１０２が順次形成される。ゲート電極１０１の側壁部にはＮＳＧ等の絶縁膜からなるサイドウォール１０３が形成される。半導体基板１００の表面には、ゲート電極１０２を挟んだ両側にＮ型の高濃度不純物からなるドレイン／ソース領域１０４が形成される。以上の構成よって、強誘電体キャパシタの充放電電流経路を構成する強誘電体メモリセルのトランジスタ部分が形成される。

ゲート酸化膜１０１およびゲート電極１０２を含む半導体基板１００上には、例えばＳｉＯ₂からなる絶縁膜１０５が形成される。この絶縁膜１０５内には、例えばタングステン（Ｗ）等の金属からなり、ドレイン／ソース領域１０４と電気的に接続されたコンタクトプラグ１０６が形成される。

絶縁膜１０５上には、コンタクトプラグ１０６に電気的に接続された強誘電体キャパシタ２００が形成される。強誘電体キャパシタ２００の下部電極２０１は積層構造を有しており、下方の層から順にコンタクトプラグ１０６に接するように形成された窒化チタンアルミ（ＴｉＡｌＮ）からなる第１電極層２０２、イリジウム（Ｉｒ）からなる第２電極層２０３、酸化イリジウム（ＩｒＯ_x）からなる第３電極層２０４、白金―イリジウム合金（Ｐｔ_xＩｒ_y）からなる第４電極層２０５、白金（Ｐｔ）からなる第５電極層２０６が順次積層される。

第５電極層２０６上にはタンタル酸ストロンチウムビスマス（SBT:SrBi₂Ta₂O₉）等によって形成される容量絶縁膜としての強誘電体膜２０７が形成される。強誘電体膜２０７上には白金（Ｐｔ）からなる上部電極２０８が形成される。尚、強誘電体膜としてはチタン酸ジルコン酸鉛（PZT: Pb(Zr,Ti)O₃）を使用することとしてもよい。

このように、本発明の強誘電体キャパシタ２００の下部電極構造は、第３電極層２０４を形成する酸化イリジウム（ＩｒＯ_x）層と、第５電極層２０６を形成する白金（Ｐｔ）層との間に白金―イリジウム合金（Ｐｔ_xＩｒ_y）からなる第４電極層２０５が設けられる。これにより、第４電極層と第５電極層との界面近傍では、これらの層に含まれる白金（Ｐｔ）同士が金属結合を形成し、第４電極層と第３電極層との界面近傍では、第４電極層に含まれるイリジウム（Ｉｒ）がＩｒＯ_x等の酸化物を生成し金属結合を形成するため、金属膜相互間の剥離強度が改善される。すなわち、第４電極層は、第３電極層と第５電極層との剥離強度を強化する剥離強度強化層として機能する。また、第４電極層２０５を形成する白金―イリジウム合金（Ｐｔ_xＩｒ_y）の熱膨張係数は、第３電極層２０４を形成する酸化イリジウム（ＩｒＯ_x）の熱膨張係数と第５電極層２０６を形成する白金（Ｐｔ）の熱膨張係数の中間に位置するので、第３電極層と第５電極層との間に生じる熱応力を緩和する機能も有する。更に、第４電極層は、従来の下部電極を構成する電極材料の組成のみを含むため、強誘電体膜の特性劣化を招くことはなく、強誘電体膜の信頼性も確保される。

次に上記した構成の強誘電体メモリセル１の製造方法について図３を参照しつつ説明する。図３（Ａ）〜（Ｄ）は、強誘電体メモリセル１の製造工程を説明するための工程毎の断面図である。

半導体基板１００として例えばＰ型シリコン基板を用いる。まず、半導体基板１００をフッ化水素（ＨＦ）水溶液およびＨＣｌ系の薬液に浸漬し、半導体基板１００に付着した自然酸化膜および金属不純物等の除去を行う。続いて洗浄した半導体基板１００を例えば９００℃程度の酸化炉に搬入し、例えば膜厚１００Å程度のＳｉＯ₂膜を形成し、半導体基板１００上にゲート酸化膜１０１を形成する。続いて、ゲート酸化膜１０１上にＬＰ−ＣＶＤ法等によりポリシリコンを堆積し、ゲート電極１０２を形成する。尚、ポリシリコン成膜後、例えば高濃度のリンをドープして抵抗値を制御することとしてもよい。続いて成膜されたポリシリコン上にホトレジスト塗布し、露光、現像を経てホトマスクを形成し、レジスト開口部分のポリシリコンおよびＳｉＯ₂膜をプラズマエッチング等の異方性ドライエッチングにより除去し、ゲート酸化膜１０１およびゲート電極１０２をパターニングする。

続いて、ゲート電極１０２をマスクとして半導体基板１００の表面に例えばリンをイオン注入し、ゲート電極１０２を挟む両側にドレイン／ソース領域１０４を形成する。尚、イオン注入によって生じたシリコン結晶のダメージを回復させ、また打ち込んだ不純物を活性化させるために、イオン注入の後Ｎ₂やＡｒ等の不活性ガス雰囲気中でアニール処理を施すこととしてもよい。

続いてＮＳＧ膜やＳｉＮ膜等の絶縁膜をＣＶＤ法により堆積し、エッチングによりこの絶縁膜をエッチバックすることによってゲート電極１０２側壁部にサイドウォール１０３を形成する。

次に、ゲート電極１０２が形成された半導体基板全面にＣＶＤ法によりＳｉＯ₂等からなる絶縁膜１０５を形成する。続いて、プラズマエッチング等の異方性ドライエッチングにより絶縁膜１０５にコンタクトホールを形成し、ドレイン／ソース領域１０４のうちの一方を露出させる。次に例えば６フッ化タングステン（ＷＦ₆）および水素（Ｈ₂）を反応ガスとして使用したＣＶＤ法によって絶縁膜１０５に形成されたコンタクトホールにタングステン（Ｗ）を充填し、コンタクトプラグ１０６を形成する。その後、絶縁膜１０５の平坦面に堆積したタングステン（Ｗ）をドライエッチングによって平坦化する。以上の工程によって、強誘電体メモリセルのトランジスタ部分およびコンタクトプラグが形成される（図３（Ａ））。

次に、コンタクトプラグ１０６が形成された絶縁膜１０５上に第１電極層２０２から第５電極層２０６までを順次堆積し、強誘電体キャパシタ２００の下部電極２０１を形成する。第１電極層２０２は、窒化チタンアルミ（ＴｉＡｌＮ）をスパッタ法によって例えば５０ｎｍ程度堆積させることによって形成される。窒化チタンアルミ（ＴｉＡｌＮ）は酸化耐性に優れるため酸素雰囲気下の熱処理によるコンタクトプラグ１０６の酸化を防止する役割を担う。第２電極層２０３は、イリジウム（Ｉｒ）をスパッタ法によって例えば５０ｎｍ程度堆積させることによって形成される。イリジウム（Ｉｒ）も同様に酸化耐性に優れるため、コンタクトプラグ１０６の酸化防止効果を増大させる効果を有する。第３電極層２０４は、酸化イリジウム（ＩｒＯ_x）をスパッタ法によって例えば５０ｎｍ程度堆積させることによって形成される。酸化イリジウム（ＩｒＯ_x）は、第２電極層のイリジウム（Ｉｒ）と、第４および第５電極層に含まれる白金（Ｐｔ）との相互拡散を抑制し、膜質劣化を防止する役割を担う。第４電極層２０５は、白金―イリジウム合金（Ｐｔ_xＩｒ_y）をスパッタ法によって例えば５０ｎｍ程度堆積させることによって形成される。白金―イリジウム合金（Ｐｔ_xＩｒ_y）は、上記したように第３電極層２０４と第５電極層２０６の間に形成されることによって、膜相互間の剥離強度を向上させるとともに熱膨張係数差に伴う熱応力を緩和する役割を担う。尚、第４電極層を形成する白金―イリジウム合金の組成は、イリジウムの含有率が原子濃度で１〜３０％であることが望ましい。第５電極層２０６は、白金（Ｐｔ）をスパッタ法によって例えば５０ｎｍ程度堆積させることによって形成される。

次に、第５電極層２０６上に、ＳＴ（Sr[Ta(OEt)5(OC2H4OMe)]2）、ＰＥＴ(Penta-Ethoxide Tantalum)、ＢｉＭＭＰ(Bi-MethylMethoxy-2-Propoxide)をパルスで気化させ酸素（Ｏ₂）で酸化させる公知のＣＶＤ法によって、タンタル酸ストロンチウムビスマス（ＳＢＴ:SrBi₂Ta₂O₉）を例えば１２０ｎｍ程度堆積し、強誘電体膜２０７を形成する。次に、強誘電体膜２０７を成膜した半導体基板を約８００℃の酸素雰囲気下に約１分間さらし、強誘電体膜２０７を結晶化させる。次に、結晶化した強誘電体膜２０７上にスパッタ法によって白金（Ｐｔ）を例えば１５０ｎｍ堆積し、上部電極２０８を形成する。かかる工程を経ることによって、半導体基板上に強誘電体キャパシタの下部電極２０１、強誘電体膜２０７および上部電極２０８が成膜される（図３（Ｂ））。

次に、強誘電体キャパシタをパターニングするためのハードマスク３００を上部電極２０８上の所定領域に形成する。ハードマスク３００は積層構造を有しており、下方から順に窒化チタン（ＴｉＮ）をスパッタ法により例えば１００ｎｍ程度堆積させて第１マスク層３０１を成膜し、ＳｉＯ₂をＣＶＤ法により例えば４００ｎｍ程度堆積させて第２マスク層３０２を成膜し、窒化チタン（ＴｉＮ）をスパッタ法により例えば３０ｎｍ程度堆積させて第３電極層３０３を成膜することによって形成される。（図３（Ｃ））
続いて、ハードマスク３００をマスクとして、強誘電体キャパシタ２００をプラズマエッチング等の異方性ドライエッチングによってパターニングを施す。続いて、このエッチング処理によって強誘電体キャパシタ２００の側面に生じた結晶欠陥等のダメージ領域を回復させるために、この構造体を例えば８００℃の酸素雰囲気下に約１分間さらす。

以上の各工程を経ることによって本発明に係る強誘電体メモリセル１が形成される。このように本発明係る強誘電体キャパシタの下部電極には、白金（Ｐｔ）層（第５電極層）と酸化イリジウム（ＩｒＯ_x）層（第３電極層）との間に白金―イリジウム合金（Ｐｔ_xＩｒ_y）層（第４電極層）が形成される。この合金層は、上記したように上層の白金（Ｐｔ）層および下層の酸化イリジウム（ＩｒＯ_x）層の双方と強固に結合するので、従来問題となっていた層間剥離を防止することができる。またこの合金層は、熱膨張係数差に起因して白金（Ｐｔ）層（第５電極層）と酸化イリジウム（ＩｒＯ_x）層（第３電極層）との界面付近に生じる熱応力を緩和させる機能を有する点においても、剥離防止効果が期待できる。また、この合金層は、既存の電極材料の組成のみを含むものであるため、強誘電体膜の特性劣化を招くことはなく、強誘電体膜の信頼性も確保される。
（第２実施例）
以下に本発明の第２実施例である強誘電体メモリセル２について図面を参照しつつ説明する。図４は、本発明の第２実施例である強誘電体メモリセル２の断面構造を示す図である。第２実施例の強誘電体メモリセル２は、強誘電体キャパシタ２００´の下部電極２０１´において、白金―イリジウム合金（Ｐｔ_xＩｒ_y）層が存在せず、第３電極層２０４を形成する酸化イリジウム（ＩｒＯ_x）層の表面に多数の微細な凹凸が設けられている点が第１実施例とは異なる。すなわち、強誘電体メモリセル２の下部電極２０１´は第１実施例同様積層構造を有しており、下方の層から順にコンタクトプラグ１０６に接するように形成された窒化チタンアルミ（ＴｉＡｌＮ）からなる第１電極層２０２、イリジウム（Ｉｒ）からなる第２電極層２０３、酸化イリジウム（ＩｒＯ_x）からなる第３電極層２０４´、白金（Ｐｔ）からなる第４電極層２０６が順次積層されて構成される。そして、第３電極層を形成する酸化イリジウム（ＩｒＯ_x）層表面には、中心線平均粗さＲａが１０ｎｍ以上の多数の凹凸が形成されている。その他の部分の構成は、第１実施例の強誘電体メモリセル１と同一である。尚、中心線平均粗さＲａとは、粗さ曲線を中心線から折り返し、その粗さ曲線と中心線によって得られた面積を長さで割った値をいう。

このように、第２実施例に係る強誘電体キャパシタ２００´の下部電極構造は、第１実施例の如き合金層を形成しなくとも酸化イリジウム（ＩｒＯ_x）層表面に多数の凹凸を有する粗面層が形成されているので、上層の白金（Ｐｔ）層との接着面積の増大およびアンカー効果によって白金（Ｐｔ）層と酸化イリジウム（ＩｒＯ_x）層との間の剥離強度が強化され、層間剥離を防止することが可能となる。

次に上記した構成の強誘電体メモリセル２の製造方法について図５を参照しつつ説明する。図５（Ａ）〜（Ｅ）は、強誘電体メモリセル２の製造工程を説明するための工程毎の断面図である。

半導体基板１００として例えばＰ型シリコン基板を用いる。強誘電体メモリ２のトランジスタ部分は、第１実施例と同様の工程で形成することができる。すなわち、洗浄した半導体基板１００上に熱酸化によってＳｉＯ₂ゲート酸化膜１０１、ＣＶＤ法によってポリシリコンゲート電極１０２を成膜し、ドライエッチングによってゲート酸化膜１０１およびゲート電極１０２のパターニングを施した後、例えばリンのイオン注入によってソース／ドレイン領域１０４を形成する。また、ゲート電極１０１側壁部にＮＳＧ等の絶縁物からなるサイドウォール１０３を形成する。続いてＣＶＤ法によってＳｉＯ₂等からなる絶縁膜１０５を堆積した後、絶縁膜１０５にコンタクトホールを形成する。次に、絶縁膜１０５に形成されたコンタクトホールにＣＶＤ法によってタングステン（Ｗ）等からなるコンタクトプラグ１０６を形成し、平坦化処理を施す。（図５（Ａ））
続いて、コンタクトプラグ１０６が形成された絶縁膜１０５上に、強誘電体キャパシタ２００´の下部電極のうち第１電極層２０２から第３電極層２０４´までを順次形成する。第１電極層２０２は、窒化チタンアルミ（ＴｉＡｌＮ）をスパッタ法によって例えば５０ｎｍ程度堆積させることによって形成される。窒化チタンアルミ（ＴｉＡｌＮ）は酸化耐性に優れるため酸素雰囲気下の熱処理によるコンタクトプラグ１０６の酸化を防止する役割を担う。第２電極層２０３は、イリジウム（Ｉｒ）をスパッタ法によって例えば５０ｎｍ程度堆積させることによって形成される。イリジウム（Ｉｒ）も同様に酸化耐性に優れるため、コンタクトプラグ１０６の酸化防止効果を増大させる効果を有する。第３電極層２０４´は、酸化イリジウム（ＩｒＯ_x）をスパッタ法によって例えば５０ｎｍ程度堆積させることによって形成される。

次に第３電極層２０４´の表面に例えば塩素（Ｃｌ₂）、アルゴン（Ａｒ）、酸素（Ｏ₂）等を用いたドライエッチング処理を施すことによって、酸化イリジウム（ＩｒＯ_x）層の表面全体に多数の凹凸を有する粗面を形成する。この際、上層の白金（Ｐｔ）層との接合強度を確保するためにはある程度の表面粗さを確保する必要があり、中心線平均粗さＲａが１０ｎｍ以上であることが好ましい。しかし、Ｒａが大きすぎると白金（Ｐｔ）層の平坦性が損なわれ、その上に形成される強誘電体膜２０７の特性劣化を招来するおそれがある。故にＲａは白金（Ｐｔ）層の平坦性を確保する観点から、白金（Ｐｔ）層の平均膜厚の１／３以下程度に抑えることが望ましい。

また、形成される凹凸形状は、不規則な形状であってもよいが、マスクを使用した異方性ドライエッチング処理により図６に示す如き矩形上の規則性を有する凹凸パターンを形成することとしてもよい。この図６に示される如き凹凸形状を形成することにより接合強度、特にシェア強度を著しく向上させることが可能となる。

尚、酸化イリジウム（ＩｒＯ_x）層表面に凹凸を形成する方法としては、ドライエッチング処理に限らず逆スパッタ処理やウエットエッチング処理を用いることとしてもよい（図５（Ｂ））。

続いて粗面が形成された第３電極層２０４´上にスパッタ法によって白金（Ｐｔ）を例えば５０ｎｍ程度堆積させることによって第４電極層２０６を形成する。次に第４電極層２０６上にＣＶＤ法によってタンタル酸ストロンチウムビスマス（ＳＢＴ:SrBi₂Ta₂O₉）を例えば１２０ｎｍ程度堆積し、強誘電体膜２０７を形成する。次に、強誘電体膜２０７が成膜された半導体基板を約８００℃の酸素雰囲気下に約１分間さらし、強誘電体膜２０７を結晶化させる。次に、結晶化した強誘電体膜２０７の上にスパッタ法によって白金（Ｐｔ）を例えば１５０ｎｍ堆積し、上部電極２０８を形成する。上記工程を経ることによって、半導体基板上には強誘電体キャパシタ２００´の下部電極２０１´、強誘電体膜２０７および上部電極２０８が成膜される（図５（Ｃ））。

次に、強誘電体キャパシタをパターニングするためのハードマスク３００が上部電極２０８上の所定領域に形成される。ハードマスク３００は積層構造を有しており、下方から順に窒化チタン（ＴｉＮ）をスパッタ法により例えば１００ｎｍ程度堆積して第１マスク層３０１を成膜し、ＳｉＯ₂をＣＶＤ法により例えば４００ｎｍ程度堆積して第２マスク層３０２を成膜し、窒化チタン（ＴｉＮ）をスパッタ法により例えば３０ｎｍ程度堆積して第３電極層３０３を成膜することによって形成される。（図５（Ｄ））。

続いて、ハードマスク３００をマスクとして、強誘電体キャパシタ２００´をプラズマエッチング等の異方性ドライエッチングによってパターニングを施す。続いて、このエッチング処理によって強誘電体キャパシタ２００´の側面に生じた結晶欠陥等のダメージ領域を回復させるために、この構造体を例えば８００℃の酸素雰囲気下に約１分間さらす。

以上の各工程を経ることによって本発明の第２実施例に係る強誘電体メモリセル２が形成される。このように第２実施例に係る強誘電体キャパシタの下部電極は、酸化イリジウム（ＩｒＯ_x）層（第３電極層）表面に多数の凹凸が形成された粗面を有するので、上層の白金（Ｐｔ）層との接着面積が増大し、またアンカー効果によって白金（Ｐｔ）層と酸化イリジウム（ＩｒＯ_x）との剥離強度が増大し、層間剥離を防止することができる。すなわち、粗面が酸化イリジウム（ＩｒＯ_x）層（第３電極層）と、白金（Ｐｔ）層（第４電極層）との間の剥離強度を強化する剥離強度強化層として機能する。

尚、上記した実施例においては、本発明をスタック型メモリセルに適用した場合を例に説明したが、プレーナ型メモリセルに適用することも可能である。また、上記各実施例で示した処理温度や膜厚等の製造条件はあくまで例示であってこれに限定されるものではなく、適宜変更することが可能である。

従来のスタック型強誘電体メモリセルの断面図である。本発明の実施例である強誘電体メモリセルの断面図である。（Ａ）〜（Ｄ）は本発明の実施例である強誘電体メモリセルの製造工程を示す断面図である。本発明の他の実施例である強誘電体メモリセルの断面図である。（Ａ）〜（Ｅ）は本発明の他の実施例である強誘電体メモリセルの製造工程を示す断面図である。酸化イリジウム層に形成された凹凸の形状の一例を示す断面図である。

符号の説明

１００半導体基板
１０１ゲート酸化膜
１０２ゲート電極
１０３サイドウォール
１０４ドレイン／ソース領域
１０５絶縁膜
１０６コンタクトプラグ
２００強誘電体キャパシタ
２０１下部電極
２０１´下部電極
２０２第１電極層
２０３第２電極層
２０４第３電極層
２０４´第３電極層
２０５第４電極層
２０６第５電極層
２０７強誘電体膜
２０８上部電極

Claims

半導体基板に形成されたトランジスタと、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されて前記トランジスタと電気的に接続された下部電極と、
前記下部電極上に形成された強誘電体からなる容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、を含む強誘電体メモリセルであって、
前記下部電極は、酸化イリジウムからなる第１電極層と、前記第１電極層上に積層された白金からなる第２電極層と、を含み、
前記第１電極層の前記第２電極層と接する面は、中心線平均粗さが１０ｎｍ以上且つ前記第２電極層の厚さの３分の１以下である凹凸を有することを特徴とする強誘電体メモリセル。
前記第１電極層の前記第２電極層と接する面は、断面が矩形状である凹凸を有することを特徴とする請求項１に記載の強誘電体メモリセル。
前記強誘電体はタンタル酸ストロンチウムビスマスであることを特徴とする請求項１または２に記載の強誘電体メモリセル。
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜内に一端が前記トランジスタに接続するコンタクトプラグを形成する工程と、
前記絶縁膜上に前記コンタクトプラグの他端と接続する下部電極を形成する工程と、
前記下部電極上に強誘電体からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、を含む強誘電体メモリセルの製造方法であって、
前記下部電極を形成する工程は、酸化イリジウムからなる第１電極層を形成する工程と、前記第１電極層の表面にエッチング処理を施して凹凸を形成する工程と、前記第１電極層の凹凸面上に白金からなる第２電極層を形成する工程と、を含み、
前記第１電極層の凹凸面は、中心線平均粗さが１０ｎｍ以上且つ前記第２電極層の厚さの３分の１以下であることを特徴とする製造方法。