JP4835699B2

JP4835699B2 - 高速デジタル伝送回路

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Publication number: JP4835699B2
Application number: JP2009012031A
Authority: JP
Inventors: 知一伊藤; 康宏廣部; 篤志人見; 祐二寺田; 健作朝倉; 武浦野
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Priority date: 2009-01-22
Filing date: 2009-01-22
Publication date: 2011-12-14
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Description

本発明は、複合電子部品に関し、特に、静電気対策素子とコモンモードフィルタ素子とを組み合わせて構成された複合電子部品に関するものである。また、本発明は、高速デジタル伝送回路に関し、静電気対策素子とコモンモードフィルタとを用いて構成された高速デジタル伝送回路に関するものである。

近年、高速な信号伝送インターフェースとしてＵＳＢ２．０やＨＤＭＩなどの規格が広く普及し、パーソナルコンピュータやデジタルハイビジョンテレビなど数多くのデジタル機器に用いられている。これらのインターフェースは、古くから一般的であったシングルエンド伝送方式とは異なり、一対の信号ラインを用いて差動信号（ディファレンシャルモード信号）を伝送する差動信号方式が採用されている。

差動伝送方式は、シングルエンド伝送方式と比べて信号ラインから発生する放射電磁界が少ないだけでなく、外来ノイズの影響を受けにくいという優れた特徴を有している。このため、信号の小振幅化が容易であり、小振幅化による立ち上がり時間及び立ち下がり時間の短縮によって、シングルエンド伝送方式よりも高速な信号伝送を行うことが可能となる。

図１１は、一般的な差動伝送回路の回路図である。

図１１に示す差動伝送回路は、一対の信号ライン１，２と、信号ライン１，２にディファレンシャルモード信号を供給する出力バッファ３と、信号ライン１，２からのディファレンシャルモード信号を受ける入力バッファ４とを備えている。かかる構成により、出力バッファ３に与えられる入力信号ＩＮは、一対の信号ライン１，２を経由して入力バッファ４へ伝えられ、出力信号ＯＵＴとして再生される。このような差動伝送回路は、上述の通り、信号ライン１，２から発生する放射電磁界が少ないという特徴を有しているが、信号ライン１，２に共通のノイズ（コモンモードノイズ）が重畳した場合には比較的大きな放射電磁界を発生させてしまう。コモンモードノイズによって発生する放射電磁界を低減するためには、図１１に示すように、信号ライン１，２にコモンモードチョークコイル５を挿入することが有効である。

コモンモードチョークコイル５は、信号ライン１，２を伝わる差動成分（ディファレンシャルモード信号）に対するインピーダンスが低く、同相成分（コモンモードノイズ）に対するインピーダンスが高いという特性を有している。このため、信号ライン１，２にコモンモードチョークコイル５を挿入することにより、ディファレンシャルモード信号を実質的に減衰させることなく、一対の信号ライン１，２を伝わるコモンモードノイズを遮断することができる。

ＨＤＭＩのような最新の高速デジタルインターフェースでは、高転送レートの微小信号を取り扱うため、静電気に対して非常に敏感なＩＣが使用され、静電気が大きな問題となる。静電気によるＩＣの破壊を防止するため、信号ラインとグランドとの間に静電気対策部品としてのバリスタが使用されている。しかし、バリスタを使用すると信号波形が鈍り、信号品質が劣化することから、より低容量の静電気対策部品が求められている。例えば、特許文献１では、図１２に示すように、ＩＣ６に接続された信号ライン７，７上にコイル部品８を直列接続すると共に、各信号ライン７とグランドとの間に静電気対策部品９を接続し、静電気対策部品９の静電容量を０．３ｐＦ以下とした静電気対策回路が提案されている（特許文献１図８参照）。

また特許文献２には、コモンモードノイズフィルタと静電気保護機能をワンパッケージに収めた複合電子部品において、静電気保護機能を有する電圧依存性抵抗材料を最上部に設けた構造が開示されている。この構造によれば、多数の絶縁層を含む積層体の焼成後に電圧依存性抵抗材料を設けることができ、これにより、焼成時に電圧依存性抵抗材料の酸化、分解などにより静電気保護機能が低下してしまうことを防止でき、その結果、静電気保護機能を向上させることができる。

また特許文献３には、互いに磁気結合している第１及び第２のコイル導体を備え、コモンモードフィルタのカットオフ周波数ｆｃと第１のコイル導体の導体幅Ｗ及び全長Ｌとの関係が、√（Ｌ／Ｗ）＜（７．６６５１−ｆｃ）／０．１３８５で表される関係式を満たすことにより、高周波特性を良好にしたコモンモードフィルタが開示されている。

特開２００８−２８２１４号公報特開２００７−２１４１６６号公報特開２００６−２６１５８５号公報

図１２に示した従来の回路構成において、ＩＣ６に対する保護電圧はできるだけ高いほうが好ましい。ここにいう保護電圧とは、ＩＣ６が破壊される電圧のことをいい、例えば静電気対策素子として一般的な６ｐＦのバリスタとコモンモードフィルタとを組み合わせて構成された従来の回路では、５ｋＶの保護電圧を確保できることが知られている。しかしながら、上記のように、バリスタは静電容量が大きく、信号品質が劣化することから、静電容量を低く抑えつつバリスタと同等又はそれ以上の保護電圧を得ることができる回路が望まれている。

また、特許文献２に記載されたコモンモードフィルタにおいては、静電気対策素子を構成する電圧依存性抵抗材料に樹脂が含まれているため、製造工程上の制約から静電気対策素子を最上部に設けなければならならず、設計上の制約が大きいという問題があった。また、電圧依存性抵抗材料は１０μｍ程度の非常に微細なギャップ間に充填されるが、最上部においては、導体パターンが形成された絶縁層の多数積層する構造に起因して平面の凹凸が大きいため、非常に微細なギャップを安定的に形成することは極めて困難である。さらに、その最上層に静電気対策素子を形成する場合には、製造工程も複雑化し、製造コストも増加するという問題があった。

したがって、本発明の目的は、バリスタに比べて静電容量が小さく且つ放電特性に優れた静電気対策素子とコモンモードフィルタとを組み合わせて構成され、５ｋＶ以上の保護電圧を得ることが可能な複合電子部品を提供することにある。

また、本発明の目的は、バリスタに比べて静電容量が小さく且つ放電特性に優れるのみならず耐熱性及び耐候性が高められた静電気対策素子とコモンモードフィルタとを用いて構成され、５ｋＶ以上の保護電圧を得ることが可能な高速デジタル伝送回路を提供することにある。

本願発明者は、上記課題を解決するため鋭意研究を重ねた結果、コモンモードフィルタ素子と静電気対策素子とを組み合わせた複合電子部品において、コモンモードフィルタの直流抵抗を０．５Ω以上とすることで５ｋＶ以上の保護電圧が得られることを見いだした。

本発明は上記のような技術的知見に基づきなされたものであり、本発明による複合電子部品は、静電気対策素子と、静電気対策素子に接続されたコモンモードフィルタ素子とを備え、静電気対策素子の静電容量が０．３５ｐＦ以下であり、コモンモードフィルタ素子の直流抵抗が０．５Ω以上であることを特徴としている。

本発明によれば、複合電子部品の後段に接続されるＩＣに対して５ｋＶ以上の保護電圧を確保することができる。また、バリスタよりも静電容量が小さく且つ放電特性に優れた静電気対策機能を提供することができる。

本発明において、コモンモードフィルタ素子は、積層方向に重なり合うように配置された互いに磁気結合する第１及び第２のスパイラル導体を含み、第１及び第２のスパイラル導体の厚みが１０μｍ以下であり、第１及び第２のスパイラル導体の幅Ｗ及び長さＬが、ディファレンシャルモードノイズに対するカットオフ周波数をｆｃ（ＭＨｚ）としたときに、√（Ｌ／Ｗ）＜（７．６６５１−ｆｃ）／０．１３８５で表される関係式を満たすことが好ましい。

本発明によるコモンモードフィルタが上記関係式を満足する場合には、８００ＭＨｚ帯の高周波帯域でのコモンモードフィルタの正常な動作を維持しながら、５ｋＶ以上の保護電圧を確保することができる。

本発明において、コモンモードフィルタ素子及び静電気対策素子は、２つの磁性基体の間に設けられており、静電気対策素子は、下地絶縁層と、下地絶縁層上においてギャップを介して相互に対向配置された電極と、少なくとも電極間に配置された静電気吸収層とを備え、静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであることを特徴としている。

この構成によれば、静電容量が非常に小さく、放電開始電圧が低く、且つ、放電耐性に優れた低電圧放電タイプの静電気対策素子を備えるので、静電気対策を行っていない場合の信号と同等の信号を伝送することができ、特性インピーダンスの低下を抑制することができる。しかも、静電気保護材料として絶縁性無機材料と導電性無機材料とのコンポジットを構成しているので、耐圧性が格段に高められるとともに、温度や湿度等の外部環境への耐候性が格段に高められる。また、インダクタ素子と静電気対策素子がワンチップ化されていることから、非常に小型で高機能な電子部品を提供することができる。

なお、本明細書において、「コンポジット」とは、絶縁性無機材料のマトリックス中に導電性無機材料が分散した状態を意味し、絶縁性無機材料のマトリックス中に導電性無機材料が一様に或いはランダムに分散した状態のみならず、絶縁性無機材料のマトリックス中に導電性無機材料の集合体が分散した状態、すなわち一般に海島構造と呼ばれる状態を含む概念である。また、本明細書において「絶縁性」とは、０．１Ωｃｍ以上を、「導電性」とは、０．１Ωｃｍ未満を意味し、所謂「半導電性」は、その比抵抗が０．１Ωｃｍ以上である限り、前者の絶縁性に含まれる。

本発明において、絶縁性無機材料は、Ａｌ₂Ｏ₃、ＴｉＯ₂、ＳｉＯ₂、ＺｎＯ、Ｉｎ₂Ｏ₃、ＮｉＯ、ＣｏＯ、ＳｎＯ₂、Ｖ₂Ｏ₅、ＣｕＯ、ＭｇＯ、ＺｒＯ₂、ＡｌＮ、ＢＮ及びＳｉＣよりなる群から選択される少なくとも１種であることが好ましい。これらの金属酸化物は、絶縁性、耐熱性及び耐候性に優れるので、コンポジットの絶縁性マトリックスを構成する素材として有効に機能し、その結果、放電特性、耐熱性及び耐候性に優れる高性能な静電気対策素子を実現することができる。その上さらに、これらの金属酸化物は、低コストで入手可能であり、しかも、スパッタリング法の適用が可能なので、生産性及び経済性も高められる。

本発明において、導電性無機材料は、Ｃ、Ｎｉ、Ｃｕ、Ａｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｐｄ及びＰｔよりなる群から選択される少なくとも１種の金属又はこれらの金属化合物であることが好ましい。絶縁性無機材料のマトリックス中にこれらの金属又は金属化合物を不連続に分散した状態で配合することにより、放電特性、耐熱性及び耐候性に優れる高性能な静電気対策素子を実現することができる。

第１及び第２のスパイラル導体の形状が曲線状であることが好ましい。第１及び第２のスパイラル導体の形状を円形スパイラルとした場合には、矩形スパイラルに比べてその全長を短くすることができる。これにより、コモンモードフィルタのディファレンシャルモードノイズに対するカットオフ周波数をより高くすることができ、より高性能な複合電子部品を実現することができる。

本発明の上記課題は、一対の信号ラインと、一対の信号ラインに接続された半導体ＩＣチップと、一対の信号ライン上であって半導体ＩＣチップの前段に設けられた静電気対策素子と、一対の信号ライン上であって静電気対策素子と半導体ＩＣチップとの間に設けられたコモンモードフィルタとを備え、静電気対策素子の静電容量が０．３５ｐＦ以下であり、コモンモードフィルタの直流抵抗が０．５Ω以上であることを特徴とする高速デジタル伝送回路によっても達成される。

本発明によれば、半導体ＩＣチップに対して５ｋＶ以上の保護電圧を確保することができる。また、バリスタよりも静電容量が小さく且つ放電特性に優れた静電気対策機能を有する高速デジタル伝送回路を提供することができる。さらに、静電気対策素子がコモンモードフィルタの前段に配置されているので、静電気による過電圧をコモンモードフィルタの入力端で反射させることができ、反射信号が重畳されて電圧がさらに上昇した過電圧を静電気対策素子で一気に吸収することができる。したがって、静電気対策素子による過電圧の吸収効率を高めることができる。

本発明によれば、静電容量が小さく且つ放電特性に優れるのみならず、耐熱性及び耐候性に優れた静電気対策素子とコモンモードフィルタとを組み合わせて構成され、５ｋＶ以上の保護電圧を得ることが可能な複合電子部品を提供することができる。

また、本発明によれば、静電容量が小さく且つ放電特性に優れた静電気対策素子とコモンモードフィルタとを用いて構成され、５ｋＶ以上の保護電圧を得ることが可能な高速デジタル伝送回路を提供することができる。

本発明の好ましい実施形態による複合電子部品の外観構成を示す略斜視図である。複合電子部品１００の構成を示す回路図である。複合電子部品１００の層構造の一例を示す略分解斜視図である。ギャップ電極２８，２９と他の導体パターンとの位置関係を示す略平面図である。静電気対策素子層１２ｂにおける第１のギャップ電極２８付近の層構造の一例を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。静電気対策素子の原理を説明するための模式図である。複合電子部品１００の製造工程を示すフローチャートである。図８は、本発明の第２の実施形態による複合電子部品の構成を示す略分解斜視図である。図９（ａ）及び（ｂ）は、本発明の好ましい実施の形態による高速デジタル伝送回路の構成を示す略ブロック図である。図１０は、実施例及び比較例による保護電圧を示すグラフである。一般的な差動伝送回路の回路図である。従来の静電気対策回路の構成を示す回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による複合電子部品の外観構成を示す略斜視図である。

図１に示すように、本実施形態による複合電子部品１００は、静電気保護機能を備えた薄膜コモンモードフィルタであって、第１及び第２の磁性基体１１ａ、１１ｂと、第１の磁性基体１１ａと第２の磁性基体１１ｂに挟まれた機能層１２とを備えている。また、第１の磁性基体１１ａ、機能層１２及び第２の磁性基体１１ｂからなる積層体の外周面には、第１〜第６の端子電極１３ａ〜１３ｆが形成されている。このうち、第１及び第２の端子電極１３ａ，１３ｂは第１の側面１０ａに形成され、第３及び第４の端子電極１３ｃ、１３ｄは第１の側面１０ａと対向する第２の側面１０ｂに形成され、第５の端子電極１３ｅは第１及び第２の側面１０ａ，１０ｂと直交する第３の側面１０ｃに形成され、第６の端子電極１３ｆは第３の側面と対向する第４の側面１０ｄに形成されている。

第１及び第２の磁性基体１１ａ，１１ｂは、機能層１２を物理的に保護すると共に、コモンモードフィルタの閉磁路としての役割を果たすものである。第１及び第２の磁性基体１１ａ，１１ｂの材料としては、焼結フェライト、複合フェライト（粉状のフェライトを含有した樹脂）等を用いることができる。

図２は、複合電子部品１００の等価回路図である。

図２に示すように、複合電子部品１００は、コモンモードチョークコイルとして機能するインダクタ素子１４ａ、１４ｂと、静電気対策素子１５ａ、１５ｂとを備えており、インダクタ素子１４ａ、１４ｂの一端は第１及び第２の端子電極１３ａ，１３ｂにそれぞれ接続され、他端は第３及び第４の端子電極１３ｃ、１３ｄにそれぞれ接続されている。また、静電気対策素子１５ａ，１５ｂの一端は第１及び第２の端子電極１３ａ，１３ｂにそれぞれ接続され、他端は第５及び第６の端子電極１３ｅ，１３ｆにそれぞれ接続されている。図１３に示したように、複合電子部品１００は一対の信号ライン上に実装されるが、このとき第１及び第２の端子電極１３ａ，１３ｂは信号ラインの入力側に接続され、第３及び第４の端子電極１３ｃ，１３ｄは信号ラインの出力側に接続される。また、第５及び第６の端子電極１３ｅ，１３ｆはグランドラインに接続される。

図３は、複合電子部品１００の層構造の一例を示す略分解斜視図である。

図３に示すように、複合電子部品１００は、第１及び第２の磁性基体１１ａ、１１ｂと、第１及び第２の磁性基体１１ａ、１１ｂに挟まれた機能層１２とを備えており、機能層１２はコモンモードフィルタ層１２ａと静電気対策素子層１２ｂによって構成されている。

コモンモードフィルタ層１２ａは、絶縁層１６ａ〜１６ｅと、磁性層１６ｆと、接着層１６ｇと、絶縁層１６ｂ上に形成された第１のスパイラル導体１７と、絶縁層１６ｃ上に形成された第２のスパイラル導体１８と、絶縁層１６ａ上に形成された第１の引き出し導体１９と、絶縁層１６ｄ上に形成された第２の引き出し導体２０とを備えている。

絶縁層１６ａ〜１６ｅは、各導体パターン間、或いは導体パターンと磁性層１６ｆとを絶縁すると共に、導体パターンが形成される下地面の平坦性を確保する役割を果たす。絶縁層１６ａ〜１６ｅの材料としては、電気的及び磁気的な絶縁性に優れ、加工性のよい樹脂を用いることが好ましく、ポリイミド樹脂やエポキシ樹脂を用いることが好ましい。導体パターンとしては、導電性及び加工性に優れたＣｕ、Ａｌ等を用いることが好ましい。導体パターンの形成は、フォトリソグラフィーを用いたエッチング法やアディティブ法（めっき）により行うことができる。

絶縁層１６ｂ〜１６ｅの中央領域であって第１及び第２のスパイラル導体１７，１８の内側には、絶縁層１６ｂ〜１６ｅを貫通する開口２５が設けられており、開口２５の内部には、第１の磁性基体１１ａと第２の磁性基体１１ｂとの間に閉磁路を形成するための磁性体２６が充填されている。磁性体２６としては、複合フェライト等を用いることが好ましい。

さらに、絶縁層１６ｅの表面には磁性層１６ｆが形成されている。開口２５内の磁性体２６は、複合フェライト（磁性粉含有樹脂）のペーストを硬化させて形成しているが、硬化時に樹脂の収縮が発生し、開口部分に凹凸が生じる。この凹凸をできるだけ少なくするためには、開口２５の内部のみならず絶縁層１６ｅの表面全体にもペーストを塗布することが好ましく、磁性層１６ｆはそのような平坦性の確保を目的として形成される。

接着層１６ｇは磁性基体１１ｂを磁性層１６ｆ上に貼り付けるために必要な層である。また、磁性基体１１ｂ及び磁性層１６ｆの表面の凹凸を緩和し、密着性を高める役割を果たす。特に限定されるものではないが、接着層１６ｇの材料としては、エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂等を用いることができる。

第１のスパイラル導体１７は、図２に示したインダクタ素子１４ａに対応するものである。第１のスパイラル導体１７の内周端は、絶縁層１６ｂを貫通する第１のコンタクトホール導体２１及び第１の引き出し導体１９を介して、第１の端子電極１３ａに接続されている。また、第１のスパイラル導体１７の外周端は、第３の引き出し導体２３を介して第３の端子電極１３ｃに接続されている。

第２のスパイラル導体１８は、図２に示したインダクタ素子１４ｂに対応するものである。第２のスパイラル導体１８の内周端は、絶縁層１６ｄを貫通する第２のコンタクトホール導体２２及び第２の引き出し導体２０を介して、第２の端子電極１３ｂに接続されている。また、第２のスパイラル導体１８の外周端は、第４の引き出し導体２４を介して第４の端子電極１３ｄに接続されている。

第１及び第２のスパイラル導体１７，１８は共に同一の平面形状を有しており、しかも平面視で同じ位置に設けられている。第１及び第２のスパイラル導体１７，１８は完全に重なり合っていることから、両者の間には強い磁気結合が生じている。以上の構成により、コモンモードフィルタ層１２ａ内の導体パターンはコモンモードフィルタを構成している。

コモンモードフィルタを所望の伝送周波数で正常に動作させるには、ディファレンシャルモードノイズに対するカットオフ周波数ｆｃ（ＭＨｚ）が所望の伝送周波数の約３〜５倍の値となるようにする必要がある。例えば、伝送周波数が８００ＭＨｚのときにコモンモードフィルタを正常に動作させたい場合、カットオフ周波数ｆｃ（ＭＨｚ）を約２．４ＧＨｚ〜４ＧＨｚとする必要がある。そして、コモンモードフィルタ素子が上記条件を満たすためには、第１及び第２のスパイラル導体１７，１８の幅Ｗ及び長さＬが、
√（Ｌ／Ｗ）＜（７．６６５１−ｆｃ）／０．１３８５・・・（１）
で表される関係式（１）を満たすことが必要である。ここで、スパイラル導体の長さＬとは、スパイラルの内側からスパイラルの外側の端部までの全長である。

一方、コモンモードフィルタの直流抵抗は０．５Ω以上５Ω以下に設定される。コモンモードフィルタの直流抵抗が０．５Ω以上であれば、後段のＩＣに対して５ｋＶ以上の保護電圧を得ることができるからである。静電気対策素子として一般的な６ｐＦのバリスタとコモンモードフィルタとを組み合わせて構成された従来の回路によれば５ｋＶの保護電圧を確保できることが知られているが、本発明においてもこれと同等の保護電圧を得ることができ、さらに、バリスタよりも静電容量が小さく且つ放電特性に優れた静電気対策機能を提供することができる。一方、直流抵抗を５Ω以下とした理由は、ディファレンシャルモードノイズに対するカットオフ周波数ｆｃの低下を防止するためである。

コモンモードフィルタの直流抵抗は１Ω以上３Ω以下であることが特に好ましい。直流抵抗が１Ω以上であれば、後段のＩＣに対する保護電圧を７ｋＶ以上にすることができ、６ｐＦのバリスタとコモンモードフィルタとを組み合わせて構成された従来の回路を超える保護電圧を得ることができるからである。一方、直流抵抗を３Ω以下とした理由は、上述したディファレンシャルモードノイズに対するカットオフ周波数ｆｃの低下を確実に防止するためである。

コモンモードフィルタの直流抵抗を０．５Ω以上にするためには、コモンモードフィルタ層１２ａ内の第１及び第２のスパイラル導体１７，１８の導体幅を狭くしたり、導体厚みを薄くしたり、スパイラルのターン数を増やしたりすればよい。しかし、スパイラル導体１７，１８の導体幅を狭くしたり、スパイラルのターン数を増やしたりすることは好ましくない。スパイラル導体の形状がカットオフ周波数に関する上記関係式を満たさなくなるからである。そのため、上記関係式を満足しながら直流抵抗を０．５Ω以上とするためには、スパイラル導体１７，１８の厚みを薄くすることが有効である。第１及び第２のスパイラル導体１７，１８の厚みは１０μｍ以下であることが好ましい。スパイラル導体の厚みが１０μｍ以下であれば、８００ＭＨｚの伝送周波数において上記関係式を満足することができる。

静電気対策素子層１２ｂは、下地絶縁層２７と、下地絶縁層２７の表面に形成された第１及び第２のギャップ電極２８，２９と、第１及び第２のギャップ電極２８，２９を覆う静電気吸収層３０とを備えている。第１のギャップ電極２８付近の層構造は、図２に示した第１の静電気対策素子１５ａとして機能する部分であり、第２のギャップ電極２９付近の層構造は、第２の静電気対策素子１５ｂとして機能する部分である。第１のギャップ電極２８の一端は第１の端子電極１３ａに接続されており、他端は第５の端子電極１３ｅに接続されている。また、第２のギャップ電極２９の一端は第２の端子電極１３ｂに接続されており、他端は第６の端子電極１３ｆに接続されている。

図４は、ギャップ電極２８，２９と他の導体パターンとの位置関係を示す略平面図である。

図４に示すように、ギャップ電極２８，２９が有するギャップ２８Ｇ，２９Ｇは、コモンモードフィルタを構成する第１及び第２のスパイラル導体１７，１８及び第１及び第２の引き出し導体１９，２０と平面的に重ならない位置に設けられている。特に限定されるものではないが、本実施形態においては、スパイラル導体１７，１８の内側であって、スパイラル導体１７，１８と開口２５との間の空き領域にギャップ２８Ｇ，２９Ｇが設けられている。詳細は後述するが、静電気対策素子は静電気の吸収によって部分的に破損、変形するため、静電気対策素子と重なる位置に導体パターンが配置されている場合にはそれらも一緒に破損するおそれがある。しかし、静電気対策素子のギャップ２８Ｇ，２９Ｇが導体パターンを避けた位置に設けられていることから、静電気によって破壊されたときの上下層の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。

図５（ａ）及び（ｂ）は、静電気対策素子層１２ｂにおける第１のギャップ電極２８付近の層構造の一例を示す図であって、（ａ）は略平面図、（ｂ）は略断面図である。なお、第２のギャップ電極２９の構成は第１のギャップ電極２８と同一であるため、重複する説明を省略する。

静電気対策素子層１２ｂは、磁性基体１１ａの表面に形成された下地絶縁層２７と、第１のギャップ電極２８を構成する一対の電極２８ａ，２８ｂと、これらの電極２８ａ，２８ｂの間に配設された静電気吸収層３０とを備えている。この静電気対策素子層１２ｂにおいて、静電気吸収層３０は低電圧放電タイプの静電気保護材料として機能し、静電気などの過電圧が印加された際に、この静電気吸収層３０を介して電極２８ａ，２８ｂ間で初期放電が確保されるように設計されている。

下地絶縁層２７は絶縁性材料からなり、本実施形態においては製造上の容易さから磁性基体１１ａの全面を覆っているが、少なくとも電極２８ａ，２８ｂ及び静電気吸収層３０の下地となっていればよく、必ずしも全面を覆う必要はない。

下地絶縁層２７の具体例としては、例えば、第１の磁性基体１１ａの表面に、ＮｉＺｎフェライトやアルミナ、シリカ、マグネシア、窒化アルミ等の誘電率が５０以下、好ましくは２０以下の低誘電率材料からなる絶縁膜を形成したものも、好適に用いることができる。なお、下地絶縁層２７の形成方法は、特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤやＰＶＤ等の気相法等の公知の手法を適用できる。また、下地絶縁層２７の膜厚は、適宜設定可能である。

下地絶縁層２７の表面には、一対の電極２８ａ，２８ｂが相互に離間して配設されている。本実施形態では、一対の電極２８ａ，２８ｂは、下地絶縁層２７上の所定の位置にギャップ距離△Ｇを置いて、対向配置されている。

電極２８ａ，２８ｂを構成する素材としては、例えば、Ｎｉ、Ｃｒ、Ａｌ、Ｐｄ、Ｔｉ、Ｃｕ、Ａｇ、Ａｕ及びＰｔなどから選ばれた少なくとも一種類の金属、或いはこれらの合金等が挙げられるが、これらに特に限定されない。なお、本実施形態では、電極２８ａ，２８ｂは、平面視で矩形状に形成されているが、その形状は特に制限されず、例えば、櫛歯状、或いは、鋸状に形成されていてもよい。

電極２８ａ，２８ｂ間のギャップ距離△Ｇは、所望の放電特性を考慮して適宜設定すればよく、特に限定されないが、通常、０．１〜５０μｍ程度であり、低電圧初期放電を確保するという観点から、より好ましくは０．１〜２０μｍ程度、さらに好ましくは０．１〜１０μｍ程度である。なお、電極２８ａ，２８ｂの厚みは、適宜設定することができ、特に限定されないが、通常、０．０５〜１０μｍ程度である。

上記の電極２８ａ，２８ｂ間には、静電気吸収層３０が配設されている。本実施形態では、上述した下地絶縁層２７の表面及び電極２８ａ，２８ｂ上に、静電気吸収層３０が積層された構成となっている。この静電気吸収層３０の寸法形状及びその配設位置は、過電圧が印加された際に自身を介して電極２８ａ，２８ｂ間で初期放電が確保されるように設計されている限り、特に限定されない。

静電気吸収層３０は、絶縁性無機材料３２のマトリックス中に島状の導電性無機材料３３の集合体が不連続に点在した海島構造のコンポジットである。本実施形態では、静電気吸収層３０は、逐次スパッタリングを行うことにより形成されている。より具体的には、下地絶縁層２７の絶縁性表面上及び／又は電極２８ａ，２８ｂ上に、導電性無機材料３３をスパッタリングして部分的に（不完全に）成膜した後、引き続き絶縁性無機材料３２をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料３３の層とこれを覆う絶縁性無機材料３２の層との積層構造のコンポジットが形成されている。

マトリックスを構成する絶縁性無機材料３２の具体例としては、例えば、金属酸化物、金属窒化物等が挙げられるが、これらに特に限定されない。絶縁性やコスト面を考慮すると、Ａｌ₂Ｏ₃、ＴｉＯ₂、ＳｉＯ₂、ＺｎＯ、Ｉｎ₂Ｏ₃、ＮｉＯ、ＣｏＯ、ＳｎＯ₂、Ｖ₂Ｏ₅、ＣｕＯ、ＭｇＯ、ＺｒＯ₂、ＡｌＮ、ＢＮ及びＳｉＣが好ましい。これらは、１種を単独で用いても、２種以上を併用してもよい。これらの中でも、絶縁性マトリックスに高度の絶縁性を付与する観点からは、Ａｌ₂Ｏ₃やＳｉＯ₂等を用いることがより好ましい。一方、絶縁性マトリックスに半導体性を付与する観点からは、ＴｉＯ₂やＺｎＯを用いることがより好ましい。絶縁性マトリックスに半導体性を付与することで、放電開始電圧及びクランプ電圧に優れる静電気対策素子を得ることができる。絶縁性マトリックスに半導体性を付与する方法は、特に限定されないが、例えば、これらＴｉＯ₂やＺｎＯを単独で用いたり、これらを他の絶縁性無機材料３２と併用すればよい。特に、ＴｉＯ₂は、アルゴン雰囲気中でスパッタリングする際に酸素が欠損し易く、電気伝導度が高くなる傾向にあるので、絶縁性マトリックスに半導体性を付与するにはＴｉＯ₂を用いることが特に好ましい。絶縁性無機材料３２は、上層に位置する任意の層（例えば絶縁層１６ａ）から一対の電極２８ａ，２８ｂや導電性無機材料３３を保護する保護層としても機能するものである。

導電性無機材料３３の具体例としては、例えば、金属、合金、金属酸化物、金属窒化物、金属炭化物、金属ホウ化物等が挙げられるが、これらに特に限定されない。導電性を考慮すると、Ｃ、Ｎｉ、Ｃｕ、Ａｕ、Ｔｉ、Ｃｒ、Ａｇ，Ｐｄ及びＰｔ、或いは、これらの合金が好ましい。

静電気吸収層３０を構成する電極２８、絶縁性無機材料３２及び導電性無機材料３３の組み合わせとしては、Ｃｕ、ＳｉＯ_２及びＡｕの組み合わせが特に好ましい。これらの材料で構成された静電気対策素子は電気的特性に優れるだけでなく、加工性やコスト面でも極めて有利である。特に、島状の導電性無機材料３３の集合体が不連続に点在した海島構造のコンポジットを高精度且つ容易に形成することができる。

静電気吸収層３０の総厚みは、特に限定されるものではなく、適宜設定することができるが、より一層の薄膜化を達成する観点から、１０ｎｍ〜１０μｍであることが好ましく、１５ｎｍ〜１μｍであることがより好ましく、１５ｎｍ〜５００ｎｍであることがより好ましい。本実施形態の如く、謂わば、不連続に点在した島状の導電性無機材料３３の層と絶縁性無機材料３２のマトリックスの層とを形成する場合、導電性無機材料３３の層の厚みは、１〜１０ｎｍであることが好ましく、絶縁性無機材料３２の層の厚みは、１０ｎｍ〜１０μｍであることが好ましく、より好ましくは１０ｎｍ〜１μｍであり、より好ましくは１０〜５００ｎｍである。

静電気吸収層３０の形成方法は、上述したスパッタリング法に限定されるものではない。下地絶縁層２７の絶縁性表面上及び／又は電極２８ａ，２８ｂ上に、公知の薄膜形成方法を適用して、上述した絶縁性無機材料３２及び導電性無機材料３３を付与することにより、静電気吸収層３０を形成することができる。

本実施形態の静電気対策素子層１２ｂにおいては、絶縁性無機材料３２のマトリックス中に不連続に点在した島状の導電性無機材料３３を含む静電気吸収層３０が、低電圧放電タイプの静電気保護材料として機能する。そして、かかる構成を採用することにより、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性に優れる、高性能な静電気対策素子が実現される。しかも、低電圧放電タイプの静電気保護材料として機能する静電気吸収層３０として、少なくとも絶縁性無機材料３２と導電性無機材料３３とから構成されるコンポジットが採用されている。そのため、上記従来の有機−無機複合膜のものに比して、耐熱性が高められ、また、温度や湿度等の外部環境により特性が変動し難いものとなり、その結果、信頼性が高められる。その上さらに、スパッタリング法により静電気吸収層３０が形成可能であり、これにより、生産性及び経済性がより一層高められる。なお、本実施形態の静電気対策素子は、電極２８ａ，２８ｂ間に電圧を印加することにより静電気吸収層３０中へ電極２８ａ，２８ｂの一部が飛散した結果、静電気吸収層３０が電極２８ａ，２８ｂを構成する素材を含む構成であってもよい。

図６は、静電気対策素子の原理を説明するための模式図である。

図６に示すように、一対の電極２８ａ，２８ｂ間に静電気による放電電圧が印加されたとき、放電電流は、矢印で示すように、絶縁性無機材料３２のマトリックス中に不連続に点在した島状の導電性無機材料３３によって構成される任意の経路を通って電極２８ａから電極２８ｂ（グランド）に向かって流れる。このとき、電流経路中のエネルギー集中が大きかった地点の導電性無機材料３３は絶縁性無機材料３２と共に破壊され、静電気の放電エネルギーは吸収される。破壊された経路は非導通となるが、図示のように、不連続に点在した島状に導電性無機材料３３によって多数の電流経路が形成されているため、複数回の静電気吸収が可能である。

以上説明したように、本実施形態による複合電子部品１００は、静電容量が小さく、放電開始電圧が低く、且つ、放電耐性に優れた低電圧タイプの静電気対策素子を内蔵しているので、高性能な静電気保護機能を備えたコモンモードフィルタとして機能する複合電子部品を実現することができる。

また、本実施形態によれば、静電気対策素子層１２ｂの材料として絶縁性無機材料３２及び導電性無機材料３３が使用され、静電気対策素子層１２ｂを構成する各種材料に樹脂が含まれていないことから、磁性基体１１ａ上に静電気対策素子層１２ｂを形成し、さらにその上にコモンモードフィルタ層１２ａを形成することができる。コモンモードフィルタ層１２ａをいわゆる薄膜工法で形成する場合には３５０℃以上、導体パターンが形成されたセラミックシートを順次積層するいわゆる積層工法で形成する場合には８００℃の熱処理工程が必要となるが、静電気対策素子層の材料として絶縁性無機材料３２及び導電性無機材料３３を使用した場合には、熱処理工程に耐えることができ、正常に機能する静電気対策素子を確実に形成することができる。さらに、磁性基板上の十分に平坦な面に静電気対策素子を形成することができ、ギャップ電極の微小なギャップを安定的に形成することができる。

また、本実施形態によれば、ギャップ電極の形成位置がコモンモードフィルタを構成する第１及び第２のスパイラル導体等と平面的に重ならず、それらの導体パターンを避けた位置に設けられていることから、静電気対策素子が静電気によって部分的に破壊されたときの上下方向の影響を抑えることができ、より信頼性の高い複合電子部品を実現することができる。

さらに、本実施形態によれば、図２に示したように、複合電子部品１００は一対の信号ライン上に実装され、静電気対策素子１５ａ，１５ｂは、コモンモードフィルタ１４ａよりも信号ラインの入力側に設けられていることから、静電気対策素子による過電圧の吸収効率を高めることができる。通常、静電気による過電圧は、インピーダンス整合のとれていない異常な電圧であるため、コモンモードフィルタの入力端で一回反射する。この反射信号は元の信号波形に重畳され、電圧が上昇した信号は、静電気対策素子で一気に吸収される。すなわち、静電気対策素子の後段にあるコモンモードフィルタが元波形よりも大きい波形にしてくれるので、電圧レベルが低い状態から吸収する場合よりも静電気対策素子で吸収されやすい状態を作り出すことができる。こうして、一回吸収した信号をコモンモードフィルタに入力することにより、細かいノイズを除去することができる。

さらに、本実施形態によれば、コモンモードフィルタ素子の直流抵抗が０．５Ω以上に設定されていることから、後段に接続されるＩＣに対して５ｋＶ以上の保護電圧を有する高性能な静電気保護機能を提供することができる。

次に、本実施形態による複合電子部品１００の製造方法について詳細に説明する。

図７は、複合電子部品１００の製造工程を示すフローチャートである。

複合電子部品１００の製造では、まず第１の磁性基体１１ａを用意し（ステップＳ１０１）、第１の磁性基体１１ａの表面に静電気対策素子層１２ｂを形成し（ステップＳ１０２〜Ｓ１０４）、静電気対策素子層１２ｂの表面にコモンモードフィルタ層１２ａを形成した後（ステップＳ１０５〜Ｓ１１１）、第２の磁性基体１１ｂを積層する（ステップＳ１１２）。その後、外周面に端子電極１３ａ〜１３ｆを形成することにより（ステップＳ１１３）、第１及び第２の磁性基体１１ａ，１１ｂに挟まれたコモンモードフィルタ層１２ａ及び静電気対策素子層１２ｂを有する複合電子部品１００が完成する。

本実施形態による複合電子部品１００の製造方法は、コモンモードフィルタ層１２ａ及び静電気対策素子層１２ｂをいわゆる薄膜工法で一貫して形成することを特徴としている。ここで、薄膜工法とは、感光性樹脂を塗布し、これを露光及び現像して絶縁層を形成した後、絶縁層の表面に導体パターンを形成する工程を繰り返すことにより、絶縁層及び導体層が交互に形成された多層膜を形成する方法である。以下、静電気対策素子層１２ｂ及びコモンモードフィルタ層１２ａの形成工程について詳細に説明する。

静電気対策素子層１２ｂの形成では、まず磁性基体１１ａの表面に下地絶縁層２７（ステップＳ１０２）を形成する。下地絶縁層２７の形成方法は、特に限定されず、真空蒸着法、反応性蒸着法、スパッタリング法、イオンプレーティング法、ＣＶＤやＰＶＤ等の気相法等の公知の手法を適用できる。また、下地絶縁層２７の層厚は、適宜設定可能である。

次に、下地絶縁層２７の表面にギャップ電極２８，２９を形成する（ステップＳ１０３）。ギャップ電極２８，２９は、下地絶縁層２７の全面に電極材料を成膜した後、電極材料をパターニングすることにより形成することができる。一対の電極間のギャップ距離ΔＧは０．１〜５０μｍ程度と非常に微細であることから、高精度なパターニングが要求され、下地面の平坦性も要求される。ここで、下地絶縁層２７は平坦性の高い磁性基体１１ａ上に形成され、下地絶縁層２７の平坦性も高いことから、微細なギャップ幅を高精度に制御することができる。

次に、ギャップ電極２８，２９が形成された下地絶縁層２７の表面に静電気吸収層３０を形成する（ステップＳ１０４）。詳細には、下地絶縁層２７の絶縁性表面上及び／又は電極２８ａ，２８ｂ上に、導電性無機材料３３をスパッタリングして部分的に（不完全に）成膜した後、引き続き絶縁性無機材料３２をスパッタリングすることにより、謂わば、島状に点在した導電性無機材料３３の層とこれを覆う絶縁性無機材料３２の層との積層構造のコンポジットを形成する。以上により、静電気対策素子層１２ｂが完成する。

コモンモードフィルタ層１２ａの形成では、絶縁層及び導体パターンを交互に形成することにより、絶縁層１６ａ〜１６ｅ、第１及び第２のスパイラル導体１７，１８、第１及び第２の引き出し導体１９，２０を形成する（ステップＳ１０５〜Ｓ１０９）。詳細には、静電気対策素子層１２ｂ上にまず絶縁層１６ａを形成した後、絶縁層１６ａ上に第１の引き出し導体１９を形成する（ステップＳ１０５）。次に、絶縁層１６ａ上に絶縁層１６ｂを形成した後、絶縁層１６ｂ上に第１のスパイラル導体１７を形成すると共に、絶縁層１６ｂを貫通するコンタクトホール２１を形成する（ステップＳ１０６）。次に、絶縁層１６ｂ上に絶縁層１６ｃを形成した後、絶縁層１６ｃ上に第２のスパイラル導体１８を形成する（ステップＳ１０７）。次に、絶縁層１６ｃ上に絶縁層１６ｄを形成した後、絶縁層１６ｄ上に第２の引き出し導体２０を形成すると共に、絶縁層１６ｄを貫通するコンタクトホール２２を形成し（ステップＳ１０８）、さらに絶縁層１６ｄ上に絶縁層１６ｅを形成する（ステップＳ１０９）。

ここで、各絶縁層１６ａ〜１６ｅは、下地面に感光性樹脂をスピンコートし、これを露光及び現像することにより形成することができる。特に、絶縁層１６ｂ〜１６ｅは開口２５を有する絶縁層として形成される。また、スパイラル導体等の導体パターンは、蒸着法又はスパッタリング法により導体層を形成した後、パターニングを行うことにより形成することができる。このときの導体層の厚さは、上述した関係式を満たすように予め設定された厚さとする必要がある。また、導体層のパターニングによって形成されるスパイラル導体の幅も、上述した関係式（１）を満たすように予め設定された幅とする必要がある。

次に、開口２５内に磁性体２６を充填し、さらに絶縁層１６ｅの表面にも磁性層１６ｆを形成する（ステップＳ１１０）。その後、接着層１６ｇを形成し（ステップＳ１１１）、接着層１６ｇを介して第２の磁性基体１１ｂを貼り合わせた後（ステップＳ１１２）、積層体の外周面に端子電極１３ａ〜１３ｆを形成することにより（ステップＳ１１３）、複合電子部品１００が完成する。

以上説明したように、本実施形態による複合電子部品の製造方法は、静電気対策素子層１２ｂ及びコモンモードフィルタ層１２ａを一貫して薄膜工法で形成するので、特別な製造工程を経由することなく複合電子部品を製造することができる。また、本実施形態による複合電子部品の製造方法は、磁性基体１１ａ上に静電気対策素子層１２ｂを形成し、静電気対策素子層１２ｂ上にコモンモードフィルタ層１２ａを形成するので、静電気対策素子を比較的平坦な磁性基体１１ａの表面に形成することができ、高品質な静電気対策素子とコモンモードフィルタとを組み合わせた複合電子部品を製造することができる。

図８は、本発明の第２の実施形態による複合電子部品の構成を示す略分解斜視図である。

図８に示すように、本実施形態による複合電子部品２００は、第１及び第２のスパイラル導体１７，１８の形状が矩形スパイラルではなく、曲線状のスパイラルパターン（円形スパイラル）である点を特徴としている。スパイラル導体１７，１８は、全体が曲線である必要はなく、コーナー部のみが湾曲する形状のような部分的な曲線のものも含む。第１及び第２のスパイラル導体１７，１８の形状を円形スパイラルとした場合には、矩形スパイラルに比べてその全長を短くすることができる。これにより、コモンモードフィルタのディファレンシャルモードノイズに対するカットオフ周波数をより高くすることができる。一方、スパイラル導体１７，１８の全長が短くなると直流抵抗が低下するため、円形スパイラルの場合には導体の厚みをさらに薄くする必要がある。その他の構成については第１の実施形態による複合電子部品１００と同様であることから、同一の構成に同一の符号を付して詳細な説明を省略する。

以上説明したように、本実施形態によれば、第１及び第２のスパイラル導体１７，１８の形状が円形スパイラルであることから、コモンモードフィルタのディファレンシャルモードノイズに対するカットオフ周波数をより高くすることができ、より高性能な複合電子部品を実現することができる。さらに、円形スパイラルの場合、当該パターンが形成されていない空き領域にギャップ電極を形成しやすいという利点もある。

次に、本発明の好ましい実施の形態による高速デジタル伝送回路について説明する。

図９（ａ）及び（ｂ）は、本発明の好ましい実施の形態による高速デジタル伝送回路の構成を示す略ブロック図である。

図９（ａ）に示す高速デジタル伝送回路３００は、上記第１の実施形態による複合電子部品１００を用いたものであって、プリント基板上に形成された一対の信号ライン７ａ，７ｂと、一対の信号ライン７ａ，７ｂの一端に接続されたコネクタ７ｃと、一対の信号ライン７ａ，７ｂの他端に接続されたＩＣ６と、一対の信号ライン上であってコネクタ７ｃとＩＣとの間に設けられた複合電子部品１００とを備えている。なお、複合電子部品１００に代えて、第２の実施形態による複合電子部品２００を用いてもよいことは言うまでもない。

複合電子部品１００の第１及び第２の端子電極１３ａ，１３ｂは、コネクタ７ｃ側の信号ラインに接続されており、第３及び第４の端子電極１３ｃ，１３ｄは、ＩＣ６側の信号ラインに接続されている。さらに第５及び第６の端子電極１３ｅ，１３ｆはグランドラインに接続されている。複合電子部品１００は信号ライン７ａ，７ｂのみを介してコネクタ７ｃと直接的に接続され、且つ、ＩＣ６と直接的に接続されていることが好ましい。

このように、高速デジタル伝送回路３００においては、複合電子部品１００に含まれる静電気対策素子層１２ｂの静電容量が０．３５ｐＦ以下であり、コモンモードフィルタ層１２ａの直流抵抗が０．５Ω以上であることから、後段のＩＣ６に対して５ｋＶ以上の保護電圧を確保することができ、さらにバリスタよりも静電容量が小さく且つ放電特性に優れるのみならず、耐熱性及び耐候性が高められた静電気対策機能を提供することができる。

さらに、本実施形態による高速デジタル伝送回路３００は、静電気対策素子層１２ｂがコモンモードフィルタ層１２ａよりも入力側（コネクタ７ｃ側）に設けられるので、静電気対策素子による過電圧の吸収効率を高めることができる。コネクタ７ｃから入った静電気は、静電気対策素子層１２ｂによって吸収されるが、完全に吸収されるわけではなく、一部がＩＣ６側に流れてしまう。しかし、静電気による過電圧はインピーダンス整合のとれていない異常な電圧であるため、静電気対策素子層１２ｂの後段に設けられたコモンモードフィルタ層１２ａの入力端で反射し、この反射信号は元の信号波形に重畳され、電圧が上昇した信号は静電気対策素子層１２ｂで一気に吸収される。すなわち、静電気対策素子の後段にあるコモンモードフィルタが元波形よりも大きい波形にしてくれるので、電圧レベルが低い状態から吸収する場合よりも静電気対策素子で吸収されやすい状態を作り出すことができる。こうして、一回吸収した信号をコモンモードフィルタに入力することにより、細かいノイズを除去することができる。

一方、図９（ｂ）に示す高速デジタル伝送回路４００は、上記第１の実施形態による複合電子部品１００を用いたものではなく、別々のチップ部品からなるコモンモードフィルタと静電気対策素子とを用いて構成されたものである。すなわち、この高速デジタル伝送回路は、プリント基板上に形成された一対の信号ライン７ａ，７ｂと、一対の信号ライン７ａ，７ｂの一端に接続されたコネクタ７ｃと、一対の信号ライン７ａ，７ｂの他端に接続されたＩＣと、一対の信号ライン７ａ，７ｂ上であってコネクタ７ｃとＩＣ６との間に設けられたコモンモードフィルタ４０と、コモンモードフィルタ４０の前段に設けられた静電気対策素子４１ａ，４１ｂとを備えている。

コモンモードフィルタ４０は、第１の実施形態による複合電子部品１００のコモンモードフィルタ素子層１２ａを独立したチップ部品として構成したものであって、その直流抵抗は０．５Ω以上５Ω以下、より好ましくは１Ω以上３Ω以下である。また、静電気対策素子４１ａ，４１ｂは、第１の実施形態による複合電子部品１００の静電気対策素子層１２ｂを独立したチップ部品として構成したものであって、その静電容量は０．３５ｐＦ以下である。なお、コモンモードフィルタ４０及び静電気対策素子４１ａ，４１ｂの構成は図３乃至図５を参照しながら説明した通りであり、ここでの詳細な説明は省略する。

このように、高速デジタル伝送回路４００においても、静電気対策素子４１ａ，４１ｂの静電容量が０．３５ｐＦ以下であり、コモンモードフィルタ４０の直流抵抗が０．５Ω以上であることから、後段のＩＣ６に対して５ｋＶ以上の保護電圧を確保することができ、さらにバリスタよりも静電容量が小さく且つ放電特性に優れるのみならず、耐熱性及び耐候性が高められた静電気対策機能を提供することができる。

さらに、本実施形態による高速デジタル伝送回路４００は、静電気対策素子４１ａ，４１ｂがコモンモードフィルタ４０よりも入力側（コネクタ７ｃ側）に設けられるので、静電気対策素子による過電圧の吸収効率を高めることができる。コネクタ７ｃから入った静電気は、静電気対策素子４１ａ，４１ｂによって吸収されるが、完全に吸収されるわけではなく、一部がＩＣ６側に流れてしまう。しかし、静電気による過電圧はインピーダンス整合のとれていない異常な電圧であるため、静電気対策素子４１ａ，４１ｂの後段に設けられたコモンモードフィルタ４０の入力端で反射し、この反射信号は元の信号波形に重畳され、電圧が上昇した信号は静電気対策素子層１２ｂで一気に吸収される。すなわち、静電気対策素子の後段にあるコモンモードフィルタが元波形よりも大きい波形にしてくれるので、電圧レベルが低い状態から吸収する場合よりも静電気対策素子で吸収されやすい状態を作り出すことができる。こうして、一回吸収した信号をコモンモードフィルタに入力することにより、細かいノイズを除去することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は以上の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲に包含されることは言うまでもない。

例えば、上記第１及び第２の実施形態においては、静電気対策素子層１２ｂを下層、コモンモードフィルタ層１２ａを上層としているが、静電気対策素子層１２ｂを上層、コモンモードフィルタ層１２ａを下層としてもよい。この場合、静電気対策素子層１２ｂがコモンモードフィルタ層１２ａの上面に形成されることから、コモンモードフィルタ層の上面が十分な平坦性を有することが必要となる。

コモンモードフィルタの直流抵抗が０．５Ωである複合電子部品を用いて構成された高速デジタル伝送回路の実施例サンプルＡ１と、コモンモードフィルタの直流抵抗が１．１Ωである複合電子部品を用いて構成された高速デジタル伝送回路の実施例サンプルＡ２を用意した。高速デジタル伝送回路の構成は図９（ａ）に示す通りである。そして、コネクタから所定のパルス電圧を印加してＩＣの破壊状況を確認した。その結果、実施例サンプルＡ１ではパルス電圧が約５ｋＶのときにＩＣが破壊され、ＩＣに対する保護電圧は約５ｋＶであった。また、実施例サンプルＡ２ではパルス電圧が約７ｋＶのときにＩＣが破壊され、ＩＣに対する保護電圧は約７ｋＶであった。

一方、静電容量が３ｐＦのバリスタとコモンモードフィルタとを組み合わせて構成された高速デジタル伝送回路のサンプルＢ１と、静電容量が６ｐＦのバリスタとコモンモードフィルタとを組み合わせて構成された高速デジタル伝送回路のサンプルＢ２とをそれぞれ用意し、コネクタから所定のパルス電圧を印加してＩＣの破壊状況を確認した。その結果、比較例サンプルＢ１では、ＩＣに対する保護電圧が約３ｋＶであった。また、比較例サンプルＢ２では、ＩＣに対する保護電圧が約５ｋＶであった。

図１０は、上記各実施例及び各比較例による保護電圧を示すグラフである。

図１０に示すように、直流抵抗が０．５Ωであるコモンモードフィルタを用いた複合電子部品（実施例サンプルＡ１）の保護電圧は、６ｐＦのバリスタとコモンモードフィルタとの組み合わせ（比較例サンプルＢ２）と同等であり、直流抵抗が１．１Ωであるコモンモードフィルタを用いた複合電子部品（実施例サンプルＡ２）の保護電圧は、比較例サンプルＢ２をさらに上回ることが分かった。

１，２信号線
３出力バッファ
４入力バッファ
５コモンモードチョークコイル
６ＩＣ
７信号ライン
７ａ，７ｂ信号ライン
７ｃコネクタ
８コイル部品
９静電気対策部品
１０ａ第１の側面
１０ｂ第２の側面
１０ｃ第３の側面
１０ｄ第４の側面
１１ａ第１の磁性基体
１１ｂ第２の磁性基体
１２機能層
１２ａコモンモードフィルタ層
１２ｂ静電気対策素子層
１３ａ-１３ｆ端子電極
１４ａ，１４ｂインダクタ素子
１５ａ-１５ｄ静電気対策素子
１６ａ-１６ｅ絶縁層
１６ｆ磁性層
１６ｇ接着層
１７第１のスパイラル導体
１８第２のスパイラル導体
１９第１の引き出し導体
２０第２の引き出し導体
２１第１のコンタクトホール導体
２２第２のコンタクトホール導体
２３第３の引き出し導体
２４第４の引き出し導体
２５開口
２６磁性体
２７下地絶縁層
２８，２９ギャップ電極
３０静電気吸収層
３２絶縁性無機材料
３３導電性無機材料
３４静電気吸収層
４０コモンモードフィルタ
４１ａ，４１ｂ静電気対策素子
３６，３７ギャップ電極
１００複合電子部品
２００複合電子部品
３００高速デジタル伝送回路
４００高速デジタル伝送回路

Claims

一対の信号ラインと、前記一対の信号ラインに接続された半導体ＩＣチップと、前記一対の信号ライン上であって前記半導体ＩＣチップの前段に設けられた複合電子部品とを備え、
前記複合電子部品は、静電気対策素子と、前記一対の信号ライン上であって前記静電気対策素子と前記半導体ＩＣチップとの間に設けられたコモンモードフィルタ素子とを備え、前記静電気対策素子の静電容量が０Ｆより大きく０．３５ｐＦ以下であり、前記コモンモードフィルタ素子の直流抵抗が０．５Ω以上５Ω以下であり、
前記コモンモードフィルタ素子は、積層方向に重なり合うように配置された互いに磁気結合する第１及び第２のスパイラル導体を含み、
前記第１及び第２のスパイラル導体の厚みが１０μｍ以下であり、
前記第１及び第２のスパイラル導体の幅Ｗ及び長さＬが、ディファレンシャルモードノイズに対するカットオフ周波数をｆｃ（ＭＨｚ）としたときに、
√（Ｌ／Ｗ）＜（７．６６５１−ｆｃ）／０．１３８５
で表される関係式を満たすことを特徴とする高速デジタル伝送回路。
前記コモンモードフィルタ素子の直流抵抗が１Ω以上３Ω以下であることを特徴とする請求項１に記載の高速デジタル伝送回路。
前記静電気対策素子は、下地絶縁層と、前記下地絶縁層上においてギャップを介して相互に対向配置された電極と、少なくとも前記電極間に配置された静電気吸収層とを備え、
前記静電気吸収層は、絶縁性無機材料のマトリックス中に導電性無機材料が不連続に分散したコンポジットであって、前記電極が形成された前記下地絶縁層の表面に島状に点在した前記導電性無機材料の層と、前記導電性無機材料を覆う前記絶縁性無機材料の層との積層構造であることを特徴とする請求項１又は２に記載の高速デジタル伝送回路。
前記絶縁性無機材料は、Ａｌ₂Ｏ₃、ＴｉＯ₂、ＳｉＯ₂、ＺｎＯ、Ｉｎ₂Ｏ₃、ＮｉＯ、ＣｏＯ、ＳｎＯ₂、Ｖ₂Ｏ₅、ＣｕＯ、ＭｇＯ、ＺｒＯ₂、ＡｌＮ、ＢＮ及びＳｉＣよりなる群から選択される少なくとも１種である、ことを特徴とする請求項３に記載の高速デジタル伝送回路。
前記導電性無機材料は、Ｃ、Ｎｉ、Ｃｕ、Ａｕ、Ｔｉ、Ｃｒ、Ａｇ、Ｐｄ及びＰｔよりなる群から選択される少なくとも１種の金属又はこれらの金属化合物であることを特徴とする請求項３又は４に記載の高速デジタル伝送回路。
前記第１及び第２のスパイラル導体の形状が曲線状であることを特徴とする請求項１乃至５のいずれか一項に記載の高速デジタル伝送回路。