JP4797592B2

JP4797592B2 - 電流サンプリング回路

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Publication number: JP4797592B2
Application number: JP2005335429A
Authority: JP
Inventors: 雅浩佐々木; 慎一郎松永
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-11-21
Filing date: 2005-11-21
Publication date: 2011-10-19
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Description

本発明は、例えば、パッシブマトリクス方式もしくはアクティブマトリクス方式の有機EL発光装置を電流駆動する電流出力型駆動回路に好適に用いることのできる電流サンプリング回路に関するものである。

有機EL素子の電流−電圧特性は非線形のダイオード特性を示し、また、同素子の電流−輝度特性は線形特性を示す。したがって、この種の表示素子には、しきい値電圧が存在する。このしきい値電圧は、ばらつきが大きい。そこで、例えば、有機ELディスプレイパネルでは、液晶ディスプレイのような電圧制御の駆動回路ではなく、輝度と比例関係を持つ電流制御の駆動回路が用いられる。
特許文献１は、パッシブマトリクス型有機EL表示装置の有機EL素子を定電流駆動するように構成されたデータ駆動回路を開示し、また特許文献２は、上記データ駆動回路の具体的な構成を開示している。

図１５にカレントミラー回路を用いた従来の駆動回路の構成例を示す。この駆動回路は、実質的に特許文献２に記載のデータ駆動回路の構成素子であるバイポーラトランジスタをMOSトランジスタに置き換えた構成を有し、出力用PMOSトランジスタとON/OFF制御用のPMOS・NMOSトランジスタとによって構成されている。

特開２００２-１０８２８４号公報特開２００４-３０２２７３号公報

図１５において、出力用MOSトランジスタM1,M2,…,MNは、トランジスタMOに対するカレントミラーを構成しており、それぞれ該トランジスタMOに流れる基準電流Irefに応じた電流を出力する。このカレントミラー回路は、MOSトランジスタMO,M1,M2,…,MNが全て同じトランジスタ特性を有することを前提としている。しかし、ICチップ内に形成されるMOSトランジスタMO,M1,M2,…,MNには、特牲のばらつき（例えば、しきい値電圧（Vth）のばらつき等）が存在するため、各出力端子OUT0〜OUTN-1から出力される電流値にばらつきを生じる。

上述のように、有機EL素子は電流駆動型の発光素子であるので、発光輝度が該EL素子に流れる電流密度に比例する。従って、駆動回路からの出力電流にばらつきが存在すると、ディスプレイ上で輝度ムラが発生する。特に、隣接する出力端子間の出力電流のばらつきは、ディスプレイ上で線状の輝度ムラとして現われる。周知のように、人間の目は２％程度の輝度差を認知するので、この線状の輝度ムラは認知性が高い。この２％の輝度差は、駆動回路の隣接する出力端子間の出力電流のばらつきの２％に相当するため、電流出力型の駆動回路においては、この出力電流のばらつきを抑える技術が必要となる。

トランジスタMi（i=1,2,3…N）に流れる出力電流Idsは、以下のように表される。

ここで、K’はキャリアの移動度および単位面積あたりのゲート酸化膜容量により定まるトランスコンダクタンス係数、Wはチャネル幅、Lはチャネル長、VgsはトランジスタMiのゲート・ソース間電圧である。
出力電流Idsは、各パラメータ K’，W,L,Vthによりばらつく。各パラメータの変動による上記出力電流Idsの変動をΔIdsとすると、該出力電流Idsに対するこの変動ΔIdsの割合は、以下のように表される。

上式（2）の右辺第１項はサイズのばらつきに関係し、第２項はプロセス変動に関係している。サイズのばらつきに対しては、チャネル幅Wおよびチャネル長Lを十分大きくして（10μm以上）、このサイズのばらつきに対する感度を下げることより無視することができる。一方、プロセス変動に関係する第２項において、トランスコンダクタンス係数K'の変動はしきい値電圧Vthの変動よりも小さいため無視し得る。そこで、上式（2）は、以下のように表すことができる。

ここで、ΔVthはしきい値電圧Vthのばらつきである。
上式（3）は、トランジスタMiの出力電流Idsのばらつきに関して、しきい値電圧Vthのばらつき△Vthの影響が大きいことを示している。

上記出力電流ldsのばらつきを抑えるための一つの対策として、ゲート・ソース間電圧Vgsを大きくすることが考えられる。しかし、ゲート・ソース間電圧Vgsを大きくすることは、MOSトランジスタの定電流領域である飽和領域の開始電圧を上昇させることになる。すなわち、MOSトランジスタの飽和領域での動作条件は、
Vds＞Vgs-Vth
であるので、ゲート・ソース間電圧Vgsが大きくなると、飽和領域で動作させるためのドレイン・ソース間電圧Vdsが上昇することになる。

通常、トランジスタMO,M1,M2,…,MNは飽和領域で使用する。このため、これらのトランジスタMO,M1,M2,…,MNのドレイン・ソース間電圧Vdsの上昇は、カレントミラー回路での消費電力（Vds×Ids）を増大させて、IC内での発熱の問題を引き起こす。また、上記ドレイン・ソース間電圧Vdsの上昇は、必要な電源電圧を上昇させることになる。すなわち、電源電圧は、消費電流、電源のコスト、耐圧、設計の容易化などの観点から低い方が望ましいが、それに逆行してしまうことになる。それゆえ、ゲート・ソース間電圧Vgsを大きくして、トランジスタMO,M1,M2,…,MNの出力電流ldsのばらつきを抑える方法には制約が存在する。

また、上記出力電流ldsの範囲に幅がある場合には、この出力電流ldsの大きいところを利用することによりそのばらつきを抑えることが可能である。しかし、この手法を用いた場合においても、飽和領域で作動させるためのドレイン・ソース間電圧Vdsが大きくなって、カレントミラー回路の消費電力が増える。なお、出力電流の小さいところを利用する場合は、ドレイン・ソース間電圧Vdsが低くなるので、カレントミラー回路の消費電力は減少するものの、出力電流のばらつきを抑えることが不可能となる。

そこで、上記の問題点を解決する手段として、図１６に例示するような構成を有する電流サンプリング回路が提案されている。
この電流サンプリング回路は、ソースが電源ラインに接続されたMOSトランジスタM1と、該MOSトランジスタM1のゲートと電源ライン間に設けられたデータ保持容量Csと、MOSトランジスタM1のドレイン・ゲート間に設けられたスイッチSW2と、入力端子TinとMOSトランジスタM1のドレイン間に設けられたスイッチSW3と、出力端子ToutとMOSトランジスタM1のドレイン間に設けられたスイッチSW4と、データ保持容量Csに並列に設けられたスイッチSW1とを備えている。スイッチSW1は、データ保持容量Csの電荷を必要（例えば初期化）に応じて放電するためのものであり、通常はOFFしている。
なお、この電流サンプリング回路は１出力端子分であるので、実際には、ディスプレイパネルに対して必要な出力端子の数に相当する個数だけICチップ内に配置される。

図１７に、上記電流サンプリング回路の基本動作を表すタイミングチャートを示す。このタイミングチャートに示すように、電流書き込み時には、スイッチSW2およびスイッチSW3がONするとともに、スイッチSW4がOFFする。従って、MOSトランジスタM1は、ダイオ一ド接続された状態になって基準電流Irefを流すので、この基準電流Irefに応じた該トランジスタM1のドレイン電圧（＝ゲート電圧）がスイッチSW2を通してデータ保持容量Csに充電(記憶)される。その後、スイッチSW2がOFFし、次いでスイッチSW3がOFFしてホールド状態となる。

読み出し(出力)期間では、スイッチSW2とスイッチSW3がOFFした状態でスイッチSW4がONする。従って、MOSトランジスタM1は、データ保持容量Csに記憶されたゲート電圧によって決まる電流Ioutを出力する。上記記憶されたゲート電圧は上記基準電流Irefに応じて決まる電圧であるので、Iout=Irefの関係が成立する。

この電流サンプリング回路によれば、MOSトランジスタM1のしきい値電圧Vthが、隣接する図示していない電流サンプリング回路のMOSトランジスタM1のしきい値電圧よりも△Vthだけ変動していたとしても、この変動△Vthが補償される。なぜなら、書き込み期間にデータ保持容量Csに保持される電圧が基準電流lrefに応じて決まる電圧であるからである。
具体的には、しきい値電圧がVthであるMOSトランジスタM1を使用したときにデータ保持容量Csに記憶される電圧をVsとすると、しきい値電圧がVth+△VthであるMOSトランジスタM1を使用したときにデータ保持容量Csに記憶される電圧はVs+△Vthとなる。それ故、しきい値電圧の変動△Vthは、出力電流Ioutに影響しない。

ところで、上述の電流サンプリング回路を用いて、電流出力型の駆動回路を構成する場合、書き込み期間をあまり長く設定できない関係上、データ保持容量Csの容量値をあまり大きくすることができない。また、上記電流サンプリング回路は、高階調ディスプレイの駆動回路に用いた場合に、データ保持容量Csに保持された電圧の数mV程度の変化が輝度の変化として視認されるという問題がある。

さらに、上記電流サンプリング回路は、書き込み時にはMOSトランジスタM1のドレイン電圧とゲート電圧が等しいものの、電流読み出し(出力)時には上記ドレイン電圧とゲート電圧の間に差が生じる。なぜなら、MOSトランジスタM1のドレイン電圧は、書き込み時には電源電庄に基づいて決定されるが、電流読み出し時には出力端子Tout側の負荷回路（ディスプレイパネル側の回路）の電源電圧もしくは負荷特性(lV特性)に基づいて決定されるからである。従って、電流書き込み時と電流読み出し時とでは、MOSトランジスタM1のドレイン電圧が数Vも異なることがある。

仮に、ある出力電圧におけるドレイン電圧を、書き込み時と読み出し時で合わせこんだとしても、出力電流Ioutの範囲に幅がある場合は、出力電流に応じて電流読み出し時のドレイン電圧が変化するため、結局、電流書き込み時と電流読み出し時のドレイン電圧が異なることになる。また、電流読み出し時のドレイン電圧は、ディスプレイパネル側の負荷（有機EL素子もしくはTFT）のばらつきによって大きくばらつくことがある。

図１８に、上記電流サンプリング回路のホールド動作時の状態を示す。この状態においては、MOSトランジスタM1のゲートが電気的に浮いた状態となり、また、該MOSトランジスタM1自身が本来持っているドレイン・ゲート間容量Cgdによって該MOSトランジスタM1のゲートとドレインが容量結合した状態となる。
従って、上記のようにMOSトランジスタM1のドレイン電圧が電流書き込み時と電流読み出し時とで異なると、データ保持容量Csに充電された電荷が容量Csと容量Cdgとの間で再分配されて、容量Csによる保持電圧が変動することになる。この保持電圧の変動は、結果的に書き込み時の電流と読み出し時の電琉に誤差を生じさせる。このため、隣接する各電流サンプリング回路の読み出し時に、それらの電流サンプリング回路のMOSトランジスタM1のドレイン電圧のばらつきに影響されて、該各電流サンプリング回路の出力電流がばらついてしまうことになる。

そこで、本発明の目的は、書き込み時と読み出し時における電流出力用MOSトランジスタのドレイン電圧の変動や、負荷（有機EL素子もしくはTFT）の特性や電流出力用MOSトランジスタのしきい値電圧のばらつきによる影響を受けることがなく、しかも、出力電流範囲に幅がある場合においてもその影響を受けることがない電流サンプリング回路を提供する。

本発明は、上記目的を達成するため、ソースが電源ラインに接続された電流出力用MOSトランジスタと、出力が前記電流出力用MOSトランジスタのゲートに接続された電圧バッファと、前記電圧バッファの入力と電源ライン間に設けられたデータ保持容量と、前記電流出力用MOSトランジスタのドレインと前記電圧バッファの入力間に設けられた第１のスイッチと、入力端子と前記電流出力用MOSトランジスタのドレイン間に設けられた第２のスイッチと、出力端子と前記電流出力用MOSトランジスタのドレイン間に設けられた第３のスイッチと、前記入力端子(Tin)に接続された基準電流生成回路と、を備え、前記第１のスイッチ、第２のスイッチをオンすることによって、前記基準電流生成回路で生成された基準電流を前記電流出力用MOSトランジスタに流すとともに、前記電流出力用MOSトランジスタに前記基準電流を流すゲート電圧を前記電圧バッファが出力するのに必要な該電圧バッファの入力電圧を前記データ保持容量(Cs)に充電させ、前記充電の後に前記第１のスイッチ、第２のスイッチをオフしかつ前記第３のスイッチをオンすることによって、前記電流出力用MOSトランジスタのドレインから前記基準電流に対応する電流を出力させるようにしている。

具体的な実施例において、前記第１のスイッチ〜第３のスイッチは、MOSトランジスタで構成される。また、前記電圧バッファは、入力用PMOSトランジスタと電流源用PMOSトランジスタを直列に接続して構成される。

前記MOSトランジスタからなる第１のスイッチと前記電圧バッファの入力との間に、ドレインとソースが短絡されたMOSトランジスタからなる第４のスイッチを直列に介在させ、前記第１のスイッチと前記第４のスイッチとを逆の形態でオンオフ制御するように構成しても良い。
この構成によれば、前記第１のスイッチの寄生容量による前記電圧バッファの入力電圧の変動と、前記第４のスイッチの寄生容量による該入力電圧の変動とが互いに打ち消し合うことになる。この打消しによる効果を高めるためには、前記第４のスイッチを構成するMOSトランジスタのゲート幅が前記第１のスイッチSW2を構成するMOSトランジスタのゲート幅の1/2となるように形成される。

本発明に係る電流サンプリング回路は、例えば、有機EL発光装置のデータ線を駆動するデータ線駆動手段として設けることができる。上記有機EL発光装置は、パッシブマトリクス方式もしくはアクティブマトリクス方式のいずれでもよい。
前記基準電流生成回路は、第１の定電流が流れるダイオード接続された第１のMOSトランジスタと、前記第１のMOSトランジスタのゲート電圧によってゲート電圧が制御され、前記定電流のA倍の電流を前記基準電流として生成する第２のMOSトランジスタと、によって構成することができる。
また、前記基準電流生成回路は、第１の定電流が流れるダイオード接続された第１のMOSトランジスタと、前記第１のMOSトランジスタのゲート電圧によってゲート電圧が制御され、前記定電流のA倍の電流を前記基準電流として生成する第２のMOSトランジスタと、第２の定電流が入力され前記第１の定電流を出力するカレントミラー回路によって構成してもよい。

本発明に係る電流サンプリング回路によれば、書き込み時と読み出し時における電流出力用MOSトランジスタのドレイン電圧の変動や、負荷（有機EL素子もしくはTFT）の特性や電流出力用MOSトランジスタのしきい値電圧のばらつきによる影響を受けることのない、かつ、出力電流範囲に幅がある場合においてもその影響を受けることのない高精度な電流出力を得ることができる。従って、高い階調の有機ELディスプレイパネルに適した電流出力型駆動回路を実現することが可能となる。
また、上記のように、電流出力用MOSトランジスタのドレイン電圧の変動や、負荷の特性のばらつき等の影響を受けないので、データ保持容量を小さくして、レイアウト面積の縮小を図ることが可能である。

図１は、本発明に係る電流サンプリング回路の第1の実施形態を示す。この図１においては、図１６に示す要素と同一の要素に同一の参照記号を付してある。
この電流サンプリング回路は、図１６に示す電流サンプリング回路に電圧バッファ1を付加した構成を有する。上記電圧バッファ1は、その入力が前記スイッチSW2とデータ保持容量Csとの接続点に接続され、その出力がMOSトランジスタM1のゲートに接続されている。
この電流サンプリング回路は、例えば、パッシブマトリクス方式もしくはアクティブマトリクス方式の有機EL発光装置のデータ線を駆動するデータ線駆動手段として使用される。ただし、この電流サンプリング回路は、１出力端子分であるので、実際にはディスプレイパネルに対して必要な出力端子の数に相当する個数だけICチップ内に配置される。

図２にこの第1の実施形態に係る電流サンプリング回路のタイミングチャートを示す。このタイミングチャートに示すように、電流書き込み時には、スイッチSW2とスイッチSW3がONするとともに、スイッチSW4がOFFする。従って、MOSトランジスタM1は、電圧バッファ１を介してダイオ一ド接続された状態になって基準電流Irefを流すので、この基準電流Irefに応じた該トランジスタM1のドレイン電圧（＝電圧バッファ１の入力電圧）がスイッチSW2を通してデータ保持容量Csに充電(記憶)される。その後、スイッチSW2がOFFし、次いでスイッチSW3がOFFしてホールド状態に移行する。

読み出し(出力)期間では、スイッチSW2とスイッチSW3がOFFし、スイッチSW4がONするので、データ保持容量Csに記憶された電圧に対応した電圧が電圧バッファ1から出力される。従って、MOSトランジスタM1は、電圧バッファ1の出力電圧によって決まる電流Ioutを出力する。電圧バッファ1の出力電圧は、上記基準Irefに応じて決定された電圧、つまり、データ保持容量Csの記憶電圧であるので、Iout=Irefの関係が成立する。
なお、読み出し期間が終了してスイッチSW4がOFFすると、スイッチSW1が所定時間ONされて（図５には示されていない）、データ保持容量Csに蓄積された電荷が放電される。

図３は、この第１の実施形態に係る電流サンプリング回路のホールド時の状態を示している。
上記電圧バッファ1を備えていない図１６に示す電流サンプリング回路では、上述のように、図１８に示すホールド時においてMOSトランジスタM1のゲートが電気的に浮いた状態となる。これに対して、この第１の実施形態に係る電流サンプリング回路では、ホールド時に、MOSトランジスタM1のゲートを電圧バッファ1が駆動するので、該ゲートが電圧バッファ1の出力電圧、つまり、該電圧バッファ1の入力電圧に対応した電圧に固定される。また、データ保持容量CsとMOSトランジスタM1の前記ドレイン・ゲート間容量Cgdとが、該電圧バッファ1によって分離される。

従って、書き込み時と読み出し時のMOSトランジスタM1のドレイン電圧の変動に起因した前記容量Cs、Cgd間での電荷再分配が防止されて、データ保持容量Csに保持された電圧の変動が防止される。そして、上記ドレイン・ゲート間容量Cgdは、電圧バッファ1によって充電されることになる。この結果、この第１の実施形態に係る電流サンプリング回路によれば、書き込み時と読み出し時におけるMOSトランジスタM1のゲート電位の変動を防止して、出力電流Ioutの精度を向上することができる。

ところで、この第１の実施形態の電流サンプリング回路においては、書き込み状態からホールド状態に移行したときに、電圧バッファ1の入力が電気的に浮いた状態となる。このとき、電圧バッファ1の入力は、非常にインピーダンスの高いノードとなる。
後述する具体的な実施例に示すように、スイッチSW2はMOSトランジスタで構成される。このMOSトランジスタからなるスイッチSW2は、ゲートとソース（もしくはドレイン）間に寄生の容量（オーバーラップ容量）を持つことから、その寄生容量によるゲート電位の変動が上記電圧バッファ１の入力のノードに影響を及ぼして、該電圧バッファ1の入力電圧を変動させるおそれがある。

上記電圧バッファの入力電圧の変動は、該電圧バッファ1の出力電圧を変動させること、つまり、MOSトランジスタM1のゲート電位を変動させることになる。このスイッチSW2の寄生容量に起因するMOSトランジスタM1のゲート電位の変動は、書き込み時の電流と読み出し時の電流に誤差を生じさせる。

上記寄生容量に比して、データ保持容量Csが大きければ、上記書き込み時の電流と読み出し時の電流の誤差を抑えることが可能である。しかし、電流出力型の駆動回路を構成する場合には、書き込み期間をあまり長く設定できない関係上、上記容量Csの容量値をあまり大きくすることができない。そこで、上記容量Csを大きくすることなく、上記スイッチSW2の寄生容量に起因したMOSトランジスタM1のゲ一ト電位の変動を抑制する対策が必要となる。

図４に上記対策を施した本発明に係る電流サンプリング回路の第２の実施形態を示す。この電流サンプリング回路は、スイッチSW2と電圧バッファ１の入力との間に両端が短絡されたスイッチSW5を挿入した点で図１に示す電流サンプリング回路と相違している。

図５にこの第２の実施形態に係る電流サンプリング回路のタイミングチャートを示す。このタイミングチャートに示すように、電流書き込み時には、スイッチSW2とスイッチSW3がONし、スイッチSW4とスイッチSW5がOFFする。これにより、MOSトランジスタM1は、電圧バッファ１を介してダイオ一ド接続された状態になって基準電流Irefを流すので、この基準電流Irefに応じた該トランジスタM1のドレイン電圧（＝電圧バッファ1の入力電圧）がSW2を通してデータ保持容量Csに充電(記憶)される。その後、スイッチSW2がOFFすると同時にスイッチSW5がONし、次いでスイッチSW3がOFFしてホールド状態となる。

電流読み出し(出力)期間では、スイッチSW2とスイッチSW3がOFF状態を維持し、スイッチSW5がON状態を維持した状態でスイッチSW4がONする。これにより、データ保持容量Csに記憶された電圧に対応した電圧が電圧バッファ１から出力され、その結果、MOSトランジスタM1が電圧バッファ1の出力電圧によって決まる電流Ioutを出力する。
上記データ保持容量Csに記憶された電圧に応じて出力される電圧バッファ1の出力電圧は、Irefに応じて決まる電圧であるので、Iout=Irefの関係が成立する。

図６にこの第２の実施形態に係る電流サンプリング回路のホールド時の状態を示す。ホールド状態にあるこの第２の実施形態に係る電流サンプリング回路は、前記第１の実施形態に係る電流サンプリング回路のホールド時と同様に、MOSトランジスタM1のゲートが電圧バッファ1によって駆動され、かつ、容量CsとCgdが該電圧バッファ1によって分離される。従って、この電流サンプリング回路においても、MOSトランジスタM1のドレイン電圧が変動することによる影響が除去される。

後述する具体的な実施例に示すように、スイッチSW5は、スイッチSW2と同様にMOSトランジスタで構成されるため、ゲートとソース（もしくはドレイン）間に寄生容量を持つ。そこで、この第２の実施形態では、スイッチSW2のゲート電圧がON/OFFされるときにスイッチSW5のゲート電圧がOFF / ONされるように、つまり、スイッチSW2のゲート電圧のON/OFFとスイッチSW5のゲート電圧のON/OFFが逆の形態となるよう、それらのゲート電圧のON/OFF制御を実行して、スイッチSW2のゲート電位の変動による影響を打ち消すようにしている。これにより、電圧バッファ1の入力電圧は、書き込み期間からホールド期間への移行時に変動せず、その結果、データ保持容量Csを大きくすることなく、電流Ioutを精度よく出力することが可能となる。

（第1の実施例）
図７は、前記第1の実施形態に係る電流サンプリング回路（図１）を具体化した実施例を示している。
この電流サンプリング回路において、スイッチSW1およびスイッチSW2はそれぞれPMOSトランジスタM4およびM5で構成され、スイッチSW3およびスイッチSW4はそれぞれNMOSトランジスタM8およびM7で構成されている。
電圧バッファ1は、PMOSトランジスタM2,M3を組み合わせたソースフォロア回路によって構成されている。このソースフォロア回路は、MOSトランジスタM1を完全にOFFすることが可能な機能を有する必要があるため、入力用トランジスタM3と電流源用トランジスタM2の双方にPMOSトランジスタを使用している。Vbは、電流源用トランジスタM2に与えられるバイアス電圧である。

図８に、この実施例に係る電流サンプリング回路のタイミングチャートを示す。このタイミングチャートに示すように、動作初期においてMOSトランジスタM4の制御信号CLCsが"Lo"になると、該トランジスタM4がONする。これにより、データ保持容量Csに充電されている不要な電荷が放電されるため、電圧バッファ1を構成するソースフォロア回路の入力電圧が電源電圧となり、MOSトランジスタM1のゲート電圧も電源電圧となる。従って、MOSトランジスタM1は完全にOFFされる。上記不要電荷の放電が完了すると、MOSトランジスタM4の制御信号CLCsが"Hi"となるので、該トランジスタM4がOFFして初期化が完了する。

上記初期化の完了後、MOSトランジスタM5の制御信号Fbconが"Lo"になり、MOSトランジスタM8の制御信号WEが"Hi"になると、該MOSトランジスタM5,M8がともにONするので、MOSトランジスタM1がソースフォロア回路を介してダイオード接続された状態になる。これにより、Tin端子を介してMOSトランジスタM1に基準電流Irefが流れるので、この基準電流Irefに応じたMOSトランジスタM1のドレイン電圧(=ソースフォロア回路の入力電圧)がMOSトランジスタM5を通してデータ保持容量Csに充電(記憶)される。

データ保持容量Csへの充電が完了すると、制御信号Fbcon が"Hi"になって、MOSトランジスタM5がOFFするので、データ保持容量Csへの充放電経路が遮断されて、該データ保持容量Csに充電(記憶)されたデータが保持される。その後、制御信号WEが"L"になってMOSトランジスタM5がOFFすると、ホールド期間に移行する。

その後、MOSトランジスタM7の制御信号OEが"Hi"になると、該トランジスタM7がONするため、データ保持容量Csが記憶している電圧に応じた電流Ioutが出力端子Toutから出力される。出力期間が完了すると、制御信号OEが"Lo"になってMOSトランジスタM7がOFFする。このため、電流Ioutが遮断されて、出力端子Toutからの電流は０となる。その後、制御信号CLCsが"Lo"になって、MOSトランジスタM4がONすると、データ保持容量Csに記憶されたデータが消去（データ保持容量Csに保持されている電荷が放電）されて、次の書き込みに備える状態になる。

（第２の実施例）
図９は、前記第２の実施形態に係る電流サンプリング回路（図４）を具体化した実施例を示している。この電流サンプリング回路では、スイッチSW1、スイッチSW2およびスイッチSW5がそれぞれPMOSトランジスタM4,M5およびM6で構成され、スイッチSW3およびスイッチSW4がそれぞれNMOSトランジスタM8およびM7で構成されている。また、この電流サンプリング回路には、制御信号Fbconを反転してPMOSトランジスタM6のゲートに加えるインバータ２が設けられている。

図１０は、PMOSトランジスタM5,M6と寄生容量Cpの関係図を示す。図８に示す書き込み期間が完了すると、スイッチSW2を構成するPM0SトランジスタM5のゲート電位は、"Lo"から"Hi"に変化する。このとき、PMOSトランジスタM5のゲートとノードＢ（高インピーダンスなノード）は、寄生容量（ゲートと拡散領域とのオーバーラップ容量）Cpで容量結合しているため、ノードＢの電位がPMOSトランジスタM5のゲート電位の変化につられて変化することになる。

PMOSトランジスタM6は、ノードＢの変動を抑えるためのダミースイッチとして設けたものである。このPMOSトランジスタM6もPMOSトランジスタM5と同様、ノードＢとゲート間に寄生容量Cpを持つため、そのゲート電位の変化がノードＢに影響を与える。
PMOSトランジスタM6のゲートは、インバータ２を介してPMOSトランジスタM5のゲートとは逆の形態でON/OFF制御される。したがって、書き込み期間が完了してPMOSトランジスタM5のゲート電位が"Lo"から"Hi"に変化すると同時に、PMOSトランジスタM6のゲート電位が"Hi"から"Lo"に変化する。このとき、PMOSトランジスタM5がノードＢの電圧を引き上げようとするのに対し、PMOSトランジスタM6はノードＢの電圧を引き下げようとするため、ノードＢの電位変動が打ち消し合うことになる。

ここで、ノードＢから見たPMOSトランジスタM5側の寄生容量Cpは、１×Cpm5である。この寄生容量Cpm5に充電される電荷量Qm5は、ゲート電位の変化幅をVgとすると、
Qm5=Cpm5×Vg (4)
と表される。
一方、ノードＢから見たPMOSトランジスタM6側の寄生容量Cpは、２×Cpm6である。したがって、この寄生容量Cpm6に充電される電荷量Qm6は、同じくゲート電位の変化幅をVgとすると、
Qm6=２×Cpm6×Vg (5)
となる。

上記ノードＢの電位変動を完全になくすには、上記電荷量Qm5, Qm6を等しくしなければならない。すなわち、Qm5=Qm6を実現するには、寄生容量Cpm6,Cpm5が以下の関係を満たす必要がある。
Cpm6/Cpm5=1/2 (6)
図１０に示す寄生容量Cpは、ゲートと拡散領域のオーバーラップ容量（ゲートとソースもしくはドレインとの重なり部の容量）であるので、式(6)の関係を満たすためには、PMOSトランジスタM5のゲート幅Wm5とPMOSトランジスタM6のゲート幅Wm6が以下の関係になればよい。
Wm6/Wm5=1/2 (7)
従って、PMOSトランジスタM6のゲート幅Wm6は、PMOSトランジスタM5のゲート幅Wm5の1/2となるように形成されている。

電圧バッファ１は、第1の実施例と同様にPMOSトランジスタM2,M3で構成されたソースフォロア回路である。前記したように、このソースフォロア回路は、MOSトランジスタM1を完全にOFFすることが可能な機能を有する必要があるため、入力用トランジスタM3と電流源用トランジスタM2の双方にPMOSトランジスタを使用している。Vbは、電流源用トランジスタM2に与えられるバイアス電圧である。
この第２の実施例に係る電流サンプリング回路のタイミングチャートは、図８に示す第1の実施例のタイミングチャ一トと同様である。
この第２の実施例によれば、PMOSトランジスタM5によるノードＢの電位変動と、PMOSトランジスタM6によるノードＢの電位変動とが互いに打ち消し合うので、結果的に、ノードＢにおける電位変動が防止される。

図１１は、上記第２の実施例の一部を変更した本発明に係る電流サンプリング回路の第３の実施例を示し、図１２は、この実施例のタイミングチャートを示す。
この第３の実施例は、NMOSトランジスタM8の制御信号をインバータ３で反転し、この反転した信号でNMOSトランジスタM7を制御するようにした構成において第２の実施例と相違している。
この第３の実施例によれば、インバータ３が追加されることになるものの、一つの制御信号WOEによってNMOSトランジスタM7,M8を制御することができるので、制御信号線を1本削減することができる。
図１２に示すように、この第３の実施例に係る電流サンプリング回路では、制御信号Fbconを"Hi"にしてから上記制御信号WOEを"Lo"にすることによって電流Ioutが出力される。

ところで、周知のように、有機ＥＬ素子は内部抵抗が大きいので、この有機ＥＬ素子に必要な電流を流すためには、ディスプレイパネルの電源電圧を高くする必要がある。このことは、上記各実施例の電流サンプリング回路の出力段を構成しているMOSトランジスタM1として、高耐圧のMOSトランジスタを使用しなければならないことを意味している。

高耐圧MOSトランジスタは、しきい値電圧がばらつき易い傾向を持つ。そして、このしきい値電圧のばらつきは、輝度ムラの原因となる。しかし、上記各実施例の電流サンプリング回路は、Ｔin端子に接続される図１３に示すような構成を有する基準電流生成回路4によって書き込み電流Irefが決定されることから、MOSトランジスタM1のしきい値電圧のばらつきが書き込み電流Irefに影響を与えることがない。以下、その理由について説明する。

基準電流生成回路4は、定電流Iref’が流れるダイオード接続されたNMOSトランジスタM10と、該NMOSトランジスタM10のゲート電圧によってゲート電圧が制御されて、上記定電流Iref’のA倍の電流A・Iref’を前記基準電流Irefとして生成するNMOSトランジスタM9とを備えている。
上記NMOSトランジスタM9は、後述する理由により、高耐圧でない通常のMOSトランジスタ、つまり、しきい値電圧のばらつきの小さいMOSトランジスタによって構成することができる。
また、上記定電流Iref’を生成する定電流回路は、MOSトランジスタM1のソースに印加された電圧VDDに比して低電圧の電圧VDD2を出力する電源に接続されている。上記NMOSトランジスタM10は、上記低電圧VDD2によって作動されるので、高耐圧でない通常のMOSトランジスタ、つまり、しきい値電圧のばらつきの小さいMOSトランジスタによって構成することができる。

上記NMOSトランジスタM9が高耐圧MOSトランジスタでなくてよい理由は、スイッチSW3を構成する高耐圧NMOSトランジスタM8がMMOSトランジスタM9に代わって高電圧を背負うからである。
例えば、ディスプレイパネルの電源電圧VDDを30V、NMOSトランジスタM8がオンするときのゲート電圧を3V（オフするときのゲート電圧は0V）とすると、NMOSトランジスタM9に流れる基準電流Irefは、NMOSトランジスタM10を流れる定電流Iref’により一意に決定される（Iref=A・Iref’）。
一方、NMOSトランジスタM8は、それ自身に流れる電流が基準電流Irefになるように、そのゲート・ソース間電圧V_M8SGが調整される。従って、NMOSトランジスタM9のソース・ドレイン間電圧は3V−V_M8SGとなる。これは、NMOSトランジスタM9として、高耐圧性を有さない通常のMOSトランジスタを使用し得ることを示している。

NMOSトランジスタM8は、飽和領域で動作する。そして、このNMOSトランジスタM8を流れる電流は、そのソース・ドレイン間電圧V_M8SDにはよらないので、この電圧V_M8SDが高電圧を背負うことになる。
図１３に示す基準電流生成回路4を備えた前記各実施例の電流サンプリング回路が有機EL発光装置に適用される場合、上記定電流Iref’の発生源（生成回路）およびPMOSトランジスタM10は、上記EL発光装置の各有機EL表示素子に対する共通デバイスとして１つだけ存在し、上記PMOSトランジスタM10のゲート電圧が上記EL表示素子毎に存在する上記PMOSトランジスタM9のゲートに共通のゲート電圧として与えられる。それ故、上記各EL表示素子に対する各電流サンプリング回路は、しきい値電圧のばらつきの少ない通常のMOSトランジスタM9,M10で構成されたカレントミラー回路により共通の定電流Iref'をコピーして、それぞれの定電流Irefを生成する。

基準電流生成回路4は、図１４に示すように構成することもできる。図１４に示す基準電流生成回路4は、PMOSトランジスタM11,M12で構成されるカレントミラーにより定電流Iref0をコピーして、図１３に示す基準電流生成回路における定電流Iref’を生成するものである。
PMOSトランジスタM10,M11,M12および定電流Iref0を生成する定電流回路は、（VDDに比して）低電圧VDD2の電源とGNDの間に接続されている。従って、上記NMOSトランジスタM10,11,12は、電源電圧VDD2が低いために、高耐圧でない通常のMOSトランジスタ、つまり、しきい値電圧のばらつきの小さいMOSトランジスタによって構成することができる。

図１４に示す基準電流生成回路4を備えた前記各実施例の電流サンプリング回路が有機EL発光装置に適用される場合、定電流Irefの発生源（生成回路）およびPMOSトランジスタM12は、上記EL発光装置の各有機EL表示素子に対する共通デバイスとして１つだけ存在し、上記PMOSトランジスタM12のゲート電圧が上記EL表示素子ごとに存在するPMOSトランジスタM11のゲートに共通のゲート電圧として与えられる。それ故、上記各EL表示素子に対する各電流サンプリング回路は、しきい値電圧のばらつきの少ない通常のMOSトランジスタM11,M12で構成されたカレントミラー回路により共通の定電流Iref0をコピーして、それぞれの定電流Iref’およびIrefを生成する。

上述のように、図１３および図１４に示す基準電流生成回路4は、いずれもしきい値電圧のばらつきの少ない通常のMOSトランジスタで構成することができるので、上記しきい値電圧のばらつきによる影響を受けない基準電流Irefを書き込み電流として生成することが可能である。それ故、このような基準電流生成回路4によって書き込み電流Irefが決定される上記各実施例の電流サンプリング回路によれば、MOSトランジスタM1のしきい値電圧のばらつきによらず、適正な書き込みを行うことが可能である。

本発明に係る電流サンプリング回路の第１の実施形態を示す回路図である。図１に示す電流サンプリング回路のタイミングチャートである。図１に示す電流サンプリング回路のホールド時の状態を示す回路図である。本発明に係る電流サンプリング回路の第２の実施形態を示す回路図である。図４に示す電流サンプリング回路のタイミングチャートである。図４に示す電流サンプリング回路のホールド時の状態を示す回路図である。図１に示す電流サンプリング回路の具体的な実施例を示す回路図である。図７に示す電流サンプリング回路のタイミングチャートである。図４に示す電流サンプリング回路の具体的な実施例を示す回路図である。図９に示す電流サンプリング回路の充電経路に設けられた各トランジスタの寄生容量を示す説明図である。本発明に係る電流サンプリング回路の第３の実施形態を示す回路図である。図１１に示す電流サンプリング回路のタイミングチャートである。基準電流生成回路の構成を示す回路図である。基準電流生成回路の別の構成を示す回路図である。カレントミラー回路を用いた従来の駆動回路の構成を示す回路図である。電圧バッファを備えていない電流サンプリング回路の回路図である。図１６に示す電流サンプリング回路のタイミングチャートである。図１６に示す電流サンプリング回路のホールド時の状態を示す回路図である。

符号の説明

１電圧バッファ
２，３インバータ
４基準電流生成回路
M1〜M12 MOSトランジスタ
Cｓデータ保持容量
SW１〜SW5 スイッチ

Claims

ソースが電源ラインに接続された電流出力用MOSトランジスタ(M1)と、
出力が前記電流出力用MOSトランジスタ(M1)のゲートに接続された電圧バッファ(1)と、
前記電圧バッファの入力と電源ライン間に設けられたデータ保持容量(Cs)と、
前記電流出力用MOSトランジスタ(M1)のドレインと前記電圧バッファ(1)の入力間に設けられた第１のスイッチ(SW2)と、
入力端子(Tin)と前記電流出力用MOSトランジスタ(M1)のドレイン間に設けられた第２のスイッチ(SW3)と、
出力端子(Tout)と前記電流出力用MOSトランジスタ(M1)のドレイン間に設けられた第３のスイッチ(SW4)と、
前記入力端子(Tin)に接続された基準電流生成回路(4)と、
を備え、
前記第１のスイッチ(SW2)、第２のスイッチ(SW3)をオンすることによって、前記基準電流生成回路(4)で生成された基準電流(Iref)を前記電流出力用MOSトランジスタ(M1)に流すとともに、前記電流出力用MOSトランジスタ(M1)に前記基準電流(Iref)を流すゲート電圧を前記電圧バッファ(1)が出力するのに必要な該電圧バッファ(1)の入力電圧を前記データ保持容量(Cs)に充電させ、
前記充電の後に前記第１のスイッチ(SW2)、第２のスイッチ(SW3)をオフしかつ前記第３のスイッチ(SW4)をオンすることによって、前記電流出力用MOSトランジスタ(M1)のドレインから前記基準電流(Iref)に対応する電流を出力させることを特徴とする電流サンプリング回路。
前記第１のスイッチ(SW2)〜第３のスイッチ(SW4)は、MOSトランジスタで構成されていることを特徴とする請求項１に記載の電流サンプリング回路。
前記電圧バッファ(1)は、入力用PMOSトランジスタ(M3)と電流源用PMOSトランジスタ(M2)を直列に接続した構成を有することを特徴とする請求項１に記載の電流サンプリング回路。
前記MOSトランジスタからなる第１のスイッチ(SW2)と前記電圧バッファ(1)の入力との間に、ドレインとソースが短絡されたMOSトランジスタ(M6)からなる第４のスイッチ(SW5)を直列に介在させ、前記第１のスイッチ(SW2)と前記第４のスイッチ(SW5)とを逆の形態でオンオフ制御するように構成したことを特徴とする請求項２に記載の電流サンプリング回路。
前記第４のスイッチ(SW5)を構成するMOSトランジスタ(M6)のゲート幅が、前記第１のスイッチ(SW2)を構成するMOSトランジスタ(M5)のゲート幅の1/2となるように形成されていることを特徴とする請求項４に記載の電流サンプリング回路。
有機EL発光装置のデータ線を駆動するデータ線駆動手段として設けられる請求項１〜５のいずれかに記載の電流サンプリング回路。
前記有機EL発光装置は、パッシブマトリクス方式もしくはアクティブマトリクス方式の発光装置である請求項６に記載の電流サンプリング回路。
前記基準電流生成回路(4)は、
第１の定電流(Iref’)が流れるダイオード接続された第１のMOSトランジスタ(M10)と、
前記第１のMOSトランジスタ(M10)のゲート電圧によってゲート電圧が制御され、前記定電流(Iref’)のA倍の電流(A・Iref’)を前記基準電流(Iref)として生成する第２のMOSトランジスタ(M9)と、
を備えることを特徴とする請求項２に記載の電流サンプリング回路。
前記基準電流生成回路(4)は、
第１の定電流(Iref’)が流れるダイオード接続された第１のMOSトランジスタ(M10)と、
前記第１のMOSトランジスタ(M10)のゲート電圧によってゲート電圧が制御され、前記定電流(Iref’)のA倍の電流(A・Iref’)を前記基準電流(Iref)として生成する第２のMOSトランジスタ(M9)と、
第２の定電流（Iref0）が入力され前記第１の定電流(Iref’)を出力するカレントミラー回路と、
を備えることを特徴とする請求項２に記載の電流サンプリング回路。