JP4794030B2 - 半導体装置 - Google Patents
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- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、複数のゲート電極が一方向に沿って配列しながら、トランジスタの形成領域上に形成された半導体装置のパターン構成に関するものである。
【０００２】
【従来の技術】
一般に、半導体装置内の半導体集積回路を設計する際には、一度に半導体集積回路の全体を構築するのではなく、スタンダードセルと呼ばれる機能ブロックを所定の規則のもとに複数組合せることにより、半導体集積回路を構築する。このようにスタンダードセルを複数組合せる手法は、セルベース設計と呼ばれている。
【０００３】
スタンダードセルを用いたセルベース設計における半導体集積回路としては、インバータ回路、ＡＮＤ回路、ＮＡＮＤ回路をはじめとする単純な基本ゲート回路の他に、フリップフロップ回路などのやや複雑なもの、さらに加算器などの比較的規模の大きいブロック回路など、さまざまな種類の回路が必要に応じて用いられる。
【０００４】
セルベース設計のルールとしては、スタンダードセル同士をできるだけ近くに隣接して配置できるように、スタンダードセル高さ、電源線太さ、配線帯位置および入出力ピン位置などの統一が図られる。このようなスタンダードセルとして、たとえば図１３に示すようなレイアウトパターンを有するスタンダードセルが用いられている。
【０００５】
図１３は、従来のスタンダードセルにおけるトランジスタ部分の下地構造の様子を模式的に描いたものである。なお、スタンダードセルの領域を示すものとしてセル枠２１を２点鎖線で示す。このスタンダードセルにおいては、ゲート長方向に配置されたゲート電極１，２，３，４と、イオンの注入によって不純物イオンがシリコン基板に導入されて形成される活性領域５，６，７とが設けられている。
【０００６】
ゲート電極１〜４は活性領域５〜７上を通過し、ゲート電極１〜４のゲート幅方向の両端部には、所定形状の配線部１５、１６、１７、１８が設けられている。
【０００７】
活性領域５〜７とゲート電極１〜４とにより囲まれた領域において、トランジスタのソース／ドレイン領域８〜１４が規定される。たとえば、ゲート電極１を有するトランジスタは、ソース／ドレイン領域８，９を有し、ゲート電極２を有するトランジスタは、ソース／ドレイン領域９，１０を有する。これら２つのトランジスタは、ソース／ドレイン領域９を共有化した構成となっている。また、ゲート電極３を有するトランジスタは、ソース／ドレイン領域１１，１２が設けられ、ゲート電極４を有するトランジスタは、ソース／ドレイン領域１３，１４が設けられる。
【０００８】
配線部１５〜１８は、ゲート電極１〜４を、ゲート電極１〜４の上層に設けられる配線（図示省略）に電気的に接続するために設けられた領域で、通常はこの配線部と配線との間に接続されるコンタクトホールが設けられることにより、ゲート電極１〜４と上層の配線とが接続される。また、ソース／ドレイン領域８〜１４も、これらの領域内にコンタクトホールを設け、ゲート電極と同様に、上層の配線に接続される。
【０００９】
このように、各トランジスタのゲート電極およびソース／ドレイン領域が上層配線と電気的に接続されることによって論理回路を構成することができる。また、スタンダードセルはこのような構成を有することにより、トランジスタのサイズは、活性領域５〜７およびゲート電極１〜４のゲート幅方向の寸法を変化させることによって、任意の大きさに設定することができる。その結果、半導体集積回路の性能を容易に最適化することができる。
【００１０】
これに対して、いわゆるゲートアレイ構造の場合は、トランジスタの基本サイズが予め決められているために、その整数倍でしかサイズを調整することはできず、回路の最適化が困難となる。すなわち、セルベースによる設計はゲートアレイによる設計よりも高性能のＬＳＩを実現できるメリットがある。
【００１１】
【発明が解決しようとする課題】
しかし近年、素子寸法、配線寸法の微細化が飛躍的に進み、パターン寸法が露光装置の光源の波長以下となっており、これによるパターンの仕上がり寸法のばらつきが問題となり始めている。すなわち、規則的なパターンを露光する場合は、ほぼ同様のサイズで仕上げることができる。しかし、図１３に示した従来のゲート電極の構造のように、不規則なパターンを露光する場合は、露光装置から照射される露光光の不規則な干渉による影響のために、各ゲート電極の仕上がり寸法が異なる問題が生じる。
【００１２】
たとえば、図１３に示すゲート電極２に着目した場合、ゲート電極２の上半分の領域には、左側にゲート電極１が存在し、ゲート電極２の下半分の領域には、左側にゲート電極１は存在しない。この場合、ゲート電極２の上半分と下半分とではゲート電極２の仕上がり寸法が異なってしまう。一般に、ゲート電極においてはゲート長がトランジスタの性能を左右する。ゲート長が設計値よりも長いと、トランジスタがオン状態のときの負荷駆動能力が低下するため、トランジスタの駆動速度が劣化する。逆に、ゲート長が設計値よりも短いと、トランジスタがオフ時のリーク電流が大きくなるために消費電力が増大する。
【００１３】
したがって、セルベースによる設計の場合、不規則パターン形状を有するゲート電極の仕上がり寸法がばらつくために、半導体集積回路内のトランジスタの速度劣化、消費電力増加等の性能低下を引起こしてしまう。
【００１４】
したがって、この発明の目的は、上記問題点を解決するためになされたものであり、トランジスタの性能低下を抑えるパターン構造を有する半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
この発明に基づいた半導体装置においては、半導体基板に形成された複数のソース／ドレイン領域と、第１の方向に沿って配列され、各々のゲート幅方向は上記第１の方向と垂直な第２の方向と一致する複数のゲート電極とを有するトランジスタ形成領域と、各々は、上記複数のゲート電極のうちの一つと、上記複数のソース／ドレイン領域のうちの二つとにより構成された、複数の電界効果トランジスタとを備える。さらに、上記複数の電界効果トランジスタは、上記複数のソース／ドレイン領域の第２の方向に沿った長さである活性領域幅が異なるものを２種以上含み、上記複数のゲート電極の各々のゲート幅は、最も長い活性領域幅以上に設けられる。
【００１６】
このように、ゲート電極の各々のゲート幅が、最も長い活性領域幅以上に設けられることにより、ゲート長方向に隣合うゲート電極においては、活性領域幅において対向する側面が存在することとなり、露光光の不規則な干渉による影響を低減させることが可能になり、各ゲート電極の仕上がり寸法の均一化を図ることが可能になる。
【００１７】
また、上記発明において好まし形態として、上記複数のゲート電極の各々は、互いに隣接する上記ゲート電極の対向する側壁の間隔が略同一に設けられる。また、好ましくは、上記複数のゲート電極は、同一ゲート長を有する。
【００１８】
この構成より、略同一形状のゲート電極が、第１の方向に規則正しく配置されることとなるため、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響が相互に等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００１９】
また、上記発明において好ましい形態として、当該半導体装置は、複数の上記トランジスタ形成領域を含み、上記トランジスタ形成領域が上記第２の方向に並んで配置される。
【００２０】
このように、トランジスタ形成領域が第２の方向に配置される場合においても、各トランジスタ形成領域における各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００２１】
また、上記発明において好ましい形態として、当該半導体装置は、複数の上記トランジスタ形成領域を有し、上記トランジスタ形成領域が上記第１の方向に並んで配置され、上記トランジスタ形成領域の間には、第１補助パターン電極が設けられ、上記第１補助パターン電極は、上記ゲート電極と同一ゲート長に設けられるとともに、両側の上記トランジスタ形成領域に設けられる上記ゲート電極のゲート長方向のピッチを同一とする位置に設けられ、上記第１補助パターン電極のゲート幅方向の両端部は、上記ゲート電極の上記第２の方向の両端部と同一またはそれを外側に超えるように設けられる。
【００２２】
このように、トランジスタ形成領域が上記第１の方向に配置される場合において、各トランジスタ形成領域の間に、ゲート電極と略同一形状を有し、各ゲート電極と同一ピッチとなるように第１補助パターン電極を設けることにより、全てのゲート電極が、第１の方向に規則正しく配置されることとなるため、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響が相互に等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００２３】
また、上記発明において好ましい形態として、上記第１の方向において、上記トランジスタ形成領域と隣接しない側の最も外側に位置する前記ゲート電極の外側には、第２補助パターン電極が設けられ、上記第２補助パターン電極は、上記ゲート電極と同一ゲート長に設けられるとともに、上記ゲート電極の上記第１の方向のピッチと同一に配置され、上記第２補助パターン電極の上記第２の方向の両端部が、上記ゲート電極の上記第２の方向の両端部と同一またはそれを外側に超えるように設けられる。
【００２４】
このように、トランジスタ形成領域と隣接しない側の最も外側に位置する上記ゲート電極の外側に、第２補助パターン電極を設けることにより、最も外側に位置するゲート電極と、中間に位置するゲート電極との、パターン形成時における露光工程時の条件が等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００２５】
また、上記発明において好ましい形態として、選択された上記ゲート電極の上記第２の方向の端部に、任意形状のゲート配線部が設けられる。
【００２６】
また、上記発明において好ましい形態として、上記複数のゲート電極は、電気的に孤立した少なくとも一つのゲート電極を含み、それ以外のゲート電極にはそのゲート電極の第１の方向に沿った長さよりも長い幅をもつ配線部が接続される。
【００２７】
また、上記発明において好ましい形態として、上記トランジスタ形成領域内の上記ゲート電極は、半導体装置の動作に寄与する第１ゲート電極と、半導体装置の動作に寄与しない第２ゲート電極とを含む。
【００２８】
このように、第１ゲート電極と第２ゲート電極とを混在させることにより、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響を相互に等しくすることができ、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００２９】
また、上記発明において好ましい形態として、選択された上記ゲート電極は、上記第２の方向の一端から他端までが一部材で構成される。また、上記発明において好ましい形態として、選択された上記ゲート電極は、上記第２の方向の一端から他端にかけて２以上に分割される。これらの構成を採用することによっても、各ゲート電極の形状が略同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００３０】
また、上記発明において好ましい形態として、上記複数のゲート電極の各々は、互いに隣接する上記ゲート電極の対向する側壁の間隔がすべて同一に設けられる。
【００３１】
この構成を採用することにより、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極の側壁パターンからの影響を相互に等しくすることができ、各ゲート電極の仕上がり寸法を設計どおりに仕上げることが可能になる。その結果、半導体装置の特性を設計どおり発揮させることが可能になる。
【００３２】
また、上記発明において好ましい形態として、互いに隣接する上記活性領域の上記第１の方向の間隔がすべて同一間隔に設けられる。
【００３３】
この構成を採用することにより、活性領域のパターン形成時における露光工程時に、隣接する活性領域の影響を相互に等しくすることができ、各活性領域の仕上がり寸法を設計どおりに仕上げることが可能になる。その結果、半導体装置の特性を設計どおり発揮させることが可能になる。
【００３４】
また、上記発明において好ましい形態として、上記トランジスタ形成領域に一つのスタンダードセルが構成される。
【００３５】
この発明に基づいた半導体装置の局面においては、上述した半導体装置を、行方向および列方向に複数配置して、半導体集積回路を構成する。これにより、動作特性の信頼性の高い半導体装置を得ることが可能になる。
また、この発明の他の局面に基づいた半導体装置は、半導体基板上に形成され、それぞれがゲート電極およびソース／ドレイン領域を有する第１トランジスタ領域、第２トランジスタ領域、および第３トランジスタ領域と、上記半導体基板上に形成され、ゲート電極を有し、ソース／ドレイン領域を有さない第１領域と、上記半導体基板上に形成され、ゲート電極を有し、ソース／ドレイン領域を有さない第２領域とを備え、上記第１領域は、上記第１トランジスタ領域と上記第２トランジスタ領域との間に形成され、上記第２領域は、上記第２トランジスタ領域と上記第３トランジスタ領域との間に形成され、上記第１トランジスタ領域のゲート電極のゲート幅、上記第２トランジスタ領域のゲート電極のゲート幅、上記第３トランジスタ領域のゲート電極のゲート幅、上記第１領域のゲート電極のゲート幅、および上記第２領域のゲート電極のゲート幅は、ゲート幅方向が同一の方向になるように配置され、上記第１領域のゲート電極のゲート長は、上記第１トランジスタ領域のゲート電極のゲート長、上記第２トランジスタ領域のゲート電極のゲート長、上記第３トランジスタ領域のゲート電極のゲート長、および上記第２領域のゲート電極のゲート長よりも大きく、上記第２領域のゲート電極のゲート長は、上記第１トランジスタ領域のゲート電極のゲート長、上記第２トランジスタ領域のゲート電極のゲート長、および上記第３トランジスタ領域のゲート電極のゲート長よりも大きく、上記第１トランジスタ領域のゲート電極の上記第１領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第１領域のゲート電極の上記第１トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、上記第２トランジスタ領域のゲート電極の上記第１領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第１領域のゲート電極の上記第２トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、上記第２トランジスタ領域のゲート電極の上記第２領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第２領域のゲート電極の上記第２トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、上記第３トランジスタ領域のゲート電極の上記第２領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第２領域のゲート電極の上記第３トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔とは、略同一である。
【００３６】
【発明の実施の形態】
以下、本願発明に基づいた半導体装置の各実施の形態について、図を参照しながら説明する。なお、各図はスタンダードセルにおけるトランジスタ部分の下地構造の様子を模式的に描いたものである。また、各図中において、説明の便宜上、スタンダードセルの領域を示すものとしてセル枠およびトランジスタ形成領域を２点鎖線で示す。また、上述した図１３に示す従来技術におけるスタンダードセルと同一または相当部分については同一の参照符号を付して、詳細な説明は省略する。
【００３７】
なお、以下の説明において、スタンダードセルに設けられるゲート電極のゲート長に沿う第１の方向をゲート長方向と称し、ゲート長方向に直交する第２の方向をゲート幅方向と称する。
【００３８】
（実施の形態１）
（構成）
以下、本実施の形態におけるスタンダードセルの構造について説明する。図１を参照して、セル枠２１内に設けられるトランジスタ形成領域１０１には、トランジスタの動作に寄与する第１ゲート電極１〜４、活性領域５〜７およびトランジスタの動作に寄与しない第２ゲート電極１９，２０が設けられている。
【００３９】
第１ゲート電極１〜４および第２ゲート電極１９，２０は、いずれも同一長であり、また、すべてゲート長方向が同一となるように配列されるとともに、すべて同一ピッチで配列されている。ここで、ピッチとは、図１中に示すように、２つのゲート電極の中心線間の距離を意味するものとする（図中Ｐ）。また、第１ゲート電極１〜４および第２ゲート電極１９，２０のゲート幅方向の両端部が、それぞれ同一仮想直線上に略並ぶように配列されている。本実施の形態における第１ゲート電極１〜４および第２ゲート電極１９，２０は、いずれも、ゲート幅方向において一方端から他方端まで、同一部材で構成され、同一長さを有している。
【００４０】
第１ゲート電極１〜４の下方には、活性領域５，６，７が設けられ、各ゲート電極によりトランジスタが構成される。なお、活性領域５はゲート幅方向において、２種の幅を有するように設けられているが、第１ゲート電極１は、最も長い活性領域幅以上となるように設けられている。
【００４１】
トランジスタのサイズは、活性領域５〜７の大きさにより決定されており、この点でゲートアレイ方式とは異なっている。また、第１ゲート電極１〜４からの配線部１５，１６，１７，１８も、従来技術と同様に、必要に応じてトランジスタ形成領域１０１の外部において任意形状に設けることができる。なお、本実施の形態における配線部１５，１６，１７，１８は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。
【００４２】
（作用・効果）
上記構成からなるスタンダードセルによれば、同一形状の第１ゲート電極１〜４および第２ゲート電極１９，２０が、ゲート長方向に規則正しく配置されることから、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響が相互に等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、ゲート電極の仕上がりのばらつきに基づく半導体集積回路の動作速度劣化や消費電力増大を防止することが可能となる。
【００４３】
なお、本実施の形態において、それぞれのトランジスタは、ｐＭＯＳとｎＭＯＳのいずれであってもよく、同様の作用・効果を得ることができる。また、同一形状の第１ゲート電極１〜４および第２ゲート電極１９，２０が混在する場合について説明したが、すべてのゲート電極がトランジスタの動作に寄与する第１ゲート電極であっても、同様の作用・効果を得ることができる。
【００４４】
（実施の形態２）
（構成）
以下、本実施の形態におけるスタンダードセルの構造について説明する。図２を参照して、本実施の形態におけるスタンダードセルの構造は、１つのセル枠２１の中にトランジスタ形成領域１０２およびトランジスタ形成領域１０３をゲート幅方向に配置している。
【００４５】
（トランジスタ形成領域１０２）
トランジスタ形成領域１０２には、トランジスタの動作に寄与する第１ゲート電極３１，３２，３４，３６、およびトランジスタの動作に寄与しない第２ゲート電極３３，３５が設けられている。第１ゲート電極３１，３２，３４，３６および第２ゲート電極３３，３５は、いずれも同一長であり、また、すべてゲート長方向が同一となるように配列されるとともに、すべて同一ピッチで配列されている。
【００４６】
また、第１ゲート電極３１，３２，３４，３６および第２ゲート電極３３，３５のゲート幅方向の両端部が、それぞれ同一仮想直線上に略並ぶように配列されている。本実施の形態における第１ゲート電極３１，３２，３４，３６および第２ゲート電極３３，３５は、いずれも、ゲート幅方向において一方端から他方端まで、同一部材で構成されている。
【００４７】
第１ゲート電極３１，３２，３４，３６の下方には、活性領域５０，５１，５２が設けられ、各ゲート電極によりトランジスタが構成される。なお、活性領域５０はゲート幅方向において、２種の幅を有するように設けられているが、第１ゲート電極３１は、最も長い活性領域幅以上となるように設けられている。
【００４８】
トランジスタのサイズは、活性領域５０〜５２の大きさにより決定されており、この点でゲートアレイ方式とは異なっている。また、第１ゲート電極３１，３２，３４，３６からの配線部４３，４４，４５，４８も、従来技術と同様に、必要に応じてトランジスタ形成領域１０２の外部において任意形状に設けることができる。なお、本実施の形態における配線部４３，４４，４５，４８は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。
【００４９】
（トランジスタ形成領域１０３）
トランジスタ形成領域１０３には、トランジスタの動作に寄与する第１ゲート電極３７，３８，４０，４２、およびトランジスタの動作に寄与しない第２ゲート電極３９，４１が設けられている。第１ゲート電極３７，３８，４０，４２および第２ゲート電極３９，４１は、いずれも同一長であり、また、すべてゲート長方向が同一となるように配列されるとともに、すべて同一ピッチで配列されている。
【００５０】
また、第１ゲート電極３７，３８，４０，４２および第２ゲート電極３９，４１のゲート幅方向の両端部が、それぞれ同一仮想直線上に略並ぶように配列されている。本実施の形態における第１ゲート電極３７，３８，４０，４２および第２ゲート電極３９，４１は、いずれも、ゲート幅方向において一方端から他方端まで、同一部材で構成されている。
【００５１】
なお、トランジスタ形成領域１０２に設けられた第１ゲート電極３１，３２，３４，３６および第２ゲート電極３３，３５よりも、トランジスタ形成領域１０３に設けられた第１ゲート電極３７，３８，４０，４２および第２ゲート電極３９，４１のゲート幅の方が短く設定されている。
【００５２】
第１ゲート電極３７，３８，４０，４２の下方には、活性領域５３，５４，５５が設けられ、各ゲート電極によりトランジスタが構成される。なお、活性領域５３はゲート幅方向において、２種の幅を有するように設けられているが、第１ゲート電極３７は、最も長い活性領域幅以上となるように設けられている。
【００５３】
トランジスタのサイズは、活性領域５３〜５５の大きさにより決定されており、この点でゲートアレイ方式とは異なっている。また、第１ゲート電極３７，３８，４０，４２からの配線部４６，４７，４８，４９も、従来技術と同様に、必要に応じてトランジスタ形成領域１０３の外部において任意形状に設けることができる。なお、本実施の形態における配線部４６，４７，４８，４９は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。また、配線部４８は、第１ゲート電極３４と第１ゲート電極４０との共有配線となっている。
【００５４】
（作用・効果）
上記構成からなるスタンダードセルによれば、１つのセル枠２１の中にトランジスタ形成領域１０２およびトランジスタ形成領域１０３をゲート幅方向に設けている場合であっても、上記実施の形態１と同様の作用・効果を得ることができる。
【００５５】
さらに、本実施の形態におけるように、トランジスタ形成領域をゲート幅方向に２段構成とすることで、たとえば、ｐＭＯＳトランジスタとｎＭＯＳトランジスタをそれぞれの領域に分けて形成することができ、レイアウトを容易化することができる。また、２つのトランジスタ形成領域のトランジスタサイズを個別に設定することができるので、たとえば第１ゲート電極３４と第１ゲート電極４０とのように活性領域外の余分なゲート領域を小さくすることが可能となるので、寄生容量を低減することができ、高速かつ低消費電力の半導体集積回路が実現可能となる。
【００５６】
なお、本実施の形態においては、トランジスタ形成領域をゲート幅方向に２段設ける場合について説明したが、３段以上設ける場合であっても、同様の作用効果を得ることができる。
【００５７】
また、トランジスタ形成領域１０２におけるゲート電極幅とトランジスタ形成領域１０３におけるゲート電極幅とを異ならせる構成を採用しているが、両領域のゲート電極幅を同一にすることによっても、同様の作用効果を得ることができる。
【００５８】
（実施の形態３）
（構成）
図３に、本実施の形態における半導体装置を示す。図３を参照して、本実施の形態におけるスタンダードセルの構造は、１つのセル枠２１の中にトランジスタ形成領域１０２およびトランジスタ形成領域１０３をゲート長方向に配置している。さらに、トランジスタ形成領域１０２とトランジスタ形成領域１０３との間には、第１補助パターン電極５８が設けられている。
【００５９】
（トランジスタ形成領域１０２，１０３）
トランジスタ形成領域１０２およびトランジスタ形成領域１０３の基本的構成は、上記実施の形態２における構成と同一である。異なる構成点は、トランジスタ形成領域１０２の第１ゲート電極３４に配線部５６が設けられ、トランジスタ形成領域１０３の第１ゲート電極４０に配線部５７が設けられている構成と、トランジスタ形成領域１０２およびトランジスタ形成領域１０３に設けられるゲート電極のゲート幅は全て同一幅に設けられている構成とである。なお、配線部５６，５７は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。
【００６０】
（第１補助パターン電極５８）
トランジスタ形成領域１０２およびトランジスタ形成領域１０３は、第１補助パターン電極５８を挟んでゲート幅にずれて配置されており、第１補助パターン電極５８のゲート幅方向の両端部は、トランジスタ形成領域１０２，１０３に設けられるゲート電極の両端部によって規定される仮想直線（図３においては、トランジスタ形成領域を規定する２点鎖線）を外側に超えるように設けられている。
【００６１】
また、第１補助パターン電極５８は、ゲート電極と同一長に設けられるとともに、トランジスタ形成領域１０２，１０３に設けられるゲート電極のゲート長方向のピッチを同一とする位置に設けられている。
【００６２】
（作用・効果）
上記構成からなるスタンダードセルによれば、１つのセル枠２１の中にトランジスタ形成領域１０２およびトランジスタ形成領域１０３をゲート長方向に設けている場合であっても、第１補助パターン電極５８を設けることにより、上記実施の形態１と同様の作用・効果を得ることができる。
【００６３】
さらに、本実施の形態におけるように、トランジスタ形成領域をゲート長方向に２段構成とすることで、たとえば、ｐＭＯＳトランジスタとｎＭＯＳトランジスタをそれぞれの領域に分けて形成することができ、レイアウトを容易化することができる。また、図４に示すように、２つのトランジスタ形成領域のトランジスタサイズを個別に設定することができる。
【００６４】
なお、本実施の形態においては、トランジスタ形成領域をゲート長方向に２段設ける場合について説明したが、３段以上設ける場合であっても、同様の作用効果を得ることができる。
【００６５】
また、上記実施の形態２におけるスタンダードセル構造と組合せることにより、ゲート幅方向と横ゲート長方向に異なるゲート電極サイズのトランジスタ形成領域を任意の数形成することが可能となり、キメの細かいゲート電極サイズの決定が可能となり、より高速動作、および、低消費電力の半導体集積回路を実現することが可能となる。
【００６６】
なお、第１補助パターン電極５８のゲート幅方向の両端部は、トランジスタ形成領域１０２，１０３に設けられるゲート電極の両端部によって規定される仮想直線を外側に超えるように設けているが、仮想直線と同一位置であっても、同様の作用効果をえることができる。
【００６７】
（実施の形態４）
（構成）
図５に、本実施の形態における半導体装置を示す。図５を参照して、本実施の形態におけるスタンダードセルの構造は、基本的構造は図１に示す実施の形態１におけるスタンダードセルの構造と同一であり、相違点は、実施の形態１で示したスタンダードセルの構造に対し、スタンダードセルのゲート長方向の外側の両側に第２補助パターン電極７１，７２が設けられている点にある。
【００６８】
この第２補助パターン電極７１，７２は、トランジスタ形成領域１０１に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７１，７２のゲート幅方向の両端部は、ゲート電極の仮想直線上（図５においては、トランジスタ形成領域１０１を規定する２点鎖線）となるように設けられている。
【００６９】
（作用・効果）
上記構成からなるスタンダードセルによれば、スタンダードセルの組合せによって半導体集積回路を構築する際に、スタンダードセルの隣に他のスタンダードセルが配置されず、ゲート電極が隣接しない場合においても、スタンダードセル内のトランジスタのゲート電極には、隣接するゲート電極が存在することになり、ゲート電極の仕上がり寸法のばらつきを防止することができる。その結果、上記実施の形態１と同様の作用効果を得ることができる。
【００７０】
（実施の形態５）
（構成）
図６に、本実施の形態における半導体装置を示す。図６を参照して、本実施の形態におけるスタンダードセルの構造は、図２に示す実施の形態２の構造と図５に示す実施の形態４の構造とを組合せたものである。なお、実施の形態２と同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００７１】
トランジスタ形成領域１０２における第１ゲート電極３１，３６のゲート長方向の外側には、第２補助パターン電極７３，７４が設けられている。第２補助パターン電極７３，７４は、トランジスタ形成領域１０２に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７３，７４のゲート幅方向の両端部は、ゲート電極の仮想直線上（図６においては、トランジスタ形成領域１０２を規定する２点鎖線）となるように設けられている。
【００７２】
また、トランジスタ形成領域１０３における第１ゲート電極３７，４２のゲート長方向の外側には、第２補助パターン電極７５，７６が設けられている。第２補助パターン電極７５，７６は、トランジスタ形成領域１０３に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７５，７６のゲート幅方向の両端部は、ゲート電極の仮想直線上（図６においては、トランジスタ形成領域１０３を規定する２点鎖線）となるように設けられている。
【００７３】
（作用・効果）
上記構成からなるスタンダードセルによれば、１つのスタンダードセルの中にトランジスタ形成領域がゲート幅方向に複数段存在する場合でも、ゲート電極の仕上がり寸法のばらつきを防止することができる。その結果、上記実施の形態２および実施の形態４と同様の作用効果を得ることができる。
【００７４】
（実施の形態６）
（構成）
図７に、本実施の形態における半導体装置を示す。図７を参照して、本実施の形態におけるスタンダードセルの構造は、図４に示す実施の形態３の構造と図５に示す実施の形態４の構造とを組合せたものである。なお、実施の形態３と同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００７５】
トランジスタ形成領域１０２における第１ゲート電極３１のゲート長方向の外側には、第２補助パターン電極７７が設けられている。第２補助パターン電極７７は、トランジスタ形成領域１０２に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７７のゲート幅方向の両端部は、ゲート電極の仮想直線上（図７においては、トランジスタ形成領域１０２を規定する２点鎖線）となるように設けられている。
【００７６】
また、トランジスタ形成領域１０３における第１ゲート電極４２のゲート長方向の外側には、第２補助パターン電極７８が設けられている。第２補助パターン電極７８は、トランジスタ形成領域１０３に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７８のゲート幅方向の両端部は、ゲート電極の仮想直線上（図７においては、トランジスタ形成領域１０３を規定する２点鎖線）となるように設けられている。
【００７７】
（作用・効果）
上記構成からなるスタンダードセルによれば、１つのスタンダードセルの中にトランジスタ形成領域がゲート長方向に複数段存在する場合でも、ゲート電極の仕上がり寸法のばらつきを防止することができる。その結果、上記実施の形態３および実施の形態４と同様の作用効果を得ることができる。
【００７８】
（実施の形態７）
（構成）
図８に、本実施の形態における半導体装置を示す。図８を参照して、本実施の形態におけるスタンダードセルの構造は、図１に示す実施の形態１におけるスタンダードセルの構造と比較した場合、ゲート電極を規則的に配置するために追加された第２ゲート電極１９，２０のゲート長方向のサイズが大きく設けられている。また、ゲート電極のゲート長方向に隣接するゲート電極の対向する側壁の間隔はすべて同一となるように設けられている。なお、その他の構成については実施の形態１と同一であるため、同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００７９】
（作用・効果）
一般に配線が多いスタンダードセルにおいては、上層の配線のためにゲート電極を離して配置する場合がある。実施の形態１のスタンダードセル構造のように、ゲート電極を完全に規則的に配置しようとすると、新たにゲート電極を追加して規則的な配置を実現する必要があり、追加したゲート電極分、ゲートピッチ単位で面積が増加する。
【００８０】
これに対して、本実施の形態におけるスタンダードセル構造によれば、追加された第２ゲート電極１９，２０のゲート長方向の幅を変化させるだけで、ゲート電極のゲート長方向に隣接するゲート電極の対向する側壁の間隔をすべて同一となるようにすることができるので、スタンダードセルの平面面積の増加を最小限にすることができる。
【００８１】
また、本実施の形態におけるスタンダードセル構造によれば、ゲート電極の形状が実施の形態１のように完全に規則的ではないが、トランジスタに使われる第１ゲート電極に対してはすべて等間隔の位置に隣接するゲート電極の側壁が存在するために、第１ゲート電極の仕上がり寸法のばらつきをほぼなくすことができる。したがって、高速かつ低消費電力の半導体集積回路を実現できる。
【００８２】
なお、本実施の形態においては、実施の形態１のスタンダードセル構造に適用した場合について説明したが、上記実施の形態２〜６のいずれのスタンダードセル構造に対しても適用することができ、同様の作用効果を得ることができる。
【００８３】
（実施の形態８）
（構成）
図９に、本実施の形態における半導体装置を示す。図９を参照して、本実施の形態におけるスタンダードセルの構造は、図１に示す実施の形態１におけるスタンダードセルの構造と比較した場合、第１ゲート電極１５，１７の活性領域５，６外の部分をゲート幅方向に２分割して、それぞれゲート電極１Ａ，１Ｂおよびゲート電極３Ａ，３Ｂに分割した構造を示す。なお、その他の構成については実施の形態１と同一であるため、同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００８４】
（作用・効果）
上記構成からなるスタンダードセルによれば、ゲート電極１Ａ，３Ａから構成されるトランジスタにおいては、ゲート電極の幅が必要幅しかないため、寄生容量が低減される。その結果、駆動速度が高速かつ低消費電力のスタンダードセルが実現される。
【００８５】
また、上記構成からなるスタンダードセルによれば、トランジスタ形成領域１０１の各ゲート電極が完全に規則的ではなくなるが、ほぼすべてのゲート電極に対して等間隔の位置に隣接するゲート電極が存在するために、ゲートの仕上がり寸法のばらつきをほぼなくすことができる。その結果、より駆動速度が高速かつ低消費電力の半導体集積回路を実現できる。
【００８６】
なお、本実施の形態においては、実施の形態１のスタンダードセル構造に適用した場合について説明したが、上記実施の形態２〜７のいずれのスタンダードセル構造に対しても適用することができ、同様の作用効果を得ることができる。
【００８７】
（実施の形態９）
（構成）
図１０に、本実施の形態における半導体装置を示す。図１０を参照して、本実施の形態におけるスタンダードセルの構造は、上記実施の形態８におけるスタンダードセルの構造に対して、さらに活性領域を規則的に配置している。第１ゲート電極１Ｂの下方に活性領域１１１が設けられ、第２ゲート電極１９の下方に活性領域１１２が設けられ、第１ゲート電極３Ｂの下方に活性領域１１３が設けられ、第２ゲート電極２０の下方に活性領域１１４が設けられている。なお、その他の構成については実施の形態１と同一であるため、同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００８８】
（作用・効果）
一般に、活性領域についても、ゲート電極と同様に、パターンの不規則さが増すと仕上がり寸法のばらつきが大きくなる性質がある。その結果、図８に示すように、活性領域のゲート幅方向および長方向の仕上がり寸法がばらつくと、活性領域のサイズが不均一となる結果、トランジスタのサイズが設計値と異なり、所望の性能が得られなくなる場合がある。したがって、上記構成からなるスタンダードセルの構造によれば、活性領域のパターンの規則性を増すことができ、所望の性能を得ることが可能になる。
【００８９】
（実施の形態１０）
（構成）
図１１に、本実施の形態における半導体装置を示す。図１１を参照して、本実施の形態における半導体装置の構造は、実施の形態１に準じる構成を有するスタンダードセルを用いてＬＳＩチップを構成した場合を示す。このＬＳＩチップ９１は、パッドおよび入出力バッファを配置する周辺回路領域９２〜９５、スタンダードセルを組合せて論理を構成するセルアレイ領域９６を有する。セルアレイ領域９６においては、実施の形態１に準じる構成を有する複数のスタンダードセル２２〜２４が行方向および列方向に配置されている。また、各スタンダードセルの間には、第２補助パターン電極８１〜８５が設けられている。
【００９０】
第２補助パターン電極８１〜８５は、スタンダードセル２２〜２４内のゲート電極をセルアレイ領域全体で規則的に配置するために、スタンダードセル２〜２４のゲート長方向の間隔を調整し、さらに必要に応じて第２補助パターン電極８１〜８５を追加することによって規則的な配置を実現している。
【００９１】
第２補助パターン電極８１〜８５のゲート長は、スタンダードセル２２〜２２のトランジスタに用いられるゲート電極のゲート長と同じサイズでもよく、また、第８図における第２ゲート電極１９，２０のように、隣接するゲート電極との間隔が等しくなるのであれば、スタンダードセル２２〜２４のトランジスタに用いられるゲート電極のゲート長よりも長くてもよい。
【００９２】
また、第２補助パターン電極８１〜８５のゲート幅は、第２補助パターン電極８１〜８５の両端部が、スタンダードセル２２〜２４のトランジスタに用いられるゲート電極のゲート幅方向の両端部によって規定される仮想直線上または仮想直線を外側に超えるように設けられる。
【００９３】
（作用・効果）
上記構成からなる半導体集積回路によれば、実施の形態１の構成を有するスタンダードセルを用いてゲート電極の規則的な配置を実現することができる。
【００９４】
（実施の形態１１）
（構成）
図１２に、本実施の形態における半導体装置を示す。図１２を参照して、本実施の形態における半導体装置の構造は、実施の形態４に準じる構成を有するスタンダードセルを用いてＬＳＩチップを構成した場合を示す。基本的構造は、上記実施の形態１０におけるＬＳＩチップの構成と同じである。
【００９５】
実施の形態４におけるスタンダードセルは、図５に示すように、スタンダードセルの境界部分に既に第２補助パターン電極７１および７２が形成されているため、上記実施の形態１０において用いた第２補助パターン電極８１〜８５は不要となっている。
【００９６】
スタンダードセル２２〜２４の配置に関しては、図示するスタンダードセル２２，２３のように、両スタンダードセルのエッジを揃えることによって、図４に示す第２補助パターン電極７１および７２を重ねて配置する方法や、また、図示するスタンダードセル２３と２４のように、両者をゲートピッチ分だけ離して配置する方法が採用でき、いずれの方法の場合も、セルアレイ領域の全体でゲート電極を規則的に配置することができる。
【００９７】
（作用・効果）
上記構成からなる半導体集積回路によれば、実施の形態４の構成を有するスタンダードセルを用いてゲート電極の規則的な配置を実現することができる。
【００９８】
なお、上記実施の形態１０および１１においては、実施の形態１および４に開示したスタンダードセル構造を適用した場合について説明したが、上記他の実施の形態のスタンダードセル構造を適用することができ、同様の作用効果を得ることができる。
【００９９】
以上、今回開示された実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって画定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１００】
【発明の効果】
この発明に基づいた半導体装置によれば、ゲート電極や活性領域の仕上がり形状のばらつきを防止することができ、高速動作かつ低消費電力の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【図１】 実施の形態１におけるスタンダードセル構造を模式的に示す平面図である。
【図２】 実施の形態２におけるスタンダードセル構造を模式的に示す平面図である。
【図３】 実施の形態３におけるスタンダードセル構造を模式的に示す平面図である。
【図４】 実施の形態３における他のスタンダードセル構造を模式的に示す平面図である。
【図５】 実施の形態４におけるスタンダードセル構造を模式的に示す平面図である。
【図６】 実施の形態５におけるスタンダードセル構造を模式的に示す平面図である。
【図７】 実施の形態６におけるスタンダードセル構造を模式的に示す平面図である。
【図８】 実施の形態７におけるスタンダードセル構造を模式的に示す平面図である。
【図９】 実施の形態８におけるスタンダードセル構造を模式的に示す平面図である。
【図１０】 実施の形態９におけるスタンダードセル構造を模式的に示す平面図である。
【図１１】 実施の形態１０におけるＬＳＩチップ構造を模式的に示す平面図である。
【図１２】 実施の形態１１におけるＬＳＩチップ構造を模式的に示す平面図である。
【図１３】 従来の技術におけるスタンダードセル構造を模式的に示す平面図である。
【符合の説明】
１，２，３，４ ゲート電極、１Ａ，１Ｂ，３Ａ，３Ｂ ゲート電極、５，６，７，５０，５１，５２，５３，５４，５５，１１１，１１２，１１３，１１４活性領域、８，９，１０，１１，１２，１３，１４ ソース／ドレイン領域、１５，１６，１７，１８ 配線部、１９，２０，２１ セル枠、２２，２３，２４ スタンダードセル、３１，３２，３４，３６，３７，３８，４０，４２ 第１ゲート電極、３３，３５，３９，４１ 第２ゲート電極、４３，４４，４５，４６，４７，４８，４９，５６，５７ 配線部、５８ 第１補助パターン電極、７１，７２，７３，７４，７５，７６，７７，７８，８１，８２，８３，８４，８５ 第２補助パターン電極、９１ ＬＳＩチップ、９２〜９５ 周辺回路領域、９６ セルアレイ領域、１０１，１０１，１０２，１０３ トランジスタ形成領域。
【発明の属する技術分野】
この発明は、半導体装置に関し、複数のゲート電極が一方向に沿って配列しながら、トランジスタの形成領域上に形成された半導体装置のパターン構成に関するものである。
【０００２】
【従来の技術】
一般に、半導体装置内の半導体集積回路を設計する際には、一度に半導体集積回路の全体を構築するのではなく、スタンダードセルと呼ばれる機能ブロックを所定の規則のもとに複数組合せることにより、半導体集積回路を構築する。このようにスタンダードセルを複数組合せる手法は、セルベース設計と呼ばれている。
【０００３】
スタンダードセルを用いたセルベース設計における半導体集積回路としては、インバータ回路、ＡＮＤ回路、ＮＡＮＤ回路をはじめとする単純な基本ゲート回路の他に、フリップフロップ回路などのやや複雑なもの、さらに加算器などの比較的規模の大きいブロック回路など、さまざまな種類の回路が必要に応じて用いられる。
【０００４】
セルベース設計のルールとしては、スタンダードセル同士をできるだけ近くに隣接して配置できるように、スタンダードセル高さ、電源線太さ、配線帯位置および入出力ピン位置などの統一が図られる。このようなスタンダードセルとして、たとえば図１３に示すようなレイアウトパターンを有するスタンダードセルが用いられている。
【０００５】
図１３は、従来のスタンダードセルにおけるトランジスタ部分の下地構造の様子を模式的に描いたものである。なお、スタンダードセルの領域を示すものとしてセル枠２１を２点鎖線で示す。このスタンダードセルにおいては、ゲート長方向に配置されたゲート電極１，２，３，４と、イオンの注入によって不純物イオンがシリコン基板に導入されて形成される活性領域５，６，７とが設けられている。
【０００６】
ゲート電極１〜４は活性領域５〜７上を通過し、ゲート電極１〜４のゲート幅方向の両端部には、所定形状の配線部１５、１６、１７、１８が設けられている。
【０００７】
活性領域５〜７とゲート電極１〜４とにより囲まれた領域において、トランジスタのソース／ドレイン領域８〜１４が規定される。たとえば、ゲート電極１を有するトランジスタは、ソース／ドレイン領域８，９を有し、ゲート電極２を有するトランジスタは、ソース／ドレイン領域９，１０を有する。これら２つのトランジスタは、ソース／ドレイン領域９を共有化した構成となっている。また、ゲート電極３を有するトランジスタは、ソース／ドレイン領域１１，１２が設けられ、ゲート電極４を有するトランジスタは、ソース／ドレイン領域１３，１４が設けられる。
【０００８】
配線部１５〜１８は、ゲート電極１〜４を、ゲート電極１〜４の上層に設けられる配線（図示省略）に電気的に接続するために設けられた領域で、通常はこの配線部と配線との間に接続されるコンタクトホールが設けられることにより、ゲート電極１〜４と上層の配線とが接続される。また、ソース／ドレイン領域８〜１４も、これらの領域内にコンタクトホールを設け、ゲート電極と同様に、上層の配線に接続される。
【０００９】
このように、各トランジスタのゲート電極およびソース／ドレイン領域が上層配線と電気的に接続されることによって論理回路を構成することができる。また、スタンダードセルはこのような構成を有することにより、トランジスタのサイズは、活性領域５〜７およびゲート電極１〜４のゲート幅方向の寸法を変化させることによって、任意の大きさに設定することができる。その結果、半導体集積回路の性能を容易に最適化することができる。
【００１０】
これに対して、いわゆるゲートアレイ構造の場合は、トランジスタの基本サイズが予め決められているために、その整数倍でしかサイズを調整することはできず、回路の最適化が困難となる。すなわち、セルベースによる設計はゲートアレイによる設計よりも高性能のＬＳＩを実現できるメリットがある。
【００１１】
【発明が解決しようとする課題】
しかし近年、素子寸法、配線寸法の微細化が飛躍的に進み、パターン寸法が露光装置の光源の波長以下となっており、これによるパターンの仕上がり寸法のばらつきが問題となり始めている。すなわち、規則的なパターンを露光する場合は、ほぼ同様のサイズで仕上げることができる。しかし、図１３に示した従来のゲート電極の構造のように、不規則なパターンを露光する場合は、露光装置から照射される露光光の不規則な干渉による影響のために、各ゲート電極の仕上がり寸法が異なる問題が生じる。
【００１２】
たとえば、図１３に示すゲート電極２に着目した場合、ゲート電極２の上半分の領域には、左側にゲート電極１が存在し、ゲート電極２の下半分の領域には、左側にゲート電極１は存在しない。この場合、ゲート電極２の上半分と下半分とではゲート電極２の仕上がり寸法が異なってしまう。一般に、ゲート電極においてはゲート長がトランジスタの性能を左右する。ゲート長が設計値よりも長いと、トランジスタがオン状態のときの負荷駆動能力が低下するため、トランジスタの駆動速度が劣化する。逆に、ゲート長が設計値よりも短いと、トランジスタがオフ時のリーク電流が大きくなるために消費電力が増大する。
【００１３】
したがって、セルベースによる設計の場合、不規則パターン形状を有するゲート電極の仕上がり寸法がばらつくために、半導体集積回路内のトランジスタの速度劣化、消費電力増加等の性能低下を引起こしてしまう。
【００１４】
したがって、この発明の目的は、上記問題点を解決するためになされたものであり、トランジスタの性能低下を抑えるパターン構造を有する半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
この発明に基づいた半導体装置においては、半導体基板に形成された複数のソース／ドレイン領域と、第１の方向に沿って配列され、各々のゲート幅方向は上記第１の方向と垂直な第２の方向と一致する複数のゲート電極とを有するトランジスタ形成領域と、各々は、上記複数のゲート電極のうちの一つと、上記複数のソース／ドレイン領域のうちの二つとにより構成された、複数の電界効果トランジスタとを備える。さらに、上記複数の電界効果トランジスタは、上記複数のソース／ドレイン領域の第２の方向に沿った長さである活性領域幅が異なるものを２種以上含み、上記複数のゲート電極の各々のゲート幅は、最も長い活性領域幅以上に設けられる。
【００１６】
このように、ゲート電極の各々のゲート幅が、最も長い活性領域幅以上に設けられることにより、ゲート長方向に隣合うゲート電極においては、活性領域幅において対向する側面が存在することとなり、露光光の不規則な干渉による影響を低減させることが可能になり、各ゲート電極の仕上がり寸法の均一化を図ることが可能になる。
【００１７】
また、上記発明において好まし形態として、上記複数のゲート電極の各々は、互いに隣接する上記ゲート電極の対向する側壁の間隔が略同一に設けられる。また、好ましくは、上記複数のゲート電極は、同一ゲート長を有する。
【００１８】
この構成より、略同一形状のゲート電極が、第１の方向に規則正しく配置されることとなるため、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響が相互に等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００１９】
また、上記発明において好ましい形態として、当該半導体装置は、複数の上記トランジスタ形成領域を含み、上記トランジスタ形成領域が上記第２の方向に並んで配置される。
【００２０】
このように、トランジスタ形成領域が第２の方向に配置される場合においても、各トランジスタ形成領域における各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００２１】
また、上記発明において好ましい形態として、当該半導体装置は、複数の上記トランジスタ形成領域を有し、上記トランジスタ形成領域が上記第１の方向に並んで配置され、上記トランジスタ形成領域の間には、第１補助パターン電極が設けられ、上記第１補助パターン電極は、上記ゲート電極と同一ゲート長に設けられるとともに、両側の上記トランジスタ形成領域に設けられる上記ゲート電極のゲート長方向のピッチを同一とする位置に設けられ、上記第１補助パターン電極のゲート幅方向の両端部は、上記ゲート電極の上記第２の方向の両端部と同一またはそれを外側に超えるように設けられる。
【００２２】
このように、トランジスタ形成領域が上記第１の方向に配置される場合において、各トランジスタ形成領域の間に、ゲート電極と略同一形状を有し、各ゲート電極と同一ピッチとなるように第１補助パターン電極を設けることにより、全てのゲート電極が、第１の方向に規則正しく配置されることとなるため、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響が相互に等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００２３】
また、上記発明において好ましい形態として、上記第１の方向において、上記トランジスタ形成領域と隣接しない側の最も外側に位置する前記ゲート電極の外側には、第２補助パターン電極が設けられ、上記第２補助パターン電極は、上記ゲート電極と同一ゲート長に設けられるとともに、上記ゲート電極の上記第１の方向のピッチと同一に配置され、上記第２補助パターン電極の上記第２の方向の両端部が、上記ゲート電極の上記第２の方向の両端部と同一またはそれを外側に超えるように設けられる。
【００２４】
このように、トランジスタ形成領域と隣接しない側の最も外側に位置する上記ゲート電極の外側に、第２補助パターン電極を設けることにより、最も外側に位置するゲート電極と、中間に位置するゲート電極との、パターン形成時における露光工程時の条件が等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００２５】
また、上記発明において好ましい形態として、選択された上記ゲート電極の上記第２の方向の端部に、任意形状のゲート配線部が設けられる。
【００２６】
また、上記発明において好ましい形態として、上記複数のゲート電極は、電気的に孤立した少なくとも一つのゲート電極を含み、それ以外のゲート電極にはそのゲート電極の第１の方向に沿った長さよりも長い幅をもつ配線部が接続される。
【００２７】
また、上記発明において好ましい形態として、上記トランジスタ形成領域内の上記ゲート電極は、半導体装置の動作に寄与する第１ゲート電極と、半導体装置の動作に寄与しない第２ゲート電極とを含む。
【００２８】
このように、第１ゲート電極と第２ゲート電極とを混在させることにより、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響を相互に等しくすることができ、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、各ゲート電極の形状が同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００２９】
また、上記発明において好ましい形態として、選択された上記ゲート電極は、上記第２の方向の一端から他端までが一部材で構成される。また、上記発明において好ましい形態として、選択された上記ゲート電極は、上記第２の方向の一端から他端にかけて２以上に分割される。これらの構成を採用することによっても、各ゲート電極の形状が略同一となり、半導体装置の特性を設計どおり発揮させることが可能になる。
【００３０】
また、上記発明において好ましい形態として、上記複数のゲート電極の各々は、互いに隣接する上記ゲート電極の対向する側壁の間隔がすべて同一に設けられる。
【００３１】
この構成を採用することにより、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極の側壁パターンからの影響を相互に等しくすることができ、各ゲート電極の仕上がり寸法を設計どおりに仕上げることが可能になる。その結果、半導体装置の特性を設計どおり発揮させることが可能になる。
【００３２】
また、上記発明において好ましい形態として、互いに隣接する上記活性領域の上記第１の方向の間隔がすべて同一間隔に設けられる。
【００３３】
この構成を採用することにより、活性領域のパターン形成時における露光工程時に、隣接する活性領域の影響を相互に等しくすることができ、各活性領域の仕上がり寸法を設計どおりに仕上げることが可能になる。その結果、半導体装置の特性を設計どおり発揮させることが可能になる。
【００３４】
また、上記発明において好ましい形態として、上記トランジスタ形成領域に一つのスタンダードセルが構成される。
【００３５】
この発明に基づいた半導体装置の局面においては、上述した半導体装置を、行方向および列方向に複数配置して、半導体集積回路を構成する。これにより、動作特性の信頼性の高い半導体装置を得ることが可能になる。
また、この発明の他の局面に基づいた半導体装置は、半導体基板上に形成され、それぞれがゲート電極およびソース／ドレイン領域を有する第１トランジスタ領域、第２トランジスタ領域、および第３トランジスタ領域と、上記半導体基板上に形成され、ゲート電極を有し、ソース／ドレイン領域を有さない第１領域と、上記半導体基板上に形成され、ゲート電極を有し、ソース／ドレイン領域を有さない第２領域とを備え、上記第１領域は、上記第１トランジスタ領域と上記第２トランジスタ領域との間に形成され、上記第２領域は、上記第２トランジスタ領域と上記第３トランジスタ領域との間に形成され、上記第１トランジスタ領域のゲート電極のゲート幅、上記第２トランジスタ領域のゲート電極のゲート幅、上記第３トランジスタ領域のゲート電極のゲート幅、上記第１領域のゲート電極のゲート幅、および上記第２領域のゲート電極のゲート幅は、ゲート幅方向が同一の方向になるように配置され、上記第１領域のゲート電極のゲート長は、上記第１トランジスタ領域のゲート電極のゲート長、上記第２トランジスタ領域のゲート電極のゲート長、上記第３トランジスタ領域のゲート電極のゲート長、および上記第２領域のゲート電極のゲート長よりも大きく、上記第２領域のゲート電極のゲート長は、上記第１トランジスタ領域のゲート電極のゲート長、上記第２トランジスタ領域のゲート電極のゲート長、および上記第３トランジスタ領域のゲート電極のゲート長よりも大きく、上記第１トランジスタ領域のゲート電極の上記第１領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第１領域のゲート電極の上記第１トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、上記第２トランジスタ領域のゲート電極の上記第１領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第１領域のゲート電極の上記第２トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、上記第２トランジスタ領域のゲート電極の上記第２領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第２領域のゲート電極の上記第２トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、上記第３トランジスタ領域のゲート電極の上記第２領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および上記第２領域のゲート電極の上記第３トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔とは、略同一である。
【００３６】
【発明の実施の形態】
以下、本願発明に基づいた半導体装置の各実施の形態について、図を参照しながら説明する。なお、各図はスタンダードセルにおけるトランジスタ部分の下地構造の様子を模式的に描いたものである。また、各図中において、説明の便宜上、スタンダードセルの領域を示すものとしてセル枠およびトランジスタ形成領域を２点鎖線で示す。また、上述した図１３に示す従来技術におけるスタンダードセルと同一または相当部分については同一の参照符号を付して、詳細な説明は省略する。
【００３７】
なお、以下の説明において、スタンダードセルに設けられるゲート電極のゲート長に沿う第１の方向をゲート長方向と称し、ゲート長方向に直交する第２の方向をゲート幅方向と称する。
【００３８】
（実施の形態１）
（構成）
以下、本実施の形態におけるスタンダードセルの構造について説明する。図１を参照して、セル枠２１内に設けられるトランジスタ形成領域１０１には、トランジスタの動作に寄与する第１ゲート電極１〜４、活性領域５〜７およびトランジスタの動作に寄与しない第２ゲート電極１９，２０が設けられている。
【００３９】
第１ゲート電極１〜４および第２ゲート電極１９，２０は、いずれも同一長であり、また、すべてゲート長方向が同一となるように配列されるとともに、すべて同一ピッチで配列されている。ここで、ピッチとは、図１中に示すように、２つのゲート電極の中心線間の距離を意味するものとする（図中Ｐ）。また、第１ゲート電極１〜４および第２ゲート電極１９，２０のゲート幅方向の両端部が、それぞれ同一仮想直線上に略並ぶように配列されている。本実施の形態における第１ゲート電極１〜４および第２ゲート電極１９，２０は、いずれも、ゲート幅方向において一方端から他方端まで、同一部材で構成され、同一長さを有している。
【００４０】
第１ゲート電極１〜４の下方には、活性領域５，６，７が設けられ、各ゲート電極によりトランジスタが構成される。なお、活性領域５はゲート幅方向において、２種の幅を有するように設けられているが、第１ゲート電極１は、最も長い活性領域幅以上となるように設けられている。
【００４１】
トランジスタのサイズは、活性領域５〜７の大きさにより決定されており、この点でゲートアレイ方式とは異なっている。また、第１ゲート電極１〜４からの配線部１５，１６，１７，１８も、従来技術と同様に、必要に応じてトランジスタ形成領域１０１の外部において任意形状に設けることができる。なお、本実施の形態における配線部１５，１６，１７，１８は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。
【００４２】
（作用・効果）
上記構成からなるスタンダードセルによれば、同一形状の第１ゲート電極１〜４および第２ゲート電極１９，２０が、ゲート長方向に規則正しく配置されることから、ゲート電極のパターン形成時における露光工程時に、隣接するゲート電極のパターンからの影響が相互に等しくなり、各ゲート電極の仕上がり寸法を等しくすることが可能になる。その結果、ゲート電極の仕上がりのばらつきに基づく半導体集積回路の動作速度劣化や消費電力増大を防止することが可能となる。
【００４３】
なお、本実施の形態において、それぞれのトランジスタは、ｐＭＯＳとｎＭＯＳのいずれであってもよく、同様の作用・効果を得ることができる。また、同一形状の第１ゲート電極１〜４および第２ゲート電極１９，２０が混在する場合について説明したが、すべてのゲート電極がトランジスタの動作に寄与する第１ゲート電極であっても、同様の作用・効果を得ることができる。
【００４４】
（実施の形態２）
（構成）
以下、本実施の形態におけるスタンダードセルの構造について説明する。図２を参照して、本実施の形態におけるスタンダードセルの構造は、１つのセル枠２１の中にトランジスタ形成領域１０２およびトランジスタ形成領域１０３をゲート幅方向に配置している。
【００４５】
（トランジスタ形成領域１０２）
トランジスタ形成領域１０２には、トランジスタの動作に寄与する第１ゲート電極３１，３２，３４，３６、およびトランジスタの動作に寄与しない第２ゲート電極３３，３５が設けられている。第１ゲート電極３１，３２，３４，３６および第２ゲート電極３３，３５は、いずれも同一長であり、また、すべてゲート長方向が同一となるように配列されるとともに、すべて同一ピッチで配列されている。
【００４６】
また、第１ゲート電極３１，３２，３４，３６および第２ゲート電極３３，３５のゲート幅方向の両端部が、それぞれ同一仮想直線上に略並ぶように配列されている。本実施の形態における第１ゲート電極３１，３２，３４，３６および第２ゲート電極３３，３５は、いずれも、ゲート幅方向において一方端から他方端まで、同一部材で構成されている。
【００４７】
第１ゲート電極３１，３２，３４，３６の下方には、活性領域５０，５１，５２が設けられ、各ゲート電極によりトランジスタが構成される。なお、活性領域５０はゲート幅方向において、２種の幅を有するように設けられているが、第１ゲート電極３１は、最も長い活性領域幅以上となるように設けられている。
【００４８】
トランジスタのサイズは、活性領域５０〜５２の大きさにより決定されており、この点でゲートアレイ方式とは異なっている。また、第１ゲート電極３１，３２，３４，３６からの配線部４３，４４，４５，４８も、従来技術と同様に、必要に応じてトランジスタ形成領域１０２の外部において任意形状に設けることができる。なお、本実施の形態における配線部４３，４４，４５，４８は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。
【００４９】
（トランジスタ形成領域１０３）
トランジスタ形成領域１０３には、トランジスタの動作に寄与する第１ゲート電極３７，３８，４０，４２、およびトランジスタの動作に寄与しない第２ゲート電極３９，４１が設けられている。第１ゲート電極３７，３８，４０，４２および第２ゲート電極３９，４１は、いずれも同一長であり、また、すべてゲート長方向が同一となるように配列されるとともに、すべて同一ピッチで配列されている。
【００５０】
また、第１ゲート電極３７，３８，４０，４２および第２ゲート電極３９，４１のゲート幅方向の両端部が、それぞれ同一仮想直線上に略並ぶように配列されている。本実施の形態における第１ゲート電極３７，３８，４０，４２および第２ゲート電極３９，４１は、いずれも、ゲート幅方向において一方端から他方端まで、同一部材で構成されている。
【００５１】
なお、トランジスタ形成領域１０２に設けられた第１ゲート電極３１，３２，３４，３６および第２ゲート電極３３，３５よりも、トランジスタ形成領域１０３に設けられた第１ゲート電極３７，３８，４０，４２および第２ゲート電極３９，４１のゲート幅の方が短く設定されている。
【００５２】
第１ゲート電極３７，３８，４０，４２の下方には、活性領域５３，５４，５５が設けられ、各ゲート電極によりトランジスタが構成される。なお、活性領域５３はゲート幅方向において、２種の幅を有するように設けられているが、第１ゲート電極３７は、最も長い活性領域幅以上となるように設けられている。
【００５３】
トランジスタのサイズは、活性領域５３〜５５の大きさにより決定されており、この点でゲートアレイ方式とは異なっている。また、第１ゲート電極３７，３８，４０，４２からの配線部４６，４７，４８，４９も、従来技術と同様に、必要に応じてトランジスタ形成領域１０３の外部において任意形状に設けることができる。なお、本実施の形態における配線部４６，４７，４８，４９は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。また、配線部４８は、第１ゲート電極３４と第１ゲート電極４０との共有配線となっている。
【００５４】
（作用・効果）
上記構成からなるスタンダードセルによれば、１つのセル枠２１の中にトランジスタ形成領域１０２およびトランジスタ形成領域１０３をゲート幅方向に設けている場合であっても、上記実施の形態１と同様の作用・効果を得ることができる。
【００５５】
さらに、本実施の形態におけるように、トランジスタ形成領域をゲート幅方向に２段構成とすることで、たとえば、ｐＭＯＳトランジスタとｎＭＯＳトランジスタをそれぞれの領域に分けて形成することができ、レイアウトを容易化することができる。また、２つのトランジスタ形成領域のトランジスタサイズを個別に設定することができるので、たとえば第１ゲート電極３４と第１ゲート電極４０とのように活性領域外の余分なゲート領域を小さくすることが可能となるので、寄生容量を低減することができ、高速かつ低消費電力の半導体集積回路が実現可能となる。
【００５６】
なお、本実施の形態においては、トランジスタ形成領域をゲート幅方向に２段設ける場合について説明したが、３段以上設ける場合であっても、同様の作用効果を得ることができる。
【００５７】
また、トランジスタ形成領域１０２におけるゲート電極幅とトランジスタ形成領域１０３におけるゲート電極幅とを異ならせる構成を採用しているが、両領域のゲート電極幅を同一にすることによっても、同様の作用効果を得ることができる。
【００５８】
（実施の形態３）
（構成）
図３に、本実施の形態における半導体装置を示す。図３を参照して、本実施の形態におけるスタンダードセルの構造は、１つのセル枠２１の中にトランジスタ形成領域１０２およびトランジスタ形成領域１０３をゲート長方向に配置している。さらに、トランジスタ形成領域１０２とトランジスタ形成領域１０３との間には、第１補助パターン電極５８が設けられている。
【００５９】
（トランジスタ形成領域１０２，１０３）
トランジスタ形成領域１０２およびトランジスタ形成領域１０３の基本的構成は、上記実施の形態２における構成と同一である。異なる構成点は、トランジスタ形成領域１０２の第１ゲート電極３４に配線部５６が設けられ、トランジスタ形成領域１０３の第１ゲート電極４０に配線部５７が設けられている構成と、トランジスタ形成領域１０２およびトランジスタ形成領域１０３に設けられるゲート電極のゲート幅は全て同一幅に設けられている構成とである。なお、配線部５６，５７は、ゲート電極のゲート長さよりも長い幅を持つ形状が採用されている。
【００６０】
（第１補助パターン電極５８）
トランジスタ形成領域１０２およびトランジスタ形成領域１０３は、第１補助パターン電極５８を挟んでゲート幅にずれて配置されており、第１補助パターン電極５８のゲート幅方向の両端部は、トランジスタ形成領域１０２，１０３に設けられるゲート電極の両端部によって規定される仮想直線（図３においては、トランジスタ形成領域を規定する２点鎖線）を外側に超えるように設けられている。
【００６１】
また、第１補助パターン電極５８は、ゲート電極と同一長に設けられるとともに、トランジスタ形成領域１０２，１０３に設けられるゲート電極のゲート長方向のピッチを同一とする位置に設けられている。
【００６２】
（作用・効果）
上記構成からなるスタンダードセルによれば、１つのセル枠２１の中にトランジスタ形成領域１０２およびトランジスタ形成領域１０３をゲート長方向に設けている場合であっても、第１補助パターン電極５８を設けることにより、上記実施の形態１と同様の作用・効果を得ることができる。
【００６３】
さらに、本実施の形態におけるように、トランジスタ形成領域をゲート長方向に２段構成とすることで、たとえば、ｐＭＯＳトランジスタとｎＭＯＳトランジスタをそれぞれの領域に分けて形成することができ、レイアウトを容易化することができる。また、図４に示すように、２つのトランジスタ形成領域のトランジスタサイズを個別に設定することができる。
【００６４】
なお、本実施の形態においては、トランジスタ形成領域をゲート長方向に２段設ける場合について説明したが、３段以上設ける場合であっても、同様の作用効果を得ることができる。
【００６５】
また、上記実施の形態２におけるスタンダードセル構造と組合せることにより、ゲート幅方向と横ゲート長方向に異なるゲート電極サイズのトランジスタ形成領域を任意の数形成することが可能となり、キメの細かいゲート電極サイズの決定が可能となり、より高速動作、および、低消費電力の半導体集積回路を実現することが可能となる。
【００６６】
なお、第１補助パターン電極５８のゲート幅方向の両端部は、トランジスタ形成領域１０２，１０３に設けられるゲート電極の両端部によって規定される仮想直線を外側に超えるように設けているが、仮想直線と同一位置であっても、同様の作用効果をえることができる。
【００６７】
（実施の形態４）
（構成）
図５に、本実施の形態における半導体装置を示す。図５を参照して、本実施の形態におけるスタンダードセルの構造は、基本的構造は図１に示す実施の形態１におけるスタンダードセルの構造と同一であり、相違点は、実施の形態１で示したスタンダードセルの構造に対し、スタンダードセルのゲート長方向の外側の両側に第２補助パターン電極７１，７２が設けられている点にある。
【００６８】
この第２補助パターン電極７１，７２は、トランジスタ形成領域１０１に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７１，７２のゲート幅方向の両端部は、ゲート電極の仮想直線上（図５においては、トランジスタ形成領域１０１を規定する２点鎖線）となるように設けられている。
【００６９】
（作用・効果）
上記構成からなるスタンダードセルによれば、スタンダードセルの組合せによって半導体集積回路を構築する際に、スタンダードセルの隣に他のスタンダードセルが配置されず、ゲート電極が隣接しない場合においても、スタンダードセル内のトランジスタのゲート電極には、隣接するゲート電極が存在することになり、ゲート電極の仕上がり寸法のばらつきを防止することができる。その結果、上記実施の形態１と同様の作用効果を得ることができる。
【００７０】
（実施の形態５）
（構成）
図６に、本実施の形態における半導体装置を示す。図６を参照して、本実施の形態におけるスタンダードセルの構造は、図２に示す実施の形態２の構造と図５に示す実施の形態４の構造とを組合せたものである。なお、実施の形態２と同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００７１】
トランジスタ形成領域１０２における第１ゲート電極３１，３６のゲート長方向の外側には、第２補助パターン電極７３，７４が設けられている。第２補助パターン電極７３，７４は、トランジスタ形成領域１０２に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７３，７４のゲート幅方向の両端部は、ゲート電極の仮想直線上（図６においては、トランジスタ形成領域１０２を規定する２点鎖線）となるように設けられている。
【００７２】
また、トランジスタ形成領域１０３における第１ゲート電極３７，４２のゲート長方向の外側には、第２補助パターン電極７５，７６が設けられている。第２補助パターン電極７５，７６は、トランジスタ形成領域１０３に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７５，７６のゲート幅方向の両端部は、ゲート電極の仮想直線上（図６においては、トランジスタ形成領域１０３を規定する２点鎖線）となるように設けられている。
【００７３】
（作用・効果）
上記構成からなるスタンダードセルによれば、１つのスタンダードセルの中にトランジスタ形成領域がゲート幅方向に複数段存在する場合でも、ゲート電極の仕上がり寸法のばらつきを防止することができる。その結果、上記実施の形態２および実施の形態４と同様の作用効果を得ることができる。
【００７４】
（実施の形態６）
（構成）
図７に、本実施の形態における半導体装置を示す。図７を参照して、本実施の形態におけるスタンダードセルの構造は、図４に示す実施の形態３の構造と図５に示す実施の形態４の構造とを組合せたものである。なお、実施の形態３と同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００７５】
トランジスタ形成領域１０２における第１ゲート電極３１のゲート長方向の外側には、第２補助パターン電極７７が設けられている。第２補助パターン電極７７は、トランジスタ形成領域１０２に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７７のゲート幅方向の両端部は、ゲート電極の仮想直線上（図７においては、トランジスタ形成領域１０２を規定する２点鎖線）となるように設けられている。
【００７６】
また、トランジスタ形成領域１０３における第１ゲート電極４２のゲート長方向の外側には、第２補助パターン電極７８が設けられている。第２補助パターン電極７８は、トランジスタ形成領域１０３に設けられるゲート電極と同一長に設けられるとともに、ゲート長方向のピッチが同一に配置される。また、第２補助パターン電極７８のゲート幅方向の両端部は、ゲート電極の仮想直線上（図７においては、トランジスタ形成領域１０３を規定する２点鎖線）となるように設けられている。
【００７７】
（作用・効果）
上記構成からなるスタンダードセルによれば、１つのスタンダードセルの中にトランジスタ形成領域がゲート長方向に複数段存在する場合でも、ゲート電極の仕上がり寸法のばらつきを防止することができる。その結果、上記実施の形態３および実施の形態４と同様の作用効果を得ることができる。
【００７８】
（実施の形態７）
（構成）
図８に、本実施の形態における半導体装置を示す。図８を参照して、本実施の形態におけるスタンダードセルの構造は、図１に示す実施の形態１におけるスタンダードセルの構造と比較した場合、ゲート電極を規則的に配置するために追加された第２ゲート電極１９，２０のゲート長方向のサイズが大きく設けられている。また、ゲート電極のゲート長方向に隣接するゲート電極の対向する側壁の間隔はすべて同一となるように設けられている。なお、その他の構成については実施の形態１と同一であるため、同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００７９】
（作用・効果）
一般に配線が多いスタンダードセルにおいては、上層の配線のためにゲート電極を離して配置する場合がある。実施の形態１のスタンダードセル構造のように、ゲート電極を完全に規則的に配置しようとすると、新たにゲート電極を追加して規則的な配置を実現する必要があり、追加したゲート電極分、ゲートピッチ単位で面積が増加する。
【００８０】
これに対して、本実施の形態におけるスタンダードセル構造によれば、追加された第２ゲート電極１９，２０のゲート長方向の幅を変化させるだけで、ゲート電極のゲート長方向に隣接するゲート電極の対向する側壁の間隔をすべて同一となるようにすることができるので、スタンダードセルの平面面積の増加を最小限にすることができる。
【００８１】
また、本実施の形態におけるスタンダードセル構造によれば、ゲート電極の形状が実施の形態１のように完全に規則的ではないが、トランジスタに使われる第１ゲート電極に対してはすべて等間隔の位置に隣接するゲート電極の側壁が存在するために、第１ゲート電極の仕上がり寸法のばらつきをほぼなくすことができる。したがって、高速かつ低消費電力の半導体集積回路を実現できる。
【００８２】
なお、本実施の形態においては、実施の形態１のスタンダードセル構造に適用した場合について説明したが、上記実施の形態２〜６のいずれのスタンダードセル構造に対しても適用することができ、同様の作用効果を得ることができる。
【００８３】
（実施の形態８）
（構成）
図９に、本実施の形態における半導体装置を示す。図９を参照して、本実施の形態におけるスタンダードセルの構造は、図１に示す実施の形態１におけるスタンダードセルの構造と比較した場合、第１ゲート電極１５，１７の活性領域５，６外の部分をゲート幅方向に２分割して、それぞれゲート電極１Ａ，１Ｂおよびゲート電極３Ａ，３Ｂに分割した構造を示す。なお、その他の構成については実施の形態１と同一であるため、同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００８４】
（作用・効果）
上記構成からなるスタンダードセルによれば、ゲート電極１Ａ，３Ａから構成されるトランジスタにおいては、ゲート電極の幅が必要幅しかないため、寄生容量が低減される。その結果、駆動速度が高速かつ低消費電力のスタンダードセルが実現される。
【００８５】
また、上記構成からなるスタンダードセルによれば、トランジスタ形成領域１０１の各ゲート電極が完全に規則的ではなくなるが、ほぼすべてのゲート電極に対して等間隔の位置に隣接するゲート電極が存在するために、ゲートの仕上がり寸法のばらつきをほぼなくすことができる。その結果、より駆動速度が高速かつ低消費電力の半導体集積回路を実現できる。
【００８６】
なお、本実施の形態においては、実施の形態１のスタンダードセル構造に適用した場合について説明したが、上記実施の形態２〜７のいずれのスタンダードセル構造に対しても適用することができ、同様の作用効果を得ることができる。
【００８７】
（実施の形態９）
（構成）
図１０に、本実施の形態における半導体装置を示す。図１０を参照して、本実施の形態におけるスタンダードセルの構造は、上記実施の形態８におけるスタンダードセルの構造に対して、さらに活性領域を規則的に配置している。第１ゲート電極１Ｂの下方に活性領域１１１が設けられ、第２ゲート電極１９の下方に活性領域１１２が設けられ、第１ゲート電極３Ｂの下方に活性領域１１３が設けられ、第２ゲート電極２０の下方に活性領域１１４が設けられている。なお、その他の構成については実施の形態１と同一であるため、同一構造箇所には、同一参照番号を付し、詳細な説明は省略する。
【００８８】
（作用・効果）
一般に、活性領域についても、ゲート電極と同様に、パターンの不規則さが増すと仕上がり寸法のばらつきが大きくなる性質がある。その結果、図８に示すように、活性領域のゲート幅方向および長方向の仕上がり寸法がばらつくと、活性領域のサイズが不均一となる結果、トランジスタのサイズが設計値と異なり、所望の性能が得られなくなる場合がある。したがって、上記構成からなるスタンダードセルの構造によれば、活性領域のパターンの規則性を増すことができ、所望の性能を得ることが可能になる。
【００８９】
（実施の形態１０）
（構成）
図１１に、本実施の形態における半導体装置を示す。図１１を参照して、本実施の形態における半導体装置の構造は、実施の形態１に準じる構成を有するスタンダードセルを用いてＬＳＩチップを構成した場合を示す。このＬＳＩチップ９１は、パッドおよび入出力バッファを配置する周辺回路領域９２〜９５、スタンダードセルを組合せて論理を構成するセルアレイ領域９６を有する。セルアレイ領域９６においては、実施の形態１に準じる構成を有する複数のスタンダードセル２２〜２４が行方向および列方向に配置されている。また、各スタンダードセルの間には、第２補助パターン電極８１〜８５が設けられている。
【００９０】
第２補助パターン電極８１〜８５は、スタンダードセル２２〜２４内のゲート電極をセルアレイ領域全体で規則的に配置するために、スタンダードセル２〜２４のゲート長方向の間隔を調整し、さらに必要に応じて第２補助パターン電極８１〜８５を追加することによって規則的な配置を実現している。
【００９１】
第２補助パターン電極８１〜８５のゲート長は、スタンダードセル２２〜２２のトランジスタに用いられるゲート電極のゲート長と同じサイズでもよく、また、第８図における第２ゲート電極１９，２０のように、隣接するゲート電極との間隔が等しくなるのであれば、スタンダードセル２２〜２４のトランジスタに用いられるゲート電極のゲート長よりも長くてもよい。
【００９２】
また、第２補助パターン電極８１〜８５のゲート幅は、第２補助パターン電極８１〜８５の両端部が、スタンダードセル２２〜２４のトランジスタに用いられるゲート電極のゲート幅方向の両端部によって規定される仮想直線上または仮想直線を外側に超えるように設けられる。
【００９３】
（作用・効果）
上記構成からなる半導体集積回路によれば、実施の形態１の構成を有するスタンダードセルを用いてゲート電極の規則的な配置を実現することができる。
【００９４】
（実施の形態１１）
（構成）
図１２に、本実施の形態における半導体装置を示す。図１２を参照して、本実施の形態における半導体装置の構造は、実施の形態４に準じる構成を有するスタンダードセルを用いてＬＳＩチップを構成した場合を示す。基本的構造は、上記実施の形態１０におけるＬＳＩチップの構成と同じである。
【００９５】
実施の形態４におけるスタンダードセルは、図５に示すように、スタンダードセルの境界部分に既に第２補助パターン電極７１および７２が形成されているため、上記実施の形態１０において用いた第２補助パターン電極８１〜８５は不要となっている。
【００９６】
スタンダードセル２２〜２４の配置に関しては、図示するスタンダードセル２２，２３のように、両スタンダードセルのエッジを揃えることによって、図４に示す第２補助パターン電極７１および７２を重ねて配置する方法や、また、図示するスタンダードセル２３と２４のように、両者をゲートピッチ分だけ離して配置する方法が採用でき、いずれの方法の場合も、セルアレイ領域の全体でゲート電極を規則的に配置することができる。
【００９７】
（作用・効果）
上記構成からなる半導体集積回路によれば、実施の形態４の構成を有するスタンダードセルを用いてゲート電極の規則的な配置を実現することができる。
【００９８】
なお、上記実施の形態１０および１１においては、実施の形態１および４に開示したスタンダードセル構造を適用した場合について説明したが、上記他の実施の形態のスタンダードセル構造を適用することができ、同様の作用効果を得ることができる。
【００９９】
以上、今回開示された実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって画定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１００】
【発明の効果】
この発明に基づいた半導体装置によれば、ゲート電極や活性領域の仕上がり形状のばらつきを防止することができ、高速動作かつ低消費電力の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【図１】 実施の形態１におけるスタンダードセル構造を模式的に示す平面図である。
【図２】 実施の形態２におけるスタンダードセル構造を模式的に示す平面図である。
【図３】 実施の形態３におけるスタンダードセル構造を模式的に示す平面図である。
【図４】 実施の形態３における他のスタンダードセル構造を模式的に示す平面図である。
【図５】 実施の形態４におけるスタンダードセル構造を模式的に示す平面図である。
【図６】 実施の形態５におけるスタンダードセル構造を模式的に示す平面図である。
【図７】 実施の形態６におけるスタンダードセル構造を模式的に示す平面図である。
【図８】 実施の形態７におけるスタンダードセル構造を模式的に示す平面図である。
【図９】 実施の形態８におけるスタンダードセル構造を模式的に示す平面図である。
【図１０】 実施の形態９におけるスタンダードセル構造を模式的に示す平面図である。
【図１１】 実施の形態１０におけるＬＳＩチップ構造を模式的に示す平面図である。
【図１２】 実施の形態１１におけるＬＳＩチップ構造を模式的に示す平面図である。
【図１３】 従来の技術におけるスタンダードセル構造を模式的に示す平面図である。
【符合の説明】
１，２，３，４ ゲート電極、１Ａ，１Ｂ，３Ａ，３Ｂ ゲート電極、５，６，７，５０，５１，５２，５３，５４，５５，１１１，１１２，１１３，１１４活性領域、８，９，１０，１１，１２，１３，１４ ソース／ドレイン領域、１５，１６，１７，１８ 配線部、１９，２０，２１ セル枠、２２，２３，２４ スタンダードセル、３１，３２，３４，３６，３７，３８，４０，４２ 第１ゲート電極、３３，３５，３９，４１ 第２ゲート電極、４３，４４，４５，４６，４７，４８，４９，５６，５７ 配線部、５８ 第１補助パターン電極、７１，７２，７３，７４，７５，７６，７７，７８，８１，８２，８３，８４，８５ 第２補助パターン電極、９１ ＬＳＩチップ、９２〜９５ 周辺回路領域、９６ セルアレイ領域、１０１，１０１，１０２，１０３ トランジスタ形成領域。
Claims (3)
- 半導体基板上に形成され、それぞれがゲート電極およびソース／ドレイン領域を有する第１トランジスタ領域、第２トランジスタ領域、および第３トランジスタ領域と、
前記半導体基板上に形成され、ゲート電極を有し、ソース／ドレイン領域を有さない第１領域と、
前記半導体基板上に形成され、ゲート電極を有し、ソース／ドレイン領域を有さない第２領域とを備え、
前記第１領域は、前記第１トランジスタ領域と前記第２トランジスタ領域との間に形成され、
前記第２領域は、前記第２トランジスタ領域と前記第３トランジスタ領域との間に形成され、
前記第１トランジスタ領域のゲート電極のゲート幅、前記第２トランジスタ領域のゲート電極のゲート幅、前記第３トランジスタ領域のゲート電極のゲート幅、前記第１領域のゲート電極のゲート幅、および前記第２領域のゲート電極のゲート幅は、ゲート幅方向が同一の方向になるように配置され、
前記第１領域のゲート電極のゲート長は、前記第１トランジスタ領域のゲート電極のゲート長、前記第２トランジスタ領域のゲート電極のゲート長、前記第３トランジスタ領域のゲート電極のゲート長、および前記第２領域のゲート電極のゲート長よりも大きく、
前記第２領域のゲート電極のゲート長は、前記第１トランジスタ領域のゲート電極のゲート長、前記第２トランジスタ領域のゲート電極のゲート長、および前記第３トランジスタ領域のゲート電極のゲート長よりも大きく、
前記第１トランジスタ領域のゲート電極の前記第１領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および前記第１領域のゲート電極の前記第１トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、前記第２トランジスタ領域のゲート電極の前記第１領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および前記第１領域のゲート電極の前記第２トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、前記第２トランジスタ領域のゲート電極の前記第２領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および前記第２領域のゲート電極の前記第２トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔と、前記第３トランジスタ領域のゲート電極の前記第２領域のゲート電極のゲート長方向に直交する側壁に対向する側壁および前記第２領域のゲート電極の前記第３トランジスタ領域のゲート電極のゲート長方向に直交する側壁に対向する側壁の間隔とは、略同一である、半導体装置。 - ゲート電極と、前記第１トランジスタ領域のソース領域若しくはドレイン領域を共有する領域と、前記第１トランジスタのゲート幅方向の活性領域幅よりも短いゲート幅方向の活性領域幅とを有する第４トランジスタ領域が形成されている、請求項１に記載の半導体装置。
- 前記第１領域と前記第２領域とは電気的に孤立している、請求項１または請求項２に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000207911A JP4794030B2 (ja) | 2000-07-10 | 2000-07-10 | 半導体装置 |
| US09/818,907 US6635935B2 (en) | 2000-07-10 | 2001-03-28 | Semiconductor device cell having regularly sized and arranged features |
| TW090107363A TW490807B (en) | 2000-07-10 | 2001-03-28 | Semiconductor device |
| KR10-2001-0025384A KR100392715B1 (ko) | 2000-07-10 | 2001-05-10 | 반도체 장치 |
| CNB011174986A CN1199285C (zh) | 2000-07-10 | 2001-05-10 | 半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000207911A JP4794030B2 (ja) | 2000-07-10 | 2000-07-10 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002026125A JP2002026125A (ja) | 2002-01-25 |
| JP2002026125A5 JP2002026125A5 (ja) | 2008-07-31 |
| JP4794030B2 true JP4794030B2 (ja) | 2011-10-12 |
Family
ID=18704594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000207911A Expired - Fee Related JP4794030B2 (ja) | 2000-07-10 | 2000-07-10 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6635935B2 (ja) |
| JP (1) | JP4794030B2 (ja) |
| KR (1) | KR100392715B1 (ja) |
| CN (1) | CN1199285C (ja) |
| TW (1) | TW490807B (ja) |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053424B2 (en) * | 2002-10-31 | 2006-05-30 | Yamaha Corporation | Semiconductor integrated circuit device and its manufacture using automatic layout |
| KR100577610B1 (ko) | 2003-07-15 | 2006-05-10 | 삼성전자주식회사 | 반도체 장치, 반도체 장치의 제조 방법 및 에스램 장치,에스램 장치 제조 방법. |
| JP4620942B2 (ja) * | 2003-08-21 | 2011-01-26 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク |
| JP4599048B2 (ja) * | 2003-10-02 | 2010-12-15 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク |
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| JP4248451B2 (ja) | 2004-06-11 | 2009-04-02 | パナソニック株式会社 | 半導体装置およびそのレイアウト設計方法 |
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| JP2007043049A (ja) | 2004-12-20 | 2007-02-15 | Matsushita Electric Ind Co Ltd | セル、スタンダードセル、スタンダードセル配置方法、スタンダードセルライブラリ、ならびに半導体集積回路 |
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-
2000
- 2000-07-10 JP JP2000207911A patent/JP4794030B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-28 US US09/818,907 patent/US6635935B2/en not_active Expired - Lifetime
- 2001-03-28 TW TW090107363A patent/TW490807B/zh not_active IP Right Cessation
- 2001-05-10 CN CNB011174986A patent/CN1199285C/zh not_active Expired - Fee Related
- 2001-05-10 KR KR10-2001-0025384A patent/KR100392715B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100392715B1 (ko) | 2003-07-28 |
| US6635935B2 (en) | 2003-10-21 |
| CN1199285C (zh) | 2005-04-27 |
| CN1333567A (zh) | 2002-01-30 |
| JP2002026125A (ja) | 2002-01-25 |
| US20020003270A1 (en) | 2002-01-10 |
| TW490807B (en) | 2002-06-11 |
| KR20020005956A (ko) | 2002-01-18 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070709 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080617 |
|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140805 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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