JP4789641B2

JP4789641B2 - Semiconductor device

Info

Publication number: JP4789641B2
Application number: JP2006025967A
Authority: JP
Inventors: 雅規田丸
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-02-02
Filing date: 2006-02-02
Publication date: 2011-10-12
Anticipated expiration: 2026-02-02
Also published as: JP2007208058A

Description

本発明は、半導体装置に関し、特に、小面積、高速かつ高信頼性を実現する半導体装置に関するものである。 The present invention relates to a semiconductor equipment, and in particular relates to a semiconductor equipment to realize a small area, high speed and high reliability.

近年、半導体プロセスの微細化に伴い、信頼性の高い微細なゲート電極の形成がより困難なものとなっている。 In recent years, with the miniaturization of semiconductor processes, it has become more difficult to form a highly reliable fine gate electrode.

デュアルゲート構造を持つ従来の半導体装置は、Ｎ型チャネルＭＯＳトランジスタ（以下、ＮＭＯＳという。）のゲート電極にＮ型不純物（例えばリン）をドープしたポリシリコン電極を用い、Ｐ型チャネルＭＯＳトランジスタ（以下、ＰＭＯＳという。）のゲート電極にはＰ型不純物（例えばボロン）をドープしたポリシリコン電極を用いることでＭＯＳデバイスの高性能化を実現している。しかし、Ｎ型不純物ドープ領域とＰ型不純物ドープ領域とに跨るゲート電極の境界部では、Ｎ型にもＰ型にもならない領域や、Ｎ型不純物とＰ型不純物との両方がドープされた真性領域が存在するため、Ｎ型不純物ドープ領域とＰ型不純物ドープ領域との境界部では抵抗値が極めて高くなり、ポリシリコン電極単体でＮＭＯＳとＰＭＯＳとの双方に電位を給電することが困難となっている。 A conventional semiconductor device having a dual gate structure uses a polysilicon electrode doped with an N-type impurity (for example, phosphorus) as a gate electrode of an N-type channel MOS transistor (hereinafter referred to as NMOS), and a P-type channel MOS transistor (hereinafter referred to as an NMOS transistor). A high performance MOS device is realized by using a polysilicon electrode doped with a P-type impurity (for example, boron) as a gate electrode of PMOS. However, at the boundary portion of the gate electrode extending over the N-type impurity doped region and the P-type impurity doped region, a region that is neither N-type nor P-type, or an intrinsic region in which both the N-type impurity and the P-type impurity are doped. Since there is a region, the resistance value becomes extremely high at the boundary between the N-type impurity doped region and the P-type impurity doped region, and it becomes difficult to supply a potential to both NMOS and PMOS with a single polysilicon electrode. ing.

また、微細プロセスにおいてゲート電極の加工寸法は最も小さく、ゲート電極は高抵抗化し、ＭＯＳトランジスタの性能低下を引き起こしている。 In addition, the processing dimension of the gate electrode is the smallest in a fine process, and the gate electrode has a high resistance, causing a reduction in the performance of the MOS transistor.

これらの課題を解決するため、ポリシリコンゲート電極の上面と、ソース・ドレイン拡散層の表面とをチタン、コバルト、ニッケル、モリブデン等を用いて金属シリサイド化することにより、ゲート電極のＮ型不純物ドープ領域とＰ型不純物ドープ領域との境界部や、細線ゲート電極の低抵抗化が図られている。 To solve these problems, the upper surface of the polysilicon gate electrode and the surface of the source / drain diffusion layer are metal-silicided using titanium, cobalt, nickel, molybdenum, etc., so that the gate electrode is doped with N-type impurities. The resistance of the boundary between the region and the P-type impurity doped region and the thin-line gate electrode is reduced.

しかしながら、半導体プロセスの更なる微細化に伴い、ゲート電極の最小幅が１００ｎｍ以下になると、界面応力による金属シリサイドの剥離や、局所的な熱的凝集による金属シリサイドの断線、許容電流密度の低下による信頼性課題が顕在化し、ゲート電極のＮ型不純物ドープ領域とＰ型不純物ドープ領域との境界と、金属シリサイドの形成不良箇所とが一致した場合には、ゲート電極の高抵抗化によるデバイス性能の低下や、ゲート電極の断線による歩留まり低下を引き起こす問題点があった。 However, with the further miniaturization of semiconductor processes, when the minimum width of the gate electrode becomes 100 nm or less, peeling of the metal silicide due to interfacial stress, disconnection of the metal silicide due to local thermal aggregation, and a decrease in allowable current density When the reliability problem becomes obvious and the boundary between the N-type impurity doped region and the P-type impurity doped region of the gate electrode coincides with the location where the metal silicide is poorly formed, the device performance is improved by increasing the resistance of the gate electrode. There has been a problem that the yield is lowered due to a decrease or a gate electrode disconnection.

以下、従来の半導体装置について、図面を参照して説明する。図５（ａ）及び（ｂ）は、従来の半導体装置の構造を模式的に示す図である。詳しくは、図５（ａ）は一部の構成要素のみを示す平面図であり、図５（ｂ）は図５（ａ）のＡ１−Ａ１’線に沿った断面を示す図である。 A conventional semiconductor device will be described below with reference to the drawings. 5A and 5B are diagrams schematically showing the structure of a conventional semiconductor device. Specifically, FIG. 5A is a plan view showing only some components, and FIG. 5B is a view showing a cross section taken along the line A1-A1 'of FIG. 5A.

まず図５（ａ）においては、基板（図示省略）上にＮＭＯＳを形成するために必要なＮ型不純物がドープされる領域（以下、ＮＭＯＳ形成領域という。）２０１と、ＰＭＯＳを形成するために必要なＰ型不純物がドープされる領域（以下、ＰＭＯＳ形成領域という。）２０２と、Ｎ型不純物がドープされるＮＭＯＳのソース・ドレイン拡散層２０３と、Ｐ型不純物がドープされるＰＭＯＳのソース・ドレイン拡散層２０４と、相補型ＭＯＳトランジスタを構成するゲート電極２０５と、ＮＭＯＳ形成領域２０１とＰＭＯＳ形成領域２０２との境界領域でゲート電極２０５を拡大した部位２０６と、ゲート電極２０５に電位を給電するためのスルーホール２０７と、ゲート電極パッド２０８とを示している。 First, in FIG. 5A, a region 201 (hereinafter referred to as an NMOS formation region) doped with an N-type impurity necessary for forming an NMOS on a substrate (not shown) and a PMOS are formed. A region 202 (hereinafter referred to as a PMOS formation region) doped with necessary P-type impurities, an NMOS source / drain diffusion layer 203 doped with N-type impurities, and a PMOS source / drain doped with P-type impurities. The drain diffusion layer 204, the gate electrode 205 constituting the complementary MOS transistor, the portion 206 where the gate electrode 205 is enlarged at the boundary region between the NMOS formation region 201 and the PMOS formation region 202, and the potential to the gate electrode 205 For this purpose, a through hole 207 and a gate electrode pad 208 are shown.

次に、図５（ｂ）においては、基板（図示省略）上に形成された素子分離領域２１１によって区画された、Ｐ型不純物がドープされるＰＭＯＳのソース・ドレイン拡散層２０４と、ゲート絶縁膜（図示せず）の上及び素子分離領域２１１の上に形成されたゲート電極２０５と、ゲート電極２０５の側面に形成されたサイドウォール２０９と、Ｐ型不純物がドープされるＰＭＯＳのソース・ドレイン拡散層２０４の上面及びゲート電極２０５の上面に形成された金属シリサイド２１０と、ゲート電極２０５に電位を給電するため、ゲート電極２０５上に形成されたスルーホール２０７とを示している。 Next, in FIG. 5B, a PMOS source / drain diffusion layer 204 doped with a P-type impurity, which is partitioned by an element isolation region 211 formed on a substrate (not shown), and a gate insulating film Gate electrode 205 formed on (not shown) and on element isolation region 211, sidewall 209 formed on the side surface of gate electrode 205, and PMOS source / drain diffusion doped with P-type impurities A metal silicide 210 formed on the upper surface of the layer 204 and the upper surface of the gate electrode 205 and a through hole 207 formed on the gate electrode 205 for supplying a potential to the gate electrode 205 are shown.

なお、図５（ｂ）で示した従来の半導体装置では、ゲート電極２０５の側面にサイドウォール２０９が形成された構造となっているが、サイドウォール２０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極２０５の上面のみが金属シリサイド化された構造を有している。 Note that the conventional semiconductor device shown in FIG. 5B has a structure in which the sidewall 209 is formed on the side surface of the gate electrode 205, but the semiconductor device has a structure in which the sidewall 209 is not formed. Similarly, only the upper surface of the gate electrode 205 has a metal silicide structure.

図５（ａ）及び（ｂ）に示す従来技術では、ＮＭＯＳ形成領域２０１とＰＭＯＳ形成領域２０２との境界領域でゲート電極２０５を所望の幅に太らせた部位２０６を設けることで、金属シリサイドの形成不良によるゲート電極２０５の高抵抗化や断線を抑制している。このような技術は、例えば特許文献１に記載されている。 In the prior art shown in FIGS. 5A and 5B, by providing a portion 206 in which the gate electrode 205 is thickened to a desired width in the boundary region between the NMOS formation region 201 and the PMOS formation region 202, the metal silicide is formed. High resistance and disconnection of the gate electrode 205 due to poor formation are suppressed. Such a technique is described in Patent Document 1, for example.

更に、図５（ａ）及び（ｂ）に示す従来技術では、ゲート電極２０５に電位を給電するためにスルーホール２０７を形成する場合、ゲート電極２０５とスルーホール２０７との位置合わせズレに対応する目的と、ゲート電極２０５とスルーホール２０７との接続部で金属シリサイドの形成不良を抑制してゲート電極２０５とスルーホール２０７とを確実に接続させる目的とから、ゲート電極２０５を所望の幅に太らせたゲート電極パッド２０８を形成していた。
特開２００１−７７２１０号公報 Further, in the prior art shown in FIGS. 5A and 5B, when the through hole 207 is formed to supply a potential to the gate electrode 205, it corresponds to the misalignment between the gate electrode 205 and the through hole 207. The gate electrode 205 is thickened to a desired width for the purpose and for the purpose of reliably connecting the gate electrode 205 and the through hole 207 by suppressing the formation failure of the metal silicide at the connection portion between the gate electrode 205 and the through hole 207. The gate electrode pad 208 is formed.
JP 2001-77210 A

しかしながら、従来の半導体装置には、以下のような課題があった。図５（ａ）及び（ｂ）で示した従来の半導体装置において、ゲート電極２０５が実パターンとして形成された場合の模式図を図６に示し、これを用いて課題を説明する。 However, the conventional semiconductor device has the following problems. In the conventional semiconductor device shown in FIGS. 5A and 5B, a schematic diagram when the gate electrode 205 is formed as an actual pattern is shown in FIG. 6, and the problem will be described using this.

具体的には、基板（図示省略）上にＮＭＯＳ形成領域２０１と、ＰＭＯＳ形成領域２０２と、Ｎ型不純物拡散領域からなるＮＭＯＳのソース・ドレイン拡散層２０３と、Ｐ型不純物拡散領域からなるＰＭＯＳのソース・ドレイン拡散層２０４と、相補型ＭＯＳトランジスタを構成するゲート電極の実仕上がり形状３０５と、ＮＭＯＳ形成領域２０１とＰＭＯＳ形成領域２０２との境界領域でゲート電極３０５を所定の幅に太らせた部位３０６と、ゲート電極３０５に電位を給電するためのスルーホール２０７と、ゲート電極パッド３０８とを示している。 Specifically, an NMOS formation region 201, a PMOS formation region 202, an NMOS source / drain diffusion layer 203 formed of an N-type impurity diffusion region, and a PMOS layer formed of a P-type impurity diffusion region on a substrate (not shown). Source / drain diffusion layer 204, the actual finished shape 305 of the gate electrode constituting the complementary MOS transistor, and the region where the gate electrode 305 is thickened to a predetermined width in the boundary region between the NMOS formation region 201 and the PMOS formation region 202 306, a through hole 207 for supplying a potential to the gate electrode 305, and a gate electrode pad 308 are shown.

ここで、Ｓ３１は、ＮＭＯＳのソース・ドレイン拡散層２０３又はＰＭＯＳのソース・ドレイン拡散層２０４と、ゲート電極を所定の幅に太らせた部位３０６との間隔を示し、Ｓ３２は、ゲート電極を所定の幅に太らせた部位３０６を挟んだ、ＮＭＯＳのソース・ドレイン拡散層２０３とＰＭＯＳのソース・ドレイン拡散層２０４との間隔を示す。また、Ｓ３３はＮＭＯＳのソース・ドレイン拡散層２０３又はＰＭＯＳのソース・ドレイン拡散層２０４とゲート電極パッド部３０８との間隔を示す。 Here, S31 indicates a distance between the NMOS source / drain diffusion layer 203 or the PMOS source / drain diffusion layer 204 and a portion 306 in which the gate electrode is thickened to a predetermined width, and S32 indicates the gate electrode is predetermined. The distance between the NMOS source / drain diffusion layer 203 and the PMOS source / drain diffusion layer 204 with the thickened portion 306 interposed therebetween is shown. S33 indicates the distance between the NMOS source / drain diffusion layer 203 or the PMOS source / drain diffusion layer 204 and the gate electrode pad 308.

光近接効果やパターン形状に依存するエッチングレートの違い等により、ゲート電極３０５の仕上がり形状はレイアウトパターン（ゲート電極３０５の破線部）に対し、コーナー部が丸みを帯びた形状となる。図６に示す従来の半導体装置では、ソース・ドレイン拡散層２０３，２０４とゲート電極３０５との位置合わせズレが生じた場合に、ゲート電極を太らせた部位３０６及びゲート電極パッド部３０８の丸みを帯びた部分の影響を受け、ＭＯＳトランジスタのゲート長が変動し、ＭＯＳトランジスタ特性のばらつき増加や、性能の低下を引き起こす原因となる。これを回避するためには、ＭＯＳトランジスタのゲート長に影響しない十分な距離をＳ３１、Ｓ３２及び３３に設定する必要がある。そのため、従来の半導体装置では、ゲート電極を太らせた部位３０６及びゲート電極パッド３０８に近接してＭＯＳトランジスタを配置できないため、ＬＳＩ面積縮小の障害となっていた。 Due to the optical proximity effect and the difference in etching rate depending on the pattern shape, the finished shape of the gate electrode 305 has a rounded corner portion with respect to the layout pattern (the broken line portion of the gate electrode 305). In the conventional semiconductor device shown in FIG. 6, when the misalignment between the source / drain diffusion layers 203 and 204 and the gate electrode 305 occurs, the portion 306 where the gate electrode is thickened and the gate electrode pad portion 308 are rounded. The gate length of the MOS transistor fluctuates due to the influence of the banded portion, which causes an increase in variation in MOS transistor characteristics and a decrease in performance. In order to avoid this, it is necessary to set a sufficient distance in S31, S32 and 33 that does not affect the gate length of the MOS transistor. Therefore, in the conventional semiconductor device, the MOS transistor cannot be disposed in the vicinity of the portion 306 where the gate electrode is thickened and the gate electrode pad 308, which has been an obstacle to reducing the LSI area.

以上の課題に鑑みて、本発明の目的は、微細プロセスに対応した半導体装置を提供することであり、特に、ゲート電極の幅を太らせることなく、信頼性の高いゲート電極を形成することによって、ＬＳＩの高集積化及び面積の縮小を実現することである。また、同時にＬＳＩの高速化及び高信頼性化を実現することも目的とする。 In view of the above problems, an object of the present invention is to provide a semiconductor equipment corresponding to the fine process, in particular, without thickening the width of the gate electrode, forming a highly reliable gate electrode Thus, it is possible to realize high integration of LSI and reduction of area. At the same time, it is an object to realize high speed and high reliability of LSI.

前記の目的を達成するため、本発明に係る半導体装置は、不純物拡散領域及び素子分離領域を有する半導体装置において、第１の導電体が不純物拡散領域上及び素子分離領域上を跨いで形成され、第１の導電体のうち不純物拡散領域上における第１の部位は、長手方向の側面に接するようにサイドウォ−ルが形成され、上面に接するように第２の導電体が形成され、第１の導電体のうち素子分離領域上における第２の部位は、長手方向の側面及び上面に接するように第２の導電体が形成され、第１の部位及び第２の部位にて第１の導電体の幅が同一であり、素子分離領域上における第２の導電体の上面及び側面のそれぞれ少なくとも一部に接するようにスルーホールが形成され、前記スルーホールは素子分離領域とも接していることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention is a semiconductor device having an impurity diffusion region and an element isolation region, wherein the first conductor is formed across the impurity diffusion region and the element isolation region, A first portion of the first conductor on the impurity diffusion region is formed with a sidewall so as to be in contact with the side surface in the longitudinal direction, and a second conductor is formed so as to be in contact with the upper surface. The second conductor on the element isolation region of the conductor is formed such that the second conductor is in contact with the side surface and the upper surface in the longitudinal direction, and the first conductor is formed at the first portion and the second portion. The through holes are formed so as to be in contact with at least a part of the upper surface and the side surface of the second conductor on the element isolation region, and the through hole is also in contact with the element isolation region. When That.

従来の半導体装置においては、第１の導電体の上面に対してのみ、第２の導電体が接続されるように形成されている。また、第１の導電体に電位を給電するスルーホールと、第１の導電体とが電気的に良好な接続を得るため、第１の導電体を所望の太さの幅になるよう第１の導電体を形成する領域を確保する必要があった。これに対し、本発明に係る半導体装置においては、スルーホールと第１の導電体とを接続する領域において、第１の導電体の上面に加え、側面に対しても、第２の導電体を形成することで、第１の導電体を所望の太さの幅に拡大しなくとも、スルーホールと第１の導電体とが電気的に良好な接続を得ることができ、ＬＳＩの高集積化及び面積の縮小を実現することができる。また、同時にＬＳＩの高速化及び高信頼性化を実現することができる。 The conventional semiconductor device is formed so that the second conductor is connected only to the upper surface of the first conductor. In addition, in order to obtain a good electrical connection between the first conductor and the through-hole for supplying a potential to the first conductor, the first conductor is adjusted to have a desired width. It was necessary to secure a region for forming the conductor. On the other hand, in the semiconductor device according to the present invention, in the region connecting the through hole and the first conductor, the second conductor is provided not only on the upper surface of the first conductor but also on the side surface. By forming the first conductor, the through-hole and the first conductor can be electrically connected to each other without expanding the first conductor to a desired width. In addition, the area can be reduced. At the same time, high speed and high reliability of the LSI can be realized.

なお、本発明に係る半導体装置では、第１の導電体はポリシリコンからなるゲート電極であり、第２の導電体はチタン又はコバルト又はニッケル又はモリブデンからなる金属シリサイドであることが好ましい。 In the semiconductor device according to the present invention, the first conductor is preferably a gate electrode made of polysilicon, and the second conductor is preferably a metal silicide made of titanium, cobalt, nickel, or molybdenum.

以上に説明したように、本発明によると、第１の導電体の上面及び側面を、第２の導電体で被覆することにより、信頼性の高い導電体を形成することができる。更に、この結果として、導電体とスルーホールとの接続性を向上することができる。これらの結果、面積縮小及び高速化を可能とする信頼性の高い半導体装置が実現する。 As described above, according to the present invention, a highly reliable conductor can be formed by covering the upper surface and the side surface of the first conductor with the second conductor. Furthermore, as a result, the connectivity between the conductor and the through hole can be improved. As a result, a highly reliable semiconductor device capable of reducing the area and increasing the speed is realized .

《第１の実施形態》
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照して説明する。初めに、半導体装置の構造を説明する。 << First Embodiment >>
Hereinafter, a semiconductor device according to a first embodiment of the present invention will be described with reference to the drawings. First, the structure of the semiconductor device will be described.

図１（ａ）〜（ｃ）は、第１の実施形態の半導体装置の構造を模式的に示す図である。詳しくは、図１（ａ）は一部の構成要素のみを示す平面図であり、図１（ｂ）は図１（ａ）のＸ１−Ｘ１’線に沿った断面を示し、図１（ｃ）は図１（ａ）のＸ２−Ｘ２’線に沿った断面を示す図である。図１（ａ）〜（ｃ）を参照して、ＭＯＳトランジスタを含む本実施形態を説明する。 FIGS. 1A to 1C are diagrams schematically showing the structure of the semiconductor device of the first embodiment. Specifically, FIG. 1A is a plan view showing only some components, and FIG. 1B shows a cross section taken along line X1-X1 ′ of FIG. ) Is a view showing a cross section taken along line X2-X2 ′ of FIG. With reference to FIGS. 1A to 1C, the present embodiment including a MOS transistor will be described.

まず、本発明の第１の実施形態の半導体装置の平面構成について説明する。図１（ａ）において、基板（図示せず）上に、ソース領域及びドレイン領域を構成する不純物拡散領域１００が形成されている。この不純物拡散領域１００上にはそれぞれ複数のソース・ドレインコンタクト（図示せず）が形成されており、配線層（図示せず）と不純物拡散領域１００とを電気的に接続している。 First, the planar configuration of the semiconductor device according to the first embodiment of the present invention will be described. In FIG. 1A, an impurity diffusion region 100 constituting a source region and a drain region is formed on a substrate (not shown). A plurality of source / drain contacts (not shown) are formed on the impurity diffusion region 100 to electrically connect the wiring layer (not shown) and the impurity diffusion region 100.

また、不純物拡散領域１００上には、例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）を介して複数のゲート電極１０５が形成されており、ゲート電極１０５上には電位を給電するスルーホール１０７が形成されている。このスルーホール１０７上には配線層（図示せず）が形成されており、ゲート電極１０５と電気的に接続している。 In addition, a plurality of gate electrodes 105 are formed on the impurity diffusion region 100 via a gate insulating film (not shown) made of, for example, SiON or the like, and a through hole 107 for supplying a potential to the gate electrode 105 is formed. Is formed. A wiring layer (not shown) is formed on the through hole 107 and is electrically connected to the gate electrode 105.

また、ＭＯＳトランジスタに電位を給電するスルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１１と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とは、ＭＯＳトランジスタ特性の向上及び高信頼性化を図るために、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド（図示せず）が形成されている。 Further, the MOS transistor is connected between the gate electrode wiring part 111 from the pad part of the gate electrode 105 to which the through hole 107 for supplying the potential to the MOS transistor is connected to the impurity diffusion region 100 and the gate electrode 105 as a wiring. The gate electrode wiring portion 112 is made of metal silicide (not shown) on the side surface of the gate electrode 105 in addition to the upper surface of the gate electrode 105 in order to improve the MOS transistor characteristics and increase the reliability. Is formed.

なお、各ゲート電極１０５は、例えばポリシリコン等を用いて形成されており、ソース・ドレインコンタクト（図示せず）及びスルーホール１０７はタングステン等を埋め込むことによって形成されている。また、金属シリサイド（図示せず）は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。 Each gate electrode 105 is formed by using, for example, polysilicon, and the source / drain contact (not shown) and the through hole 107 are formed by burying tungsten or the like. The metal silicide (not shown) is formed using, for example, titanium, cobalt, nickel, molybdenum, or the like.

次に、本発明の第１の実施形態の半導体装置の断面構成について説明する。図１（ｂ）及び（ｃ）に示すように、基板（図示せず）上に、例えばＳｉＯ_２等からなる素子分離領域１０８によって区画された領域に不純物拡散領域１００が形成されている。 Next, a cross-sectional configuration of the semiconductor device according to the first embodiment of the present invention will be described. As shown in FIGS. 1B and 1C, an impurity diffusion region 100 is formed in a region partitioned by an element isolation region 108 made of, for example, SiO ₂ on a substrate (not shown).

また、各不純物拡散領域１００上には例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）が形成されており、不純物拡散領域１００上のゲート絶縁膜（図示せず）を介してゲート電極１０５が形成されている。このゲート電極１０５の側面に対しては例えばＳｉＯ_２等からなるサイドウォール１０９が形成されている。 Further, a gate insulating film (not shown) made of, for example, SiON or the like is formed on each impurity diffusion region 100, and the gate electrode 105 is formed via the gate insulating film (not shown) on the impurity diffusion region 100. Is formed. A side wall 109 made of, for example, SiO ₂ is formed on the side surface of the gate electrode 105.

また、各素子分離領域１０８上においてもゲート電極１０５及びサイドウォール１０９が形成されており、各不純物拡散領域１００上のゲート電極１０５と接続されている。 A gate electrode 105 and a sidewall 109 are also formed on each element isolation region 108 and connected to the gate electrode 105 on each impurity diffusion region 100.

また、ゲート電極１０５の上面とソース領域及びドレイン領域を構成する不純物拡散領域１００の上面とに対しては、金属シリサイド１１０が形成されている。 A metal silicide 110 is formed on the upper surface of the gate electrode 105 and the upper surface of the impurity diffusion region 100 constituting the source region and the drain region.

また、基板（図示せず）、不純物拡散領域１００、素子分離領域１０８、ゲート電極１０５を覆うように層間絶縁膜（図示せず）が形成されており、スルーホール１０７は層間絶縁膜（図示せず）の開口部内にタングステン等を埋め込むように形成されている。 In addition, an interlayer insulating film (not shown) is formed so as to cover the substrate (not shown), the impurity diffusion region 100, the element isolation region 108, and the gate electrode 105, and the through hole 107 has an interlayer insulating film (not shown). ) Is embedded in the opening.

ここで、図１（ｃ）で示すように、スルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１１と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とにおいては、ＭＯＳトランジスタへの電位の伝搬特性を向上する目的と、ゲート電極１０５の信頼性を向上させる目的とのために、ゲート電極１０５の側面に形成されたサイドウォール１０９を除去又は非形成状態とし、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成している。ここで、金属シリサイド１１０は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。 Here, as shown in FIG. 1C, the gate electrode wiring portion 111 from the pad portion of the gate electrode 105 to which the through hole 107 is connected to the impurity diffusion region 100, and the gate electrode 105 as a wiring are used for the MOS. The gate electrode wiring part 112 connecting the transistors is formed on the side surface of the gate electrode 105 for the purpose of improving the propagation characteristics of the potential to the MOS transistor and the purpose of improving the reliability of the gate electrode 105. The removed side wall 109 is removed or not formed, and the metal silicide 110 is formed on the side surface of the gate electrode 105 in addition to the upper surface of the gate electrode 105. Here, the metal silicide 110 is formed using, for example, titanium, cobalt, nickel, molybdenum, or the like.

従来の半導体装置においては、図５（ａ）及び（ｂ）で示したように、ゲート電極２０５の側面はサイドウォール２０９で覆われており、ゲート電極２０５の上面のみが金属シリサイド２１０で覆われていた。 In the conventional semiconductor device, as shown in FIGS. 5A and 5B, the side surface of the gate electrode 205 is covered with the sidewall 209, and only the upper surface of the gate electrode 205 is covered with the metal silicide 210. It was.

これに対し本発明の第１の実施形態の半導体装置の場合、スルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１１と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とに対して、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成することで、金属シリサイド１１０の形成層を多面化することができ、ゲート電極１０５を所望の幅に拡大することなく、導電性が高く、信頼性の高いゲート電極を形成することができ、ＬＳＩの小面積化と高速化及び高信頼性化を実現できる。 In contrast, in the semiconductor device according to the first embodiment of the present invention, the gate electrode wiring portion 111 from the pad portion of the gate electrode 105 to which the through hole 107 is connected to the impurity diffusion region 100 and the gate electrode 105 are used as wirings. By forming the metal silicide 110 on the side surface in addition to the upper surface of the gate electrode 105 with respect to the gate electrode wiring portion 112 that connects the MOS transistors by using the metal transistor 110, the formation layer of the metal silicide 110 is multifaceted. It is possible to form a highly conductive and highly reliable gate electrode without expanding the gate electrode 105 to a desired width, thereby reducing the LSI area, speeding up, and increasing reliability. realizable.

なお、図１（ａ）〜（ｃ）で示した本発明の半導体装置では、ゲート電極１０５の一部側面にサイドウォール１０９が形成された構造となっているが、サイドウォール１０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成する構造を有していてもよい。 Note that the semiconductor device of the present invention shown in FIGS. 1A to 1C has a structure in which the side wall 109 is formed on a part of the side surface of the gate electrode 105, but the side wall 109 is formed. Similarly, a semiconductor device having no structure may have a structure in which the metal silicide 110 is formed on the side surface in addition to the upper surface of the gate electrode 105.

次に、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。例えば、半導体基板（図示せず）に所定のリソグラフィ工程を経て選択酸化法等を用いた素子分離技術により不純物拡散領域１００と素子分離領域１０８とを形成する。次に所定のリソグラフィ工程を経て、ＳｉＯＮ等からなるゲート絶縁膜（図示せず）を形成した後、ポリシリコン等からなるゲート電極１０５を形成する。次にＣＶＤ法等によりゲート電極１０５を被覆するようにＳｉＯ_２等からなる絶縁膜を成膜した後、異方性エッチング等によりサイドウォール１０９を形成する。次に所定のリソグラフィ工程を経て、電位を給電するスルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１１と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とのサイドウォール１０９を除去したうえで、自己整合的に金属シリサイド１１０を形成する。次にＣＶＤ法等によりＳｉＯ_２等からなる層間絶縁膜（図示せず）を成膜した後、所定のリソグラフィ工程を経てスルーホール１０７を開口し、タングステン等の高融点金属を埋め込むことで所望の半導体装置を構成する。 Next, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described. For example, the impurity diffusion region 100 and the element isolation region 108 are formed on a semiconductor substrate (not shown) by an element isolation technique using a selective oxidation method or the like through a predetermined lithography process. Next, after a predetermined lithography process, a gate insulating film (not shown) made of SiON or the like is formed, and then a gate electrode 105 made of polysilicon or the like is formed. Next, after an insulating film made of SiO ₂ or the like is formed so as to cover the gate electrode 105 by a CVD method or the like, a sidewall 109 is formed by anisotropic etching or the like. Next, through a predetermined lithography process, the gate electrode wiring portion 111 from the pad portion of the gate electrode 105 to which the through-hole 107 for supplying a potential is connected to the impurity diffusion region 100 and the gate electrode 105 as a wiring are used as a MOS. The metal silicide 110 is formed in a self-aligned manner after removing the sidewall 109 with the gate electrode wiring portion 112 connecting the transistors. Next, an interlayer insulating film (not shown) made of SiO ₂ or the like is formed by CVD or the like, and then a through hole 107 is opened through a predetermined lithography process, and a desired high-melting point metal such as tungsten is buried. A semiconductor device is configured.

以上のようにして、図１（ａ）〜（ｃ）に示す、本発明の第１の実施形態に係る半導体装置が製造される。 As described above, the semiconductor device according to the first embodiment of the present invention shown in FIGS. 1A to 1C is manufactured.

《第２の実施形態》
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照して説明する。初めに、半導体装置の構造を説明する。 << Second Embodiment >>
Hereinafter, a semiconductor device according to a second embodiment of the present invention will be described with reference to the drawings. First, the structure of the semiconductor device will be described.

図２（ａ）〜（ｃ）は、本実施形態の半導体装置の構造を模式的に示す図である。詳しくは、図２（ａ）は一部の構成要素のみを示す平面図であり、図２（ｂ）は図２（ａ）のＸ３−Ｘ３’線に沿った断面を示し、図２（ｃ）は図２（ａ）のＸ４−Ｘ４’線に沿った断面を示す図である。図２（ａ）〜（ｃ）を参照して、ＭＯＳトランジスタを含む本実施形態を説明する。 2A to 2C are diagrams schematically showing the structure of the semiconductor device of this embodiment. Specifically, FIG. 2A is a plan view showing only some of the components, and FIG. 2B shows a cross section taken along line X3-X3 ′ of FIG. ) Is a view showing a cross section taken along line X4-X4 ′ of FIG. This embodiment including a MOS transistor will be described with reference to FIGS.

まず、本発明の第２の実施形態の半導体装置の平面構成について説明する。図２（ａ）において、基板（図示せず）上に、ＮＭＯＳ形成領域１０１内にＮＭＯＳのソース領域及びドレイン領域を構成するＮ型不純物拡散領域１０３が形成されており、ＰＭＯＳ形成領域１０２内にＰＭＯＳのソース領域及びドレイン領域を構成するＰ型不純物拡散領域１０４が形成されている。これらＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４上にはそれぞれ複数のソース・ドレインコンタクト（図示せず）が形成されており、配線層（図示せず）とＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４とを電気的に接続している。 First, the planar configuration of the semiconductor device according to the second embodiment of the present invention will be described. In FIG. 2A, an N-type impurity diffusion region 103 constituting an NMOS source region and drain region is formed in an NMOS formation region 101 on a substrate (not shown), and in the PMOS formation region 102. A P-type impurity diffusion region 104 constituting a source region and a drain region of the PMOS is formed. A plurality of source / drain contacts (not shown) are formed on the N-type impurity diffusion region 103 and the P-type impurity diffusion region 104, respectively, and a wiring layer (not shown), the N-type impurity diffusion region 103, The p-type impurity diffusion region 104 is electrically connected.

また、Ｎ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４上には、例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）を介して複数のゲート電極１０５が形成されており、ゲート電極１０５上には電位を給電するスルーホール（図示せず）が形成されている。このスルーホール（図示せず）上には配線層（図示せず）が形成されており、スルーホール（図示せず）とゲート電極１０５とを電気的に接続している。 A plurality of gate electrodes 105 are formed on the N-type impurity diffusion region 103 and the P-type impurity diffusion region 104 via a gate insulating film (not shown) made of, for example, SiON. A through hole (not shown) for supplying a potential is formed in. A wiring layer (not shown) is formed on the through hole (not shown), and the through hole (not shown) and the gate electrode 105 are electrically connected.

また、ゲート電極１０５はＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部１１６を跨ぐように形成されており、ゲート電極１０５を配線として利用してＮＭＯＳとＰＭＯＳとのゲート電極同士が接続されている。ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部１１６を跨ぐように形成されたゲート電極１０５は、当該境界部１１６で整流特性を持つＰＮ接合を形成している。 The gate electrode 105 is formed so as to straddle the boundary 116 between the NMOS formation region 101 and the PMOS formation region 102, and the gate electrodes of the NMOS and PMOS are connected to each other using the gate electrode 105 as a wiring. Yes. Here, the gate electrode 105 formed so as to straddle the boundary 116 between the NMOS formation region 101 and the PMOS formation region 102 forms a PN junction having a rectifying characteristic at the boundary 116.

ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部１１６で整流特性を持つＰＮ接合部の導電性を向上させる目的と、ゲート電極１０５の信頼性を向上させる目的とから、ゲート電極配線部１１３においては、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド（図示せず）を形成している。 Here, from the purpose of improving the conductivity of the PN junction having rectification characteristics at the boundary 116 between the NMOS formation region 101 and the PMOS formation region 102 and the purpose of improving the reliability of the gate electrode 105, the gate electrode wiring In the portion 113, metal silicide (not shown) is formed on the side surface of the gate electrode 105 in addition to the upper surface of the gate electrode 105.

なお、各ゲート電極１０５は例えばポリシリコン等を用いて形成されており、ソース・ドレインコンタクト（図示せず）及びスルーホール（図示せず）はタングステン等を埋め込むことによって形成されている。また、金属シリサイド（図示せず）は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。 Each gate electrode 105 is formed using, for example, polysilicon, and the source / drain contact (not shown) and the through hole (not shown) are formed by embedding tungsten or the like. The metal silicide (not shown) is formed using, for example, titanium, cobalt, nickel, molybdenum, or the like.

次に、本発明の第２の実施形態の半導体装置の断面構成について説明する。図２（ｂ）及び（ｃ）に示すように、基板（図示せず）上のＰＭＯＳ形成領域１０２内に、例えばＳｉＯ_２等からなる素子分離領域１０８によって区画されたＰ型不純物拡散領域１０４が形成されている。 Next, a cross-sectional configuration of the semiconductor device according to the second embodiment of the present invention will be described. As shown in FIGS. 2B and 2C, a P-type impurity diffusion region 104 partitioned by an element isolation region 108 made of, for example, SiO ₂ is formed in a PMOS formation region 102 on a substrate (not shown). Is formed.

また、Ｐ型不純物拡散領域１０４上には例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）が形成されており、Ｐ型不純物拡散領域１０４上のゲート絶縁膜（図示せず）を介してゲート電極１０５が形成されている。このゲート電極１０５の側面に対しては例えばＳｉＯ_２等からなるサイドウォール１０９が形成されている。 Further, a gate insulating film (not shown) made of, for example, SiON or the like is formed on the P-type impurity diffusion region 104, and the gate is interposed via the gate insulating film (not shown) on the P-type impurity diffusion region 104. An electrode 105 is formed. A side wall 109 made of, for example, SiO ₂ is formed on the side surface of the gate electrode 105.

また、Ｎ型不純物拡散領域１０３上の各素子分離領域１０８上においてもゲート電極１０５及びサイドウォール１０９が形成されており、Ｐ型不純物拡散領域１０４上のゲート電極１０５と接続されている。 A gate electrode 105 and sidewalls 109 are also formed on each element isolation region 108 on the N-type impurity diffusion region 103 and connected to the gate electrode 105 on the P-type impurity diffusion region 104.

また、ゲート電極１０５の上面とＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４の上面とに対しては、金属シリサイド１１０が形成されている。 A metal silicide 110 is formed on the upper surface of the gate electrode 105 and the upper surfaces of the N-type impurity diffusion region 103 and the P-type impurity diffusion region 104.

また、基板（図示せず）、Ｎ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４、素子分離領域１０８、ゲート電極１０５を覆うように層間絶縁膜（図示せず）が形成されており、ゲート電極１０５に電位を給電するスルーホール（図示せず）は層間絶縁膜（図示せず）の開口部内にタングステン等を埋め込むように形成されている。 An interlayer insulating film (not shown) is formed so as to cover the substrate (not shown), the N-type impurity diffusion region 103 and the P-type impurity diffusion region 104, the element isolation region 108, and the gate electrode 105. A through hole (not shown) for supplying a potential to the electrode 105 is formed so as to bury tungsten or the like in an opening of an interlayer insulating film (not shown).

ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部１１６で整流特性を持つＰＮ接合部の導電性を向上させる目的と、ゲート電極１０５の信頼性を向上させる目的とから、ゲート電極配線部１１３においては、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成している。 Here, from the purpose of improving the conductivity of the PN junction having rectification characteristics at the boundary 116 between the NMOS formation region 101 and the PMOS formation region 102 and the purpose of improving the reliability of the gate electrode 105, the gate electrode wiring In the portion 113, the metal silicide 110 is formed on the side surface of the gate electrode 105 in addition to the upper surface of the gate electrode 105.

これに対し本発明の第２の実施形態の半導体装置の場合、ゲート電極１０５を配線として利用してＮＭＯＳとＰＭＯＳとを接続するゲート電極配線部１１３に対して、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成することで、金属シリサイド１１０の形成層を多面化することができ、ゲート電極１０５を所望の幅に拡大することなく、導電性が高く、信頼性の高いゲート電極を形成することができ、ＬＳＩの小面積化と高速化及び高信頼性化を実現できる。 In contrast, in the case of the semiconductor device according to the second embodiment of the present invention, in addition to the upper surface of the gate electrode 105 with respect to the gate electrode wiring portion 113 that connects the NMOS and PMOS using the gate electrode 105 as a wiring, By forming the metal silicide 110 also on the side surfaces, the formation layer of the metal silicide 110 can be multifaceted, and without increasing the gate electrode 105 to a desired width, the conductivity is high and the reliability is high. A gate electrode can be formed, and an LSI can be reduced in area, speeded up, and improved in reliability.

なお、図２（ａ）〜（ｃ）で示した本発明の半導体装置では、ゲート電極１０５の側面にサイドウォール１０９が形成された構造となっているが、サイドウォール１０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成する構造を有していてもよい。 2A to 2C, the sidewall 109 is formed on the side surface of the gate electrode 105, but the sidewall 109 is not formed. Similarly, the semiconductor device having the structure may have a structure in which the metal silicide 110 is formed on the side surface in addition to the upper surface of the gate electrode 105.

次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。例えば、半導体基板（図示せず）に所定のリソグラフィ工程を経て選択酸化法等を用いた素子分離技術により不純物拡散領域１０３，１０４と素子分離領域１０８とを形成する。次にＳｉＯＮ等からなるゲート絶縁膜（図示せず）とポリシリコン等からなる導電膜を成膜した後、イオン注入法等により不純物拡散領域１０３，１０４に不純物を注入し、Ｎ型導体層及びＰ型導体層を形成した後、所定のリソグラフィ工程を経てゲート電極１０５を形成する。次にＣＶＤ法等によりゲート電極１０５を被覆するようにＳｉＯ_２等からなる絶縁膜を成膜した後、異方性エッチング等によりサイドウォール１０９を形成する。次にイオン注入法等により不純物拡散領域１０３，１０４に不純物を注入し、ＭＯＳトランジスタのソース・ドレインを形成する。次に所定のリソグラフィ工程を経てゲート電極１０５のＮ型導体層とＰ型導体層との境界に跨る領域１１３のサイドウォール１０９を除去したうえで、自己整合的に金属シリサイド１１０を形成する。次にＣＶＤ法等によりＳｉＯ_２等からなる層間絶縁膜（図示せず）を成膜した後、所定のリソグラフィ工程を経てスルーホール１０７を開口し、タングステン等の高融点金属を埋め込むことで所望の半導体装置を構成する。 Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described. For example, the impurity diffusion regions 103 and 104 and the element isolation region 108 are formed on a semiconductor substrate (not shown) by an element isolation technique using a selective oxidation method through a predetermined lithography process. Next, after forming a gate insulating film (not shown) made of SiON or the like and a conductive film made of polysilicon or the like, impurities are implanted into the impurity diffusion regions 103 and 104 by an ion implantation method or the like. After forming the P-type conductor layer, the gate electrode 105 is formed through a predetermined lithography process. Next, after an insulating film made of SiO ₂ or the like is formed so as to cover the gate electrode 105 by a CVD method or the like, a sidewall 109 is formed by anisotropic etching or the like. Next, impurities are implanted into the impurity diffusion regions 103 and 104 by ion implantation or the like to form the source / drain of the MOS transistor. Next, after a predetermined lithography process, the sidewall 109 in the region 113 straddling the boundary between the N-type conductor layer and the P-type conductor layer of the gate electrode 105 is removed, and then the metal silicide 110 is formed in a self-aligning manner. Next, an interlayer insulating film (not shown) made of SiO ₂ or the like is formed by CVD or the like, and then a through hole 107 is opened through a predetermined lithography process, and a desired high-melting point metal such as tungsten is buried. A semiconductor device is configured.

以上のようにして、図２（ａ）〜（ｃ）に示す、本発明の第２の実施形態に係る半導体装置が製造される。 As described above, the semiconductor device according to the second embodiment of the present invention shown in FIGS. 2A to 2C is manufactured.

《第３の実施形態》
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照して説明する。初めに、半導体装置の構造を説明する。 << Third Embodiment >>
Hereinafter, a semiconductor device according to a third embodiment of the present invention will be described with reference to the drawings. First, the structure of the semiconductor device will be described.

図３（ａ）〜（ｃ）は、本実施形態の半導体装置の構造を模式的に示す図である。詳しくは、図３（ａ）は一部の構成要素のみを示す平面図であり、図３（ｂ）は図３（ａ）のＸ５−Ｘ５’線に沿った断面を示し、図３（ｃ）は図３（ａ）のＸ６−Ｘ６’線に沿った断面を示す図である。図３（ａ）〜（ｃ）を参照して、ＭＯＳトランジスタを含む本実施形態を説明する。 3A to 3C are views schematically showing the structure of the semiconductor device of this embodiment. Specifically, FIG. 3A is a plan view showing only some components, and FIG. 3B shows a cross section taken along line X5-X5 ′ of FIG. 3A, and FIG. ) Is a diagram showing a cross section taken along line X6-X6 ′ of FIG. With reference to FIGS. 3A to 3C, the present embodiment including a MOS transistor will be described.

まず、本発明の第３の実施形態の半導体装置の平面構成について説明する。図３（ａ）において、基板（図示せず）上に、ＮＭＯＳ形成領域１０１内にＮＭＯＳのソース領域及びドレイン領域を構成するＮ型不純物拡散領域１０３が形成されており、ＰＭＯＳ形成領域１０２内にＰＭＯＳのソース領域及びドレイン領域を構成するＰ型不純物拡散領域１０４が形成されている。これらＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４上にはそれぞれ複数のソース・ドレインコンタクト（図示せず）が形成されており、配線層（図示せず）とＮ型不純物拡散領域１０３及びＰ型不純物拡散領域１０４とを電気的に接続している。 First, the planar configuration of the semiconductor device according to the third embodiment of the present invention will be described. In FIG. 3A, an N-type impurity diffusion region 103 constituting an NMOS source region and drain region is formed in an NMOS formation region 101 on a substrate (not shown), and in the PMOS formation region 102. A P-type impurity diffusion region 104 constituting a source region and a drain region of the PMOS is formed. A plurality of source / drain contacts (not shown) are formed on the N-type impurity diffusion region 103 and the P-type impurity diffusion region 104, respectively, and a wiring layer (not shown), the N-type impurity diffusion region 103, The p-type impurity diffusion region 104 is electrically connected.

また、ゲート電極１０５はＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界を跨ぐように形成されており、ゲート電極１０５を配線として利用してＮＭＯＳとＰＭＯＳのゲート電極同士が接続されている。ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界を跨ぐように形成されたゲート電極１０５は、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部で、不純物の相互拡散により真性状態、又は不純物が拡散されずノンドープ状態である高抵抗領域１１５が形成されている。 The gate electrode 105 is formed so as to straddle the boundary between the NMOS formation region 101 and the PMOS formation region 102, and the NMOS and PMOS gate electrodes are connected to each other using the gate electrode 105 as a wiring. Here, the gate electrode 105 formed so as to straddle the boundary between the NMOS formation region 101 and the PMOS formation region 102 is an intrinsic state due to the mutual diffusion of impurities at the boundary between the NMOS formation region 101 and the PMOS formation region 102. Alternatively, the high resistance region 115 which is not doped and is in a non-doped state is formed.

ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部で高抵抗領域１１５の導電性を向上させる目的と、ゲート電極１０５の信頼性を向上させる目的とから、ゲート電極配線部１１４においては、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド（図示せず）を形成している。 Here, for the purpose of improving the conductivity of the high resistance region 115 at the boundary between the NMOS formation region 101 and the PMOS formation region 102 and the purpose of improving the reliability of the gate electrode 105, In addition to the upper surface of the gate electrode 105, metal silicide (not shown) is also formed on the side surface of the gate electrode 105.

なお、各ゲート電極１０５は、例えばポリシリコン等を用いて形成されており、ソース・ドレインコンタクト（図示せず）及びスルーホール（図示せず）はタングステン等を埋め込むことによって形成されている。また、金属シリサイド（図示せず）は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。 Each gate electrode 105 is formed, for example, using polysilicon or the like, and source / drain contacts (not shown) and through holes (not shown) are formed by embedding tungsten or the like. The metal silicide (not shown) is formed using, for example, titanium, cobalt, nickel, molybdenum, or the like.

次に、本発明の第３の実施形態の半導体装置の断面構成について説明する。図３（ｂ）及び（ｃ）に示すように、基板（図示せず）上のＰＭＯＳ形成領域１０２内に、例えばＳｉＯ_２等からなる素子分離領域１０８によって区画されたＰ型不純物拡散領域１０４が形成されている。 Next, a cross-sectional configuration of the semiconductor device according to the third embodiment of the present invention will be described. As shown in FIGS. 3B and 3C, a P-type impurity diffusion region 104 partitioned by an element isolation region 108 made of, for example, SiO ₂ is formed in a PMOS formation region 102 on a substrate (not shown). Is formed.

ここで、ＮＭＯＳ形成領域１０１とＰＭＯＳ形成領域１０２との境界部においては、高抵抗領域１１５の導電性を向上させる目的と、ゲート電極１０５の信頼性を向上させる目的とから、ゲート電極配線部１１４において、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成している。 Here, at the boundary between the NMOS formation region 101 and the PMOS formation region 102, the gate electrode wiring portion 114 is used for the purpose of improving the conductivity of the high resistance region 115 and the purpose of improving the reliability of the gate electrode 105. The metal silicide 110 is formed on the side surface of the gate electrode 105 in addition to the upper surface of the gate electrode 105.

これに対し本発明の第３の実施形態の半導体装置の場合、ゲート電極１０５を配線として利用してＮＭＯＳとＰＭＯＳを接続するゲート電極配線部１１４に対して、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成することで、金属シリサイド１１０の形成層を多面化することができ、ゲート電極１０５を所望の幅に拡大することなく、導電性が高く、信頼性の高いゲート電極を形成することができ、ＬＳＩの小面積化と高速化及び高信頼性化を実現できる。 In contrast, in the semiconductor device according to the third embodiment of the present invention, the gate electrode 105 is used as a wiring, and the gate electrode wiring portion 114 that connects the NMOS and the PMOS is not only the upper surface of the gate electrode 105 but also the side surface. In contrast, by forming the metal silicide 110, the formation layer of the metal silicide 110 can be multifaceted, and the gate electrode 105 has a high conductivity and high reliability without expanding the gate electrode 105 to a desired width. An electrode can be formed, and an LSI can be reduced in area, speeded up, and improved in reliability.

なお、図３（ａ）〜（ｃ）で示した本発明の半導体装置では、ゲート電極１０５の側面にサイドウォール１０９が形成された構造となっているが、サイドウォール１０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成する構造を有していてもよい。 3A to 3C, the sidewall 109 is formed on the side surface of the gate electrode 105, but the sidewall 109 is not formed. Similarly, the semiconductor device having the structure may have a structure in which the metal silicide 110 is formed on the side surface in addition to the upper surface of the gate electrode 105.

次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。例えば、半導体基板（図示せず）に所定のリソグラフィ工程を経て選択酸化法等を用いた素子分離技術により不純物拡散領域１０３，１０４と素子分離領域１０８とを形成する。次にＳｉＯＮ等からなるゲート絶縁膜（図示せず）とポリシリコン等からなる導電膜とを成膜した後、イオン注入法等により不純物拡散領域１０３，１０４に不純物を注入し、Ｎ型導体層及びＰ型導体層を形成した後、所定のリソグラフィ工程を経てゲート電極１０５を形成する。次にＣＶＤ法等によりゲート電極１０５を被覆するようにＳｉＯ_２等からなる絶縁膜を成膜した後、異方性エッチング等によりサイドウォール１０９を形成する。次にイオン注入法等により不純物拡散領域１０３，１０４に不純物を注入し、ＭＯＳトランジスタのソース・ドレインを形成する。次に所定のリソグラフィ工程を経てゲート電極１０５のＮ型導体層とＰ型導体層との境界で、真性半導体領域又はノンドープ領域となり高抵抗化した領域１１５に跨る領域１１４のサイドウォール１０９を除去したうえで、自己整合的に金属シリサイド１１０を形成する。次にＣＶＤ法等によりＳｉＯ_２等からなる層間絶縁膜（図示せず）を成膜した後、所定のリソグラフィ工程を経てスルーホール１０７を開口し、タングステン等の高融点金属を埋め込むことで所望の半導体装置を構成する。 Next, a method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described. For example, the impurity diffusion regions 103 and 104 and the element isolation region 108 are formed on a semiconductor substrate (not shown) by an element isolation technique using a selective oxidation method through a predetermined lithography process. Next, after forming a gate insulating film (not shown) made of SiON or the like and a conductive film made of polysilicon or the like, impurities are implanted into the impurity diffusion regions 103 and 104 by an ion implantation method or the like to form an N-type conductor layer. Then, after forming the P-type conductor layer, the gate electrode 105 is formed through a predetermined lithography process. Next, after an insulating film made of SiO ₂ or the like is formed so as to cover the gate electrode 105 by a CVD method or the like, a sidewall 109 is formed by anisotropic etching or the like. Next, impurities are implanted into the impurity diffusion regions 103 and 104 by ion implantation or the like to form the source / drain of the MOS transistor. Next, through a predetermined lithography process, the sidewalls 109 of the region 114 extending over the region 115 which has become an intrinsic semiconductor region or a non-doped region and has increased resistance at the boundary between the N-type conductor layer and the P-type conductor layer of the gate electrode 105 are removed. In addition, the metal silicide 110 is formed in a self-aligning manner. Next, an interlayer insulating film (not shown) made of SiO ₂ or the like is formed by CVD or the like, and then a through hole 107 is opened through a predetermined lithography process, and a desired high-melting point metal such as tungsten is buried. A semiconductor device is configured.

以上のようにして、図３（ａ）〜（ｃ）に示す、本発明の第３の実施形態に係る半導体装置が製造される。 As described above, the semiconductor device according to the third embodiment of the present invention shown in FIGS. 3A to 3C is manufactured.

《第４の実施形態》
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照して説明する。初めに、半導体装置の構造を説明する。 << Fourth Embodiment >>
Hereinafter, a semiconductor device according to a fourth embodiment of the present invention will be described with reference to the drawings. First, the structure of the semiconductor device will be described.

図４（ａ）〜（ｃ）は、第４の実施形態の半導体装置の構造を模式的に示す図である。詳しくは、図４（ａ）は一部の構成要素のみを示す平面図であり、図４（ｂ）は図４（ａ）のＸ７−Ｘ７’線に沿った断面を示し、図４（ｃ）は図４（ａ）のＸ８−Ｘ８’線に沿った断面を示す図である。図４（ａ）〜（ｃ）を参照して、ＭＯＳトランジスタを含む本実施形態を説明する。 4A to 4C are views schematically showing the structure of the semiconductor device of the fourth embodiment. Specifically, FIG. 4A is a plan view showing only some of the components, and FIG. 4B shows a cross section taken along line X7-X7 ′ of FIG. 4A, and FIG. ) Is a diagram showing a cross section taken along line X8-X8 ′ of FIG. With reference to FIGS. 4A to 4C, the present embodiment including a MOS transistor will be described.

まず、本発明の第４の実施形態の半導体装置の平面構成について説明する。図４（ａ）において、基板（図示せず）上に、ソース領域及びドレイン領域を構成する不純物拡散領域１００が形成されている。この不純物拡散領域１００上にはそれぞれ複数のソース・ドレインコンタクト（図示せず）が形成されており、配線層（図示せず）と不純物拡散領域１００とを電気的に接続している。 First, the planar configuration of the semiconductor device according to the fourth embodiment of the present invention will be described. In FIG. 4A, an impurity diffusion region 100 constituting a source region and a drain region is formed on a substrate (not shown). A plurality of source / drain contacts (not shown) are formed on the impurity diffusion region 100 to electrically connect the wiring layer (not shown) and the impurity diffusion region 100.

また、不純物拡散領域１００上には、例えばＳｉＯＮ等からなるゲート絶縁膜（図示せず）を介して複数のゲート電極１０５が形成されており、ゲート電極１０５上には電位を給電するスルーホール１０７が形成されている。ここで、図４（ａ）はゲート電極１０５に対するスルーホール１０７の位置合わせズレが生じた場合の模式図であり、スルーホール１０７上には配線層（図示せず）が形成されており、ゲート電極１０５と電気的に接続している。 In addition, a plurality of gate electrodes 105 are formed on the impurity diffusion region 100 via a gate insulating film (not shown) made of, for example, SiON or the like, and a through hole 107 for supplying a potential to the gate electrode 105 is formed. Is formed. Here, FIG. 4A is a schematic view when a misalignment of the through hole 107 with respect to the gate electrode 105 occurs. A wiring layer (not shown) is formed on the through hole 107, and the gate The electrode 105 is electrically connected.

また、ＭＯＳトランジスタに電位を給電するスルーホール１０７が接続されるゲート電極１０５のパッド部及び不純物拡散領域１００までのゲート電極配線部１１７と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とは、ＭＯＳトランジスタ特性の向上及び高信頼性化を図るために、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド（図示せず）が形成されている。 Further, the MOS transistor is connected between the pad portion of the gate electrode 105 to which the through hole 107 for supplying a potential to the MOS transistor is connected and the gate electrode wiring portion 117 to the impurity diffusion region 100 and the gate electrode 105 as a wiring. The gate electrode wiring portion 112 is made of metal silicide (not shown) on the side surface of the gate electrode 105 in addition to the upper surface of the gate electrode 105 in order to improve the MOS transistor characteristics and increase the reliability. Is formed.

次に本発明の第４の実施形態の半導体装置の断面構成について説明する。図４（ｂ）及び（ｃ）に示すように、基板（図示せず）上に、例えばＳｉＯ_２等からなる素子分離領域１０８によって区画された領域に不純物拡散領域１００が形成されている。 Next, a cross-sectional configuration of the semiconductor device according to the fourth embodiment of the present invention will be described. As shown in FIGS. 4B and 4C, an impurity diffusion region 100 is formed on a substrate (not shown) in a region partitioned by an element isolation region 108 made of, for example, SiO ₂ or the like.

ここで、図４（ｃ）で示すように、スルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１７においては、ＭＯＳトランジスタへの電位の伝搬特性を向上する目的と、ゲート電極１０５の信頼性を向上させる目的とのために、ゲート電極１０５の側面に形成されたサイドウォール１０９を除去又は非形成状態とし、ゲート電極１０５の上面に加えて、ゲート電極１０５の側面に対しても金属シリサイド１１０を形成している。ここで、金属シリサイド１１０は、例えばチタン、コバルト、ニッケル、モリブデン等を用いて形成されている。 Here, as shown in FIG. 4C, in the gate electrode wiring portion 117 from the pad portion of the gate electrode 105 to which the through hole 107 is connected to the impurity diffusion region 100, the propagation characteristic of the potential to the MOS transistor is shown. For the purpose of improving and the purpose of improving the reliability of the gate electrode 105, the side wall 109 formed on the side surface of the gate electrode 105 is removed or not formed, and in addition to the upper surface of the gate electrode 105, the gate A metal silicide 110 is also formed on the side surface of the electrode 105. Here, the metal silicide 110 is formed using, for example, titanium, cobalt, nickel, molybdenum, or the like.

従来の半導体装置においては、図５（ａ）及び（ｂ）で示したように、ゲート電極２０５の側面はサイドウォール２０９で覆われており、ゲート電極２０５の上面のみが金属シリサイド２１０で覆われていた。また、スルーホール２０７がゲート電極２０５に対する位置合わせズレを生じた場合でも、スルーホール２０７とゲート電極２０５とが電気的に良好な接続を得ることができるように、ゲート電極２０５のパッド部を拡大していた。 In the conventional semiconductor device, as shown in FIGS. 5A and 5B, the side surface of the gate electrode 205 is covered with the sidewall 209, and only the upper surface of the gate electrode 205 is covered with the metal silicide 210. It was. Further, even when the through hole 207 is misaligned with the gate electrode 205, the pad portion of the gate electrode 205 is enlarged so that an excellent electrical connection can be obtained between the through hole 207 and the gate electrode 205. Was.

これに対し本発明の第４の実施形態の半導体装置の場合、スルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１７と、ゲート電極１０５を配線として利用してＭＯＳトランジスタ間を接続するゲート電極配線部１１２とに対して、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成することで、金属シリサイド１１０の形成層を多面化することができ、スルーホール１０７がゲート電極１０５に対する位置合わせズレを生じた場合でも、ゲート電極１０５を所望の幅に拡大することなく、スルーホール１０７とゲート電極１０５との間に電気的に良好な接続が得られ、導電性が高く信頼性の高いゲート電極を形成することができる。更には、従来の半導体装置では必要であったゲート電極パッド２０８を形成する必要がないため、図示の間隔Ｓ１３を狭く設定することができ、ＬＳＩの小面積化と高速化及び高信頼性化を実現できる。 On the other hand, in the semiconductor device of the fourth embodiment of the present invention, the gate electrode wiring part 117 from the pad part of the gate electrode 105 to which the through hole 107 is connected to the impurity diffusion region 100 and the gate electrode 105 are used as wirings. By forming the metal silicide 110 on the side surface in addition to the upper surface of the gate electrode 105 with respect to the gate electrode wiring portion 112 that connects the MOS transistors by using the metal transistor 110, the formation layer of the metal silicide 110 is multifaceted. Even if the through hole 107 is misaligned with the gate electrode 105, the gate electrode 105 is electrically expanded between the through hole 107 and the gate electrode 105 without expanding the gate electrode 105 to a desired width. A highly reliable gate electrode with high conductivity and high reliability can be formed. Furthermore, since it is not necessary to form the gate electrode pad 208 that is necessary in the conventional semiconductor device, the illustrated interval S13 can be set narrow, and the LSI can be reduced in area, speeded up, and improved in reliability. realizable.

なお、図４（ａ）〜（ｃ）で示した本発明の半導体装置では、ゲート電極１０５の側面にサイドウォール１０９が形成された構造となっているが、サイドウォール１０９が形成されていない構造を持つ半導体装置においても同様に、ゲート電極１０５の上面に加え、側面に対しても金属シリサイド１１０を形成する構造を有していてもよい。 4A to 4C, the side wall 109 is formed on the side surface of the gate electrode 105, but the side wall 109 is not formed. Similarly, the semiconductor device having the structure may have a structure in which the metal silicide 110 is formed on the side surface in addition to the upper surface of the gate electrode 105.

次に、本発明の第４の実施形態に係る半導体装置の製造方法について説明する。例えば、半導体基板（図示せず）に所定のリソグラフィ工程を経て選択酸化法等を用いた素子分離技術により不純物拡散領域１００と素子分離領域１０８とを形成する。次に所定のリソグラフィ工程を経て、ＳｉＯＮ等からなるゲート絶縁膜（図示せず）を形成した後、ポリシリコン等からなるゲート電極１０５を形成する。次にＣＶＤ法等によりゲート電極１０５を被覆するようにＳｉＯ_２等からなる絶縁膜を成膜した後、異方性エッチング等によりサイドウォール１０９を形成する。次に所定のリソグラフィ工程を経て、電位を給電するスルーホール１０７が接続されるゲート電極１０５のパッド部から不純物拡散領域１００までのゲート電極配線部１１７のサイドウォール１０９を除去したうえで、自己整合的に金属シリサイド１１０を形成する。次にＣＶＤ法等によりＳｉＯ_２等からなる層間絶縁膜（図示せず）を成膜した後、所定のリソグラフィ工程を経てスルーホール１０７を開口し、タングステン等の高融点金属を埋め込むことで所望の半導体装置を構成する。 Next, a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described. For example, the impurity diffusion region 100 and the element isolation region 108 are formed on a semiconductor substrate (not shown) by an element isolation technique using a selective oxidation method or the like through a predetermined lithography process. Next, after a predetermined lithography process, a gate insulating film (not shown) made of SiON or the like is formed, and then a gate electrode 105 made of polysilicon or the like is formed. Next, after an insulating film made of SiO ₂ or the like is formed so as to cover the gate electrode 105 by a CVD method or the like, a sidewall 109 is formed by anisotropic etching or the like. Next, through a predetermined lithography process, the side wall 109 of the gate electrode wiring part 117 from the pad part of the gate electrode 105 to which the through-hole 107 for supplying a potential is connected to the impurity diffusion region 100 is removed, and then self-alignment is performed. Thus, a metal silicide 110 is formed. Next, an interlayer insulating film (not shown) made of SiO ₂ or the like is formed by CVD or the like, and then a through hole 107 is opened through a predetermined lithography process, and a desired high-melting point metal such as tungsten is buried. A semiconductor device is configured.

以上のようにして、図４（ａ）〜（ｃ）に示す、本発明の第４の実施形態に係る半導体装置が製造される。 As described above, the semiconductor device according to the fourth embodiment of the present invention shown in FIGS. 4A to 4C is manufactured.

本発明に係る半導体装置は、第１の導電体の上面及び側面を第２の導電体で被覆することにより、信頼性の高い導電体を形成することができ、ＬＳＩ等の面積縮小、高速化及び高信頼性化等のために有用である。 Semiconductor equipment according to the present invention, by covering the upper and side surfaces of the first conductor in the second conductor, it is possible to form a highly reliable conductor, reduced area such as LSI, fast This is useful for achieving high reliability and high reliability.

本発明の第１の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the structure of the semiconductor device which concerns on the 1st Embodiment of this invention, (a) is a top view, (b), (c) is sectional drawing. 本発明の第２の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。It is a figure which shows the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention, (a) is a top view, (b), (c) is sectional drawing. 本発明の第３の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。It is a figure which shows the structure of the semiconductor device which concerns on the 3rd Embodiment of this invention, (a) is a top view, (b), (c) is sectional drawing. 本発明の第４の実施形態に係る半導体装置の構造を示す図であり、（ａ）は平面図、（ｂ）、（ｃ）は断面図である。It is a figure which shows the structure of the semiconductor device which concerns on the 4th Embodiment of this invention, (a) is a top view, (b), (c) is sectional drawing. 従来の半導体装置の構造を示すものであり、（ａ）は平面図であり、（ｂ）は断面図である。1 shows a structure of a conventional semiconductor device, (a) is a plan view, and (b) is a cross-sectional view. 従来の半導体装置の構造を示す平面図であり、特に、ゲート電極の実仕上がり形状を反映したものである。It is a top view which shows the structure of the conventional semiconductor device, and reflects the actual finishing shape of a gate electrode especially.

１００不純物拡散領域
１０１ＮＭＯＳ形成領域
１０２ＰＭＯＳ形成領域
１０３Ｎ型不純物拡散領域
１０４Ｐ型不純物拡散領域
１０５ゲート電極
１０７スルーホール
１０８素子分離領域
１０９サイドウォール
１１０金属シリサイド
１１１〜１１４，１１７ゲート電極配線部
１１５ゲート電極の高抵抗領域
１１６ゲート電極の境界部（ＰＮ接合部） 100 Impurity diffusion region 101 NMOS formation region 102 PMOS formation region 103 N type impurity diffusion region 104 P type impurity diffusion region 105 Gate electrode 107 Through hole 108 Element isolation region 109 Side wall 110 Metal silicide 111 to 114, 117 Gate electrode wiring portion 115 High resistance region 116 of gate electrode Boundary part of gate electrode (PN junction)

Claims

In a semiconductor device having an impurity diffusion region and an element isolation region,
A first conductor is formed across the impurity diffusion region and the element isolation region;
Of the first conductor, a first portion on the impurity diffusion region is formed with a side wall so as to be in contact with the side surface in the longitudinal direction, and a second conductor is formed so as to be in contact with the upper surface.
Of the first conductor, the second conductor is formed so that the second portion on the element isolation region is in contact with the side surface and the upper surface in the longitudinal direction.
The first conductor has the same width at the first part and the second part,
A through-hole is formed so as to be in contact with at least a part of the upper surface and the side surface of the second conductor on the element isolation region, and the through hole is also in contact with the element isolation region. .

The semiconductor device according to claim 1,
The first conductor is a gate electrode made of polysilicon;
The semiconductor device, wherein the second conductor is a metal silicide made of titanium, cobalt, nickel, or molybdenum.