JP4786178B2 - 薄膜層の特性を変化させるプロセス、及び前記プロセスを適用する基板 - Google Patents

Description

発明の詳細な説明

本発明は、サポートの表面に形成される少なくとも１つの薄膜層を備える基板であり、一般的にマイクロエレクトロニクス、ナノエレクトロニクス、又はマイクロテクノロジー、ナノテクノロジーの各分野で利用される基板を製造する分野に関する。

本発明は、例えば電子、光電子、超半導体、又は圧電の機能を有する材料の分野で適用する場合に特に有益である。

例えば、特定の電子的用途や光電子的用途においては、三元半導体材料又は四元半導体材料を使用しなければならない場合がある。しかし、その結晶網状組織が成長半導体層の結晶網状組織と整合する基板を見つけられる可能性はほとんどないので、エピタキシャル成長で得られ得る高構造品質のこれらの三元材料や四元材料の数は限られている。結果として、格子不整にて行われるヘテロエピタキシーは、臨界厚さを越えて多大な構造欠陥の形成を引き起こし、ひいては、エピタキシャル層の期待される物理的特性の不可逆的で望ましくない変化を引き起こす。また、歪み化合物又は単純半導体の層を使用すると、特定の特性が向上することから利益を得ることができる。また、層を均質的に変形する技術を使用することは有益と考えられる。

上記の問題を解消するために、緩衝層の形成を含めた成長技術を開発した。この技術における目的は、基板とエピタキシャル薄膜層との間の格子定数の差異に誘発される歪みを緩和することである。

第１の一連の技術は、コンプライアンス（撓み性）を有する基板を用いることを目的とし、基層として働く薄膜上に格子不整にエピタキシーを実施することからなる。このとき、歪みエネルギーは、膜によって弾力的に又は塑性的に緩和されるとされている。

一例として、基層膜の弾性コンプライアンスの技術は、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．第７５号（１９９９年）４１１８ページにおいてＳ．Ｉ．Ｒｏｍａｎｏｖらが説明している。

この技術は、以下からなる。
−Ｓｉの基板の表面をポーラス化することによって、高比表面積を有する２つのポーラス層が形成される。このうち、表面層は、多孔率が低く、一方、表面層と基板との間に挿入された後者の層は多孔率の増大をみせる。
−上記の結果得られた基板の表面を若干酸化（最大でも単層）することによって、クリスタリット（微結晶）を機械的に安定化させる。
−Ｓｉの薄膜層のエピタキシーの直前に、成長構造における基板を還元する。
−Ｓｉの薄膜層上にＳｉＧｅの層を格子不整に成長させる。

したがって、Ｒｏｍａｎｏｖらが説明しているプロセスにおいては、ポーラスＳｉ上に得られるＳｉの膜上に格子不整にエピタキシャル成長がなされる。ポーラス層のコンプライアンス（変形）の効果がみられると思われる。

コンプライアンスを有する基板については様々な研究が行われている。一例として、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．第７４号（１９９９年）１０００ページにおけるＡ．Ｍ．Ｊｏｎｅｓによる論文が挙げられる。この論文は、２つの層、すなわち犠牲層と呼ばれる第１の層とエピタキシーが行われる薄膜との２つの層を基板上に蒸着することを目的とした、自由膜上の成長技術について論じている。犠牲層は、溶液の化学的侵食速度が、上記膜の溶液の化学的侵食速度よりも著しい層である。サンプル表面に一箇所の平円形領域だけ膜が存在するようにリソグラフィー工程を実施してから、サンプルを化学的侵食溶液に浸漬する。サブエッチングによる平円形領域の下にある領域のエッチングを含めて、犠牲層はエッチングを受ける。平円形膜を支える１つの円柱領域のみが残された時点で化学的侵食を中止し、平円形膜上にエピタキシャル層の成長が形成される。このとき、膜は、エピタキシャル層の変形を制限するよう変形することができる。この方法の利点は、エピタキシャル層の歪みが比較的良好に弾力的に緩和することである。ただし、この方法にはいくつかの不利な点がある。例えば、構造が脆弱であること、表面が平面でないこと、製造プロセスが困難であること、得られる領域のサイズが小さいことなどが挙げられる。

不整融着法、すなわち＜＜ツイストボンディング＞＞も例として挙げられる。これは特に、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．第５９号（１９９１年）２３１１ページにおけるＹ．Ｈ．Ｌｏによる論文で論じられている。この方法においては、膜の結晶方向と基板の結晶方向との間に回転を確実に発生させることによって、歪んだ又は歪んでいない膜を基板ホスト上に形成する。これにより、膜と基板との間の界面に転位網が形成される。これにより、膜上に歪み層が成長する。歪みエネルギーの効果の下で、転位は配向を変えてコーナ特性を獲得することによりこのエネルギーを最小化することになる。この技術の利点は、基板全体に膜が形成されることである。ただし、結果として生じる緩和については保証されないとともに、結果として生じる緩和の均質性については疑問を残している。

更に一例として、分子付着技術、すなわち＜＜ウエハーボンディング＞＞が挙げられる。これは特に、Ｊ．Ｃｒｙｓｔ．Ｇｒｏｗｔｈ．第１９５号（１９９８年）１４４ページにおけるＤ．Ｍ．Ｈａｎｓｅｎらによる論文で論じられている。この技術は、表面が酸化された基板上に分子付着によって膜を形成することを目的としている。このとき歪み層は膜上に成長する。界面に現れる膜の原子は、歪み層を緩和させる若干の転位を起こし得る。この技術の本質的な利点は、結果として形成される表面のサイズが大きいことである。とはいえ、たとえコンプライアンス効果が観察されたとしても、緩和は全面的なものではない。蒸着層の臨界厚さは増大するが、構造上の欠陥を免れる厚い層を形成することはなお不可能である。

これらの塑性コンプライアンス又は弾性コンプライアンスを用いたどの技術においても、期待される特性は示されていない。エピタキシャル層による基層の塑性変形又は弾性変形は観察されないか、又は部分的にのみ観察される。一方、欠陥を免れた結果として生じる領域の側方寸法は、小さすぎる。

従来技術における他の一連の既知の解決手段は、パラモルフィック技術に関する。この技術は、歪み膜のエピタキシーを行うこと、ひいてはこの歪み膜を弾力的に緩和させて格子整合にてエピタキシーを行うことからなる。この技術の目的は、エピタキシーを介して、犠牲層と歪み膜とを基板上に連続的に蒸着することである。次に、リソグラフィー段階において、膜の選択的エッチングを行って、平円形領域を形成する。湿性化学エッチングを実施して、サブエッチングによる平円形領域の下の領域も含めて、犠牲層に全面的エッチングを施す。歪み膜は、保持できないほど塑性的に緩和する。次にこの歪み膜は、基板に蒸着される。この技術の本質的な利点は、格子整合での反復的成長による。しかし、得られる円形領域のサイズは限られ（数百ミクロン）、膜の当初定数の変化率は低い（１％：環境下）。

更に他の一連の解決手段は、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．第６５号（１９８９年）２４５１ページにおいてＤ．Ｓ．Ｃａｏ．が論じているメタモルフィック法である。この方法では、固定された又は緩やかな組成の緩衝層、又は超網状組織の緩衝層を使用する。緩衝層は、基板の格子定数とは異なる格子定数を有する。これらの層の成長は、臨界厚さより大きい厚さまで生じる。緩衝層は、転位の発生を介して緩和し、その非歪み格子定数を回復する。したがって、最初の基板の格子定数とは異なる格子定数を有するこれら緩衝層上に、望ましい活層の成長が実現する。この技術の第１の問題は、緩衝層内の転位が限定されている点による。この転移は全面的なものでなく、出現する転位は常に活層にみられ、後者の特性を劣化させる。第２の問題は、活層の期待される特性を劣化させ得るような、緩衝層表面における結晶粒粗大化がみられることによる。

更に、従来技術には、特開２０００−００９１６２７号公報で提案されている技術がある。この技術は、発光体の製造に関する技術であって、微粒子を有する多結晶質の蒸着を行った後に熱処理を行うことからなる。このアニーリングによって、原子再配列が行われ、ひいては粒子のサイズが増大する。しかし、この技術では、再組織化の均質性については保証されず、その基板と格子整合にある層のエピタキシャル成長は生じない。

現在までの様々な既知の技術を分析した結果、これらの既知の技術は実際に満足する方法を提示していないことが分かった。その基板と格子整合にある層のエピタキシャル成長を発生させる技術を利用可能にすることが明らかに必要である。

本出願人は、基板の格子定数を変化させて、少なくとも２つの化学元素を有する合金の格子整合でのエピタキシーを行う技術を利用可能にする必要性を論じている。この必要性を満たすために、本出願人は、基板を共に形成するサポート上に直接的または間接的に形成された歪み薄膜層又は非歪み薄膜層の格子定数を変化させる技術を提案している。より広い意味では、この技術は、格子定数を変化させるだけでなく、マイクロエレクトロニクス、ナノエレクトロニクス、マイクロテクノロジー、ナノテクノロジーの各分野で使用され得る基板を形成するサポートの表面に蒸着される薄膜層のその他の様々な特性も変化させる。

本発明の目的は、薄膜層の特性を変化させるプロセスに関する。本発明に係るプロセスは、
−高比表面積を有するナノ構造化サポート上に少なくとも１つの薄膜層を形成すること、及び
−ナノ構造化サポートを処理して、サポート内に内部歪みを発生させて、少なくとも前記薄膜層の平面内にその変形を引き起こすことによって、薄膜層の対応する変形を確実にして薄膜層の特性を変化させることからなる。

好ましい変形実施形態によれば、このプロセスは、高比表面積を有するナノ構造化サポートを化学的に処理して、そのナノ構造の膨張又は収縮に対応する変形を確実にすることからなる。

本発明の特長によれば、このプロセスは、高比表面積を有するナノ構造化サポートを、金属、半導体、又は誘電体をベースとした様々なナノ構造物の中から選択することからなる。

好ましい変形実施形態によれば、このプロセスは、高比表面積を有するナノ構造化サポートの処理後、薄膜層上に結晶質のエピタキシャル成長を発生させることからなる。

また、プロセスは、高比表面積を有するナノ構造化サポートの処理後に、前記薄膜層上のエピタキシャル成長によって形成される前記結晶質の格子定数に対応する格子定数を有することが可能な薄膜層を選択することからなることが好ましい。

更に、このプロセスは、高比表面積を有するナノ構造化サポート上に、予め歪ませた又は予め歪ませていない薄膜層を形成することからなることが好ましい。

変形実施形態によれば、プロセスは、高比表面積を有するナノ構造化サポート上に、少なくとも１つの中間層を薄膜層と高比表面積を有するナノ構造化サポートとの間に形成することからなる。

このプロセスは、薄膜層上に、半導体材料、磁性体、又は超半導体材料から選択した結晶質のエピタキシャル成長を形成することからなることが有益である。

更に、このプロセスは、高比表面積を有するナノ構造化サポート上に、圧電特性を有する材料から構成される薄膜層を形成することからなることが有益である。

変形実施形態によれば、プロセスは、薄膜層でリソグラフィー工程を実施して圧電領域を実現することからなる。

他の変形実施形態によれば、プロセスは、薄膜層において電荷がみられるように、高比表面積を有するナノ構造化サポートを変形させることからなる。

本発明の他の目的は、マイクロエレクトロニクス、ナノエレクトロニクス、又はマイクロテクノロジー、ナノテクノロジー用の基板であって、高比表面積を有するナノ構造化サポートによって形成される基板であって、高比表面積を有するナノ構造化サポートが、後続の処理で変形し、その表面上にサポートに対応して変形する少なくとも１つの薄膜層が形成される基板を提案することである。

基板は、薄膜層に形成された結晶半導体材料、結晶磁性体、又は結晶超半導体材料のエピタキシャル層を備えることが有益である。

また、この基板は、圧電材料から構成される薄膜層を備えることが有益である。

本発明の他の目的は、光電子素子の製造に基板を適用することを主眼とする。

本発明の他の目的は、電子部品の製造に基板を適用することを主眼とする。

以下、非限定的な例により発明の目的の実施形態を表す添付の図面を参照して説明を行うことにより、様々なその他の特性を明らかにする。

図１から分かるように、本発明の目的は、マイクロエレクトロニクス、ナノエレクトロニクス、又はマイクロテクノロジー、ナノテクノロジーの各分野で用いられる基板３を形成するサポート２の平面上に形成される薄膜層１の特性を変化させるプロセスに関する。

本発明に係るプロセスは、高比表面積を有するナノ構造化サポート（支持体）２、すなわち、ナノクリスタリット及び／又はナノ粒子で構成される少なくとも１つの層を含むサポートを使用することからなる。このナノクリスタリット及び／又はナノ粒子は、相互連結した様々な形状をしており、少なくとも一辺が１，０００ｎｍ以下であり、各ナノクリスタリット及び／又はナノ粒子の総表面が前記層の占める平面よりも大きい。本発明に係るナノ構造化サポート２を構成するにあたっては、以下に例示したように様々なナノ構造化材料を利用することができる。
−金属又は半金属をベースとした高比表面積を有するナノ構造物。
−例えばポーラスシリコンなど高比表面積を有する半導体ナノ構造物、又はＩＶ型、ＩＶ−ＩＶ型、ＩＩＩ−Ｖ型、ＩＩ−ＶＩ型などその他の半導体ナノ構造物。
−ＴｉＯ_２（アナターゼ、ルチル）、Ａｌ_２Ｏ_３、ＺｎＯなどをベースとした高比表面積を有するナノ構造化誘電体。

本発明に係るプロセスは、少なくとも１つの歪み薄膜層１を、ナノ構造化サポート２の平面上に形成することを目的としている。この歪み薄膜層１は、例えば分子付着手段を利用した接着により直接的または間接的にナノ構造化サポート２に接合してもよいし、任意の方法により蒸着させてもよいし、ナノ構造化サポート２から形成してもよい。

この薄膜層は、例えば金属、誘電体、半導体、又は任意の種類の高分子化合物など、基板３で想定される用途に応じた材料で構成される。

更に、本発明に係るプロセスは、ナノ構造化サポート２を処理して、サポート内に内部歪みを発生させ、少なくとも薄膜層１の平面内で変形を起こしてその特性を変化させることを目的とする。ナノ構造化サポート２は、それ自体の体積が変化するように処理される。すなわち、ナノ構造化サポート２自体が膨張又は収縮することによって、薄膜層１がナノ構造化サポート２と薄膜層１との界面においてナノ構造化サポート２と同じく変形するように処理される。このとき薄膜層１は、伸張状態又は圧縮状態となる。

このとき、上記処理によりナノ構造化サポート２に発生する内部歪みは、ナノ構造化サポート２の巨視的変形を引き起こすナノメトリック規模でのナノクリスタリット及び／又はナノ粒子の変形によって、部分的又は全体的に緩和されることを理解されたい。

これらの内部歪みを発生させるために利用可能な手段は複数あり、これらの手段は別個で用いても組み合わせて用いてもよい。これらの手段のうちの１つは、ナノクリスタリット及び／又はナノ粒子の物理化学的性質を変化させることからなる。一例として、ナノクリスタリットの化学的性質を変化させると、ナノクリスタリットを形成する原子の平均原子間距離に変動が生じる。こういった化学的性質の変化は、換言すれば、ナノメトリック規模で現れる内部歪みである。この内部歪みは、ナノ構造化サポートの巨視的変形を引き起こすナノクリスタリットの変形によって緩和される。その他の手段には、材料を挿入することによってナノクリスタリット間に存在する間隙を埋める手段がある（例えば気相での蒸着中に実施）。この追加材料には、変形するナノクリスタリットなどが用いられる。この技術の利点の１つは、ナノクリスタリット間で行われる蒸着の性質を選択することによってサポートの総熱膨張係数を変化させ、この係数をエピタキシャル層の係数に対応させることに役立つ点である。その変形を保証することを目的としたナノ構造化サポート２の処理工程は、例えば化学的手段のような適切な手段によって実施される。

したがって、本発明に係るプロセスは、膨張効果又は収縮効果を用いてナノ構造化サポート２の体積を変化させ、対応する変形、すなわち薄膜層１とサポートとの界面における膨張又は収縮を確実にすることに役立つ。かかるプロセスは、薄膜層１の特性を、例えば物理的又は形態学的に変化させたり（格子定数、厚さなどの変化）、電気的に変化させたり（半導体における価電子帯の縮退の増大、圧電層の電荷の出現、誘電定数の変化、例えばシリコン内の電子や正孔の移動度の変化などのような電気輸送特性の変化など）、磁気的に変化させたり（強磁性体の結晶対称性の変化に伴うヒステリシスサークルの変化）、又は光学的に変化させたりする（光子の吸収エネルギー、屈折率などの変化）。

本発明に係るプロセスにおいては、サイズが限定されず、かつ構成要素を集積して製造を行うナノテクノロジーまたはマイクロテクノロジーと両立し得る基板３が製造される。この解決手段は、製造コストの削減という利点も兼ね備えている。

図２ａ〜２ｄは、本発明に係るプロセスによって製造される基板３の第１変形実施形態を表す。図２ａ〜２ｄにおいては、完全格子又は準完全格子に整合するエピタキシャル層の成長が可能となっている。

図２ａは、その結晶構造をナノメトリックポーラス化させるプロセス、又はその表面上のナノ構造化層を成長させるプロセスによって、部分的にナノ構造化されたサポート２を示している。ナノ構造化サポート２は、非ナノ構造化層２_１とナノ構造化層２_２とを部分的に備えている。言うまでもなく、層２_１は様々な化学的性質を有する一連の層で構成することができる。この層２_１の化学的性質は、層２_２の化学的性質と異なっていても同じでもよい。この層２_１は、変形工程の前に層２_２に対応して歪ませてあってもよい。同様に、本発明の目的は、完全にナノ構造化されたサポート２でも実施可能であることに注意されたい。

図示した例においては、ナノ構造化サポート２は、単結晶シリコンの層２_１と、ナノ構造化ポーラスシリコンの層２_２とを備えている。図２ｂから具体的に分かるように、薄膜層１はサポート上、すなわち、ナノ構造化ポーラスシリコンの層２_２上に形成される。この薄膜層１は、例えばリン化インジウム（ＩｎＰ）で構成され、分子ジェットなどによりエピタキシーを介して形成される。

図２ｃから具体的に分かるように、サポート２は例えば酸化や水素化などの化学的処理を受けると、ナノ構造化サポート２における歪み状態が強く変化し、そのナノ構造に膨張又は収縮が生じる。このナノ構造化サポート２の膨張又は収縮は、薄膜層１とナノ構造化サポート２との界面において対応する膨張又は収縮を引き起こす。ナノ構造化サポート２の収縮又は膨張はそれぞれ、界面の平面における薄膜層１の格子定数を減少又は増大させる。

更に、本発明に係るプロセスは、変形薄膜層１の自由表面上に例えば完全格子整合にてエピタキシー４を実施することからなる。例えば、ＩｎＧａＡｓ層のエピタキシーは、変形ＩｎＰ薄膜層上で実施することができる。

図３、図３ｂ及び図４ｂは、本発明に係るプロセスを適用する基板の他の例の実施形態を示しており、ナノ構造化サポートへの薄膜層の形成段階が省略されている。図３から具体的に分かるように、サポート２は、その結晶構造の一部をナノメトリックポーラス化させるプロセス、又はナノ構造化層を成長させるプロセスによって部分的にナノ構造化されている。サポート２は、非ナノ構造化層２_１とナノ構造化層２_２とを備えている。この層２_１は、変形工程の前に層２_２に対応して歪ませてあってもよい。更に、層２_１と層２_２との間の化学的性質の異同は問わない。例えば、サポート２は、単結晶シリコンゲルマニウム（Ｓｉ_ｘＧｅ_１−ｘ）の層２_１と、ナノ構造化シリコンの層２_２とを備えている。単結晶Ｓｉ_ｘＧｅ_１−ｘの層２_１の厚さは、薄膜層１を構成できるように制御される。図３ｂで具体的に分かるように、かかるナノ構造化サポートはその変形が確実になるように処理されるので、単結晶Ｓｉ_ｘＧｅ_１−ｘの薄膜層１の対応する変形が保証される。上記に説明したとおり、この変形工程によって、単結晶Ｓｉ_ｘＧｅ_１−ｘの薄膜層１の格子定数は、図４ｂに示した格子整合でのＧａＡｓなどの結晶質のエピタキシー４が実施される界面の平面では異なることになる。

図３ａ〜５ａは、図３で説明したナノ構造化サポート２に基づき本発明に係るプロセスを実施するための他の変形実施形態を示しており、ナノ構造化サポート２の少なくとも１つの中間層である単結晶シリコン層２_１の上に薄膜層１を形成することを目的としている。この中間層２_１の厚さを選択する基準は、薄膜層１の場合と同じである。例えばリン化インジウムの薄膜層１は、単結晶シリコンの中間層２_１の上に形成される。図４ａによれば、かかるサポート２は、リン化インジウムの薄膜層１の格子定数を変化させるべく、その変形が確実になされるよう処理される。言うまでもなく、シリコン単結晶の層２_１の格子定数も変化している。図５ａから具体的に分かるように、ＩｎＧａＡｓ層などの結晶質のエピタキシー４は、リン化インジウムの薄膜層１上で実施可能である。この変形実施形態は、薄膜層１が、ポーラスナノ構造化シリコン２_２の層上よりも単結晶シリコン２_１の層上でより容易に形成される場合に利用することができる。一般に、ナノ構造化サポート２が部分的にナノ構造化されている場合、層２_２はサポートのナノ構造化部分であり、層２_１は非ナノ構造化部分であることは明らかである。

上記の説明から明らかなとおり、薄膜層１は、ナノ構造化サポート２の処理後、前記薄膜層１上でのエピタキシャル成長により形成される結晶質の格子定数に対応する格子定数を有するように選択される。薄膜層１は予め歪んだ形状であるかどうかに関わらず、ナノ構造化基板２上に形成することができることに注意されたい。更に、薄膜層１は、ナノ構造化されていないサポート２の上にも既にナノ構造化されたサポート２の上にも形成される。

薄膜層１は、以下の２つの基準の関数として定められる厚さを有する。
−薄膜層１は、変形後、基板（ナノ構造化サポートおよび薄膜層）が過剰に曲がらないようにするため、ナノ構造化サポート２よりも十分薄い厚さでなければならない。
−薄膜層は、構造上の欠陥から変形が生じても実質的に弾性が保たれるよう、十分薄い厚さでなければならない。

一般に、薄膜層の性質は、変形後に期待される変化物理的特性に基づいて選択される。ヘテロエピタキシーといった特定の場合においては、薄膜層１を構成する材料は、格子定数が可能なかぎり相互に近い値であるようにするため、上記のエピタキシャル化が必須である材料の関数として選択される。例えば、薄膜層１上には、高分子化合物の蒸着、又は以下の材料から選択される結晶質のエピタキシャル成長が可能である。
・以下のような半導体
−ＩＶ−ＩＶ型：Ｓｉ、Ｇｅ、Ｓｉ_ｘＧｅ_１−ｘ、ＳｉＣ、Ｓｉ_ｘＧｅ_ｙＣ_{１−ｘ−ｙ}
−ＩＩＩ−Ｖ型：Ｇａ_ｘＡｌ_１−ｘＡｓ、Ｇａ_ｘＩｎ_１−ｘＡｓ、Ａｌ_ｘＩｎ_１−ｘＡｓ、Ｇａ_ｘＩｎ_１−ｘＡｓ_ｙＰ_１−ｙ、Ｇａ_ｘＡｌ_１−ｘＰ、Ｇａ_ｘＡｌ_１−ｘＮ、Ｇａ_ｘＩｎ_１−ｘＮ、Ｇａ_ｘＩｎ_１−ｘＳｂ、Ｇａ_ｘＡｌ_１−ｘＳｂ、（Ｇａ_ｘＩｎ_１−ｘ）_１−ｙＴｌ_ｙＡｓ、（Ｇａ_ｘＩｎ_１−ｘ）_１−ｙＴｌ_ｙＰ
−ＩＩ−ＶＩ型：Ｚｎ_ｘＣｄ_１−ｘＴｅ_ｙＳｅ_１−ｙ、Ｃｄ_ｘＨｇ_１−ｘＴｅ
・ＹｂａＣｕＯなどの超半導体
・以下のような磁性体
−鉄、コバルト、ニッケル、それらの合金、一部の希土類などの強磁性体
−常磁性体

上記の説明から明らかなとおり、本発明の目的は、ナノ構造化サポート２を変形させることにより薄膜層の対応する変形を引き起こして、ナノ構造化サポート２に予め形成されている薄膜層１の特性を変化させるプロセスに関する。

このプロセスによって、後続の処理において変形するナノ構造化サポート２であって、その表面にサポートに対応して変形する少なくとも１つの薄膜層１が形成されるナノ構造化サポート２を備えた基板が製造される。かかる基板は、薄膜層１を形成する材料から構成される薄膜層を備えることになる。この基板を適用することにより、薄膜層１の変形が寄与する変化特性を有する電子部品が実現する。また、かかる基板を適用することによって、薄膜層構造の変形により得られる、薄膜層の光学的特性の変化の可能性を利用して、光電子素子を構成することも考えられる。

図６ａ〜６ｃは、薄膜層の圧電特性を使用可能にする本発明に係るプロセスの他の適用例を示している。

本適用例によれば、プロセスは、圧電特性を有する材料から構成される少なくとも１つの薄膜層１をナノ構造化サポート２上に形成することからなる。次に、リソグラフィー工程が薄膜層１で実施され、具体的には図６ｂで分かるように圧電領域ｚが形成される。例えば、光学的工程、電子的工程又はＸ線工程など、様々な種類のリソグラフィー工程が使用可能であることに注意されたい。

上記に説明したように、ナノ構造化サポート２を処理して、ナノ構造化サポート２の変形を確実にすることによって、薄膜層１の対応する変形が生じ、図６ｃで明らかなとおり、薄膜層において、特に圧電領域３において電荷が出現することになる。リソグラフィー工程は、ナノ構造化ポーラスサポート２の変形を引き起こすナノ構造化ポーラスサポート２の処理工程後に実施することが可能であることに注意されたい。

本発明に係るプロセスにおいては、マイクロテクノロジー向け又はナノテクノロジー向けの基板も製造される。このように、ナノ構造化サポート上に形成される薄膜層１が圧電材料で構成されている場合、圧電特性を用いて所定の形状の素子を得ることができる。

本発明は、以上説明し図示した例に限定されず、本発明の範囲から逸脱することなく様々な変形実施形態を実施することができる。

本発明に係るプロセスが適用される基板を示している。 エピタキシャル成長に適する薄膜層を備えた基板に関する第１実施形態の一段階を示している。 エピタキシャル成長に適する薄膜層を備えた基板に関する第１実施形態の一段階を示している。 エピタキシャル成長に適する薄膜層を備えた基板に関する第１実施形態の一段階を示している。 エピタキシャル成長に適する薄膜層を備えた基板に関する第１実施形態の一段階を示している。 本発明に係るプロセスを利用する基板に関する第１変形実施形態の一段階を示している。 本発明に係るプロセスを利用する基板に関する第１変形実施形態の一段階を示している。 本発明に係るプロセスを利用する基板に関する第１変形実施形態の一段階を示している。 本発明に係るプロセスを利用する基板に関する第１変形実施形態の一段階を示している。 本発明に係るプロセスを使用する基板に関する第２変形実施形態の一段階を示している。 本発明に係るプロセスを使用する基板に関する第２変形実施形態の一段階を示している。 圧電材料に使用される本発明に係るプロセスの一特徴的段階を示している。 圧電材料に使用される本発明に係るプロセスの一特徴的段階を示している。 圧電材料に使用される本発明に係るプロセスの一特徴的段階を示している。

Claims (16)

1. マイクロエレクトロニクス、ナノエレクトロニクス、又はマイクロテクノロジー、ナノテクノロジーの各分野で利用される基板（３）を形成するサポート（２）の表面上に形成される薄膜層（１）の特性を変化させるプロセスであって、
   −高比表面積を有するナノ構造化サポート（２）上に少なくとも１つの薄膜層（１）を形成すること、及び
   −前記高比表面積を有するナノ構造化サポート（２）を処理して、前記サポート内に内部歪みを発生させて、少なくとも前記薄膜層の平面内にその変形を引き起こすことによって、前記薄膜層の対応する変形を確実にして前記薄膜層の特性を変化させることからなることを特徴とするプロセス。
2. 前記高比表面積を有するナノ構造化サポート（２）を化学的に処理して、そのナノ構造の膨張又は収縮に対応する変形を保証することからなることを特徴とする請求項１記載のプロセス。
3. 高比表面積を有するナノ構造化サポート（２）を、金属、半導体、又は誘電体をベースとした様々なナノ構造物の中から選択することからなることを特徴とする請求項１記載のプロセス。
4. 前記高比表面積を有するナノ構造化サポート（２）の処理後、前記薄膜層（１）上に結晶質のエピタキシャル成長を発生させることからなることを特徴とする請求項１又は２記載のプロセス。
5. 前記高比表面積を有するナノ構造化サポート（２）の処理後に、前記薄膜層（１）上のエピタキシャル成長によって形成される前記結晶質の格子定数に対応する格子定数を有することが可能な薄膜層（１）を選択することからなることを特徴とする請求項４記載のプロセス。
6. 前記高比表面積を有するナノ構造化サポート（２）上に予め歪ませた又は予め歪ませていない薄膜層（１）を形成することからなることを特徴とする請求項５記載のプロセス。
7. 前記高比表面積を有するナノ構造化サポート（２）上に、少なくとも１つの中間層（２_１）を、前記薄膜層（１）と前記高比表面積を有するナノ構造化サポート（２）との間に形成することからなることを特徴とする請求項１記載のプロセス。
8. 前記薄膜層（１）上に、半導体材料又は超半導体材料から選択した結晶質の前記エピタキシャル成長を形成することからなることを特徴とする請求項４、５、７のいずれか１項に記載のプロセス。
9. 前記高比表面積を有するナノ構造化サポート（２）上に、圧電特性を有する材料から構成される薄膜層（１）を形成することからなることを特徴とする請求項１〜３のいずれか１項に記載のプロセス。
10. 前記薄膜層（１）でリソグラフィー工程を実施して圧電領域（ｚ）を実現することからなることを特徴とする請求項９記載のプロセス。
11. 前記薄膜層において電荷がみられるように、前記高比表面積を有するナノ構造化サポート（２）を変形させることからなることを特徴とする請求項９又は１０記載のプロセス。
12. マイクロエレクトロニクス、ナノエレクトロニクス、又はマイクロテクノロジー、ナノテクノロジー用の基板であって、
    高比表面積を有するナノ構造化サポート（２）によって形成される基板であり、
    前記高比表面積を有するナノ構造化サポート（２）が、後続の処理で変形し、その表面上に前記サポートに対応して変形する少なくとも１つの薄膜層（１）が形成されることを特徴とする基板。
13. 前記薄膜層（１）に形成された半導体結晶質又は超半導体結晶質のエピタキシャル層（４）を備えることを特徴とする請求項１２記載の基板。
14. 前記薄膜層（１）が圧電材料から構成されることを特徴とする請求項１２記載の基板。
15. 光電子素子の製造への請求項１２記載の基板の適用。
16. 電子部品の製造への請求項１２記載の基板の適用。

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