JP4769431B2 - ドットクロック同期生成回路 - Google Patents
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Description
以下、本発明によるドットクロック同期生成回路の第1の実施形態を図面を参照しながら詳述する。
図1には、第1の実施形態のドットクロック同期生成回路の構成を示すブロック図である。
次に、第1の実施形態のドットクロック同期生成回路の動作を説明する。まずは、ドットクロックDCLKの生成動作の全体の流れを説明する。
立下りエッジの検出信号EGの発生タイミングにおいて、ドットクロックDCLKのレベルが「L」であれば、その「L」レベルの期間が既に何サイクル(1サイクルは1高周波クロック期間)あったかを把握する必要がある。このサイクル数は、カウンタ2の値から知ることができる。
既に最小パルス幅を満たす「L」期間が出力されていても、ドットクロックDCLKの立上りに対する水平同期信号HSYNCのセットアップ時間を保証するため、「H」レベルの出力開始はもう1サイクル遅らせる。(図5の(B)の期間)。
立下りエッジの検出信号EGの発生タイミングにおいて、ドットクロックDCLKのレベルが「H」であれば、その「H」レベルの期間が既に何サイクルあったかを把握する必要がある。このサイクル数も、カウンタ2の値から知ることができる。
第1の実施形態によれば、外部映像クロックとドットクロックの位相調整を最小パルス幅を保証しながら行うことができ、かつ、1水平走査ラインのドットクロック数も所定数にすることができる。その結果、ドットクロックの供給を受けるデバイスに対してハザードを供給することを抑えることが可能となり、システムのより安定した動作に貢献できる。
次に、本発明によるドットクロック同期生成回路の第2の実施形態を図面を参照しながら詳述する。図7は、第2の実施形態のドットクロック同期生成回路の構成を示すブロック図であり、上述した第1の実施形態に係る図1との同一、対応部分には同一符号を付して示している。
上記各実施形態では、各実施形態のドットクロック同期生成回路が映像処理回路本体と共に、同一のLSIに搭載されたものを示したが、ドットクロック同期生成回路だけをLSIに搭載して構成しても良い。また、ドットクロック同期生成回路の全て又は一部の構成要素を、LSI外部に個別部品で実現するようにしても良い。
Claims (6)
- 入力された水平同期信号、及び、生成しようとするドットクロックの周波数より高い周波数の入力された高周波クロックに基づいて、1水平走査ライン上の各画素に対応したドットクロックを生成するドットクロック同期生成回路において、
上記高周波クロックを分周して第1のドットクロックを形成させるための情報であって、新たな水平走査ラインの開始時における上記第1のドットクロックの位相を規定する分周比の情報を記憶する分周比情報記憶手段と、
上記高周波クロックのサイクル数で規定された、上記ドットクロックの供給を受けるデバイスそのものが許容する、上記ドットクロックの各論理レベル期間の許容最小期間の情報を記憶する許容最小期間情報記憶手段と、
上記水平同期信号の立上りエッジ及び立下りエッジのうち、新たな水平走査ラインの開始を表しているエッジが該当する有意エッジを検出するエッジ検出手段と、
上記分周比情報記憶手段に記憶されている分周比の情報に応じ、上記高周波クロックを分周して上記第1のドットクロックを形成すると共に、上記水平同期信号の有意エッジの検出時に、上記第1のドットクロックの位相を、上記分周比情報記憶手段に記憶されている分周比の情報で定まる位相に変更する第1のドットクロック形成手段と、
上記許容最小期間情報記憶手段に記憶されている許容最小期間の情報に応じ、上記高周波クロックから、許容最小期間毎に論理レベルが変化する第2のドットクロックを形成するものであって、上記水平同期信号の有意エッジの検出時における、上記第1のドットクロックが該当する出力ドットクロックの論理レベルが、上記水平同期信号の有意エッジの検出時まで継続していた期間が、その論理レベルについて上記許容最小期間情報記憶手段に記憶されている論理レベル期間の許容最小期間より短い場合には、上記水平同期信号の有意エッジの検出時における論理レベルを許容最小期間になるまで維持し、その後、許容最小期間毎に論理レベルが変化する上記第2のドットクロックを形成する第2のドットクロック形成手段と、
上記第1及び第2のドットクロックの一方を選択して上記出力ドットクロックとする選択手段と、
上記水平同期信号の有意エッジの検出時に、上記第2のドットクロック形成手段からの上記第2のドットクロックを上記選択手段によって選択させると共に、上記第1のドットクロックの立上りエッジ及び立下りエッジのうち、上記第1のドットクロックに係る1クロック期間の開始を表す有意エッジのタイミングが、上記第2のドットクロックの立上りエッジ及び立下りエッジのうち、上記第2のドットクロックに係る1クロック期間の開始を表す有意エッジのタイミングと同じ又は後であることが確認できたときに、上記第1のドットクロック形成手段からの第1のドットクロックを上記選択手段によって選択させる選択制御手段と
を有することを特徴とするドットクロック同期生成回路。 - 請求項1のドットクロック同期生成回路において、
全ての手段が同一の半導体チップ上に形成されていることを特徴とするドットクロック同期生成回路。 - 請求項1又は2のドットクロック同期生成回路において、
上記分周比情報記憶手段は、上記分周比の情報を可変設定できることを特徴とするドットクロック同期生成回路。 - 請求項1〜3のいずれか一つに記載のドットクロック同期生成回路において、
上記許容最小期間情報記憶手段は、上記許容最小期間の情報を可変設定できることを特徴とするドットクロック同期生成回路。 - 請求項1〜4のいずれか一つに記載のドットクロック同期生成回路において、
上記分周比情報記憶手段は、上記分周比の情報として、上記ドットクロックの1周期に相当する、上記高周波クロックのサイクル数を記憶することを特徴とするドットクロック同期生成回路。 - 請求項1〜4のいずれか一つに記載のドットクロック同期生成回路において、
上記分周比情報記憶手段は、上記分周比の情報として、上記第1のドットクロックの各論理レベル期間を開始させるタイミング情報と、上記水平同期信号の有意エッジの検出時に、上記第1のドットクロックの位相として初期化するタイミング情報とを記憶することを特徴とするドットクロック同期生成回路。
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