JP4761361B2

JP4761361B2 - リファレンス回路

Info

Publication number: JP4761361B2
Application number: JP2005332229A
Authority: JP
Inventors: 俊潘; 靖秋井上
Original assignee: Waseda University
Current assignee: Waseda University
Priority date: 2005-11-16
Filing date: 2005-11-16
Publication date: 2011-08-31
Anticipated expiration: 2025-11-16
Also published as: JP2007140799A

Description

本発明は、基準電圧又は基準電流を生成するリファレンス回路技術に関し、特に、定電圧・低消費電力で動作し、且つ温度による基準電圧又は基準電流の変化を殆ど抑えることが可能なリファレンス回路技術に関する。

マイクロ・エレクトロニクスにおける有望な研究分野の一つに、サブスレッショルドＭＯＳＦＥＴ（subthreshold MOSFET）からなる超低消費電力アナログＬＳＩの開発がある。このようなＬＳＩを構成するためには、まず、超低電力損失で動作する電圧・電流リファレンス回路を開発する必要がある。

一方、近い将来において、「ユビキタス」ネットワークシステム（ubiquitous network system）が開発されると考えられている。このようなシステムにおいては、多くのセンシングLSI（sensing LSI）やスマート・センサ（smart sensor）が必要とされる。これらのセンサは、日光，弱い電波，振動ベースのエネルギーなどの環境エネルギーから必要なエネルギーを得なければならないため、極めて低電力の電源で動作させる必要がある。

また、近年のCMOSプロセスの微細化・低消費電力化に伴い、CMOS回路の電源電圧は、ここ数年以内におよそ1.0Vまで低くなると予想されている。

ところで、従来広く用いられているバンドギャップ・リファレンス回路は1.2V以上の電圧を生成する。そのため、電源電圧が1V未満となると、従来のバンドギャップ・リファレンスの性能は低下するという問題がある。そのため、上記のような低電圧・低消費電力で動作する電源回路を実現するためには、新たな電圧・電流リファレンス回路技術が必要とされている。

低電圧・低消費電力で動作する電圧・電流リファレンス回路技術としては、非特許文献１〜４及び特許文献１〜３に記載のものが公知である。

非特許文献１においては、強反転領域(strong inversion)で動作する多くの電流リファレンス回路が報告されている。ここでは、ベータ乗数自己バイアス回路(beta-multiplier self biasing circuit)が、MOSFETに用いる電流リファレンス回路として広く使用されている。

また、特許文献１〜３には、低電圧・低消費電力で動作するバンドギャップ基準電圧源が記載されている。図９に、そのバンドギャップ基準電圧源の回路構成を示す。

この回路は、ＭＯＳＦＥＴＴ１，Ｔ２が、バックゲート・ゲート間接続されている点を除き、通常のバンドギャップ基準電圧源と同様の構成を採る。従って、この回路においては、出力参照電圧Ｖ_ｏｕｔは、端子１０７と端子１０５の間の電圧として得られる。

出力参照電圧Ｖ_ｏｕｔは、抵抗ＲＳ間の電圧及びＭＯＳＦＥＴＴ１のソース・ゲート間電圧、又は抵抗ＲＳ間の電圧，抵抗ＲＲＦ間の電圧，及びＭＯＳＦＥＴＴ２のソース・ゲート間電圧からなる。従って、出力参照電圧Ｖ_ｏｕｔは次式によって表される。

従来のバンドギャップ・リファレンス回路の出力参照電圧Ｖ_ｏｕｔは、１．２Ｖかそれ以上である。それに対して、図９の回路においては、ＭＯＳＦＥＴＴ１，Ｔ２のソース・ゲート間電圧を下げるため、各ＭＯＳＦＥＴＴ１，Ｔ２が、バックゲート・ゲート間接続されている。その結果として、出力参照電圧Ｖ_ｏｕｔは低下して、低電圧・低消費電力で動作させることができる。

尚、この回路の主要な動作原理に関しては、従来のバンドギャップ・リファレンス回路の動作原理と同等である。
米国特許第５９４２８８７号明細書国際公開第９８／２１６３５号パンフレット特開２０００−５０３４４３号公報 D.A. Johns and K. Martin, "Analog Integrated Circuits Design," John Wiley & Sons, 1997. H.J. Oguey and D. Aebischer, "CMOS current reference without resistance," IEEE J. Solid-State Circuits, vol.32, no.7, pp.1132-1135, July 1997. A.E. Buck, C.L. Mcdonald, S.H. Lewis, and T.R. Viswanathan, "A CMOS bandgap reference without resistors," IEEE J. Solid-State Circuits, vol.37, no.1, pp.81-83, Jan. 2002. T. Hirose, T. Matsuoka, K. Taniguchi, T. Asai, and Y. Amemiya, "Ultralow-power current reference circuit with low temperature dependence," IEICE TRANS. ELECTRON., vol.e88-c, no.6, June 2005.

非特許文献１に記載の電流リファレンス回路では、温度上昇とともに参照電流も増大するという問題がある。また、１９９７年にもOgueyとAebischerにより報告された電流リファレンス回路（非特許文献２参照）でも同様に、温度上昇とともに参照電流も増大するという問題がある。

２００２年にBuck, Mcdonald, Lewis, Viswanathanによって提案された回路（非特許文献３参照）は、低電圧・低消費電力における動作領域では使用できないという問題がある。

また、２００５年に広瀬らにより提案された回路（非特許文献４参照）も、Buckらの回路と同様である。また、0.25μｍテクノロジにおいて最小電源電圧が1.5V dc の条件において、温度特性はあまり良好ではない(±４％)。

また、特許文献１〜３に記載のバンドギャップ・リファレンス回路（図９参照）では、抵抗ＲＲＦとＲＳを流れる電流は、温度上昇に比例して増加する。すなわち、正の温度係数を有する。一方、ＭＯＳＦＥＴＴ１，Ｔ２のソース・ゲート間電圧Ｖ_ｓｇの温度係数は負である。従って、Ｖ_ｏｕｔの温度係数を相殺するには、各ＭＯＳＦＥＴＴ１，Ｔ２に対応して２つの抵抗が必要であるが、図９の回路ではそれがない。従って、図９のバンドギャップ・リファレンス回路においても、温度上昇とともに参照電流が変化するという問題がある。

そこで、本発明の目的は、低電圧・低消費電力で動作し、且つ温度に対する参照電圧・参照電流の変動を極めて小さく抑えることが可能な定電流・定電圧リファレンス回路を提供することにある。

本発明に係るリファレンス回路は、カレントミラー回路と、ＭＯＳピーキング電流源とを備えたリファレンス回路において、前記ＭＯＳピーキング電流源の出力側のＭＯＳＦＥＴのバックゲートを当該ＭＯＳＦＥＴのゲート側に接続したことを特徴とする。

この構成によれば、ＭＯＳピーキング電流源の出力側のＭＯＳＦＥＴのみが、その閾値電圧を変更するためにバックゲート・ゲート間接続がされている。このＭＯＳＦＥＴは、広範な温度レンジに渡ってサブスレッショルド領域で動作する。

そして、ＭＯＳピーキング電流源におけるバックゲート・ゲート間接続がされていないもう一方のＭＯＳＦＥＴのソース・ゲート間電圧と、バックゲート・ゲート間接続がされたＭＯＳＦＥＴのソース・ゲート間電圧との差は、極めて温度係数が小さい電圧リファレンスと電流リファレンスを発生させるために使用される。ピーキング電流源回路においては、このソース・ゲート間電圧の差は、バックゲート・ゲート間接続がされていないＭＯＳＦＥＴのため、温度の上昇に伴って増加することが知られている。従って、この回路では、バックゲート・ゲート間接続がされていないＭＯＳＦＥＴに直列に接続した１つの抵抗のみを用いることによって、出力参照電圧の温度依存性を相殺させることができる。

以上のように本発明によれば、標準のCMOS0.35μmデジタル技術において、最小0.8Vの電源電圧で動作するリファレンス回路が提供できる。また、回路全体の電力損失は、1μW以下とすることができる。また、回路構成に当たり、アナログ・プロセス・オプションは全く必要としない。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

まず、比較のため、従来のピーキング電流源回路を図１に示す。ＭＯＳＦＥＴＭ１，Ｍ２及び抵抗Ｒｂがピーキング電流源を構成している。ＭＯＳＦＥＴＭ１，Ｍ２は、低電源電圧で要求されるようなサブスレッショルド領域において動作するように設計されており、低消費電力を達成することができる。しかしながら、この回路では、温度上昇に比例して出力参照電流Ｉ_ｒｅｆ１，Ｉ_ｒｅｆ２も増加する。

図２は、本発明の実施例１に係るリファレンス回路の構成を表す図である。この回路の動作原理は次の通りである。

図２において、リファレンス回路は、カレントミラー回路１とピーキング電流源２の２つの部分から構成される。カレントミラー回路１は、通常のものであり、ＭＯＳＦＥＴＭＣ１，ＭＣ２，ＭＣ３を備えている。ピーキング電流源２は、ＭＯＳＦＥＴＭ１，Ｍ２を備えている。

ＭＯＳＦＥＴＭ１，Ｍ２は、サブスレッショルド領域において動作する。ＭＯＳＦＥＴＭ２のバックゲート端子（substrate terminal）は、通常通り電源Ｖｄｄに接続されている。しかしながら、ＭＯＳＦＥＴＭ１のバックゲート端子は、そのゲート端子と接続されている。そして、電圧リファレンス及び電流リファレンスは、抵抗Ｒｂに生成される。また、リファレンス電流Ｉｒｅｆと同等のリファレンス電流Ｉｒｅｆ１，Ｉｒｅｆ２は、ＭＯＳＦＥＴＭ１と並列に接続され、バックゲート・ゲート間接続されたＭＯＳＦＥＴＭ３のドレイン端子、及び、カレントミラー回路のＭＯＳＦＥＴＭＣ１と並列に接続されたＭＯＳＦＥＴＭＣ３のドレイン端子に生成される。

よく知られている通り、ＭＯＳＦＥＴデバイスの閾値電圧Ｖ_ＴＨは次式のように表される。

ここで、Φ_ｍｓはゲート・基板間の接合電位差；
Φは関連するバンドの曲がり（band bending）（フラットバンド電圧）；
Ｖ_Ｔ（Ｎ_ｉ）は深さｄ_ｉのチャネル・インプラント（channel implant）Ｎ_ｉに起因する閾値シフト；
γ（Ｎ_ｓ，ｔ_ｏｘ，Ｌ，Ｗ）は、基板ドーピングＮ_ｓ，ゲート絶縁膜厚ｔ_ｏｘ，チャネル長Ｌ，及びチャネル幅Ｗに依存する基板バックバイアス係数（substrate backbias factor）；
Ｖ_ＳＢはソース・基板間バイアス；
Ｖ_ｏは打ち込み閾値シフトに起因する修正項である。

ここで、

従って、Ｖ_ｒｅｆは次のように表される。

Ｖ_ｓｂ１＝Ｖ_ｇｓ１，Ｖ_ｓｂ２＝０とし、

とおくと、

上式（６）より、電圧リファレンスＶ_ｒｅｆの温度依存性を生じさせる可能性のある因子はＶ_ｇｓ１，Φ，Ｖ_Ｔである。そこで、異なるサイズ比のＭＯＳＦＥＴＭ１，Ｍ２を使用することによって、Ｖ_ｒｅｆの温度依存性を殆ど０とすることができる。

尚、図２の回路において、抵抗Ｒｂの接続位置は、電源Ｖ_ｄｄとＭＯＳＦＥＴＭ１のソース端子の間としてもよい。

〔シミュレーション結果〕
図３は、図２の回路の電圧リファレンスの温度依存性に関するシミュレーション結果を示す。横軸は温度を表し、縦軸は電圧リファレンスＶ_ｒｅｆを表す。横軸のスケールは、−４０℃〜１００℃、縦軸のスケールは２２５．８〜２２７．６ｍＶである。

図４は、図２の回路の電流リファレンスの温度依存性に関するシミュレーション結果を示す。横軸は温度を表し、縦軸は電流リファレンスＩ_ｒｅｆを表す。横軸のスケールは、−４０℃〜１００℃、縦軸のスケールは４５１．４〜４５５．４ｎＡである。

このシミュレーション結果から分かるように、本実施例のリファレンス回路によれば、電圧リファレンスＶ_ｒｅｆ及び電流リファレンスＩ_ｒｅｆの温度依存性を殆ど０とすることができる。

図５は、本発明の実施例２に係るリファレンス回路の構成を表す図である。このようなリファレンス回路によっても、出力電流・電圧リファレンスＩ_ｒｅｆ，Ｖ_ｒｅｆの温度依存性を殆ど０とすることが可能である。

〔シミュレーション結果〕
図６は、図５の回路の電圧リファレンスの温度依存性に関するシミュレーション結果を示す。横軸は温度を表し、縦軸は電圧リファレンスＶ_ｒｅｆを表す。横軸のスケールは、−４０℃〜１００℃、縦軸のスケールは２４５．８〜２４７．１ｍＶである。

図７は、図５の回路の電流リファレンスの温度依存性に関するシミュレーション結果を示す。横軸は温度を表し、縦軸は電流リファレンスＩ_ｒｅｆを表す。横軸のスケールは、−４０℃〜１００℃、縦軸のスケールは２２．８３〜２２．７ｎＡである。

このシミュレーション結果から分かるように、本実施例のリファレンス回路によっても、電圧リファレンスＶ_ｒｅｆ及び電流リファレンスＩ_ｒｅｆの温度依存性を殆ど０とすることができる。

また、図８は、図５の回路の電流リファレンスの動作電圧に関するシミュレーション結果を示す。横軸は電源電圧Ｖ_ｄｄを表し、縦軸は電圧リファレンスＶ_ｒｅｆを表す。横軸のスケールは、−０．８〜３．３Ｖｄｃ、縦軸のスケールは２４５〜２４６ｍＶである。

このシミュレーション結果から分かるように、本実施例のリファレンス回路は、電源電圧Ｖ_ｄｄが約８００ｍＶ付近では正常に動作し、極めて低い電源電圧において動作させることが可能であることが分かる。

従来のピーキング電流源回路を示す回路図である。本発明の実施例１に係るリファレンス回路の構成を表す図である。図２の回路の電圧リファレンスの温度依存性に関するシミュレーション結果を示す図である。図２の回路の電流リファレンスの温度依存性に関するシミュレーション結果を示す図である。本発明の実施例２に係るリファレンス回路の構成を表す図である。図５の回路の電圧リファレンスの温度依存性に関するシミュレーション結果を示す図である。図５の回路の電流リファレンスの温度依存性に関するシミュレーション結果を示す図である。図５の回路の電流リファレンスの動作電圧に関するシミュレーション結果を示す図である。特許文献１〜３に記載のバンドギャップ基準電圧源の回路構成を示す回路図である。

符号の説明

１カレントミラー回路
２ピーキング電流源
Ｍ１，Ｍ２，Ｍ３ＭＯＳＦＥＴ
ＭＣ１，ＭＣ２，ＭＣ３ＭＯＳＦＥＴ
Ｒｂ抵抗

Claims

カレントミラー回路、又は２つのＭＯＳＦＥＴを備え、前記各ＭＯＳＦＥＴのゲート同士を接続し、前記各ＭＯＳＦＥＴのソースを共通の電源に接続するとともに、前記各ＭＯＳＦＥＴのドレインを差動アンプの２つの入力端子にそれぞれ接続し、該差動アンプの出力端子を前記各ＭＯＳＦＥＴのゲートに接続した構成の電流供給回路と、
ＭＯＳピーキング電流源と、を備えたリファレンス回路において、
前記ＭＯＳピーキング電流源の電流出力側のＭＯＳＦＥＴ（Ｍ１）のバックゲートを当該ＭＯＳＦＥＴ（Ｍ１）のゲート側に接続し、当該ＭＯＳピーキング電流源のその他のＭＯＳＦＥＴ（Ｍ２）のバックゲートを当該ＭＯＳＦＥＴ（Ｍ２）のソース側に接続したことを特徴とするリファレンス回路。