JP4752829B2 - パルス幅変調回路及びそれを用いたスイッチングアンプ - Google Patents

Description

本願発明は、例えばオーディオ信号をパルス幅変調（ＰＷＭ）してその変調信号を出力するパルス幅変調回路及びそれを用いたスイッチングアンプ（例えばオーディオアンプ）に関するものである。

従来、スイッチングアンプでは、例えば入力信号としてのオーディオ信号をパルス幅変調し、その変調信号を出力するパルス幅変調回路（例えば特許文献１参照）が用いられているものが提案されている。このスイッチングアンプでは、パルス幅変調回路から出力される変調信号に基づいて所定の電源電圧がスイッチングされ、スイッチングされた出力信号が例えばローパスフィルタを通して負荷（例えばスピーカ）に出力される。

特開２００４−３２００９７号公報

図７は、従来のスイッチングアンプの一例を示す構成図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路５１と、スイッチング回路５２と、ローパスフィルタ回路５３とを備えている。このスイッチングアンプによれば、オーディオ信号発生源ＡＵから出力されたオーディオ信号ｅ_Sは、パルス幅変調回路５１においてその振幅がパルス幅変調され、変調された変調信号ＯＵＴ１と、変調信号ＯＵＴ１と逆位相の変調信号ＯＵＴ２とがスイッチング回路５２に出力される。

スイッチング回路５２では、変調信号ＯＵＴ１，ＯＵＴ２に基づいて正負の電源電圧＋Ｖ_D，−Ｖ_DがスイッチＳＷ−ａ，ＳＷ−ｂによって交互にスイッチングされる。スイッチングされた出力は、ローパスフィルタ回路５３によって高周波成分が除去されて出力信号Ｖ₀として図示しない負荷に供給される。

図８は、図７に示すパルス幅変調回路５１の概略構成を示す回路図である。図９は、図８に示すパルス幅変調回路５１の各信号の電圧波形を示すタイミングチャートである。パルス幅変調回路５１は、入力信号としての例えばオーディオ信号ｅ_Sをパルス幅変調して変調信号ＯＵＴ１を生成、出力するものである。このパルス幅変調回路５１では、オーディオ信号ｅ_Sに基づく電流によって２つの充電用コンデンサ（後述）を交互に充電し、一定の放電量で放電させたときの時間を検出することによりパルス幅を生成している。

パルス幅変調回路５１は、図８に示すように、クロック生成回路５４と、電圧電流変換回路５５と、放電用バイアス電流源５６と、第１ないし第４スイッチＳＷ１〜ＳＷ４と、充電用コンデンサで構成される第１及び第２積分回路Ｃ１，Ｃ２と、第１及び第２比較回路５７，５８と、第１及び第２リセット回路５９，６０と、信号出力回路６１とによって構成されている。

このパルス幅変調回路５１では、図９（ａ）に示すように、第１期間Ｔ１においてクロック生成回路５４からの第１切換信号φ１がハイレベルのとき第１スイッチＳＷ１がオン動作し、これにより、電圧電流変換回路５５において電圧−電流変換されたオーディオ信号ｅ_Sと充電用バイアス電流源（図略）が発生する充電バイアス電流Ｉｃとの和に相当する電流（Ｉｃ＋Δｉ）が第１積分回路Ｃ１に供給される。第１積分回路Ｃ１は、第１スイッチＳＷ１がオフ動作するまでこの電流（Ｉｃ＋Δｉ）によって充電される（図９（ｃ）のア点波形参照）。

次いで、第２期間Ｔ２において第１切換信号φ１がローレベルになるとともに第２切換信号φ２がハイレベルになると（図９（ｂ）参照）、第１スイッチＳＷ１がオフ動作するとともに第３スイッチＳＷ３がオン動作する。これによって、第１積分回路Ｃ１における電荷は放電用バイアス電流源５６に流れ、第１積分回路Ｃ１は一定の放電量で放電される（ア点波形参照）。

この場合、第１積分回路Ｃ１における充電電圧が第１比較回路５７の基準電圧Ｖｒｅｆに到達すると、第１比較回路５７の出力が反転され（図９（ｄ）のイ点波形参照）、第１リセット回路５９のＡＮＤ回路６２の出力もローレベルからハイレベルに反転される（図９（ｅ）のウ点波形参照）。その結果、第５スイッチＳＷ５がオン動作し、これにより、第１積分回路Ｃ１で放電されていた電荷が第５スイッチＳＷ５を通じて一気にグランド電位に放電される。

第１比較回路５７の出力は、信号出力回路６１のＮＡＮＤ回路６４を通じてパルス幅変調信号ＰＷＭｏｕｔの一部として出力される。すなわち、パルス幅変調信号ＰＷＭｏｕｔは、第２期間Ｔ２に移行し第１積分回路Ｃ１の放電が開始されてから第５スイッチＳＷ５がオン動作して第１積分回路Ｃ１が一気に放電されるまでの時間ｔを検出することにより取得される（図９（ｆ）のエ点波形参照）。

第２積分回路Ｃ２についても、半周期ずれて第１積分回路Ｃ１と同様の動作が行われるため、信号出力回路６１のＯＲ回路６６で第１ＮＯＲ回路６４の出力と第２ＮＯＲ回路６５の出力とが合成されてパルス幅変調信号ＰＷＭｏｕｔとして出力される（図９（ｇ）のオ点波形参照）。

図１０は、図９のア点における波形を一部拡大した図である。図１０に示す一点鎖線は理想的な動作時の波形であり、同じく実線は後述するオフセット電圧が生じたときの波形である。なお、図１０に示す波形は、第１積分回路Ｃ１における波形を示しており、以下、第１積分回路Ｃ１について説明するが、第２積分回路Ｃ２についても同様である。

上記理想的な動作時の波形によると、第１積分回路Ｃ１は基準電位（グランド電位）から徐々に充電されていき、第１及び第２切換信号φ１，φ２のレベルが切り換えられるとき、最大充電電圧Ｖａに到達し、その後放電が開始される。そして、第１積分回路Ｃ１は、その充電電圧が基準電圧Ｖｒｅｆに到達すれば第５スイッチＳＷ５によって一気に放電され、充電電圧は基準電位になる。その後、第１及び第２切換信号φ１，φ２のレベルが切り換えられるとき、再度、第１積分回路Ｃ１の充電が基準電位（０［Ｖ］）から開始される。換言すれば、理想的な動作時の波形では、第１積分回路Ｃ１における新たな充電開始電圧は常に基準電位の０［Ｖ］となる。

上記パルス幅変調回路５１においては、上述したように第１及び第２積分回路Ｃ１，Ｃ２が一定量で放電され、第１及び第２積分回路Ｃ１，Ｃ２の充電電圧がそれぞれ基準電圧Ｖｒｅｆに到達するまでの時間ｔ１に基づいてパルス幅変調信号ＰＷＭｏｕｔが生成される。

ここで、第１積分回路Ｃ１の充電期間をＴとし、第１積分回路Ｃ１の容量をＣとすれば、最大充電電圧Ｖａは数式１で表される。

放電用バイアス電流源５６による放電バイアス電流をＩｄとし、電圧電流変換回路５５の充電バイアス電流Ｉｃを（３／２）Ｉｄに等しくなるように設定すると、数式１は数式２に変形される。

第１積分回路Ｃ１で放電が開始されてから充電電圧が基準電圧Ｖｒｅｆに到達するまでの時間をｔ１とすれば、ｔ１は数式３で表される。

基準電圧Ｖｒｅｆを（２／３）Ｖａになるように設定し、数式２のＶａを代入すれば、数式３は数式４に変形される。

また、第１積分回路Ｃ１の充電電圧が基準電圧Ｖｒｅｆに到達してから次の充電が開始されるまでの時間をｔ２とすれば、このパルス幅変調回路５１における変調度ｍは数式５によって表すことができる。

第１積分回路の放電期間Ｔは、Ｔ＝ｔ１＋ｔ２なので、これに基づいて数式５を変形して数式４のｔ１を代入すれば、変調度ｍは数式６で表される。

このように、変調度ｍは、オーディオ信号ｅ_Sの大きさΔｉに比例することがわかる。

ところで、上記パルス幅変調回路５１の第５スイッチＳＷ５は例えばＭＯＳＦＥＴ等の素子の組み合わせによって構成されるが、そのような第５スイッチＳＷ５では、オフ動作からオン動作されるとき通常、オン抵抗を生じる。

オン抵抗が生じると、オン抵抗を通して放電用バイアス電流源５６に電流が流れることになり、この電流によってオフセット電圧ΔＶ（ただしΔＶは基準電位に対してマイナスの電圧）が生じる。ここで、オン抵抗をＲｏｎとすると、オン抵抗Ｒｏｎと放電電流Ｉｄとにより、充電開始時の電圧は、Ｉｄ×Ｒｏｎで表されることになる。この場合、オン抵抗Ｒｏｎがばらつくと、充電開始時の電圧は、Ｉｄ×（Ｒｏｎ＋ΔＲｏｎ）となり（ΔＲｏｎは、オン抵抗Ｒｏｎのばらつき分を示す。）、Ｉｄ×ΔＲｏｎの分だけ充電開始電圧が変動する。また、オン抵抗Ｒｏｎと第１積分回路Ｃ１との時定数により、充電開始時の電圧に達するまでの時間にばらつきが生じる。

例えば図１０の実線で示す波形のように、第１積分回路Ｃ１の新たな充電開始時にオフセット電圧ΔＶが生じると、最大充電電圧がＶａに対してオフセット電圧ΔＶ分ずれたＶａ′となり、放電が開始されてから充電電圧が基準電圧Ｖｒｅｆに到達するまでの時間ｔ１が適切に検出されないことが生じ（図１０では時間ｔ１より短い時間ｔ１′が検出される）、結果的にパルス幅変調信号ＰＷＭｏｕｔが歪むことになる。また、パルス幅変調回路５１の動作中にこのパルス幅変調回路５１を含むスイッチングアンプといった機器の内部温度が上昇すると、この温度変化によって、上記のオン抵抗にばらつきが生じ、オフセット電圧ΔＶが発生する。

オフセット電圧ΔＶが生じると、最大充電電圧Ｖａ′＝Ｖａ＋ΔＶとなり、この場合のｔ１′は数式７で表されるようになる。

また、この場合の変調度ｍ′は数式８で表される。

数式８を変形し、数式７のｔ１′を代入すれば、変調度ｍ′は数式９で表される。

数式９と数式６を比較すれば、明らかなように、数式９において最終行の右辺第２項の（２Ｃ／ＩｄＴ）ΔＶはノイズとなってパルス幅変調信号ＰＷＭｏｕｔに重畳され、信号波形の歪みを生じる原因となる。

本願発明は、上記した事情のもとで考え出されたものであって、積分回路の充電が開始されるときのオフセット電圧を抑制することにより、適切なパルス幅変調信号を出力することのできるパルス変調回路及びそれを適用したスイッチングアンプを提供することを、その課題とする。

上記の課題を解決するため、本願発明では、次の技術的手段を講じている。

本願発明の第１の側面によって提供されるパルス幅変調回路は、第１のクロック信号とこの第１のクロック信号のレベルを反転した第２のクロック信号を生成するクロック信号生成手段と、電荷の蓄積が可能な第１の電荷蓄積手段と、電荷の蓄積が可能な第２の電荷蓄積手段と、電圧で入力される入力信号を電流に変換する電圧電流変換手段と、定電流を生成する定電流生成手段と、前記第１のクロック信号のハイレベル期間では前記第１の電荷蓄積手段を前記電圧電流変換手段から出力される電流で充電するとともに前記第２の電荷蓄積手段を前記定電流生成手段から出力される定電流で放電し、前記第２クロック信号のハイレベル期間では前記第２の電荷蓄積手段を前記電圧電流変換手段から出力される電流で充電するとともに前記第１の電荷蓄積手段を前記定電流生成手段から出力される定電流で放電する制御を行う充放電制御手段と、前記第１のクロック信号のローレベル期間において、前記定電流生成手段からの定電流による放電によって前記第１の電荷蓄積手段の電圧が所定の基準電圧に変化するタイミングを検出する第１の検出手段と、前記第２のクロック信号のローレベル期間において、前記定電流生成手段からの定電流による放電によって前記第２の電荷蓄積手段の電圧が前記基準電圧に変化するタイミングを検出する第２の検出手段と、前記第１のクロック信号と前記第１の検出手段の検出信号とに基づき、前記第１のクロック信号のローレベル期間毎に各ローレベル期間の開始から前記第１の電荷蓄積手段の電圧が前記基準電圧に到達するまでの時間をパルス幅とする第１のパルス信号を生成する第１のパルス信号生成手段と、前記第２のクロック信号と前記第２の検出手段の検出信号とに基づき、前記第２のクロック信号のローレベル期間毎に各ローレベル期間の開始から前記第２の電荷蓄積手段の電圧が前記基準電圧に到達するまでの時間をパルス幅とする第２のパルス信号を生成する第２のパルス信号生成手段と、前記第１のパルス信号と前記第２のパルス信号を合成して前記入力信号のパルス幅変調信号を生成するパルス幅変調信号生成手段と、を備えたパルス幅変調回路であって、前記充放電制御手段は、前記第１の電荷蓄積手段に並列に接続された半導体素子からなる第１のスイッチ手段と、前記第２の電荷蓄積手段に並列に接続された半導体素子からなる第２のスイッチ手段と、前記第１のクロック信号のレベルがハイレベルになるタイミングで前記電圧電流変換手段を前記第１の電荷蓄積手段に接続した後、ローレベルになるタイミングでその接続を解除し、前記第２のクロック信号のレベルがハイレベルになるタイミングで前記電圧電流変換手段を前記第２の電荷蓄積手段に接続した後、ローレベルになるタイミングでその接続を解除する第１の接続制御手段と、前記第１のクロック信号のレベルがローレベルになるタイミングで前記定電流生成手段を前記第１の電荷蓄積手段に接続した後、前記第１の検出手段の検出タイミングから前記第１のクロック信号がハイレベルに反転するまでの所定のタイミングでその接続を解除し、前記第２のクロック信号のレベルがローレベルになるタイミングで前記定電流生成手段を前記第２の電荷蓄積手段に接続した後、前記第２の検出手段の検出タイミングから前記第２のクロック信号がハイレベルに反転するまでの所定のタイミングでその接続を解除する第２の接続制御手段と、前記第１の検出手段の検出タイミングで前記第１のスイッチ手段をオンにした後、前記第１のクロック信号がハイレベルに反転するタイミングで前記第１のスイッチ手段をオフにし、前記第２の検出手段の検出タイミングで前記第２のスイッチ手段をオンにした後、前記第２のクロック信号がハイレベルに反転するタイミングで前記第２のスイッチ手段をオフにする第１のスイッチ制御手段と、を含むことを特徴としている（請求項１）。

この構成によれば、第１のクロック信号のハイレベル期間においては、電圧電流変換手段により入力信号（例えばオーディオ信号）を電圧電流変換した電流で第１の電荷蓄積手段が充電される。続くローレベル期間においては、定電流生成手段で生成される定電流で第１の電荷蓄積手段の蓄積電荷が放電される。一方、第２のクロック信号のハイレベル期間（第１のクロック信号のローレベル期間）においては、電圧電流変換手段から出力される電流で第２の電荷蓄積手段が充電され、続くローレベル期間においては、定電流生成手段で生成される定電流で第２の電荷蓄積手段の蓄積電荷が放電される。

第１のクロック信号のローレベル期間においては、定電流生成手段による放電によって第１の電荷蓄積手段の電圧が所定の基準電圧に変化するタイミングが検出され、第２のクロック信号のローレベル期間においては、定電流生成手段による放電によって第２の電荷蓄積手段の電圧が所定の基準電圧に変化するタイミングが検出される。そして、第１のパルス信号生成手段で第１のクロック信号のローレベル期間毎に各ローレベル期間の開始から第１の電荷蓄積手段の電圧が基準電圧に到達するまでの時間をパルス幅とする第１のパルス信号が生成され、第２のパルス信号生成手段で第２のクロック信号のローレベル期間毎に各ローレベル期間の開始から第２の電荷蓄積手段の電圧が基準電圧に到達するまでの時間をパルス幅とする第２のパルス信号が生成される。

第１のクロック信号のローレベル期間においては、第１の検出手段の検出信号に基づいて、第１の電荷蓄積手段に並列に接続された第１のスイッチ手段をオンさせることにより、第１の電荷蓄積手段の蓄積電荷が第１のスイッチ手段を通じて全て放電される。この放電後、第１のクロック信号がハイレベルに反転するまでの所定のタイミングで定電流生成手段の第１の電荷蓄積手段との接続が解除される。また、第２のクロック信号のローレベル期間においては、第２の検出手段の検出信号に基づいて、第２の電荷蓄積手段に並列に接続された第２のスイッチ手段をオンさせることにより、第２の電荷蓄積手段の蓄積電荷が第２のスイッチ手段を通じて全て放電される。この放電後、第２のクロック信号がハイレベルに反転するまでの所定のタイミングで定電流生成手段の第２の電荷蓄積手段との接続が解除される。

第１のスイッチ手段は、オン抵抗を有する半導体素子で構成されているので、第１のクロック信号がハイレベルに反転するまで定電流生成手段が第１の電荷蓄積手段に接続されていると、定電流生成手段からの定電流が第１のスイッチの手段を流れ、そのオン抵抗によって電圧降下が生じ、第１の電荷蓄積手段が次のハイレベル期間において新たに充電される際、第１の電荷蓄積手段にオフセット電圧が生じる。第２のスイッチ手段についても同様である。また、このパルス幅変調回路の動作中にパルス幅変調回路を含むスイッチングアンプの内部温度が上昇すると、同様にオフセット電圧が生じることがある。本願発明によれば、第１，第２の電荷蓄積手段の蓄積電荷を第１，第２のスイッチ手段を通じて全て放電した後に、第１，第２のクロック信号がハイレベルに反転するまでの所定のタイミングで定電流生成手段の第１，第２の電荷蓄積手段との接続が解除されるので、第１，第２の電荷蓄積手段が次のハイレベル期間において新たに充電される際にオフセット電圧が生じることが抑制される。そのため、新たな充電を０［Ｖ］から開始させることができ、適切なパルス幅変調信号を出力することができる。

本願発明のパルス幅変調回路において、前記第１の接続制御手段は、前記電圧電流変換手段と前記第１の電荷蓄積手段との間に設けられ、両手段の接続を開閉する第３のスイッチ手段と、前記電圧電流変換手段と前記第２の電荷蓄積手段との間に設けられ、両手段の接続を開閉する第４のスイッチ手段と、前記第１のクロック信号のレベルがハイレベルになるタイミングで前記第３のスイッチ手段をオンにした後、ローレベルになるタイミングで前記第３のスイッチ手段をオフにし、前記第２のクロック信号のレベルがハイレベルになるタイミングで前記第４のスイッチ手段をオンにした後、ローレベルになるタイミングで前記第４のスイッチ手段をオフにする第２のスイッチ制御手段とを含み、前記第２の接続制御手段は、前記定電流生成手段と前記第１の電荷蓄積手段との間に設けられ、両手段の接続を開閉する第５のスイッチ手段と、前記定電流生成手段と前記第２の電荷蓄積手段との間に設けられ、両手段の接続を開閉する第６のスイッチ手段と、前記第１のクロック信号のレベルがローレベルになるタイミングで前記第５のスイッチ手段をオンにした後、前記第１の検出手段の検出タイミングからローレベルの前記第１のクロック信号がハイレベルに反転するまでの所定のタイミングで前記第５のスイッチ手段をオフにし、前記第２のクロック信号のレベルがローレベルになるタイミングで前記第６のスイッチ手段をオンにした後、前記第２の検出手段の検出タイミングからローレベルの前記第２のクロック信号がハイレベルに反転するまでの所定のタイミングで前記第６のスイッチ手段をオフにする第３のスイッチ制御手段とを含むとよい（請求項２）。

また、前記第３のスイッチ制御手段は、前記第１の検出手段の検出タイミングで前記第５のスイッチ手段をオフにし、前記第２の検出手段の検出タイミングで前記第６のスイッチ手段をオフにするとよい（請求項３）。

また、前記第１の検出手段は、前記第１の電荷蓄積手段の電圧と前記基準電圧を比較する第１の比較回路で構成され、前記第２の検出手段は、前記第２の電荷蓄積手段の電圧と前記基準電圧を比較する第２の比較回路で構成され、前記第３のスイッチ制御手段は、前記第２のクロック信号と前記第１の比較回路から出力される出力信号との第１の否定論理積信号を生成し、その第１の否定論理積信号に基づいて前記第１のスイッチ手段のオン・オフを制御する第１の論理回路と、前記第１のクロック信号と前記第２の比較回路との第２の否定論理積信号を生成し、その第２の否定論理積信号に基づいて前記第２のスイッチ手段のオン・オフを制御する第２の論理回路とで構成され、前記第２のスイッチ制御手段は、前記第２のクロック信号と前記第１の否定論理積信号との第１の論理積信号を生成し、その第１の論理積信号に基づいて前記第５のスイッチ手段のオン・オフを制御する第３の論理回路と、前記第１のクロック信号と前記第２の否定論理積信号との第２の論理積信号を生成し、その第２の論理積信号に基づいて前記第６のスイッチ手段のオン・オフを制御する第４の論理回路とで構成されているとよい（請求項４）。

本願発明の第２の側面によって提供されるスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路と、所定の電源電圧を出力する電圧源と、前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、を備えたことを特徴としている（請求項５）。

この構成によれば、このスイッチングアンプは、本願発明の第１の側面によって提供されるパルス幅変調回路を備えているので、第１の側面によって提供されるパルス幅変調回路と同様の作用効果を奏する。

本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。

図１は、本願発明に係るパルス幅変調（ＰＷＭ）回路が適用されるスイッチングアンプを示す構成図である。図２は、図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。このスイッチングアンプは、オーディオ信号発生源ＡＵに接続されたパルス幅変調回路１と、スイッチング回路２と、ローパスフィルタ回路３と、正負の電源電圧＋Ｅ_B，−Ｅ_Bを供給する第１電源４及び第２電源５とを備えている。ローパスフィルタ回路３の出力には、負荷ＲＬとしてのスピーカ（図略）が接続されている。

パルス幅変調回路１は、オーディオ信号発生源ＡＵから出力された入力信号としてのオーディオ信号ｅ_Sをパルス幅変調して変調信号ＰＷＭｏｕｔを生成、出力するものである。パルス幅変調回路１から出力された変調信号ＰＷＭｏｕｔは、スイッチング回路２に入力される。

スイッチング回路２では、第１電源４及び第２電源５から正負の電源電圧＋Ｅ_B，−Ｅ_Bが供給され、変調された変調信号ＰＷＭｏｕｔに基づいて、電源電圧＋Ｅ_B，−Ｅ_Bが交互にスイッチングされる。すなわち、スイッチング回路２は、変調信号ＰＷＭｏｕｔに基づいてオン、オフ動作するスイッチ素子ＳＷ−Ａと、パルス幅変調回路１から出力される変調信号ＰＷＭｏｕｔの位相を反転させるインバータ２ａと、このインバータ２ａによって変調信号ＰＷＭｏｕｔが反転された変調信号ＰＷＭｏｕｔ′に基づいてオン、オフ動作するスイッチ素子ＳＷ−Ｂと、両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂの両端にそれぞれ接続された逆電流防止用ダイオードＤ−Ａ，Ｄ−Ｂとを備えている。

両スイッチ素子ＳＷ−Ａ，ＳＷ−Ｂは、変調信号ＰＷＭｏｕｔと、反転された変調信号ＰＷＭｏｕｔ′とによって交互にオン、オフ動作し、スイッチングされた正負の電源電圧＋Ｅ_B，−Ｅ_Bをローパスフィルタ回路３及び負荷ＲＬに対して供給する。

ローパスフィルタ回路３は、コイルＬ₀及びコンデンサＣ₀によるＬＣ回路によって構成されている。ローパスフィルタ回路３は、スイッチング回路２から出力される出力信号の高周波成分を除去して負荷ＲＬに供給する回路であり、例えば６０ｋＨｚのカットオフ周波数を有する。ローパスフィルタ回路３では、スイッチングされた正負の電源電圧＋Ｅ_B，−Ｅ_Bの高周波成分が除去され、その出力は、負荷ＲＬに供給されることにより音声として負荷ＲＬから出力される。

パルス幅変調回路１は、図２に示すように、クロック生成回路１１と、電圧電流変換回路１２と、放電用バイアス電流源１３と、第１ないし第４スイッチＳＷ１〜ＳＷ４と、第１及び第２積分回路Ｃ１，Ｃ２と、第１及び第２比較回路１５，１６と、第１及び第２リセット回路１７，１８と、第１及び第２放電制御回路１９，２０と、信号出力回路２１とによって構成されている。

クロック生成回路１１は、クロック信号発生器１１ａの出力に基づいて、第１及び第２スイッチＳＷ１，ＳＷ２を切り換えるための第１及び第２切換信号φ１，φ２を生成する回路である。クロック信号発生器１１ａは、デューティ比がほぼ５０％のクロック信号である第１切換信号φ１を出力するものである。クロック信号発生器１１ａの出力は、ＮＯＴ回路１１ｂによって反転され、第１切換信号φ１に対して逆位相の関係を有する第２切換信号φ２が生成される。

なお、クロック生成回路１１は、パルス幅変調回路１の外部に設けられ、外部からクロック信号をパルス幅変調回路１に対して与えるように構成されていてもよい。また、クロック生成回路１１の後段には、図示しないデッドタイム生成回路が設けられていてもよい。デッドタイム生成回路は、第１及び第２切換信号φ１，φ２の出力レベルが同時に一致しないように、第１及び第２切換信号φ１，φ２のレベル反転時を所定時間だけそれぞれ遅らせる回路である。

また、以下の説明では、便宜上、図３及び図４においては、第１切換信号φ１が最初にハイレベルになる期間を第１期間Ｔ１、続くローレベルの期間を第２期間Ｔ２、続くハイレベルの期間を第３期間Ｔ３とそれぞれ言うことにする。

図２に戻り、電圧電流変換回路１２は、オーディオ信号発生源ＡＵ（図１参照）からパルス幅変調回路１に供給されるオーディオ信号ｅ_Sを電圧−電流変換する回路である。また、電圧電流変換回路１２は、充電用バイアス電流源（図略）を有しており、第１及び第２積分回路Ｃ１，Ｃ２を充電する回路である。電圧電流変換回路１２は、後述するように、第１及び第２スイッチＳＷ１，２を介して第１及び第２積分回路Ｃ１，Ｃ２にそれぞれ接続されており、第１及び第２スイッチＳＷ１，２がオン動作すると、第１及び第２積分回路Ｃ１，Ｃ２をそれぞれ充電する。

ここで、電圧電流変換回路１２における変換コンダクタンスをＧｍとすると、オーディオ信号ｅ_Sが電圧電流変換回路１２で変換される電流Δｉは、Δｉ＝Ｇｍ・ｅ_Sで表すことができる。また、充電用バイアス電流源における充電バイアス電流をＩｃとすると、第１及び第２積分回路Ｃ１，Ｃ２に供給される電流は、Ｉｃ＋Ｇｍ・ｅ_S＝Ｉｃ＋Δｉで表すことができる。この電流（Ｉｃ＋Δｉ）の大きさは、オーディオ信号ｅ_Sの正負の方向及び振幅の大きさに依存する。

放電用バイアス電流源１３は、負の電源電圧［−Ｖ］に接続され、第１又は第２積分回路Ｃ１，Ｃ２に蓄積された電荷を一定電流である放電バイアス電流Ｉｂで放電させるためのものである。すなわち、放電用バイアス電流源１３は、後述するように、第３及び第４スイッチＳＷ３，４を介して第１及び第２積分回路Ｃ１，Ｃ２にそれぞれ接続されており、第３及び第４スイッチＳＷ３，４がオン動作すると、第１及び第２積分回路Ｃ１，Ｃ２に蓄積された電荷を、放電バイアス電流Ｉｄで放電させる。

第１及び第２スイッチＳＷ１，ＳＷ２は、第１及び第２積分回路Ｃ１，Ｃ２の充電を制御するためのスイッチである。第１及び第２スイッチＳＷ１，ＳＷ２は、クロック生成回路１１から出力される第１及び第２切換信号φ１，φ２に基づいてオン、オフ動作される。すなわち、第１スイッチＳＷ１は、図３（ａ）に示すように、第１切換信号φ１がハイレベルの状態でオン動作し、第１切換信号φ１がローレベルの状態でオフ動作する。また、第２スイッチＳＷ２は、図３（ｂ）に示すように、第２切換信号φ２がハイレベルの状態でオン動作し、第２切換信号φ２がローレベルの状態でオフ動作する。

第３及び第４スイッチＳＷ３，ＳＷ４は、放電用バイアス電流源１３によって供給される放電バイアス電流Ｉｄを用いて第１及び第２積分回路Ｃ１，Ｃ２に蓄積された電荷の放電を制御するためのスイッチである。第３及び第４スイッチＳＷ３，ＳＷ４は、後述する第１及び第２放電制御回路１９，２０からの制御信号φ３，φ４に基づいてオン、オフ動作される。すなわち、第３スイッチＳＷ３は、制御信号φ３がハイレベルの状態でオン動作し、ローレベルの状態でオフ動作する。また、第４スイッチＳＷ４は、制御信号φ４がハイレベルの状態でオン動作し、ローレベルの状態でオフ動作する。制御信号φ３，φ４は、第１及び第２放電制御回路１９，２０の後述する第１及び第２ＡＮＤ回路１９ａ，２０ａから出力される。

第１及び第２積分回路Ｃ１，Ｃ２は、それぞれ充電用コンデンサによって構成されており、電圧電流変換回路１２からの電流によって電荷を蓄え、放電用バイアス電流源１３からの定電流によってその電荷が放出される回路である。具体的には、第１積分回路Ｃ１は、第１期間Ｔ１において、第１スイッチＳＷ１がオン動作（このとき、第３スイッチＳＷ３はオフ動作）することにより、電圧電流変換回路１２からの電流（Ｉｃ＋Δｉ）で充電される。また、第１積分回路Ｃ１は、次の第２期間Ｔ２中において第３スイッチＳＷ３がオン動作（このとき、第１スイッチＳＷ１はオフ動作）することにより、第１積分回路Ｃ１で蓄積された電荷が放電用バイアス電流源１３に流れ、放電される。

一方、第２積分回路Ｃ２は、第１積分回路Ｃ１が放電される第２期間Ｔ２において、第２スイッチＳＷ２がオン動作（このとき、第４スイッチＳＷ４はオフ動作）することにより、電圧電流変換回路１２からの電流（Ｉｃ＋Δｉ）で充電される。また、第２積分回路Ｃ２は、次の第３期間Ｔ３中において第４スイッチＳＷ４がオン動作（この場合、第２スイッチＳＷ２はオフ動作）することにより、第２積分回路Ｃ２で蓄積された電荷が放電用バイアス電流源１３に流れ、放電される。

このように、第１及び第２積分回路Ｃ１，Ｃ２では、第１及び第２切換信号φ１，φ２のレベルが維持される単位期間（例えば図３に示す第１期間Ｔ１又は第２期間Ｔ２）ごとにおいて、交互に充電及び放電が行われる。

ここで、第１及び第２積分回路Ｃ１，Ｃ２の充放電に関する回路接続構成を説明すると、電圧電流変換回路１２には、第１及び第２スイッチＳＷ１，ＳＷ２の各一端が接続され、第１スイッチＳＷ１の他端は、第１積分回路Ｃ１の一端（図２のＡ点参照）に接続されており、これにより、第１積分回路Ｃ１の充電経路が形成される。なお、第１積分回路Ｃ１の他端はグランド電位に接続されている。第１積分回路Ｃ１の一端は、第３スイッチＳＷ３の一端にも接続され、第３スイッチＳＷ３の他端は、放電用バイアス電流源１３に接続されており、これにより、第１積分回路Ｃ１の放電経路が形成される。

一方、第２スイッチＳＷ２の他端は、第２積分回路Ｃ２の一端（図２のＡ′点参照）に接続されており、これにより、第２積分回路Ｃ２の充電経路が形成される。なお、第２積分回路Ｃ２の他端はグランド電位に接続されている。第２積分回路Ｃ２の一端は、第４スイッチＳＷ４の一端にも接続され、第４スイッチＳＷ４の他端は、放電用バイアス電流源１３に接続されており、これにより、第２積分回路Ｃ２の放電経路が形成される。

第１及び第２比較回路１５，１６は、第１及び第２積分回路Ｃ１，Ｃ２の充電期間における電圧を所定の基準電圧Ｖｒｅｆと比較することにより、その出力においてパルス幅変調信号ＰＷＭｏｕｔのパルス幅を規定して出力するための回路である。なお、第１及び第２比較回路１５，１６が例えばＣＭＯＳインバータ素子で構成される場合、基準電圧Ｖｒｅｆは、ＣＭＯＳインバータ素子のハイレベルとローレベルとで規定される閾値に相当し、通常、この閾値はそのＣＭＯＳインバータ素子の電源電圧の約１／２に設定される。例えば、ＣＭＯＳインバータ素子の電源電圧が約５Ｖであるとすると、基準電圧Ｖｒｅｆは、その半分の約２．５Ｖとなる。

第１及び第２比較回路１５，１６の正（＋）側入力端子には、基準電圧Ｖｒｅｆがそれぞれ入力され、負（−）側入力端子には、第１及び第２積分回路Ｃ１，Ｃ２の一端がそれぞれ接続されている。

第１及び第２比較回路１５，１６の出力（図２のＢ点及びＢ′点参照）は、通常ハイレベルであり、各負側入力端子における電圧（第１及び第２積分回路Ｃ１，Ｃ２による充電電圧）が基準電圧Ｖｒｅｆより高くなると、出力端子からローレベルの信号が出力される。

第１及び第２リセット回路１７，１８は、第１及び第２積分回路Ｃ１，Ｃ２がそれぞれ放電されている期間において、第１及び第２積分回路Ｃ１，Ｃ２における放電を強制的に終了させる（リセットする）ための回路である。第１リセット回路１７は、第１ＮＡＮＤ回路１７ａ、第１ＮＯＴ回路１７ｂ及び第５スイッチＳＷ５からなり、第２リセット回路１８は、第２ＮＡＮＤ回路１８ａ、第２ＮＯＴ回路１８ｂ及び第６スイッチＳＷ６からなる。

第１ＮＡＮＤ回路１７ａは、その一方の入力端子が第１比較回路１５の出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第２切換信号φ２が入力される。第１ＮＡＮＤ回路１７ａの出力（図２のＣ点参照）は、第１ＮＯＴ回路１７ｂの入力端子に接続され、第１ＮＯＴ回路１７ｂの出力（図２のＥ点参照）は第５スイッチＳＷ５に接続され、第１ＮＡＮＤ回路１７ａ及び第１ＮＯＴ回路１７ｂによって、第５スイッチＳＷ５のオン、オフ動作が制御される。

一方、第２ＮＡＮＤ回路１８ａは、その一方の入力端子が第２比較回路１６の出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第１切換信号φ１が入力される。第２ＮＡＮＤ回路１８ａの出力（図２のＣ′点参照）は、第２ＮＯＴ回路１８ｂの入力端子に接続され、第２ＮＯＴ回路１８ｂの出力（図２のＥ′点参照）は第６スイッチＳＷ６に接続され、第２ＮＡＮＤ回路１８ａ及び第２ＮＯＴ回路１８ｂによって、第６スイッチＳＷ６のオン、オフ動作が制御される。

第１及び第２放電制御回路１９，２０は、それぞれ第１及び第２ＡＮＤ回路１９ａ，２０ａからなる。第１及び第２放電制御回路１９，２０は、第３及び第４スイッチＳＷ３，ＳＷ４に制御信号φ３，φ４を出力して第３及び第４スイッチＳＷ３，ＳＷ４をオン、オフ動作させることにより、第１及び第２積分回路Ｃ１，Ｃ２における放電動作を制御する。また、第１及び第２放電制御回路１９，２０は、後述するように、所定のタイミングで第３及び第４スイッチＳＷ３，ＳＷ４をオフ動作させることにより、第５及び第６スイッチＳＷ５，ＳＷ６のオン抵抗によるオフセット電圧を生じさせないようにする。

第１ＡＮＤ回路１９ａは、その一方の入力端子が第１ＮＡＮＤ回路１７ａの出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第２切換信号φ２が入力される。第１ＡＮＤ回路１９ａの出力（図２のＤ点参照）は、第３スイッチＳＷ３に接続され、第１ＡＮＤ回路１９ａは、第１ＮＡＮＤ回路１７ａの出力と第２切換信号φ２との論理積を演算することにより、第３スイッチＳＷ３のオン、オフ動作を制御する。

第２ＡＮＤ回路２０ａは、その一方の入力端子が第２ＮＡＮＤ回路１８ａの出力端子に接続され、他方の入力端子がクロック発生回路１１に接続されて第１切換信号φ１が入力される。第２ＡＮＤ回路２０ａの出力（図２のＤ′点参照）は、第４スイッチＳＷ４に接続され、第２ＡＮＤ回路２０ａは、第２ＮＡＮＤ回路１８ａの出力と第１切換信号φ１との論理積を演算することにより、第４スイッチＳＷ４のオン、オフ動作を制御する。

信号出力回路２１は、第１及び第２ＮＯＲ回路２１ａ，２１ｂと、ＯＲ回路２１ｃとによって構成されている。第１ＮＯＲ回路２１ａは、その一方の入力端子が第１比較回路１５の出力端子に接続され（図２のＢ点参照）、他方の入力端子がクロック発生回路１１に接続されて第１切換信号φ１が入力される。一方、第２ＮＯＲ回路２１ｂは、その一方の入力端子が第２比較回路１６の出力端子に接続され（図２のＢ′点参照）、他方の入力端子がクロック発生回路１１に接続されて第２切換信号φ２が入力される。

第１ＮＯＲ回路２１ａの出力端子（図２のＦ点参照）及び第２ＮＯＲ回路２１ｂの出力端子（図２のＦ′点参照）は、ＯＲ回路２１ｃの各入力端子に接続され、ＯＲ回路２１ｃの出力端子（図２のＧ点参照）は、パルス幅変調信号ＰＷＭｏｕｔとして後段のスイッチング回路２（図１参照）に接続される。

第１ＮＯＲ回路２１ａは、第１切換信号φ１と、第１比較回路１５の出力との否定論理和を演算することにより、第１積分回路Ｃ１による放電が開始されてから、第１積分回路Ｃ１の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔにおいて、ハイレベルを出力する。第２ＮＯＲ回路２１ｂは、第２切換信号φ２と、第２比較回路１６の出力との否定論理和を演算することにより、第２積分回路Ｃ２による放電が開始されてから、第２積分回路Ｃ２の電圧が基準電圧Ｖｒｅｆに至るまでの時間ｔにおいて、ハイレベルを出力する。

ＯＲ回路２１ｃは、第１及び第２ＮＯＲ回路２１ａ，２１ｂの各出力の論理和を演算し、第１及び第２ＮＯＲ回路２１ａ，２１ｂの各出力を一つのパルス幅変調信号ＰＷＭｏｕｔにしてスイッチング回路２に出力するものである。

図３及び図４は、上記パルス幅変調回路１における各信号のタイミングチャートを示す図であり、図３は、主として第１積分回路Ｃ１における充放電動作に関する各信号を示し、図４は、主として第２積分回路Ｃ２における充放電動作に関する各信号を示す。図３及び図４は、オーディオ信号ｅ_Sが無信号の場合（Ｇ・ｅ_S＝０）を示している。

図３における第１期間Ｔ１では、クロック発生回路１１からの第１切換信号φ１がハイレベル（第２切換信号φ２がローレベル）であり（図３（ａ）参照）、これによって第１スイッチＳＷ１がオン動作（第３スイッチＳＷ３はオフ動作）する。そのため、第１積分回路Ｃ１には、電流電圧変換回路１２からの電流（Ｉｃ＋Δｉ）が供給され、第１積分回路Ｃ１は充電される（図３（ｃ）のＡ点波形参照）。

第１積分回路Ｃ１が充電されているときのＡ点波形に示す傾きは、電流電圧変換回路１２からの電流（Ｉｃ＋Δｉ）の大きさに比例する。すなわち、電流（Ｉｃ＋Δｉ）が大きいとＡ点波形に示す傾きは急になり、電流（Ｉｃ＋Δｉ）が小さいとＡ点波形に示す傾きは緩やかになる。

第１期間Ｔ１では、第１比較回路１５において第１積分回路Ｃ１が充電されたことによる電圧が基準電圧Ｖｒｅｆを上回ると、第１比較回路１５の出力がハイレベルからローレベルになる（図３（ｄ）のＢ点波形参照）。このとき、第１ＮＡＮＤ回路１７ａには、第１比較回路１５の出力が入力されるが、第２切換信号φ２がローレベルを維持しているので、第１ＮＡＮＤ回路１７ａの出力は、ハイレベルに維持される（図３（ｅ）のＣ点波形参照）。

また、第１期間Ｔ１においては第２切換信号φ２がローレベルであるので、第２スイッチＳＷ２がオフ動作し、第４スイッチＳＷ４がオン動作することにより、第２積分回路Ｃ２では、第１期間Ｔ１の半周期前の期間Ｔ０において充電された電荷が放電用バイアス電流源１３に流れ、一定の放電量で放電されている（図４（ｃ）のＡ′点波形参照）。

第１積分回路Ｃ１における充電動作は、第１切換信号φ１のレベルが反転するまで継続され、第１切換信号φ１が反転してローレベルになると（第２期間Ｔ２参照）、第１スイッチＳＷ１がオフ動作し、第１積分回路Ｃ１における充電動作が終了する。

したがって、第１積分回路Ｃ１における充電は、第１切換信号φ１のレベルが反転するときに最大となり、図３（ｃ）に示すように最大充電電圧Ｖａとなる。なお、オーディオ信号ｅ_Sが無信号のときの最大充電電圧Ｖａは、基準電圧Ｖｒｅｆの約２倍の値になるように、回路定数で設定されている。

次に、第２期間Ｔ２においては、第２切換信号φ２がローレベルからハイレベルになる。このとき、第１ＮＡＮＤ回路１７ａには、第１比較回路１５の出力と第２切換信号φ２とが入力されるので、第１ＮＡＮＤ回路１７ａの出力はハイレベルのままである（Ｃ点波形参照）。第１ＡＮＤ回路１９ａには、第１ＮＡＮＤ回路１７ａの出力と第２切換信号φ２とが入力されるので、第１ＡＮＤ回路１９ａの出力（制御信号φ３）は、第２切換信号φ２のレベルが変化するとともに、ローレベルからハイレベルに変化する（図３（ｆ）のＤ点波形参照）。この制御信号φ３により、第３スイッチＳＷ３がオン動作する。

この第３スイッチＳＷ３のオン動作により、第１積分回路Ｃ１で第１期間Ｔ１において充電された電荷が第３スイッチＳＷ３を通じて放電用バイアス電流源１３に流れる。この場合、放電バイアス電流Ｉｄが一定であるので、第１積分回路Ｃ１は一定の放電量で放電される（Ａ点波形参照）。

第２期間Ｔ２において、第１比較回路１５で第１積分回路Ｃ１の充電電圧が基準電圧Ｖｒｅｆを下回ると、第１比較回路１９の出力がローレベルからハイレベルになる（Ｂ点波形参照）。これにより、第１ＮＡＮＤ回路１７ａの出力は、ハイレベルからローレベルになる（Ｃ点波形参照）。第１ＮＡＮＤ回路１７ａの出力は、第１ＮＯＴ回路１７ｂで反転され、これがリセット信号として第５スイッチＳＷ５に出力される（図３（ｇ）のＥ点波形参照）。

すなわち、第５スイッチＳＷ５がオフ状態からオン状態になり、第１積分回路Ｃ１から放電用バイアス電流源１３に放電されていた電荷は、第５スイッチＳＷ５を通じてグランド端子に流れ、強制的にかつ一気に放電が行われる。

一方、第１ＡＮＤ回路１９ａの出力は、第１ＮＡＮＤ回路１７ａの出力がハイレベルからローレベルになることにより（Ｃ点波形参照）、ハイレベルからローレベルになり、これにより、第３スイッチＳＷ３がオフ動作となる。この第３スイッチＳＷ３のオフ動作により、放電用バイアス電流源１３が第５スイッチＳＷ５から切り離されるので、第５スイッチＳＷ５によるオン抵抗の影響を抑制することができる。

すなわち、従来構成では、放電用バイアス電流源１３が第５スイッチＳＷ５に接続されているので、第５スイッチＳＷ５のオン抵抗を介して放電用バイアス電流源１３に向けて電流が流れるようになり、第１積分回路Ｃ１において新たに充電が開始されるとき、第１積分回路Ｃ１にオフセット電圧ΔＶが生じるようになり、オフセット電圧の影響で充放電波形（Ａ点波形）に歪みが生じる。

しかしながら、本実施形態では、第１積分回路Ｃ１が第５スイッチＳＷ５においてリセットされた後に、第３スイッチＳＷ３がオフ動作されることにより、放電用バイアス電流源１３が第５スイッチＳＷ５から切り離されるため、続く第３期間Ｔ３においては、第１スイッチＳＷ１が第１切換信号φ１によってオン動作することにより新たに第１積分回路Ｃ１で充電が開始されるが（Ａ点波形参照）、第１積分回路Ｃ１から第５スイッチＳＷ５に流れる放電電流がゼロとなっており、すなわち第１積分回路Ｃ１においてオフセット電圧ΔＶが生じなくなり、基準電位の０［Ｖ］から充電が開始されるので、適切なパルス幅変調信号を出力することができる。

図５は、本実施形態を適用した場合の第１積分回路Ｃ１における充放電波形を示す図である。図５によると、第５スイッチＳＷ５のリセット後の第１積分回路Ｃ１の充電電圧が基準電位の０［Ｖ］になっている。そのため、新たに充電が開始された場合でも、良好なパルス幅変調を行うことができる。

図３に戻り、信号出力回路２１の第１ＮＯＲ回路２１ａには、第１切換信号φ１と第１比較回路１５の出力とが入力されるため、第１ＮＯＲ回路２１ａは、第１期間Ｔ１において第１積分回路１７が放電を開始してから強制的にリセットされるまでの時間ｔにおいてハイレベルを出力する（図３（ｈ）のＦ点波形参照）。

次に、図４を参照して第２積分回路Ｃ２における充放電動作を説明すると、第２積分回路Ｃ２では、第１積分回路Ｃ１における充放電動作と比べ、単位期間（半周期）だけ充放電動作がずれている点で異なる。

すなわち、第１積分回路Ｃ１では第１期間Ｔ１において充電が開始され、第２期間Ｔ２において放電が行われるが、第２積分回路Ｃ２では第２期間Ｔ２において充電が開始され、第３期間Ｔ３において放電が行われる。このように、第１積分回路Ｃ１及び第２積分回路Ｃ２では、半周期ずれて充放電動作が行われる。

第２積分回路Ｃ２では、第２期間Ｔ２において第２スイッチＳＷ２がオン動作することにより、電流電圧変換回路１２からの電流（Ｉｃ＋Δｉ）が第２スイッチＳＷ２を介して供給されて充電される。

第３期間Ｔ３において第２スイッチＳＷ２がオフ動作し、第４スイッチＳＷ４がオン動作することにより、第２積分回路Ｃ２が放電され、第２積分回路Ｃ２の充電電圧が基準電圧Ｖｒｅｆを到達したとき、リセット信号によって第６スイッチＳＷ６がオン動作して、第２積分回路Ｃ２に蓄積されている電荷が一気に放電される。その直後に、第４スイッチＳＷ４がオフ動作するので、第６スイッチＳＷ６のオン抵抗による電流が放電用バイアス電流源１３に流れるのが阻止される。したがって、第１積分回路Ｃ１と同様に、第２積分回路Ｃ２で新たに充電が開始されるとき、第２積分回路Ｃ２におけるオフセット電圧ΔＶが抑制され、適切なパルス幅変調信号を出力することができる。

また、信号出力回路２１の第２ＮＯＲ回路２１ｂには、第１切換信号φ１と第２比較回路２０の出力とが入力されるが、第２ＮＯＲ回路２１ｂの出力は、ローレベルを維持する（図４（ｈ）のＦ′点波形参照）。したがって、ＯＲ回路２１ｃの出力（図４（ｉ）のＧ点波形参照）は、第１ＮＯＲ回路２１ａの出力としてのハイレベルがそのままパルス幅変調信号ＰＷＭｏｕｔとして出力される。

このように、本実施形態では、第３スイッチＳＷ３をオン動作させることにより第１積分回路Ｃ１で蓄積された電荷を一定の放電量で放電させ、その放電中に第５スイッチＳＷ５をオン動作させることにより、第１積分回路Ｃ１を一気にかつ強制的に放電させる。そして、その直後に、オン動作していた第３スイッチＳＷ３をオフ動作させるので、第３スイッチＳＷ３を経由して放電用バイアス電流源１３に至る第１積分回路Ｃ１の放電経路を遮断することができ、第５スイッチＳＷ５のオン抵抗によるオフセット電圧ΔＶを抑制することができ、適切なパルス幅変調信号ＰＷＭｏｕｔを出力することができる。

また、同様に、第２積分回路Ｃ２においても、第６スイッチＳＷ６のオン抵抗によるオフセット電圧ΔＶが抑制され、適切なパルス幅変調信号ＰＷＭｏｕｔを出力することができる。

なお、上記実施形態においては、第５スイッチＳＷ５による第１積分回路Ｃ１のリセット動作とほぼ同時に第３スイッチＳＷ３をオフ動作させていたが、第３スイッチＳＷ３をオフ動作させるタイミングは、第５スイッチＳＷ５によるリセット動作の後であって新たに充電が開始されるまでの間（図３の期間ＴＡ参照）であればいつでもよい。第１積分回路Ｃ１において新たに充電が開始されるときに、第１積分回路Ｃ１の一端における電位がゼロになっておればよいからである。

図６は、図２に示したパルス幅変調回路１の変形例に係るパルス幅変調回路１Ａを示す図である。図２に示したパルス幅変調回路１は、第１及び第２放電制御回路１９，２０が、それぞれ第１及び第２ＡＮＤ回路１９ａ，２０ａによって構成されたが、第１放電制御回路１９Ａは、ＮＡＮＤ回路１９ｂとその出力に接続されたＮＯＴ回路１９ｃとによって構成されてもよい。また、第２放電制御回路２０Ａも、ＮＡＮＤ回路２０ｂとその出力に接続されたＮＯＴ回路２０ｃとによって構成されてもよい。このパルス幅変調回路１Ａによっても、図２に示したパルス幅変調回路１と同様の作用効果を奏する。

もちろん、この発明の範囲は上述した実施の形態に限定されるものではなく、第１及び第２実施形態に示した回路構成は一例であり、同等の機能を有するものであれば、種々の回路を適用することができる。

本願発明に係るパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。 図１に示すパルス幅変調回路の一実施例を表すブロック回路図である。 各信号の電圧波形を示すタイミングチャートであり、主に第１積分回路における充放電動作を示す図である。 各信号の電圧波形を示すタイミングチャートであり、主に第２積分回路における充放電動作を示す図である。 本実施形態に係る積分回路における充放電波形を示す図である。 図２に示したパルス幅変調回路の変形例を示す図である。 従来のパルス幅変調回路が適用されるスイッチングアンプを示す構成図である。 従来のパルス幅変調回路を示す回路図である。 従来のパルス幅変調回路における各信号の電圧波形を示すタイミングチャートである。 従来の積分回路における充放電波形を示す図である。

１ パルス幅変調回路
２ スイッチング回路
３ ローパスフィルタ回路
４ 第１電源
５ 第２電源
１１ クロック生成回路
１２ 電圧電流変換回路
１３ 放電用バイアス電流源
１５ 第１比較回路
１６ 第２比較回路
１７ 第１リセット回路
１８ 第２リセット回路
１９ 第１放電制御回路
２０ 第２放電制御回路
２１ 信号出力回路
Ｃ１ 第１積分回路
Ｃ２ 第２積分回路
ｅ_S オーディオ信号
Ｉｃ 充電バイアス電流
Ｉｄ 放電バイアス電流
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ
ＳＷ４ 第４スイッチ
ＳＷ５ 第５スイッチ
ＳＷ６ 第６スイッチ
Ｔ１ 第１期間
Ｔ２ 第２期間
Ｔ３ 第３期間
Ｖｒｅｆ 基準電圧
φ１ 第１切換信号
φ２ 第２切換信号
φ３ 制御信号
φ４ 制御信号

Claims (5)

1. 第１のクロック信号とこの第１のクロック信号のレベルを反転した第２のクロック信号を生成するクロック信号生成手段と、
   電荷の蓄積が可能な第１の電荷蓄積手段と、
   電荷の蓄積が可能な第２の電荷蓄積手段と、
   電圧で入力される入力信号を電流に変換する電圧電流変換手段と、
   定電流を生成する定電流生成手段と、
   前記第１のクロック信号のハイレベル期間では前記第１の電荷蓄積手段を前記電圧電流変換手段から出力される電流で充電するとともに前記第２の電荷蓄積手段を前記定電流生成手段から出力される定電流で放電し、前記第２クロック信号のハイレベル期間では前記第２の電荷蓄積手段を前記電圧電流変換手段から出力される電流で充電するとともに前記第１の電荷蓄積手段を前記定電流生成手段から出力される定電流で放電する制御を行う充放電制御手段と、
   前記第１のクロック信号のローレベル期間において、前記定電流生成手段からの定電流による放電によって前記第１の電荷蓄積手段の電圧が所定の基準電圧に変化するタイミングを検出する第１の検出手段と、
   前記第２のクロック信号のローレベル期間において、前記定電流生成手段からの定電流による放電によって前記第２の電荷蓄積手段の電圧が前記基準電圧に変化するタイミングを検出する第２の検出手段と、
   前記第１のクロック信号と前記第１の検出手段の検出信号とに基づき、前記第１のクロック信号のローレベル期間毎に各ローレベル期間の開始から前記第１の電荷蓄積手段の電圧が前記基準電圧に到達するまでの時間をパルス幅とする第１のパルス信号を生成する第１のパルス信号生成手段と、
   前記第２のクロック信号と前記第２の検出手段の検出信号とに基づき、前記第２のクロック信号のローレベル期間毎に各ローレベル期間の開始から前記第２の電荷蓄積手段の電圧が前記基準電圧に到達するまでの時間をパルス幅とする第２のパルス信号を生成する第２のパルス信号生成手段と、
   前記第１のパルス信号と前記第２のパルス信号を合成して前記入力信号のパルス幅変調信号を生成するパルス幅変調信号生成手段と、
   を備えたパルス幅変調回路であって、
   前記充放電制御手段は、
   前記第１の電荷蓄積手段に並列に接続された半導体素子からなる第１のスイッチ手段と、
   前記第２の電荷蓄積手段に並列に接続された半導体素子からなる第２のスイッチ手段と、
   前記第１のクロック信号のレベルがハイレベルになるタイミングで前記電圧電流変換手段を前記第１の電荷蓄積手段に接続した後、ローレベルになるタイミングでその接続を解除し、前記第２のクロック信号のレベルがハイレベルになるタイミングで前記電圧電流変換手段を前記第２の電荷蓄積手段に接続した後、ローレベルになるタイミングでその接続を解除する第１の接続制御手段と、
   前記第１のクロック信号のレベルがローレベルになるタイミングで前記定電流生成手段を前記第１の電荷蓄積手段に接続した後、前記第１の検出手段の検出タイミングから前記第１のクロック信号がハイレベルに反転するまでの所定のタイミングでその接続を解除し、前記第２のクロック信号のレベルがローレベルになるタイミングで前記定電流生成手段を前記第２の電荷蓄積手段に接続した後、前記第２の検出手段の検出タイミングから前記第２のクロック信号がハイレベルに反転するまでの所定のタイミングでその接続を解除する第２の接続制御手段と、
   前記第１の検出手段の検出タイミングで前記第１のスイッチ手段をオンにした後、前記第１のクロック信号がハイレベルに反転するタイミングで前記第１のスイッチ手段をオフにし、前記第２の検出手段の検出タイミングで前記第２のスイッチ手段をオンにした後、前記第２のクロック信号がハイレベルに反転するタイミングで前記第２のスイッチ手段をオフにする第１のスイッチ制御手段と、
   を含むことを特徴とするパルス幅変調回路。
2. 前記第１の接続制御手段は、
   前記電圧電流変換手段と前記第１の電荷蓄積手段との間に設けられ、両手段の接続を開閉する第３のスイッチ手段と、
   前記電圧電流変換手段と前記第２の電荷蓄積手段との間に設けられ、両手段の接続を開閉する第４のスイッチ手段と、
   前記第１のクロック信号のレベルがハイレベルになるタイミングで前記第３のスイッチ手段をオンにした後、ローレベルになるタイミングで前記第３のスイッチ手段をオフにし、前記第２のクロック信号のレベルがハイレベルになるタイミングで前記第４のスイッチ手段をオンにした後、ローレベルになるタイミングで前記第４のスイッチ手段をオフにする第２のスイッチ制御手段と、を含み、
   前記第２の接続制御手段は、
   前記定電流生成手段と前記第１の電荷蓄積手段との間に設けられ、両手段の接続を開閉する第５のスイッチ手段と、
   前記定電流生成手段と前記第２の電荷蓄積手段との間に設けられ、両手段の接続を開閉する第６のスイッチ手段と、
   前記第１のクロック信号のレベルがローレベルになるタイミングで前記第５のスイッチ手段をオンにした後、前記第１の検出手段の検出タイミングからローレベルの前記第１のクロック信号がハイレベルに反転するまでの所定のタイミングで前記第５のスイッチ手段をオフにし、前記第２のクロック信号のレベルがローレベルになるタイミングで前記第６のスイッチ手段をオンにした後、前記第２の検出手段の検出タイミングからローレベルの前記第２のクロック信号がハイレベルに反転するまでの所定のタイミングで前記第６のスイッチ手段をオフにする第３のスイッチ制御手段と、を含む、
   請求項１に記載のパルス幅変調回路。
3. 前記第３のスイッチ制御手段は、
   前記第１の検出手段の検出タイミングで前記第５のスイッチ手段をオフにし、前記第２の検出手段の検出タイミングで前記第６のスイッチ手段をオフにする、請求項２に記載のパルス幅場変調回路。
4. 前記第１の検出手段は、前記第１の電荷蓄積手段の電圧と前記基準電圧を比較する第１の比較回路で構成され、
   前記第２の検出手段は、前記第２の電荷蓄積手段の電圧と前記基準電圧を比較する第２の比較回路で構成され、
   前記第３のスイッチ制御手段は、
   前記第２のクロック信号と前記第１の比較回路から出力される出力信号との第１の否定論理積信号を生成し、その第１の否定論理積信号に基づいて前記第１のスイッチ手段のオン・オフを制御する第１の論理回路と、前記第１のクロック信号と前記第２の比較回路との第２の否定論理積信号を生成し、その第２の否定論理積信号に基づいて前記第２のスイッチ手段のオン・オフを制御する第２の論理回路とで構成され、
   前記第２のスイッチ制御手段は、
   前記第２のクロック信号と前記第１の否定論理積信号との第１の論理積信号を生成し、その第１の論理積信号に基づいて前記第５のスイッチ手段のオン・オフを制御する第３の論理回路と、前記第１のクロック信号と前記第２の否定論理積信号との第２の論理積信号を生成し、その第２の論理積信号に基づいて前記第６のスイッチ手段のオン・オフを制御する第４の論理回路とで構成されている、
   請求項３に記載のパルス幅変調回路。
5. 請求項１ないし請求項４のいずれかに記載のパルス幅変調回路と、
   所定の電源電圧を出力する電圧源と、
   前記パルス幅変調回路から出力される変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、
   を備えたことを特徴とする、スイッチングアンプ。

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