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JP4748648B2 - 半導体装置 - Google Patents

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JP4748648B2
JP4748648B2 JP2005103102A JP2005103102A JP4748648B2 JP 4748648 B2 JP4748648 B2 JP 4748648B2 JP 2005103102 A JP2005103102 A JP 2005103102A JP 2005103102 A JP2005103102 A JP 2005103102A JP 4748648 B2 JP4748648 B2 JP 4748648B2
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wiring
semiconductor chip
bonding
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semiconductor device
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和彦 平沼
宏 黒田
嘉幸 阿部
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Renesas Electronics Corp
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Renesas Electronics Corp
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Description

本発明は、耐圧電圧の異なる複数の半導体チップ又はノイズ耐性の異なる複数の半導体チップを重ねて搭載したマルチチップモジュール（ＭＣＭ：Multi Chip Module）のような半導体装置に関し、例えば、ＣＣＤ（Charge Coupled Device）の出力に対するアナログフロントエンド処理とＣＣＤに対するパルス駆動とを行うシステムインパッケージ（ＳＩＰ：System In Package）の半導体装置に適用して有効な技術に関する。
ノイズ耐性の異なる複数の半導体チップを重ねて搭載したマルチチップモジュールとして、特許文献１には個別に形成したアナログチップとディジタルチップを重ねて単一のパッケージに集積したマルチチップモジュールについて記載がある。アナログチップとディジタルチップを分離することにより、共通のシリコン基板を介してアナログ回路がディジタル回路で生ずるノイズの影響を受けることはない。ディジタルチップの上にチップサイズの小さなアナログチップを配置することによってモジュールのサイズが小さくなる。
特許文献２にはパッケージ基板に複数の半導体チップを重ねて搭載したマルチチップモジュールについて記載がある。半導体チップはボンディングワイヤを介してパッケージ基板に電気的に接続される。下に配置された半導体チップはパッケージ基板の縁辺部から離れた位置にワイヤーボンディングされ、上に配置された半導体チップはパッケージ基板の縁辺部寄りの位置にワイヤーボンディングされる。
特表２００４−５２３９１２号公報 特開２００４−１１１６５６号公報
本発明者は、耐圧電圧の異なる複数の半導体チップ又はノイズ耐性の異なる複数の半導体チップを重ねて搭載したマルチチップモジュールとして、例えば、ＣＣＤの出力に対するアナログフロントエンド処理とＣＣＤに対するパルス駆動とを行うシステムインパッケージ（ＳＩＰ：System In Package）の半導体装置について検討した。ＣＣＤからの撮像信号を処理するアナログフロントエンド回路が３Vで動作するようなとき、そのＣＣＤに対するパルス駆動には−７Ｖ〜１５Ｖのような電圧範囲で複数相の高圧パルスを用いることが必要である。したがって、アナログフロントエンド処理を行なう回路と、パルス駆動を行う回路とには、その耐圧電圧の相違という点で異なる半導体プロセスを採用して別々に半導体集積回路化することが必要になる。アナログフロントエンド処理を行なう半導体チップには画像処理のためのディジタル信号処理回路を併せて搭載することも可能である。双方の半導体チップを重ねて搭載するパッケージ基板には、半導体チップにワイヤーボンディングされるボンディングパッドがその縁辺部に沿って多数配置され、その裏面には、マルチチップモジュールをマザーボードなどに搭載するために多数のボール電極がアレイ状に配置され、対応するボンディングパッドとボール電極を接続する配線が形成されている。信号品質（ＳＩ：signal integrity）を向上させるにはアナログ信号系の端子や配線とディジタル信号系の端子や配線とを極力接近させないようにすることが有用であることは言うまでもないが、これを実現するにあたって、別の条件を考慮しなければならないことが往々にしてある。例えば、アナログ系信号端子にインダクタや容量などの受動部品を外付けしてノイズフィルタなどを構成することが多い。このとき、マザーボードの配線構造を簡素化するという要請に従えば、当該アナログ系外付け端子にはアレイ状の最も外側のボール電極を割り当てるのが望ましいが、逆に基板内配線が増えてカップリングノイズが増えることもある。そのような信号品質の劣化を許容できない場合には、チップの積層位置、ボンディングパッドの配置、ボンディングパッドなどに対する信号の割り当てについても特別に考慮することの必要性が本発明者によって見出された。その他、高電圧信号系の端子や配線とアナログ信号系の端子や配線とについては特に信号品質の劣化防止を考慮しなければならないことが明らかになった。
本発明の目的は、耐圧電圧の異なる複数の半導体チップ又はノイズ耐性の異なる複数の半導体チップを重ねて搭載したマルチチップモジュールのような半導体装置における信号品質を向上させることにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔１〕半導体装置は、一面に複数個の外部接続電極がアレイ状に配置され、他面には縁辺部に沿って複数個のボンディングパッドが配置されたパッケージ基板と、前記パッケージ基板の前記他面に重ねて搭載され、各々縁辺部に沿って複数個のボンディングパッドを有する第１の半導体チップ３及び第２の半導体チップ４とを有する。前記第１の半導体チップはアナログ信号用のボンディングパッドを複数個有し、前記第２の半導体チップは高電圧信号用のボンディングパッドを複数個有する。前記アナログ信号用のボンディングパッドが配置された縁辺部と前記高電圧信号用のボンディングパッドが配置された縁辺部とは相互にパッケージ基板の異なる縁辺部に沿う配置を有する。
上記手段によれば、前記アナログ信号用のボンディングパッドが配置された縁辺部と前記高電圧信号用のボンディングパッドが配置された縁辺部とは相互にパッケージ基板の異なる縁辺部に沿う配置を有する。よって、パッケージ基板上で高電圧信号とアナログ信号との電極や配線が隣り合うことを容易に回避でき、カップリングノイズ等による信号品質の劣化を抑制することができる。
〔２〕代表的な一つの具体的な形態として、前記第１の半導体チップはパッケージ基板の上に配置され、前記第２の半導体チップは第１の半導体チップの上に配置される。このとき、前記第１の半導体チップのボンディングパッド（５）にワイヤーボンディングされるパッケージ基板の第１のボンディングパッド(７Ｆ)は、前記第２の半導体チップのボンディングパッド（６）にワイヤーボンディングされるパッケージ基板の第２のボンディングパッド(７Ｓ)よりも、前記パッケージ基板の縁辺部から離間した配置を有する。この配置において、パッケージ基板上の配線を短くするには、第２の半導体チップに接続される外部接続電極には、第１の半導体チップに接続される外部接続電極よりもアレイ状の縁辺部寄りの外部接続電極を多く割り当てるのがよい。パッケージ基板上の配線を短くする、と言う点でも半導体装置の信号品質向上に資することができるからである。
このとき、前記パッケージ基板（２）は、前記第１の半導体チップのアナログ信号用のボンディングパッドにワイヤーボンディングされる前記第１のボンディングパッド(７ＦＡ)を、アレイ状の最も外側に配置された外部接続電極(２５Ａ)に接続する第１の配線(Ｌ１Ａ、Ｌ２Ａ)を有する。これにより、当該アナログ系の外部接続電極にはアレイ状の最も外側の電極が割り当てられるから、アナログ系の外部接続電極にインダクタや容量などの受動部品を外付けしてノイズフィルタなどを構成しなければならない場合であっても、マザーボード上における配線構造の簡素化に資することができる。
上述の如く第１の半導体チップのアナログ信号用ボンディングパッドにアレイ状の最も外側に配置された外部接続電極を割いたときは、その外部接続電極へ接続するために引き出した配線のそのそばにディジタル系配線があれば隣接する。また、そのボール電極に割り当てれば配線経路が最短であったはずのディジタル系ボンディングパッドからの配線引き回しが増える結果として隣接する場合もある。尚、そのような配線引き回しには、前記第２の半導体チップのディジタル信号用のボンディングパッドにワイヤーボンディングされる前記第２のボンディングパッドを、アレイ状の最も外側よりも内側に配置された外部接続電極に接続する第２の配線を追加すれば良い。前述のように、前記アナログ系の配線とディジタル系の配線とが隣接する場合にはアナログ系信号はカップリングノイズの影響を受ける虞がある。このとき、アナログ系のボンディングパッドをアレイ状の最外のボール電極に接続するための第１の配線を引き出したとしても、その全てがディジタル系信号配線に隣接するわけではない。ディジタル系配線と隣接するアナログ系配線には、カップリングによるノイズの影響が小さなアナログ系信号配線、例えばテスト用アナログ信号配線などを割り当てるのがよい。そのようにすれば、ディジタル系信号配線とのカップリングによるアナログ信号の品質劣化を最小限に抑えることを保証しつつ、回路部品の外付けを考慮したマザーボード上における配線構造の簡素化に資することができる。対ノイズ性に関して別の手段を講ずる場合にはマザーボード上における配線構造の簡素化を第一義に考えればよい。
〔３〕代表的な別の一つの具体的な形態として、前記第２の半導体チップは前記パッケージ基板(２Ａ)の上に配置され、前記第１の半導体チップは第２の半導体チップの上に配置される。前記第１の半導体チップのボンディングパッドにワイヤーボンディングされる前記パッケージ基板の第１のボンディングパッドは、前記第２の半導体チップのボンディングパッドにワイヤーボンディングされるパッケージ基板の第２のボンディングパッドよりも、前記パッケージ基板の縁辺部寄りの配置を有する。前記パッケージ基板は、前記第１の半導体チップのアナログ信号用のボンディングパッドにワイヤーボンディングされる前記第１のボンディングパッドを、アレイ状の最も外側に配置された外部接続電極に接続する第１の配線(ＬＬＡ)を有する。前記パッケージ基板は、前記第２の半導体チップのディジタル信号用のボンディングパッドにワイヤーボンディングされる前記第２のボンディングパッドを、アレイ状の最も外側よりも内側に配置された外部接続電極に接続する第２の配線(ＬＬＤ)を有する。
この具体的な形態では、上記とは逆に前記第１の半導体チップは第２の半導体チップの上に配置されるから、第１の半導体チップのボンディングにアレイ状の縁辺部寄りの外部接続電極を割り当てるのにパッケージ基板に複雑な配線を形成することを要しない。したがって、前記第１の半導体チップのアナログ信号用のボンディングパッドに接続するアナログ系の外部接続電極は自ずからアレイ状の最も外側になる。アナログ系の外部接続電極にインダクタや容量などの受動部品を外付けしてノイズフィルタなどを構成しなければならない場合であっても、マザーボード上における配線構造の簡素化に資することができる。上記第１の配線と第２の配線を隣接せざるを得ないという制約はなく、それ故に、第1の配線が第２の配線よりカップリングノイズを受ける虞を未然に防止することができ、信号品質の向上に資することができる。
〔４〕代表的な更に別の一つの具体的な形態として、前記第１の半導体チップは、前記アナログ信号用のボンディングパッドに入力されるアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路と、タイミング信号を生成するタイミング生成回路とを有する。前記第２の半導体チップは、前記タイミング生成回路から出力されるタイミング信号を入力して前記高電圧信号用のボンディングパッドから駆動信号を出力するドライバ回路を有する。
上記半導体装置を撮像デバイス及びディジタル信号処理回路と一緒に撮像装置に適用可能である。このとき前記半導体装置のＡ／Ｄ変換回路は、前記撮像デバイスから出力される撮像信号をディジタル信号に変換してディジタル信号処理回路に供給する。前記半導体装置のドライバ回路は前記撮像デバイスに駆動信号を出力する。前記撮像デバイスは例えばＣＣＤであり、撮像装置は例えばディジタルスチルカメラユニットとして構成してよい。
〔５〕別の観点による半導体装置は、一面に複数個の外部接続電極がアレイ状に配置され、他面には縁辺部に沿って複数個のボンディングパッドが配置されたパッケージ基板と、前記パッケージ基板の前記他面に搭載された第１の半導体チップと、前記第１の半導体チップの上に配置された前記第２の半導体チップとを有する。前記第１の半導体チップは縁辺部に沿って複数個のボンディングパッドを有し、その一部は複数個のアナログ信号用のボンディングパッドである。前記第２の半導体チップは縁辺部に沿って複数個のボンディングパッドを有し、その一部は複数個のディジタル信号用のボンディングパッドである。前記第１の半導体チップのボンディングパッドに接続されるパッケージ基板の第１のボンディングパッドは、前記第２の半導体チップのボンディングパッドに接続されるパッケージ基板の第２のボンディングパッドよりも、前記パッケージ基板の縁辺部から離間した配置を有する。前記パッケージ基板は、前記第１の半導体チップのアナログ信号用のボンディングパッドに接続される前記第１のボンディングパッドを、アレイ状の最も外側に配置された外部接続電極に接続する第１の配線を有する。前記パッケージ基板は、前記第２の半導体チップのディジタル信号用のボンディングパッドに接続される前記第２のボンディングパッドを、アレイ状の最も外側よりも内側に配置された外部接続電極に接続する第２の配線を有する。
〔６〕更に別の観点による半導体装置は、一面に複数個の外部接続電極がアレイ状に配置され、他面には縁辺部に沿って複数個のボンディングパッドが配置されたパッケージ基板と、前記パッケージ基板の前記他面に搭載された第２の半導体チップと、前記第２の半導体チップの上に配置された前記第１の半導体チップとを有する。前記第１の半導体チップは縁辺部に沿って複数個のボンディングパッドを有し、その一部は複数個のアナログ信号用のボンディングパッドである。前記第２の半導体チップは縁辺部に沿って複数個のボンディングパッドを有し、その一部は複数個のディジタル信号用のボンディングパッドである。前記第１の半導体チップのボンディングパッドに接続される前記パッケージ基板の第１のボンディングパッドは、前記第２の半導体チップのボンディングパッドに接続されるパッケージ基板の第２のボンディングパッドよりも、前記パッケージ基板の縁辺部寄りの配置を有する。前記パッケージ基板は、前記第１の半導体チップのアナログ信号用のボンディングパッドに接続される前記第１のボンディングパッドを、アレイ状の最も外側に配置された外部接続電極に接続する第１の配線を有する。前記パッケージ基板は、前記第２の半導体チップのディジタル信号用のボンディングパッドに接続される前記第２のボンディングパッドを、アレイ状の最も外側よりも内側に配置された外部接続電極に接続する第２の配線を有する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、耐圧電圧の異なる複数の半導体チップ又はノイズ耐性の異なる複数の半導体チップを重ねて搭載したマルチチップモジュールのような半導体装置における信号品質を向上させることができる。
図１には半導体装置の概略的な平面図が例示される。半導体装置１はパッケージ基板２に第1の半導体チップとしてＣＣＤアナログフロントエンドチップ（ＡＦＥ）３と第２の半導体チップとしてＣＣＤドライバチップ（ＤＲＶ）４とを有する。ＣＣＤアナログフロントエンドチップ（ＡＦＥ）３は各辺の縁辺に沿って１列でボンディングパッド５が配置され、ＣＣＤドライバチップ（ＤＲＶ）４は各辺の縁辺に沿って１列でボンディングパッド６が配置される。パッケージ基板２は各辺の縁辺に沿って２列でボンディングパッド７が配置される。ボンディングパッド７の２列目（第２のボンディングパッド）７Sは1列目（第1のボンディングパッド）７Fよりもパッケージ基板２の縁辺部寄りの配置を有する。前記第１のボンディングパッド７FはＣＣＤアナログフロントエンドチップ３のボンディングパッド５にボンディングワイヤ８でボンディングされる。前記第２のボンディングパッド７SはＣＣＤドライバチップ４のボンディングパッド６にボンディングワイヤ９でボンディングされる。８Ａ，９Ａに代表されるようにＣＣＤアナログフロントエンドチップ３のボンディングパッド５とＣＣＤドライバチップ４のボンディングパッド６とを一つのボンディンググパッド７Ｓに共通接続する接続形態も存在している。
図１に示されるボンディングパッド５，６，７にはその主な機能を区別するための記号及び模様が付されている。ボンディングパッド５，６，７の内、大小２個の四角形を同心状に配置した図形で示されるものはＣＣＤアナログフロントエンドチップ３とＣＣＤドライバチップ４とを接続するための相互接続用ボンディングパッドである。ボンディングパッド５，６，７の内、四角形の中に×記号を入れた図形で示されるものは高電圧信号用ボンディングパッドである。ボンディングパッド５，６，７の内、四角形の中にハッチングを入れた図形で示されるものはアナログ信号用ボンディングパッドである。その他のボンディングパッドは単なる四角形が割り当てられている。高電圧信号用ボンディングパッドはＣＣＤを高圧パルス駆動するための駆動信号の出力用パッドとされる。アナログ信号用ボンディングパッドはＣＣＤからのアナログ撮像信号の入力パッドとされる。図１より明らかなように、ＣＣＤアナログフロントエンドチップ３において前記アナログ信号用のボンディングパッドが配置された縁辺部と、ＣＣＤドライバチップ４において前記高電圧信号用のボンディングパッドが配置された縁辺部とは相互にパッケージ基板２の異なる縁辺部に沿う配置を有する。これにより、パッケージ基板２上で高電圧信号とアナログ信号との電極や配線が隣り合うことを容易に回避でき、カップリングノイズ等による信号品質の劣化を抑制することができる。
図２にはＣＣＤアナログフロントエンドチップ３の概略的な平面図が示される。１１はボンディングパッドに接続する外部インタフェースバッファ（ＩＦＢＵＦ）、１２はアナログ回路部（ＡＮＬＧ））、１３がディジタル回路部（ＤＧＴＬ）である。アナログ回路部は、ＣＣＤから撮像信号をサンプリングするサンプリング回路（ＣＤＳ）、サンプリングされた信号を増幅するプログラマブルゲインアンプ（ＰＧＡ）、プログラマブルゲインアンプから出力されるアナログ信号をディジタル信号に変換するアナログ・ディジタル・コンバータ（ＡＤＣ）、アナログディジタル変換のための基準電圧などを生成するバイアス回路（ＢＩＡＳ）などを有する。ディジタル部はアナログ・ディジタル・コンバータの出力をディジタルデータとして外部に出力させるロジック回路（ＬＯＧＣ）、及びＣＣＤを駆動するためのタイミングパルスを生成するタイミングジェネレータ（ＴＧ）などを有する。ＣＣＤアナログフロントエンドチップ３の動作電源は例えば３Vである。
図３にはＣＣＤドライバチップ４の概略的な平面図が示される。ＣＣＤドライバチップ４はタイミングジェネレータ（ＴＧ）から出力されるタイミングパルス信号を受け、そのタイミングパルス信号の振幅を高電圧にレベル変換するためのコンパレータ（ＣＭＰ）１５及びセレクタ（ＳＥＬ）１６と、レベル変換されたタイミングパルス信号によってＣＣＤの駆動信号を生成する出力バッファ回路（ＯＢＵＦ）１７とを有する。ＣＣＤの駆動信号は−７Ｖ〜１５Ｖの高圧パルスとされる。
図４には半導体装置1の縦断面構造の概略が示される。図１とは相違するが図４にはＣＣＤアナログフロントエンドチップ３とＣＣＤドライバチップ４のサイズが同じ場合を例示する。この場合にはチップ３，４の間にワイヤーボンディングのための空間を確保するためにスペーサ（ＳＰＣ）２０が配置されている。また、チップ３，４のボンディングパッド５，６は実際とは相違するがボール状の形状で図示されている。２１はチップ３，４とスペーサ２０の間の間隙、並びにチップ３と実装基板との隙間を充填するアンダーフィル樹脂である。２２は封止樹脂である。
パッケージ基板２は、コア層２３の表裏に配線層Ｌ１，Ｌ２が形成されている。配線層Ｌ１，Ｌ２の配線パターンの間はソルダーレジストなどの絶縁膜で覆われている。ボンディングパッド７Ｓ，７Ｆは配線層Ｌ１に形成される。パッケージ基板２の裏面には外部接続電極として多数のボール電極２４がアレイ状に配置される。配線層Ｌ２にはボール電極２４が搭載されるランド２５が形成されている。ボンディングパッド７Ｓ，７Ｆに接続する配線層Ｌ１の配線と、ランド２５に接続する配線層Ｌ２の配線とは、ビア２６を介して接続される。
図５にはボンディングパッド７Ｆ，７Ｓの具体的な構成が例示される。ボンディングパッド７Ｆ，７Ｓは銅（Ｃｕ）配線の上にニッケル（Ｎｉ）によるシールドパッドが配置され、その上に金（Ａｕ）によるパッドが配置されて構成される。ボンディングワイヤ８，９は金ワイヤーである。ＳＲは絶縁膜としてのソルダーレジストである。
図６にはボール電極２４の配置が示される。向きは図１と同様に半導体装置を上から見た時の状態で示す。図示されたボール電極２４には図１と同じ意味でその機能を区別するための記号及び模様を付してある。多数のボール電極２４はパッケージ基板２に中央部を除いて略全面にアレイ状に配置されている。図１で説明したように、前記ＣＣＤアナログフロントエンドチップ３のボンディングパッド５にワイヤーボンディングされるパッケージ基板２の第１のボンディングパッド７Ｆは、前記ＣＣＤドライバチップ４のボンディングパッド６にワイヤーボンディングされるパッケージ基板２の第２のボンディングパッド７Ｓよりも、前記パッケージ基板２の縁辺部から離間した配置を有する。この配置において、パッケージ基板２上の配線層Ｌ１，Ｌ２の配線を短くするには、ＣＣＤドライバチップ４に接続されるボール電極２４には、ＣＣＤアナログフロントエンドチップ３に接続されるボール電極２４よりもアレイ状の縁辺部寄りのボール電極を多く割り当てればよい。配線層Ｌ１，Ｌ２におけるパッケージ基板２上の配線を短くする、と言う点でも半導体装置１の信号品質向上に資することができるからである。但し、ここでは、図１と図６も見比べれば明らかなように、アナログ信号用ボンディングパッドはパッケージ基板２の縁辺部から離れた第１のボンディングパッド７Ｆに割り当てられているが、これに対応するアナログ信号用のボール電極はパッケージ基板２の縁辺部寄りに割り当てている。これは、アナログ信号用のボール電極にインダクタなどの受動部品を外付けするときの利便性を考慮したからである。以下これについて説明する。
図７にはパッケージ基板の配線層Ｌ１の配線パターンが例示される。比較的小さな四角形はボンディングパッド７Ｆ，７Ｓであり、丸のパターンはビア２６であり、その他はボンディングパッドとビアを結ぶ配線等である。
図８にはパッケージ基板の配線層Ｌ２の配線パターンが例示される。比較的小さな丸のパターンはビア２６であり、比較的大きな丸のパターンはボール電極２４のランド２５であり、その他はボンディングパッドとボール電極のランドを結ぶ配線等である。
図９にはアナログ信号用ボンディングパッドをパッケージ基板２の縁辺部最外寄りのボール電極に接続するための配線層Ｌ１の配線が例示される。図１０にはアナログ信号用ボンディングパッドをパッケージ基板２の縁辺部最外寄りのボール電極に接続するための配線層Ｌ２の配線が例示される。
図９において７ＦＡはアナログフロントエンドチップ３のアナログ信号用のボンディングパッドにワイヤーボンディングされる前記第１のボンディングパッド７Ｆの一つである。このボンディングパッド７ＦＡは配線層Ｌ１の配線Ｌ１Ａを介してビア２６Ａに接続する。図１０においてビア２６Ａは配線層Ｌ２の配線Ｌ２Ａを介してボール電極２５Ａに接続する。ボール電極２５Ａはアレイ状に配置されたボール電極の最も外側に位置する電極の一つである。このように、当該アナログ系のボール電極にアレイ状の最も外側の電極を割り当てれば、アナログ系のボール電極にインダクタや容量などの受動部品を外付けしてノイズフィルタなどを構成しなければならない場合であっても、マザーボード上における配線構造の簡素化に資することができる。
図９において７ＳＤはドライバチップ４のディジタル用のボンディングパッドにワイヤーボンディングされる前記第２のボンディングパッド７Ｓの一つであり、特に、前記アナログ信号用にボンディングパッド７ＦＡに隣接配置されている。このボンディングパッド７ＳＤは配線層Ｌ１の配線Ｌ１Ｄを介してビア２６Ｄに接続する。図１０においてビア２６Ｄは配線層Ｌ２の配線Ｌ２Ｄを介してボール電極２５Ｄに接続する。ボール電極２５Ｄはアレイ状に配置されたボール電極の最も外側よりも内側に位置する電極の一つである。
前記アナログ系の配線Ｌ１Ａはディジタル系の配線Ｌ１Ｄと隣接し、アナログ系の配線Ｌ２Ａはディジタル系の配線Ｌ２Ｄと隣接する。これは、内側のアナログ系のボンディングパッド７ＦＡをアレイ状の最外のボール電極２５Ａに接続するための配線を引き出したことによる。そのそばにディジタル系配線があれば隣接し、また、そのボール電極２５Ａに割り当てれば配線経路が最短であったはずのディジタル系ボンディングパッドからの配線引き回しが増える結果として隣接する場合もある。図１１には前記アナログ系の配線Ｌ１Ａ、Ｌ２Ａはディジタル系の配線Ｌ１Ｄ、Ｌ２Ｄとが隣接する様子を模式的に示してある。
前記アナログ系の配線Ｌ１Ａ、Ｌ２Ａとディジタル系の配線Ｌ１Ｄ、Ｌ２Ｄとが隣接する場合にはアナログ系信号はカップリングノイズの影響を受ける虞がある。このとき、内側のアナログ系のボンディングパッドをアレイ状の最外のボール電極に接続するための配線を引き出したとしても、その全てがディジタル系信号配線に隣接するわけではない。ディジタル系配線と隣接するアナログ系配線には、カップリングによるノイズの影響が小さなアナログ系信号配線、例えばテスト用アナログ信号配線などを割り当てるのがよい。そのようにすれば、ディジタル系信号配線とのカップリングによるアナログ信号の品質劣化を最小限に抑えることを保証しつつ、回路部品の外付けを考慮したマザーボード上における配線構造の簡素化に資することができる。対ノイズ性に関して別の手段を講ずる場合にはマザーボード上における配線構造の簡素化を第一義に考えればよい。
図１２には受動部品の外付けが必要とされるアナログ系信号の一例が示される。Ａはアナログ回路部１２のアナログ電源電圧、Ｄはアナログ回路部１２のアナロググランド、Ｂはアナログディジタル変換回路（ＡＤＣ）に用いる参照電位、ＥはＣＣＤから出力される撮像信号、Ｃはテスト信号である。それら信号を受けるボール電極２４にはインダクタ、容量、抵抗などの受動部品が外付けされてノイズフィルタなどを構成している。図１２において撮像信号Ｅ及び参照電位Ｂに対しては特にカップリングノイズの影響を受けないようにすることが望ましい。図１３には図１２のボール電極２４に接続される受動部品による外付け回路の一例が示される。図１３に示されようにアナログ系のボール電極に対しては比較的多くの受動部位品を外付けすることが予想されるので、半導体装置１を用いるセットメーカーにとっては、回路部品の外付けに対応する場合であってもマザーボード上の配線構造を複雑にしないことが重要になる。
図１４には半導体装置の別の例を概略的に示す。同図に示される半導体装置１Ａは、パッケージ基板２Ａ
の上にＣＣＤドライバチップ４を搭載し、ＣＣＤドライバチップ４の上にアナログフロントエンドチップ３を搭載してある。図面上では上側のＤＲＶ４の外形が下のＡＦＥ３よりも大きく図示されているが、これは作図上の観点よりそのように図示しているだけであり、特別な意味はない。上記チップの積層順序が逆になったことにより、ＣＣＤアナログフロントエンドチップ３のボンディングパッドにワイヤーボンディングされる前記パッケージ基板の第１のボンディングパッド７Ｆは、前記ＣＣＤドライバチップ４のボンディングパッドにワイヤーボンディングされるパッケージ基板２Ａの第２のボンディングパッド７Ｓよりも、前記パッケージ基板２Ａの縁辺部寄りの配置を有する。図示されたボンディングパッドの形状や模様に対する意味の相違は図１と同である。その他の構成は図１と同様であるから、その詳細な説明は省略する。
図１５には半導体装置１Ａの縦断面構造が示される。図４との相違点はＡＦＥ３とＤＲＶ４の積層順序が逆になり、其れに伴って第１のボンディングパッド７Ｆと第２のボンディングパッドの配置が内外逆になったことである。その他の構成は図４と同じであるからその詳細な説明は省略する。
図１６にはパッケージ基板２Ａにおけるアナログ系の配線とディジタル系配線の様子が模式的に示される。前記パッケージ基板２Ａは、前記ＡＦＥチップ３のアナログ信号用のボンディングパッド５Ａにワイヤーボンディングされる前記第１のボンディングパッド７ＦＡを、アレイ状の最も外側に配置されたボール電極２５Ａに接続する配線ＬＬＡを有する。前記パッケージ基板２Ａは、前記ＤＲＶチップ４のディジタル信号用のボンディングパッド６Ｄにワイヤーボンディングされる前記第２のボンディングパッド７ＳＤを、アレイ状の最も外側よりも内側に配置されたボール電極２５Ｄに接続する配線ＬＬＤを有する。配線ＬＬＡ、ＬＬＤは、パッケージ基板２Ａの配線層Ｌ１の配線、ビア２６、及び配線層Ｌ２の配線によって構成される配線経路を意味する。
上記半導体装置１Ａでは、ＡＦＥ３はＤＲＶ４の上に配置されるから、ＡＦＥ３のボンディングにアレイ状の縁辺部寄りのボール電極２５を割り当てるのにパッケージ基板２Ａに複雑な配線を形成することを要しない。したがって、前記ＡＦＥ３のアナログ信号用のボンディングパッド５Ａに接続するアナログ系のボール電極２５Ａは自ずからアレイ状の最も外側になる。アナログ系のボール電極２５Ａにインダクタや容量などの受動部品を外付けしてノイズフィルタなどを構成しなければならない場合であっても、マザーボード上における配線構造の簡素化に資することができる。図１６に例示されるように、アナログ信号用ボンディングパッド７ＦＡとディジタル信号用ボンディングパッド７ＳＤが近接していても、上記アナログ用の配線ＬＬＡとディジタル用の配線ＬＬＤを隣接せざるを得ないという制約はない。それ故に、アナログ用の配線ＬＬＡがディジタル用の配線ＬＬＤよりカップリングノイズを受ける虞を未然に防止することができ、信号品質の向上に資することができる。
図１７には半導体装置１を適用したディジタルスチルカメラユニットが例示される。撮像装置としてのディジタルスチルカメラユニット(ＤＳＣ)３０は、半導体装置１、ディジタル信号処理回路(ＤＳＰ)３１、マイクロコンピュータ(ＭＣＵ)３２、モータードライバ(ＭＯＴＲＤ)３３、光学系３４、及び撮像デバイスとしてのＣＣＤ３５を有する。ＡＦＥ３は図２で説明した構成を備え、ＣＣＤ３５から撮像信号をサンプリングし、サンプリングした信号を増幅し、これをディジタル信号に変換する。変換されたディジタルデータはディジタル信号処理回路３１で特徴抽出や必要な補正が行われて、表示或いは記録データとして格納される。また、ＡＦＥ３はＣＣＤ３５を駆動するためのタイミングパルスを生成する。ＤＲＶ４はそのタイミングパルスを受け取ってＣＣＤを高電圧パルス駆動する。マイクロコンピュータ３２は光学系３４の制御やその他ディジタルスチルカメラユニット３０全体の制御を行う。このディジタルスチルカメラユニットは携帯電話機などに搭載される。カメラ撮影画像の高品質化とコスト低減に資することができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、本発明はアナログ機能を有する半導体チップと高電圧信号出力機能を有する半導体チップをスタックしたＭＣＭに限定されない。アナログ系回路を主体とする半導体チップとディジタル系回路を主体とする半導体チップを別々にスタックしたＭＣＭ、或いは、外部インタフェース機能としてアナログインタフェース機能を持つ半導体チップと外部インタフェース機能としてディジタルインタフェース機能を持つ半導体チップとを別々にスタックしたＭＣＭなどに広く適用することができる。従って、ディジタルスチルカメラなどの撮像系回路に限定されず、通信系、自動車やプリンタなどの機器制御系の回路に広く本発明を適用することができる。
半導体装置を例示する概略的な平面図である。 ＣＣＤアナログフロントエンドチップの概略的な平面図である。 ＣＣＤドライバチップの概略的な平面図である。 半導体装置の縦断面構造の概略を示す断面図である。 ボンディングパッドの具体的な構成を例示する縦断面図である。 ボール電極の配置を例示する平面図である。 パッケージ基板の配線層Ｌ１の配線パターンを例示する平面図である。〕 パッケージ基板の配線層Ｌ２の配線パターンを例示する平面図である。〕 アナログ信号用ボンディングパッドをパッケージ基板の縁辺部最外寄りのボール電極に接続するための配線層Ｌ１の配線を例示する平面図である。 アナログ信号用ボンディングパッドをパッケージ基板の縁辺部最外寄りのボール電極に接続するための配線層Ｌ２の配線を例示する平面図である。 アナログ系の配線Ｌ１Ａ、Ｌ２Ａがディジタル系の配線Ｌ１Ｄ、Ｌ２Ｄに隣接する様子を模式的に示す平面図である。 受動部品の外付けが必要とされるアナログ系信号の一例を示す回路図である。 図１２のボール電極に接続される受動部品による外付け回路の一例を示す回路図である。 半導体装置の別の例を概略的に示す平面図である。 図１４の半導体装置の縦断面構造を例示する断面図である。 図１４の半導体装置のパッケージ基板におけるアナログ系の配線とディジタル系配線の様子を模式的に示す平面図である。 半導体装置を適用したディジタルスチルカメラユニットを例示するブロック図である。
符号の説明
１、１Ａ 半導体装置
２、２Ａ パッケージ基板
３ ＣＣＤアナログフロントエンドチップ
４ ＣＣＤドライバチップ
５、６、７ ボンディングパッド
７Ｆ 第１のボンディングパッド
７Ｓ 第２のボンディングパッド
８、９ ボンディングワイヤ
１２ アナログ回路部
１３ ディジタル回路部
Ｌ１，Ｌ２ 配線層
２４ ボール電極（外部接続電極）
２５ ランド
２６ ビア

Claims (8)

  1. 第１辺、第２辺、複数の基板パッドが配置された上面、および前記上面とは反対側に位置し、複数の外部接続電極が配置された下面、を有する矩形状の配線基板と、
    複数のボンディングパッドが配置された第１表面を有する第１半導体チップと、
    複数のボンディングパッドが配置された第２表面を有する第２半導体チップと、
    前記第１半導体チップの前記複数のボンディングパッドとそれらに対応した前記配線基板の前記複数の基板パッドとをそれぞれ電気的に接続する第１ボンディングワイヤと、
    前記第２半導体チップの前記複数のボンディングパッドとそれらに対応した前記配線基板の前記複数の基板パッドとをそれぞれ電気的に接続する第２ボンディングワイヤと、
    前記第１および第２半導体チップを覆う封止樹脂と、を備え、
    前記第１半導体チップの前記複数のボンディングパッドは、外部機器から出力された第１信号を入力する第１ボンディングパッドを含み、
    前記第２半導体チップの前記複数のボンディングパッドは、前記外部機器を駆動するための駆動信号である第２信号を出力する第２ボンディングパッドを含み、
    前記配線基板の前記複数の基板パッドは、前記第１ボンディングパッドと前記第１ボンディングワイヤにより電気的に接続された第１基板パッドと、前記第２ボンディングパッドと前記第２ボンディングワイヤにより電気的に接続された第２基板パッドと、を含み、
    前記第１および第２基板パッドは、それぞれ前記第１および第２辺に沿って配置され、
    前記第１半導体チップは、平面視において、前記第１ボンディングパッドと前記第１基板パッドとが対向するように前記配線基板の上面に搭載され、かつ前記第２半導体チップは、平面視において、前記第２ボンディングパッドと前記第２基板パッドとが対向するように前記第１半導体チップの第１表面上に搭載されており、
    前記配線基板の前記第２基板パッドから前記第２辺までの距離は、前記第１基板パッドから前記第１辺までの距離よりも短く、
    前記配線基板の前記第１基板パッドは、前記複数の外部接続電極のうち、最外周に配置された外部接続電極と第１配線により電気的に接続されており、
    前記配線基板の前記第２基板パッドは、前記複数の外部接続電極のうち、最外周に配置された外部接続電極よりも内側に配置された外部接続電極と第２配線により電気的に接続されており、
    前記第１配線と前記第２配線とは隣接しており、
    前記第１信号は、テスト用アナログ信号であることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記外部機器は、ＣＣＤであって、
    前記第１半導体チップは、前記ＣＣＤから前記第１ボンディングパッドに入力されるアナログ信号の第１信号をディジタル信号に変換するアナログ・ディジタル・コンバータと、前記ＣＣＤを駆動するためのタイミングパルスを生成するタイミングジェネレータと、を有し、
    前記第２半導体チップは、前記第１半導体チップの前記タイミングジェネレータから出力される前記タイミングパルスを入力して、前記第２ボンディングパッドから出力する前記第２信号を生成する出力バッファ回路を有することを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第２信号は、−７Ｖ〜１５Ｖのパルスであることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第２信号の電圧範囲は、前記第１半導体チップの動作電圧範囲よりも広いことを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１半導体チップと前記第２半導体チップとの間にはスペーサが配置されていることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第１半導体チップと前記第２半導体チップのチップサイズは同一であることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記配線基板の前記複数の基板パッドは、前記第１半導体チップを取り囲む１列目と、
    前記１列目を取り囲む２列目と、に配置されており、
    前記第１基板パッドは、前記１列目に配置され、
    前記第２基板パッドは、前記２列目に配置されていることを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記最外周に配置された外部接続電極は、前記半導体装置が実装されるマザーボード上で受動部品が電気的に接続される外部接続電極であることを特徴とする半導体装置。
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