JP4735632B2 - Ｐｌｌ回路 - Google Patents

Description

本発明は、搬送波周波数を正確な周波数にロックさせておくためのＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）回路に係り、特に、デジタル制御発振器（ＤＣＯ）を用いて構成されるデジタル制御のＰＬＬ回路に関する。

さらに詳しくは、本発明は、ＤＣＯの変換利得が常に一定の目標値となるように調整して安定したＰＬＬ動作を実現するＰＬＬ回路に係り、特に、ＤＣＯの変換利得を目標値に調整して精度よくＤＣＯに直接周波数変調を施すＰＬＬ動作を実現するためのＰＬＬ回路に関する。

無線通信端末では、搬送波周波数を正確な周波数にロックさせておくために、通常はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が用いられる。データ通信や衛星通信などの分野においては、デジタル構成の位相比較器と低域通過フィルタと電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）から成るデジタルＰＬＬ回路が多用されるようになり、盛んに研究がなされている。

典型的なデジタルＰＬＬ回路は、デジタル位相比較器と低域通過フィルタと電圧制御発振器をループ状に接続して構成される。デジタル位相比較器が基準信号と電圧制御発振器の出力信号とを位相比較して、その位相差が小さくなるようその位相差に応じた電圧を発生し、電圧制御発振器の発振周波数を変化させるよう動作する。位相比較器の検出する位相差がゼロ又はその近傍となる状態が位相同期状態であり、同期が外れた状態から位相同期状態に達するまでが引き込み状態である（例えば、特許文献１を参照のこと）。なお、低域通過フィルタは、単に位相比較器の出力信号から高周波成分を取り除き平滑化した直流信号を生成するだけではなく、ＰＬＬの同期特性や応答特性を決定し、そのカットオフ周波数などの設定次第でループ・ゲインが決定され、同期状態の安定度や引き込みに要する時間を左右する重要な要素である。

従来のデジタルＰＬＬ回路の多くは、電圧制御発振器以外のコンポーネントをデジタル回路で集積化した、デジタル回路とアナログ回路が並存する（ハイブリッド型）ＰＬＬ−ＩＣとして実現される。この種のＰＬＬ回路では、基準クロックとＶＣＯ出力を分周したクロックの２つのクロック間の位相差を位相比較器で比較するように構成されている。一般的な位相比較器として、位相差をアップ、ダウン、アップ＋ダウンの３状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御し、出力される電流をループ・フィルタで電圧に変換して、ＶＣＯを制御する仕組みとなっている。位相比較器をリニアで動作させるにはドレイン・ソース間電圧Ｖ_DSを消費するため、低電圧には不向きとされている。

近年では、半導体プロセスの微細化に伴い、アナログ電圧で制御するＶＣＯをデジタル制御発振器（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＤＣＯ）に置き換えた、フルデジタル構成のＰＬＬ回路が着目されつつある。図１０には、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ回路の構成例を示している。同図において、分周比のＦｒａｃｔｉｏｎａｌ成分に相当する時間差をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で、Ｉｎｔｅｇｅｒ成分をアキュムレータ回路でそれぞれデジタル値に変換し、検出したこれらの分周比に相当するデジタル値をさまざまな手法でフィードバックし、ＤＣＯをデジタル的に制御する（例えば、非特許文献１を参照のこと）。

デジタルＰＬＬに用いられるＤＣＯには、タンク回路の容量として複数配置された可変容量をデジタル信号で切り替えて制御する構成が一般的に用いられる。半導体プロセスの微細化に伴い、可変容量として用いられるＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）バラクタのばらつきもより大きくなる。このばらつきは、個体差や、温度変化、経時変化などに起因する。その結果、制御信号に対する周波数変化で定義されるＤＣＯの変換利得のばらつきも大きくなることが懸念される。

ここで、同じ周波数変化を与えようとする際、ＤＣＯの変換利得が小さな場合にはＤＣＯに入力する制御信号は大きくなり、ＤＣＯの変換利得が大きな場合には制御信号は小さくなる。特に、ＤＣＯの変換利得が小さな場合、ＤＣＯに入力する制御信号にはより大きな可変範囲を必要とするため、デジタル制御の場合には注意が必要となる。アナログ制御と違い、デジタル制御では、可変範囲を制限する有限なビット数が存在するためである。用意されたビットにおいて桁上がりが生じた場合、その点は不連続な点となり、ＰＬＬ動作を不安定にする。よって、有限なビットで構成されるデジタル・データを用いてＤＣＯを制御する際、ＤＣＯの変換利得を常に一定の目標値となるように調整することは、ＰＬＬの安定動作を実現するためには重要な課題である。

また、ＤＣＯに直接周波数変調をかける構成では、搬送波周波数にロックさせるためのデジタル制御信号に周波数変調に相当するデジタル制御信号を加算することになる。この際、両デジタル制御信号の基準値が等価でないと、正しい周波数変調を施すことができない。よって、この両デジタル制御信号の基準を揃えるためにも、ＤＣＯの変換利得を目標値に調整することが不可避である。

例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）通信などのＴＤＭＡ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式の通信システムでは、送受信系がそれぞれ間欠動作を行なっているので、送信を開始する度にＤＣＯの変換利得のキャリブレーションを行なうことができる。例えば、データ通信期間の他にキャリブレーション期間を別途設けて、既知の周波数差を与えるデジタル制御データを送り、収束した時点でのＤＣＯ入力のデジタル制御データの差から実際の変換利得を見積もり、所望の変換利得への調整を行なうことができる（例えば、非特許文献２を参照のこと)。図１１には、ＤＣＯの変換利得の調整を行なう構成例を示している。また、図１２並びに図１３には、キャリブレーション期間においてＤＣＯの変換利得調整を行なう処理手順と動作タイミング・チャートをそれぞれ示している。

これに対し、Ｗ−ＣＤＭＡに代表されるＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）方式の通信システムでは、送受信動作を同時に行なっているため、キャリブレーションのみを目的としたキャリブレーション期間を設けることは困難である。よって、電源電圧や温度変化などに起因した経時変化を補償するために、送受信動作と並行してＤＣＯの変換利得を調整する手段が必要となる。

特開平８−１４８９９４号公報、段落０００２、図１４ Ｒ．Ｂ．Ｓｔａｓｚｅｗｓｋｉ ｅｔ ａｌ．"Ａｌｌ−Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｄｏｍａｉｎ ＴＸ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ｆｏｒ Ｂｌｕｅｔｏｏｔｈ Ｒａｄｉｏｓ ｉｎ ０．１３μｍ ＣＭＯＳ"（ＩＳＳＣＣ２００４ Ｄｉｇｅｓｔ） Ｒ．Ｂ．Ｓｔａｓｚｅｗｓｋｉ，ｅｔ ａｌ．，"Ｊｕｓｔ−Ｉｎ−Ｔｉｍｅ Ｇａｉｎ Ｅｓｔｉｍａｔｉｏｎ ｏｆ ａｎ ＲＦ Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ ｆｏｒ Ｄｉｇｉｔａｌ Ｄｉｒｅｃｔ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ"（ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ−ＩＩ：Ａｎａｌｏｇ ａｎｄ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ，Ｖｏｌ．５０，Ｎｏ．１１，Ｎｏｖ．２００３）

本発明の目的は、ＤＣＯの変換利得が常に一定の目標値となるように調整して安定したＰＬＬ動作を実現することができる、優れたＰＬＬ回路を提供することにある。

本発明のさらなる目的は、ＤＣＯの変換利得を目標値に調整して、精度よくＤＣＯに直接周波数変調を施すことができる、優れたＰＬＬ回路を提供することにある。

本発明のさらなる目的は、経時変化に対するＤＣＯの変換利得の変化を好適に補償することができる、優れたＰＬＬ回路を提供することにある。

本発明のさらなる目的は、キャリブレーション期間を別途設けることなく（送受信動作と並行して）、経時変化に対するＤＣＯの変換利得の調整を行なうことができる、優れたＰＬＬ回路を提供することにある。

本発明は、上記課題を参酌してなされたものであり、デジタル値を用いて制御される発振回路を持つＰＬＬ回路であって、
基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記発振回路の間に配設され、前記位相比較器の出力を変換して前記発振回路を制御する基準デジタル値を生成する利得回路と、
前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段と、
を具備することを特徴とするＰＬＬ回路である。

従来のデジタルＰＬＬ回路の多くはデジタル回路とアナログ回路が並存するハイブリッド型であるが、近年では、アナログ電圧で制御するＶＣＯをＤＣＯに置き換えた、フルデジタル構成のＰＬＬ回路が着目されつつある。

デジタルＰＬＬに用いられるＤＣＯには、タンク回路の容量として複数配置された可変容量をデジタル信号で切り替えて制御する構成が一般的に用いられるが、可変容量として用いられるＭＯＳバラクタのばらつきにより、制御信号に対する周波数変化で定義されるＤＣＯの変換利得のばらつきも大きくなることが懸念される。特に、ＤＣＯの変換利得が小さな場合、ＤＣＯに入力する制御信号にはより大きな可変範囲を必要となり、言い換えれば、可変範囲が有限なビット数に制限されるデジタル制御ではＤＣＯの変換利得を常に一定の目標値となるように調整する必要がある。

これに対し、本発明に係るＰＬＬ回路は、前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段を備えている。この基準値調整手段は、例えば、任意のデジタル設定値を設定するデジタル値設定手段と、前記利得回路が出力するデジタル値からＰＬＬの収束を検出する収束検出手段と、前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第１の乗算器と、初期値としてデジタル値である“１”を保持するとともに、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がＰＬＬの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第１の乗算器の出力を保持する保持手段と、前記利得回路の出力と前記保持手段が保持する値を掛け合わせる第２の乗算器とを備え、前記第２の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なうように構成される。

この構成においては、デジタル値である“１”を前記利得回路が出力するデジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態における前記利得回路出力の過渡的な収束値となるデジタル値を任意の設定値で除したデジタル値に前記過渡的な収束値であるデジタル値を乗算して、２度目の収束状態を得ることで、前記発振回路への制御デジタル値を該任意のデジタル設定値に収束させることができる。

したがって、本発明によれば、ＰＬＬの系において、発振回路を制御するデジタル値の基準値を任意の設定値に調整することができ、その結果、発振回路の変換利得を所望の値に調整することが可能である。

また、本発明に係るＰＬＬ回路は、位相比較器の後段にデジタル低域通過フィルタを配設するようにしてもよい。このデジタル低域通過フィルタは、位相比較器の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、発振回路の出力での帯域外雑音への影響を低減することができる。

あるいは、前記基準値調整手段は、任意のデジタル設定値を設定するデジタル値設定手段と、前記利得回路が出力するデジタル値からＰＬＬの収束を検出する収束検出手段と、前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、前記デジタル値設定手段が設定するデジタル値の逆数と前記位相比較器が出力するデジタル値を掛け合わせる第１の乗算器と、初期値としてデジタル値である“１”を保持し、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がＰＬＬの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第１の乗算器の出力を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“１”にリセットされる第１の保持手段と、初期値としてデジタル値である“１”を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号をトリガにして、入力されるデジタル値を保持する第２の保持手段と、前記第１及び第２の保持手段の出力を掛け合わせる第２の乗算器と、前記位相比較器と同一の動作クロックをトリガにして、前記第２の乗算器が出力するデジタル値を保持するとともに、該デジタル値を前記第２の保持手段に入力する第３の保持手段と、前記利得回路の出力と前記第３の保持手段が出力する値を掛け合わせる第３の乗算器とを備え、前記第３の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なうように構成される。

この構成においては、デジタル値である“１”を前記利得回路が出力するデジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態では、発振回路単体での変換利得に変化がないと仮定し、発振周波数をｆ_oとし、任意のデジタル設定値をＡとすると、第３の乗算器及び発振回路での変換利得をｆ_o／Ａ ［Ｈｚ／ＬＳＢ］に調整することができる。

収束状態では、前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値の差分は比較回路における比較閾値以下となる。このため、第１の保持手段は前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“１”にリセットされるとともに、第２の保持手段及び第３の保持手段によって、第３の乗算器には同じデジタル値が入力される。

また、電源電圧依存や温度依存などにより発振回路単体の変換利得が変化したときには、比較手段で検出する差分が所定の比較閾値を超えて、差分検出信号が再度出力されるとともに、利得回路の出力が収束すると収束検出手段が収束検出信号を出力するので、第１の保持手段は新たなデジタル値を保持することになる。つまり、第３の乗算器及び発振回路での変換利得は、再度調整が行なわれる。以降は、発振回路単体の変換利得に経時変化が生じる度に、同様の動作が繰り返し行なわれ、第３の乗算器及び発振回路での変換利得が適応的に調整されることになる。

また、本発明に係るＰＬＬ回路は、デジタル値設定手段が設定するデジタル値で正規化された周波数変調成分に相当するデジタル信号を、前記発振回路を制御するデジタル信号に加算する手段をさらに備えて、発振回路に直接周波数変調を施すようにしてもよい。このような場合、無線通信装置が周波数変調を施している送信期間においても、第３の乗算器及び発振回路の変換利得を適応的に調整することができる。

なお、利得回路は、可変利得又は固定利得のいずれで構成することも可能である。可変利得回路とした場合には、収束検出回路が位相比較器の出力の収束度合いを検出し、その収束度合いに応じて可変利得回路の利得を切り替えることで、高速ロックと収束後の低位相雑音特性の両方を実現する（ループ利得を大きくすると、誤差の小さい負帰還ループとなり、低位相雑音化を実現する。他方、ループ利得を小さくすることで、高速ロックを実現することができる）。

また、本発明に係るＰＬＬ回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。

本発明によれば、ＤＣＯの変換利得が常に一定の目標値となるように調整して安定したＰＬＬ動作を実現することができる、優れたＰＬＬ回路を提供することができる。

また、本発明によれば、ＤＣＯの変換利得を目標値に調整して、精度よくＤＣＯに直接周波数変調を施すことができる、優れたＰＬＬ回路を提供することができる。

また、本発明によれば、キャリブレーション期間を別途設けることなく（送受信動作と並行して）、経時変化に対するＤＣＯの変換利得の調整を行なうことができる、優れたＰＬＬ回路を提供することができる。

本発明によれば、ＰＬＬの系において、発振回路を制御するデジタル値の基準値を任意の値に調整することができ、その結果、発振回路の変換利得を所望の値に調整することが可能である。

また、本発明に係るＰＬＬ回路は、デジタル・フィルタを備えて最適なループ帯域を設定することで、位相比較器で発生する位相誤差の影響を低減することができる。

また、本発明によれば、ＰＬＬの系において、発振回路を制御するデジタル値の基準値を任意の値に調整することができ、電源電圧依存や温度依存などにより経時変化を有する発振回路の変換利得を所望の値に調整することができる。

また、本発明によれば、ＰＬＬ回路の高速ロック及び低雑音化の両特性の実現が可能であり、さらに精度よくＤＣＯに直接周波数変調を施すことができる。このような場合、無線通信装置が周波数変調を施している送信期間においても、発振回路の変換利得を適応的に調整することができる。

また、本発明に係るＰＬＬ回路を用いることによって、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。

本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。

以下、図面を参照しながら本発明の実施形態について詳解する。

図１には、本発明の一実施形態に係るデジタルＰＬＬ回路１００の構成を示している。デジタルＰＬＬ回路１００は、基本的には、入力デジタル値に応じて発振周波数を制御するＤＣＯ（Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０２と、基準信号の周波数とＤＣＯ１０２の発振周波数との位相比較を行なう位相比較器１０１と、位相比較器１０１の出力を変換する可変利得回路１０３で構成される。

位相比較器１０１は、基準信号と、ＤＣＯ１０２の発振信号（ＲＦ ＯＵＴ）との位相比較を行ない、基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の減算処理を行なう。位相比較器１０１の出力は可変利得回路１０３で変換された後、ＤＣＯ１０２の発振周波数を制御する制御電圧信号としてＤＣＯ１０２に帰還される。この帰還ループにより、ＲＦ ＯＵＴから入力基準信号の周波数の分周比倍された信号が出力される。すなわち、基準信号の各周期において累積加算される、発振周波数を基準信号の周波数で除して得られるデジタル値の分周比と、フィードバックされる発振信号の小数点表示されたクロック数の差分の微分が零になるようＰＬＬのループが構成される。

可変利得回路１０３は、ＰＬＬループ利得を可変させる回路であり、可変利得回路１０３の利得を小さく設定することによりループ利得は大きくなり、可変利得回路１０３の利得を大きく設定することによりループ利得は小さくなる。本実施形態では、収束検出回路１０５が位相比較器１０１の出力の収束度合いを検出し、収束検出信号１０６を出力する。そして、収束度合いに応じて可変利得回路１０３の利得を切り替えることで、高速ロックと収束後の低位相雑音特性の両方を実現する（ループ利得を大きくすると、誤差の小さい負帰還ループとなり、低位相雑音化を実現する。他方、ループ利得を小さくすることで、高速ロックを実現することができる）。

図１に示したデジタルＰＬＬ回路１００は、ＰＬＬの系において、ＤＣＯ１０２を制御するデジタル値の基準値を任意に値に調整する手段を備えており、これによって、ＤＣＯ１０２の変換利得を所望の値に調整することができる。この基準値調整手段は、図中の破線で囲った部分に相当する。以下、ＤＣＯ１０２の変換利得を調整する仕組みについて説明する。

参照番号１０４は、任意のデジタル値“Ａ”を設定するデジタル値設定手段である。第１の乗算器１１１は、設定されたデジタル値“Ａ”の逆数と可変利得回路１０３の出力“Ｂ”を乗算して、“Ｂ／Ａ”を得る。

収束検出回路１０５は、位相比較器１０１の出力が収束したことを検出すると、収束検出信号１０６を介して、収束動作が完了したことを示す“Ｈ”を比較回路１０７に送信する。

比較回路１０７は、収束動作の完了に応答して、デジタル値設定手段１０４で設定した任意の設定値“Ａ”と、可変利得回路１０３の出力であるデジタル値“Ｂ”との比較を行ない、その比較結果である差分検出信号１０９をＡＮＤ回路に出力する。

保持回路１１０は、フリップ・フロップなどで構成され、ＡＮＤ回路の出力信号をトリガにして、第１の乗算器１１１の出力であるデジタル値“Ｂ／Ａ”を保持する。

第２の乗算器１０８は、可変利得回路１０３の出力であるデジタル値“Ｂ”を保持回路１１０に保持されているデジタル値“Ｂ／Ａ”と乗算して、ＤＣＯ１０２への制御信号“Ｂ²／Ａ”を得る。

保持回路１１０の初期値として、デジタル数値である“１”が保持されている。したがって、第２の乗算器１０８では、可変利得回路１０３の出力“Ｂ”に“１”が掛け合わされる条件下で、当該デジタルＰＬＬ回路１００の最初の収束動作が進行する。

次に、可変利得回路１０３の出力“Ｂ”があるデジタル値に収束したとき、収束検出回路１０５は、収束検出信号１０６を介して、収束動作が完了したこと示す“Ｈ”を送信する。比較回路１０７は、任意の設定値“Ａ”と可変利得回路１０３の出力であるデジタル値の収束値“Ｂ”との比較を行ない、その差分がある比較閾値以上であった場合には、差分検出信号１０９を介して、“Ｈ”を出力する。そして、収束検出信号１０６と差分検出信号１０９とのＡＮＤ出力が、保持回路１１０に送信される。

保持回路１１０は、フリップ・フロップなどで構成され、このＡＮＤ出力信号をトリガ信号にして、デジタル設定値“Ａ”の逆数と可変利得回路１０３の出力であるデジタル値“Ｂ”を掛け合わせる第１の乗算器１１１の出力であるデジタル値“Ｂ／Ａ”を保持する（前述）。つまり、可変利得回路１０３の出力があるデジタル値“Ｂ”に収束したときに、デジタル値設定手段１０４の任意のデジタル設定値“Ａ”との差分が比較閾値以上であれば、第１の乗算器１１１の出力である“Ｂ／Ａ”が保持回路１１０に保持され、第２の乗算器１０８に入力される。よって、ＤＣＯ１０２の入力（第２の乗算器１０８の出力）は、“Ｂ”から“Ｂ^２／Ａ”に変化する、

ここで、ＤＣＯ１０２単体の変換利得に変化がないと仮定すると、その発振周波数ｆ_o［Ｈｚ］を一定に制御するＰＬＬ回路内では、ＤＣＯ１０２に入力される制御信号のデジタル値“Ｂ²／Ａ”は必ず“Ｂ”に収束する（ＤＣＯ１０２単体の変換利得はｆ_o／Ｂと一定であるため、出力周波数をｆ_oに制御するＰＬＬ動作では、その入力が必ず“Ｂ”に収束する）。また、保持回路１１０には“Ｂ／Ａ”が保持されている状態、つまり、第２の乗算器１０８で“Ｂ／Ａ”が乗算されている状態で、第２の乗算器１０８の出力が“Ｂ^２／Ａ”から“Ｂ”に収束するので、第２の乗算器１０８の入力は、“Ｂ”から“Ａ”に収束することになる。よって、“Ｂ／Ａ”が乗算される第２の乗算器１０８の入力“Ｂ”を任意の設定値“Ａ”に収束させることができ、第２の乗算器１０８及びＤＣＯ１０２での変換利得を、ｆ_o／Ａ［Ｈｚ／ＬＳＢ］に調整することが可能である。

すなわち、図１に示したデジタルＰＬＬ回路１００では、まず、ＤＣＯ１０２の前段に位置する乗算器に、デジタル値である“１”を入力した状態で一度収束動作を完了させる。続いて、最初の収束状態でのＤＣＯ１０２の制御デジタル値を任意の設定値で除したデジタル値をＤＣＯ１０２の前段に位置する乗算器に切り替えて入力することで、２度目の収束状態でのＤＣＯ１０２の制御デジタル値を任意の設定値に収束させる。よって、ＰＬＬの系において、ＤＣＯ１０２を制御するデジタル値の基準値を任意の値に調整することができ、その結果、ＤＣＯ１０２の変換利得を所望の値に調整することが可能である。

図２には、本発明の他の実施形態に係るデジタルＰＬＬ回路１００−２の構成を示している。これは、図１に示したデジタルＰＬＬ回路１００の構成に加え、位相比較器１０１及びＤＣＯ回路１０２の間にデジタル低域通過フィルタ（ＬＰＦ）１１２を備えている。これにより、位相比較器１０１の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、ＤＣＯ回路１０２出力での帯域外雑音への影響を低減することができる。また、デジタル・フィルタであることから、カットオフ周波数を比較的容易に変更することができるため、複数の無線システムを共用するリコンフィギャラブル（再構成可能）ＲＦに適合することができる構成であると思料する。

図３には、図２に示したデジタルＰＬＬ回路１００−２における設定値“Ａ”を“６８”に設定した際のシミュレーション結果の一例を示している。同図におけるＸ、Ｙ、Ｚは、デジタルＰＬＬ回路１００−２における可変利得回路１０３の出力、保持回路１１０の出力、発振回路１０２の入力のそれぞれに相当する。

発振回路１０２に入力する制御デジタル値を調整する前（すなわち初期状態）では、保持回路１１０の出力Ｙは“１”に設定されており、Ｘ及びＺは同じ値（約６３．２）に収束する。

続いて、可変利得回路１０３の出力Ｘが収束した時点で、保持回路１１０の出力Ｙは０．９３（＝６３．２／６８）に切り替わり、発振回路１０２への入力Ｚは調整前と等価な値である約６３．２に、そして、可変利得回路１０３の出力Ｘは手段１０４により設定されるデジタル値である６８に収束する様子が、シミュレーションでも確認することができる。

図４には、本発明の他の実施形態に係るデジタルＰＬＬ回路２００の構成を示している。デジタルＰＬＬ回路２００は、基本的には、入力デジタル値に応じて発振周波数を制御するＤＣＯ２０２と、基準信号の周波数とＤＣＯ２０２の発振周波数との位相比較を行なう位相比較器２０１と、位相比較器２０１の出力を変換する可変利得回路２０３で構成される。

位相比較器２０１は、基準信号と、ＤＣＯ２０２の発振信号（ＲＦ ＯＵＴ）との位相比較を行ない、基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示されたクロック数の各累積加算値の減算処理を行う。位相比較器２０１の出力は可変利得回路２０３で変換された後、ＤＣＯ２０２の発振周波数を制御する制御電圧信号としてＤＣＯ２０２に帰還される。この帰還ループにより、ＲＦ ＯＵＴから入力基準信号の周波数の分周比倍された信号が出力される。すなわち、基準信号の各周期において累積加算される、発振周波数を基準信号の周波数で除して得られるデジタル値の分周比と、フィードバックされる発振信号の小数点表示されたクロック数の差分の微分が零になるようＰＬＬのループが構成される。

図４に示したデジタルＰＬＬ回路２００は、ＰＬＬの系において、ＤＣＯ２０２を制御するデジタル値の基準値を任意の値に調整する手段を備えており、これによって、ＤＣＯ２０２の変換利得を所望の値に調整することができる。この基準値調整手段は、図中の破線で囲った部分に相当する。以下、ＤＣＯ２０２の変換利得を調整する仕組みについて説明する。

参照番号２０４は、任意のデジタル値“Ａ”を設定するデジタル値設定手段である。第１の乗算器２１３は、設定されたデジタル値“Ａ”の逆数と可変利得回路２０３の出力を乗算する。

収束検出回路２０５は、位相比較器２０１の出力が収束したことを検出すると、収束検出信号２０６を介して、収束動作が完了したことを示す“Ｈ”を比較回路２０７に送信する。

比較回路２０７は、収束動作の完了に応答して、デジタル値設定手段２０４で設定した任意の設定値“Ａ”と、可変利得回路２０３の出力であるデジタル値との比較を行ない、その比較結果である差分検出信号２１２を出力する。

第１の保持回路２０８、第２の保持回路２０９、並びに第３の保持回路２１４は、フリップ・フロップなどで構成される。

第１の保持回路２０８は、比較回路２０７の比較結果である差分検出信号２１２と、収束検出回路２０５の収束検出結果である収束検出信号２０６のＡＮＤ出力をトリガにして、第１の乗算器２１３の出力であるデジタル値を保持する。また、差分検出信号２１２の反転信号と収束検出信号２０６のＡＮＤ出力は、第１の保持回路２０８のリセット信号になる。第１の保持回路２０８が保持するデジタル値は、第２の乗算器２１０に出力される。

第２の保持回路２０９は、差分検出信号２１２の反転信号と収束検出信号２０６のＡＮＤ出力をトリガにして、第３の保持回路２１４が保持するデジタル値を保持する。第２の保持回路２０９が保持するデジタル値は、第２の乗算器２１０に出力される。

第２の乗算器は、第１の保持回路２０８と第２の保持回路２０９がそれぞれ保持するデジタル値を掛け合わせる。そして、第３の保持回路２１４は、位相比較器２０１における位相比較と同じタイミングとなる動作クロックをトリガにして、第２の乗算器２１０の出力を保持する。

第３の乗算器２１１は、可変利得回路２０３の出力であるデジタル値を第３の保持回路２１４に保持されているデジタル値と乗算して、ＤＣＯ２０２への制御信号を得る。

第１の保持回路２０８及び第２の保持回路２０９の初期値として、デジタル数値である“１”が保持されている。このため、第２の乗算器２１０では、第１の保持回路２０８及び第２の保持回路２０９の出力である“１”同士が掛け合わされ、第２の乗算器２１０出力である“１”が第３の乗算器２１１に入力される条件下でＰＬＬの最初の収束動作が進行する。

次に、可変利得回路２０３の出力があるデジタル値“Ｂ”に収束すると、収束検出回路２０５は、収束検出信号２０６を介して、収束動作が完了したこと示す“Ｈ”を送信する。比較回路２０７では、任意の設定値“Ａ”と可変利得回路２０３の出力であるデジタル値の収束値“Ｂ”との比較が行なわれる。

デジタル値“Ａ”と“Ｂ”の差分がある閾値以上となったとき、比較回路２０７から差分検出信号２１２を介して“Ｈ”が送信され、さらに収束検出信号２０６と差分検出信号２１２とのＡＮＤ出力が、第１の保持回路２０８に送信される。第１の保持回路２０８は、このＡＮＤ出力信号をトリガ信号にして、設定値“Ａ”の逆数と可変利得回路２０３の出力であるデジタル値を掛け合わせる第１の乗算器２１３の出力であるデジタル値を保持する。つまり、可変利得回路２０３の出力があるデジタル値“Ｂ”に収束し、且つ、任意のデジタル値“Ａ”を設定する手段２０４の設定値“Ａ”との差分がある閾値以上となったときに、第１の乗算器２１３の出力である“Ｂ／Ａ”が第１の保持回路２０８に保持され、第２の乗算器２１０に入力される。

ＰＬＬの最初の収束状態では、第２の保持回路２０９には初期値の“１”が保持されたままである。したがって、第１の保持回路２０８及び第２の保持回路２０９の出力を掛け合わせる第２の乗算器２１０の出力は“Ｂ／Ａ”となり、第３の乗算器２１１には“Ｂ／Ａ”が入力される。

ここで、発振回路２０２単体の変換利得に変化がないと仮定すると、発振周波数ｆ_o［Ｈｚ］が一定であれば、発振回路２０２の入力は必ず“Ｂ”に収束する（同上）。よって、“Ｂ／Ａ”が乗算される第３の乗算器２１１の入力を設定値“Ａ”に収束させることができ、第３の乗算器２１１及び発振回路２０２での変換利得をｆ_o／Ａ ［Ｈｚ／ＬＳＢ］に調整することが可能となる。

このような収束状態では、可変利得回路２０３から出力されるデジタル値は“Ａ”、すなわち、比較回路２０７で比較されるデジタル値はともに“Ａ”になる。このため、その差分は比較閾値以下になり、比較回路２０７は、差分検出信号２１２を介して“Ｌ”を出力する。この差分検出信号２１２の反転信号と収束検出信号２０６のＡＮＤ出力により、第１の保持回路２０８は“１”が保持される状態にリセットされる。一方、第２の保持回路２０９は、このＡＮＤ出力をトリガ信号にして、第２の乗算器２１０の出力“Ｂ／Ａ”を保持している第３の保持回路２１４の出力を保持する。よって、第２の乗算器２１０の出力には、第１の保持回路２０８の出力である“１”と第２の保持回路２０９の出力である“Ｂ／Ａ”を掛け合わせた“Ｂ／Ａ”が出力される。

なお、第１の保持回路２０８のリセットと第２の保持回路２０９の保持するタイミングにずれがある場合に、第２の乗算器２１０の出力にグリッチを発生させる懸念がある。このため、第３の保持回路２１４によるリタイミング機能を設けることで、グリッチを生じることなく切り替えることが可能である。第３の保持回路２１４のトリガ信号としては、位相比較器２０１の処理に用いている動作クロックと等価なものを用いることが好ましい。

発振回路２０２単体の変換利得に経時変化がなければ、上述した収束状態が維持される。一方、電源電圧依存や温度依存などにより発振回路２０２単体の変換利得がｆ_o／Ｂ［Ｈｚ／ＬＳＢ］からｆ_o／Ｃ［Ｈｚ／ＬＳＢ］に変化した場合には、発振回路２０２の入力デジタル値は“Ｂ”から“Ｃ”に変化し、第３の乗算器２１１の入力は“Ａ”から“ＡＣ／Ｂ”に変化する。さらに、比較回路２０７は、比較の結果、この差分が閾値以上となる変化である場合には、差分検出信号２１２を介して再度“Ｈ”を送信する。また、可変利得回路２０３の出力が“ＡＣ／Ｂ”に収束すると、収束検出回路２０５は、収束検出信号２０６を介して“Ｈ”を送信する。差分検出信号２１２と収束検出信号２０６とのＡＮＤ出力をトリガ信号として、第１の保持回路２０８には、第１の乗算器２１３の出力となる“Ｃ／Ｂ”が保持される。

よって、第２の乗算器２１０の出力には、第１の保持回路２０８に保持された“Ｃ／Ｂ”と第２の保持回路２０９に保持された“Ｂ／Ａ”を掛け合わせた“Ｃ／Ａ”が出力される。ＰＬＬの収束動作により、発振回路２０２の入力が最終的に“Ｃ”に収束することで、“Ｃ／Ａ”が乗算される第３の乗算器２１１の入力を設定値“Ａ”に収束させることができる。つまり、第３の乗算器２１１及び発振回路２０２での変換利得は、再度、ｆ_o／Ａ［Ｈｚ／ＬＳＢ］に調整することが可能である。

以降、発振回路２０２単体の変換利得に経時変化が生じる度に、上記と同様の動作が繰り返し行なわれ、第３の乗算器２１１及び発振回路２０２での変換利得がｆ_o／Ａ［Ｈｚ／ＬＳＢ］になるように適応的に調整される。

なお、同図に示した構成は、上述の動作を行うための一例であり、同一の動作をさせるためのさまざまな改変が可能であることは言うまでもない。

図５には、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路２００−２の構成を示している。これは、図４に示したデジタルＰＬＬ回路２００の構成に加え、位相比較器２０１及びＤＣＯ回路２０２の間にデジタル低域通過フィルタ（ＬＰＦ）２１５を備えている。これにより、位相比較器２０１の出力に含まれる位相誤差並びに量子化誤差による雑音成分に帯域制限をかけることができ、ＤＣＯ回路２０２出力での帯域外雑音への影響を低減することができる。また、デジタル・フィルタであることから、カットオフ周波数を比較的容易に変更することができるため、複数の無線システムを共用するリコンフィギャラブル（再構成可能）ＲＦに適合することができる構成であると思料する。

図６には、図５に示したデジタルＰＬＬ回路２００−２における設定値“Ａ”を“６８”に設定した際のシミュレーション結果の一例を示している。同図におけるＸ、Ｙ、Ｚは、デジタルＰＬＬ回路２００−２における可変利得回路２０３の出力、第３の保持回路２１４の出力、発振回路２０２の入力のそれぞれに相当する。発振回路２０２に経時変化が発生したときに、可変利得回路２０３の出力Ｘが手段１０４により設定されるデジタル値である６８に再度収束することが、シミュレーションでも確認することができる。

図７には、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路２００−３の構成を示している。これは、図５に示したデジタルＰＬＬ回路２００−２の構成に加え、収束度合いに応じて可変利得回路２０３の利得を可変させる構成を備えている。

可変利得回路２０３は、ＰＬＬループ利得を可変させる回路であり、可変利得回路２０３の利得を小さく設定することによりループ利得は大きくなり、可変利得回路２０３の利得を大きく設定することによりループ利得は小さくなる（ループ利得を大きくすると、誤差の小さい負帰還ループとなり、低位相雑音化を実現する。他方、ループ利得を小さくすることで、高速ロックを実現することができる）。

収束の初期段階では、ループ利得を小さく、高速に収束するように可変利得回路２０３の利得を設定する。そして、収束が完了する段階では、ループ利得を大きく、低雑音化されるように可変利得回路２０３の利得を調整する。これにより、高速ロック及び低位相雑音の両特性を実現することが可能となる。

また、図８には、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路２００−４の構成を示している。これは、図７に示したデジタルＰＬＬ回路２００−３の構成に加え、第３の乗算器２１１の入力における発振回路２０２を制御するためのデジタル値に、周波数変調信号成分２１６に相当するデジタル値を加算するための加算器２１７を設けている。また、発振回路２０２を制御するためのデジタル値と周波数変調信号成分２１６に相当するデジタル値の基準を揃えるために、周波数変調信号成分２１６に、任意のデジタル値“Ａ”を設定する手段２０４から設定値“Ａ”の情報を与え、正規化を行なっている。これにより、発振回路２０２に直接周波数変調を施すことが可能になる。また、可変利得回路２０３の出力に周波数変調成分が含まれないように、位相比較器１０１において、検出される周波数変調成分をキャンセルするよう処理しておく。

このような場合、周波数変調を施している送信期間においても、第３の乗算器２１１及び発振回路２０２での変換利得がｆ_o／Ａ［Ｈｚ／ＬＳＢ］になるように適応的に調整される。

ここまで、発振回路の変換利得が常に一定の目標値となるように調整して安定したＰＬＬ動作を実現するＰＬＬ回路について説明してきた。図１、図２、図４、図５、図７、図８などに示したＰＬＬ回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。これらのデジタルＰＬＬ回路を搭載することができる無線通信装置の構成例を図９に示しておく。

以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。

本発明は、例えばＣＤＭＡ方式のように送受信動作を同時に行なう通信システムの通信装置に好適に適用することができるが、勿論、送受信系が間欠的に動作するＴＤＭＡなど他の方式の通信システムにも適用することができる。

本発明に係るＰＬＬ回路を適用することで、低位相雑音で且つ高速ロックを実現する無線通信装置を構成することができる。

本明細書では、デジタルＰＬＬ回路を無線通信端末において搬送波周波数の周波数及び位相を追従（ロック）させるために使用する場合を例にとって説明してきたが、本発明の要旨はこれに限定されるものではない、デジタルＰＬＬ回路の多くはその出力がクロックとして利用されるが、無線通信端末以外にも、デジタルテレビやＡＶアンプなどに用いられるＩＥＥＥ１３９４、ＨＤＭＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などのデジタル・インターフェースで伝送されたクロックの再生に適用することができる。

要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。

図１は、本発明の一実施形態に係るデジタルＰＬＬ回路１００の構成を示した図である。 図２は、本発明の他の実施形態に係るデジタルＰＬＬ回路１００−２の構成を示した図である。 図３は、図２に示したデジタルＰＬＬ回路１００−２における設定値“Ａ”を“６８”に設定した際のシミュレーション結果の一例を示した図である。 図４は、本発明の他の実施形態に係るデジタルＰＬＬ回路２００の構成を示した図である。 図５は、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路２００−２の構成を示した図である。 図６は、図５に示したデジタルＰＬＬ回路２００−２における設定値“Ａ”を“６８”に設定した際のシミュレーション結果の一例を示した図である。 図７は、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路２００−３の構成を示した図である。 図８は、本発明のさらに他の実施形態に係るデジタルＰＬＬ回路２００−４の構成を示した図である。 図９は、本発明に係るデジタルＰＬＬ回路を搭載する無線通信装置の構成例を示した図である。 図１０は、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ回路の構成例を示した図である。 図１１は、ＤＣＯの変換利得の調整を行なう構成例を示した図である。 図１２は、キャリブレーション期間においてＤＣＯの変換利得調整を行なう処理手順を示したフローチャートである。 図１３は、キャリブレーション期間においてＤＣＯの変換利得調整を行なう動作タイミング・チャートを示した図である。

符号の説明

１００、１００−２…デジタルＰＬＬ回路
１０１…位相比較器
１０２…デジタル制御発振回路（ＤＣＯ）
１０３…可変利得回路
１０４…デジタル値設定手段
１０５…収束検出回路
１０６…収束検出信号
１０７…比較回路
１０８…第２の乗算器
１０９…差分検出信号
１１０…保持回路
１１１…第１の乗算器
１１２…デジタル低域通過フィルタ
２００、２００−２、２００−３、２００−４…デジタルＰＬＬ回路
２０１…位相比較器
２０２…デジタル制御発振回路（ＤＣＯ）
２０３…可変利得回路
２０４…デジタル値設定手段
２０５…収束検出回路
２０６…収束検出信号
２０７…比較回路
２０８…第１の保持回路
２０９…第２の保持回路
２１０…第２の乗算器
２１１…第３の乗算器
２１２…差分検出信号
２１３…第１の乗算器
２１４…第３の保持回路
２１５…デジタル低域通過フィルタ
２１６…周波数変調信号成分
２１７…加算器

Claims (10)

1. デジタル値を用いて制御される発振回路を持つＰＬＬ回路であって、
   基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示された各累積加算値の比較を行なう位相比較器と、
   前記位相比較器と前記発振回路の間に配設され、前記位相比較器の出力を変換して前記発振回路を制御する基準デジタル値を生成する利得回路と、
   前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段と、
   を具備し、
   前記基準値調整手段は、
   任意のデジタル設定値を設定するデジタル値設定手段と、
   前記利得回路が出力するデジタル値からＰＬＬの収束を検出する収束検出手段と、
   前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、
   前記デジタル値設定手段が設定するデジタル値の逆数と前記利得回路が出力するデジタル値を掛け合わせる第１の乗算器と、
   初期値としてデジタル値である“１”を保持するとともに、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がＰＬＬの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第１の乗算器の出力を保持する保持手段と、
   前記利得回路の出力と前記保持手段が出力する値を掛け合わせる第２の乗算器と、
   を備え、
   前記第２の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なう、
   ことを特徴とするＰＬＬ回路。
2. 前記基準値調整手段は、前記位相比較器の出力が収束したときの前記利得回路が出力する基準デジタル値に対し、該基準デジタル値に任意のデジタル設定値で除した値を乗算して、前記発振回路の変換利得を該任意のデジタル設定値に調整する、
   ことを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記基準値調整手段は、デジタル値である“１”を前記利得回路が出力する基準デジタル値に乗算した状態で一度収束動作を完了させ、続く最初の収束状態での基準デジタル値を任意の設定値で除したデジタル値を基準デジタル値に乗算して、２度目の収束状態での前記発振回路への基準デジタル値を該任意のデジタル設定値に収束させる、
   ことを特徴とする請求項１に記載のＰＬＬ回路。
4. 前記位相比較器と前記発振回路の間にデジタル低域通過フィルタを配設する、
   ことを特徴とする請求項１に記載のＰＬＬ回路。
5. デジタル値を用いて制御される発振回路を持つＰＬＬ回路であって、
   基準信号の各周期において、デジタル値に変換された分周比及び発振信号の小数点表示された各累積加算値の比較を行なう位相比較器と、
   前記位相比較器と前記発振回路の間に配設され、前記位相比較器の出力を変換して前記発振回路を制御する基準デジタル値を生成する利得回路と、
   前記発振回路を制御する基準デジタル値を任意のデジタル値に調整する基準値調整手段と、
   を具備し、
   前記基準値調整手段は、
   任意のデジタル設定値を設定するデジタル値設定手段と、
   前記利得回路が出力するデジタル値からＰＬＬの収束を検出する収束検出手段と、
   前記利得回路が出力するデジタル値と前記デジタル値設定手段が設定するデジタル値を比較する比較手段と、
   前記デジタル値設定手段が設定するデジタル値の逆数と前記利得回路が出力するデジタル値を掛け合わせる第１の乗算器と、
   初期値としてデジタル値である“１”を保持し、前記比較手段で検出する差分が所定の比較閾値を超えたことを示す差分検出信号と前記収束検出手段がＰＬＬの収束を検出したことを示す収束検出信号との論理積信号をトリガにして前記第１の乗算器の出力を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号により初期値“１”にリセットされる第１の保持手段と、
   初期値としてデジタル値である“１”を保持するとともに、前記差分検出信号の反転出力と前記収束検出信号との論理積信号をトリガにして、入力されるデジタル値を保持する第２の保持手段と、
   前記第１及び第２の保持手段の出力を掛け合わせる第２の乗算器と、
   前記位相比較器と同一の動作クロックをトリガにして、前記第２の乗算器が出力するデジタル値を保持するとともに、該デジタル値を前記第２の保持手段に入力する第３の保持手段と、
   前記利得回路の出力と前記第３の保持手段が出力する値を掛け合わせる第３の乗算器と、
   を備え、
   前記第３の乗算器の出力として得られるデジタル値を用いて前記発振回路の周波数制御を行なう、
   ことを特徴とするＰＬＬ回路。
6. 前記基準値調整手段は、前記発振回路単体での変換利得に経時変化が生じる度に、前記位相比較器の出力が収束したときの前記利得回路が出力する基準デジタル値に対し、該基準デジタル値に任意のデジタル設定値で除した値を乗算して、前記発振回路の変換利得を該任意のデジタル設定値に調整する動作を行なう、
   ことを特徴とする請求項５に記載のＰＬＬ回路。
7. 前記位相比較器と前記発振回路の間にデジタル低域通過フィルタを配設する、
   ことを特徴とする請求項５に記載のＰＬＬ回路。
8. 前記利得回路は可変利得回路であり、前記収束検出手段が検出する前記可変利得回路の出力の収束度合いに応じて前記可変利得回路の利得を切り替える、
   ことを特徴とする請求項１又は５のいずれかに記載のＰＬＬ回路。
9. 前記デジタル値設定手段が設定するデジタル値で正規化された周波数変調成分に相当するデジタル信号を、前記発振回路を制御するデジタル信号に加算する手段をさらに備える、
   ことを特徴とする請求項５に記載のＰＬＬ回路。
10. 請求項１乃至９のいずれかに記載のＰＬＬ回路を備える、
    ことを特徴とする無線通信装置。
    

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