JP4734127B2 - エコー防止回路、デジタル信号処理回路、エコー防止回路のフィルタ係数設定方法、デジタル信号処理回路のフィルタ係数設定方法、エコー防止回路のフィルタ係数を設定するためのプログラム、デジタル信号処理回路のフィルタ係数を設定するためのプログラム - Google Patents

Description

本発明は、エコー防止回路、デジタル信号処理回路、エコー防止回路のフィルタ係数設定方法、デジタル信号処理回路のフィルタ係数設定方法、エコー防止回路のフィルタ係数を設定するためのプログラム、デジタル信号処理回路のフィルタ係数を設定するためのプログラムに関する。

近年、例えばイヤホンマイクが接続される携帯電話機やハンズフリー電話機などの通信機器においては、スピーカからマイクに回り込む音響結合や回路上の電気的反射等によって生じるエコーを防止するためのエコー防止回路が組み込まれているものがある。

図４８は、エコー防止回路が組み込まれた、例えば２線４線変換回路を示した図である。マイク１０４からの入力信号は、増幅回路１０１を介して電話回線に出力される。そして、電話回線を通して相手側に入力信号が送信されることによって音声を伝えることが可能となる。しかしながら、増幅回路１０１を介して伝達される入力信号は、電話回線に出力される他に、図４８破線で示すように２線４線回路変換回路の電気的反射等により増幅回路１０５を介してスピーカ１０６に出力される場合がある。この結果、入力信号によるエコーがスピーカ１０６から発生することとなる。そこで、このようなエコーをキャンセルすべくエコー防止回路が設けられる。エコー防止回路においては、図４８実線で示すように、マイク１０４からの入力信号が増幅回路１０１の前段で分岐される。そして、入力信号は反転増幅回路１０７にて反転増幅される。反転増幅回路１０７からの信号は、利得位相調整回路（Ｇ／Ｐ）１０８にて利得および位相の調整が施される。つまり、図４８破線で示すように伝達される入力信号とは逆位相であって、振幅レベルが等しい信号が生成されることとなる。この結果、図４８破線で示すように伝達される入力信号と、図４８実線で示すように伝達される信号とが打ち消しあうことによってエコーを防止することが可能となる。
特許第３２９３０２９号公報

しかしながら、前述したエコー防止回路によるエコーのキャンセル量は−３０ｄＢ程度であった。何故ならば、前述のエコー防止回路においてエコーを高精度にキャンセルするためには、各回路素子の回路定数を高精度で設定する必要がある。しかし、実際に各回路素子の回路定数を高精度で設定することは容易ではなく、これらの回路定数が定数値より変化すれば、エコーのキャンセル量が低下するという問題があった。また、利得位相調整回路１０８による利得および位相の調整誤差などにより、図４８破線で示すように伝達される入力信号と、正確に打ち消しあうことが可能な信号を生成することが困難であるという問題があった。この結果、前述のエコー防止回路によるエコーのキャンセル量は−３０ｄＢ程度となっていた。

さらに、図４８の増幅回路１０５は、電話回線からの音声信号が例えば微弱な音声信号の場合であっても、当該微弱な音声信号に基づく音声を聴覚可能とすべく、所定の振幅レベルまで増幅するものである。しかしながら、この増幅回路１０５を設けたがために、当該増幅回路１０５の増幅出力に起因するエコーを防止できないという問題があった。そこで、このエコーをより効果的に防止することが可能なエコー防止回路が求められていた。

そこで、本発明は、効果的にエコーを防止することが可能なエコー防止回路、デジタル信号処理回路、エコー防止回路のフィルタ係数設定方法、デジタル信号処理回路のフィルタ係数設定方法、エコー防止回路のフィルタ係数を設定するためのプログラム、デジタル信号処理回路のフィルタ係数を設定するためのプログラムを提供することを目的とする。

前記課題を解決するための本発明のエコー防止回路は、第１入力信号が入力される入力端子と、前記入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、前記第１ＦＩＲフィルタの出力信号が出力されるか又は第２入力信号が入力される入出力端子と、前記第１ＦＩＲフィルタの出力信号と前記第２入力信号とを合わせた信号から、前記第２ＦＩＲフィルタの出力信号を減算する第１減算回路と、前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、前記第１減算回路の出力信号から前記適応デジタルフィルタの出力信号を減算する第２減算回路と、前記第２減算回路の出力信号が出力される出力端子と、を備え、前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタは、第１入力信号が前記入力端子に入力されたときの、前記第１減算回路からの出力信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を有し、前記適応デジタルフィルタは、前記第２減算回路の出力信号に基づいて、前記出力端子からの出力信号が前記第１減算回路の出力信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を有する、ことを特徴とする。

また、本発明のデジタル信号処理回路は、第１入力信号が入力される第１入力端子と、前記第１入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、前記第１ＦＩＲフィルタの出力信号が出力される第１出力端子と、前記第２ＦＩＲフィルタの出力信号が出力される第２出力端子と、入出力信号共用ライン上において前記第１出力端子からの出力信号と第２入力信号とを合わせた信号から、前記第２出力端子からの出力信号を減算した信号が入力される第２入力端子と、前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、前記第２入力端子の信号から、前記適応デジタルフィルタの出力信号を減算する減算回路と、前記減算回路の出力信号が出力される第３出力端子と、を備え、前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタは、第１入力信号が前記第１入力端子に入力されたときの、前記減算した信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を有し、前記適応デジタルフィルタは、前記減算回路の出力信号に基づいて、前記第３出力端子からの出力信号が前記減算した信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を有する、ことを特徴とする。

また、本発明のエコー防止回路のフィルタ係数設定方法は、第１入力信号が入力される入力端子と、前記入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、前記第１ＦＩＲフィルタの出力信号が出力されるか、当該出力された出力信号が反射されて入力されるか、又は第２入力信号が入力される入出力端子と、前記第１ＦＩＲフィルタの出力信号と前記第２入力信号とを合わせた信号から、前記第２ＦＩＲフィルタの出力信号を減算する第１減算回路と、前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、前記第１減算回路の出力信号から前記適応デジタルフィルタの出力信号を減算する第２減算回路と、前記第２減算回路の出力信号が出力される出力端子と、を備えたエコー防止回路のフィルタ係数設定方法であって、前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタに対して、第１入力信号が前記入力端子に入力されたときの、前記第１減算回路からの出力信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を設定し、前記適応デジタルフィルタに対して、前記第２減算回路の出力信号に基づいて、前記出力端子からの出力信号が前記第１減算回路の出力信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を設定する、ことを特徴とする。

また、本発明のデジタル信号処理回路のフィルタ係数設定方法は、第１入力信号が入力される第１入力端子と、前記第１入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、前記第１ＦＩＲフィルタの出力信号が出力される第１出力端子と、前記第２ＦＩＲフィルタの出力信号が出力される第２出力端子と、入出力信号共用ライン上において前記第１出力端子からの出力信号と第２入力信号とを合わせた信号から、前記第２出力端子からの出力信号を減算した信号が入力される第２入力端子と、前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、前記第２入力端子の信号から、前記適応デジタルフィルタの出力信号を減算する減算回路と、前記減算回路の出力信号が出力される第３出力端子と、を備えたデジタル信号処理回路のフィルタ係数設定方法であって、前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタに対して、第１入力信号が前記第１入力端子に入力されたときの、前記減算した信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を設定し、前記適応デジタルフィルタに対して、前記減算回路の出力信号に基づいて、前記第３出力端子からの出力信号が前記減算した信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を設定する、ことを特徴とする。

また、本発明のエコー防止回路のフィルタ係数を設定するためのプログラムは、プロセッサと、第１入力信号が入力される入力端子と、前記入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、前記第１ＦＩＲフィルタの出力信号が出力されるか又は第２入力信号が入力される入出力端子と、前記第１ＦＩＲフィルタの出力信号と前記第２入力信号とを合わせた信号から、前記第２ＦＩＲフィルタの出力信号を減算する第１減算回路と、前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、前記第１減算回路の出力信号から前記適応デジタルフィルタの出力信号を減算する第２減算回路と、前記第２減算回路の出力信号が出力される出力端子と、を備えたエコー防止回路のフィルタ係数を設定するためのプログラムであって、前記プロセッサに、前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタに対して、第１入力信号が前記第１入力端子に入力されたときの、前記減算した信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を設定する機能と、前記適応デジタルフィルタに対して、前記第２減算回路の出力信号に基づいて、前記出力端子からの出力信号が前記第１減算回路の出力信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を設定する機能を実現させることを特徴とする。

また、本発明のデジタル信号処理回路のフィルタ係数を設定するためのプログラムは、プロセッサと、第１入力信号が入力される第１入力端子と、前記第１入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、前記第１ＦＩＲフィルタの出力信号が出力される第１出力端子と、前記第２ＦＩＲフィルタの出力信号が出力される第２出力端子と、入出力信号共用ライン上において前記第１出力端子からの出力信号と第２入力信号とを合わせた信号から、前記第２出力端子からの出力信号を減算した信号が入力される第２入力端子と、前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、前記第２入力端子の信号から、前記適応デジタルフィルタの出力信号を減算する減算回路と、前記減算回路の出力信号が出力される第３出力端子と、を備えたデジタル信号処理回路のフィルタ係数を設定するためのプログラムであって、前記プロセッサに、前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタに対して、第１入力信号が前記第１入力端子に入力されたときの、前記減算した信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を設定する機能と、前記適応デジタルフィルタに対して、前記減算回路の出力信号に基づいて、前記第３出力端子からの出力信号が前記減算した信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を設定する機能を実現させることを特徴とする。

本発明によれば、効果的にエコーを防止することが可能なエコー防止回路、デジタル信号処理回路、エコー防止回路のフィルタ係数設定方法、デジタル信号処理回路のフィルタ係数設定方法、エコー防止回路のフィルタ係数を設定するためのプログラム、デジタル信号処理回路のフィルタ係数を設定するためのプログラムを提供することが可能となる。

＜＜第１の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１を参照しつつ本発明に係るエコー防止回路、デジタル信号処理回路について説明する。図１は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ（Digital Signal Processor）２）の一例を示すブロック図である。

エコー防止回路は、ＣＰＵ（Central Processing Unit）１、ＤＳＰ２、ＡＤコンバータ３、ＤＡコンバータ５（第１ＤＡコンバータ）、増幅回路６、入出力端子７、差動増幅回路９（第１減算回路）、増幅回路１０、ＡＤコンバータ１４、ＤＡコンバータ１５、ＤＡコンバータ１２（第２ＤＡコンバータ）、増幅回路１３を有している。なお、本実施形態においてはＣＰＵ１を構成要件としているが、ＣＰＵ１を構成要件としないことも可能である。
さらに、ＤＳＰ２は、入力端子３０（第１入力端子）、ＦＩＲ（Finite Impulse Response）フィルタ４（第１ＦＩＲフィルタ）、出力端子３１（第１出力端子）、ＦＩＲフィルタ１１（第２ＦＩＲフィルタ）、出力端子３２（第２出力端子）、入力端子３３（第２入力端子）、出力端子３４（第３出力端子）を有している。

ＡＤコンバータ３には、例えば音声信号（第１入力信号）が入力される。そして、ＡＤコンバータ３は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、入力端子３０を介してＤＳＰ２に入力させる。
ＤＳＰ２に入力されたデジタル信号は、ＦＩＲフィルタ４、１１にそれぞれ入力される。ＦＩＲフィルタ４はデジタル信号に対して、当該ＦＩＲフィルタ４のフィルタ係数に基づいて後述する畳み込み演算処理を施して出力端子３１に出力する。また同時に、ＦＩＲフィルタ１１はデジタル信号に対して、当該ＦＩＲフィルタ１１のフィルタ係数に基づいて後述する畳み込み演算処理を施して出力端子３２に出力する。

ＤＡコンバータ５は、出力端子３１を介して、ＦＩＲフィルタ４からの出力信号が入力される。そして、ＤＡコンバータ５は、ＦＩＲフィルタ４からの出力信号に対してデジタル・アナログ変換処理したアナログ信号を増幅回路６に出力する。増幅回路６は、所定の増幅率にてアナログ信号を増幅して出力する。

入出力端子７には、例えばアナログ信号に基づいて音声を発生させる機器（例えばイヤホンマイク、スピーカなど）が接続される。そして、入出力端子７を介して、増幅回路６からのアナログ信号が接続された機器に対して出力される。また、入出力端子７には、例えば音声を音声信号に変換して出力する機器（例えばイヤホンマイク、マイクなど）が接続される。このため、入出力端子７には、接続された機器からの音声信号が入力される。そして、入出力端子７を介して、音声信号が差動増幅回路９の＋入力端子に入力される。さらに、入出力端子７を介して出力された信号は、接続された機器を介して反射されて入出力端子７から入力され、差動増幅回路９の＋入力端子に入力される。ここで、反射されてくる信号とは、例えば、イヤホンマイク等を通じて戻ってくる信号や、イヤホンマイクから出力された音が耳の中で反射し、その反射音がイヤホンマイクによって音声信号に変換された信号等である。なお、入出力端子７は、出力信号（例えばアナログ信号）と入力信号（例えば音声信号）が排他的に入出力されるものではない。例えば、入出力端子７は、出力信号と入力信号とが同時に入出力される場合もある。なお、入出力信号共用ラインとは、入出力端子７に接続されるラインである。

ＤＡコンバータ１２は、出力端子３２を介して、ＦＩＲフィルタ１１からの出力信号が入力される。そして、ＤＡコンバータ１２は、ＦＩＲフィルタ１１からの出力信号に対してデジタル・アナログ変換処理したアナログ信号を増幅回路１３に出力する。増幅回路１３は、所定の増幅率にてアナログ信号を増幅して差動増幅回路９の−入力端子に出力する。

差動増幅回路９は、入出力端子７からの音声信号を増幅回路１０に出力する。増幅回路１０は、音声信号を所定の増幅率にて増幅してＡＤコンバータ１４に出力する。また、差動増幅回路９の＋入力端子には、増幅回路６からのアナログ信号が入力される。そして、差動増幅回路９は、＋入力端子に入力された増幅回路６からのアナログ信号と、−入力端子に入力された増幅回路１３からのアナログ信号との差分を増幅して出力する。

ＡＤコンバータ１４は、増幅回路１０からの音声信号に対してアナログ・デジタル変換処理したデジタル信号を、入力端子３３を介してＤＳＰ２に入力させる。入力端子３３に入力されたデジタル信号は、出力端子３４から出力される。ＤＡコンバータ１５は、出力端子３４を介してＤＳＰ２からのデジタル信号が入力される。そして、ＤＡコンバータ１５は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を出力する。

ＣＰＵ１は、エコー防止回路を統括制御する。ＣＰＵ１は、例えばエコー防止回路をリセットするためのリセット信号が入力されると、後述するインパルス応答取得処理をＤＳＰ２にて実行させるべく指示信号を、ＤＳＰ２に出力する。さらに、ＣＰＵ１は、インパルス応答取得処理の初期動作として、例えば他方の論理値‘０’をＤＳＰ２に出力する。なお、本実施形態においてＣＰＵ１は、リセット信号が入力されることによって、インパルス応答取得処理をＤＳＰ２にて実行させるための指示信号を出力しているがこれに限るものではない。例えば、エコー防止回路、ＤＳＰ２を動作させるための電源投入をＣＰＵ１が検出したとき、前述の指示信号をＤＳＰ２に出力するように設けても良い。また、ＣＰＵ１は、アナログ回路の電気的変化（例えば増幅回路１０の出力の振幅変化）を検出したとき、前述の指示信号をＤＳＰ２に出力するように設けても良い。

＝＝＝ＤＳＰ２及びＦＩＲフィルタ４、１１の構成の詳細＝＝＝
以下、図１〜図７を参照しつつＤＳＰ２及びＤＳＰ２の構成要件であるＦＩＲフィルタ４、１１の構成ついて詳述する。図２は、図１に示すエコー防止回路の経路Ａ、Ｂを示した図である。図３は、経路Ａにイヤホンマイク１８が含まれる場合を示した図である。図４(a)は、図２又は図３に示す経路Ａのインパルス応答ＩＲ１'(Ｚ)を示した図である。図４(b)は、図２又は図３に示す経路Ｂのインパルス応答ＩＲ２'(Ｚ)を示した図である。図５は、ＤＳＰ２の構成の一部を示すブロック図である。詳述すると、経路Ａのインパルス応答ＩＲ１'(Ｚ)に基づいてＦＩＲフィルタ１１のフィルタ係数を設定するための、ＤＳＰ２の構成の一部を示すブロック図である。図６は、ＤＳＰ２の他の構成の一部を示すブロック図である。詳述すると、経路Ｂのインパルス応答ＩＲ２'(Ｚ)に基づいてＦＩＲフィルタ４のフィルタ係数を設定するための、ＤＳＰ２の他の構成の一部を示すブロック図である。図７は、ＦＩＲフィルタ４、１１のその他の一例を示すブロック図である。

先ず、図５を参照しつつＤＳＰ２及びＦＩＲフィルタ１１の構成について詳述する。
ＤＳＰ２は、図１に示すＦＩＲフィルタ１１等とともに、インパルス応答格納メモリ４３（フィルタ係数設定部）、インパルス用メモリ４４、４５、フィルタ係数格納メモリ４７、レジスタ４６、４８、４９、５０（フィルタ係数設定部）、スイッチ回路６０Ａ〜６０Ｅ、６０Ｇ〜６０Ｉ（フィルタ係数設定部）、６０Ｎ、６０Ｑを有している。
また、ＦＩＲフィルタ１１は、図５一点鎖線内に示すデジタル信号用メモリ４２、乗算回路５１、ＡＤＤ（加算器）５２、ＡＣＣ（Accumulator）５３、スイッチ回路６０Ｍを有している。
レジスタ４８、４９には、ＣＰＵ１からの前述した他方の論理値‘０’が入力される。

インパルス用メモリ４４、４５はそれぞれ、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、後述のインパルス応答取得処理において図２又は図３の実線で示す経路Ａのインパルス応答ＩＲ１'(Ｚ）を取得する場合、インパルス用メモリ４５のレジスタ０には、例えば一方の論理値‘１’が記憶される。そして、インパルス用メモリ４５の他のレジスタ１〜Ｎ−１には、他方の論理値‘０’が記憶される。また、レジスタ４６、インパルス用メモリ４４のレジスタ０〜Ｎ−１には、他方の論理値‘０’が記憶される。

また、後述のインパルス応答取得処理において図２又は図３の実線で示す経路Ｂのインパルス応答ＩＲ２'(Ｚ）を取得する場合、インパルス用メモリ４４のレジスタ０には、例えば一方の論理値‘１’が記憶される。そして、インパルス用メモリ４４の他のレジスタ１〜Ｎ−１には、他方の論理値‘０’が記憶される。また、レジスタ４６、インパルス用メモリ４５のレジスタ０〜Ｎ−１には、他方の論理値‘０’が記憶される。

インパルス応答格納メモリ４３は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。インパルス応答格納メモリ４３のレジスタ０〜Ｎ−１には、ＤＳＰ２がスイッチ回路６０Ｅを入力端子３３側に切替えることによって、入力端子３３を介して経路Ａにおけるサンプリング周期単位ごとのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１'(Ｚ)）が記憶される。例えば、先ず入力端子３３を介してインパルス応答ｉｍｐ(０)がレジスタＮ−１に記憶される。そして、次のインパルス応答ｉｍｐ(１)はレジスタＮ−１に記憶され、レジスタ０に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶される。そして、この処理が繰り返されることによって、インパルス応答格納メモリ４３のレジスタ０〜Ｎ−１には、インパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１'(Ｚ)）が記憶されることとなる。なお、サンプリング周期とは、図４(a)に示す各インパルス応答ｉｍｐ(０)〜(Ｎ−１)間の時間間隔である。また、インパルス応答格納メモリ４３は、ＤＳＰ２がスイッチ回路６０Ｈをレジスタ４９側に切替え、スイッチ６０Ｇをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ４９に記憶された他方の論理値‘０’によってクリアされる。

フィルタ係数格納メモリ４７は、Ｎ個のアドレス０〜Ｎ−１から構成されている。そして、フィルタ係数格納メモリ４７のアドレス０〜Ｎ−１には、スイッチ回路６０Ｇ、６０Ｉを順次切替えることによって、レジスタ５０を介したインパルス応答格納メモリ４３のレジスタ０〜Ｎ−１に記憶されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)が順次記憶される。この結果、ＦＩＲフィルタ１１のフィルタ係数に、経路Ａのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１'(Ｚ)）が設定されることとなる。なお、ＦＩＲフィルタ１１のフィルタ係数に、経路Ａにおけるインパルス応答ｉｍｐ(０)〜(Ｎ−１)を設定する理由については、後述のＦＩＲフィルタ４、１１のフィルタ係数において説明する。

レジスタ５０は、インパルス応答格納メモリ４３からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が、フィルタ係数格納メモリ４７のアドレス０〜Ｎ−１に順次記憶されるべく、当該インパルス応答ｉｍｐ(０)〜(Ｎ−１)が一時記憶される。

デジタル信号用メモリ４２は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、デジタル信号用メモリ４２には、入力端子３０を介してＡＤコンバータ３からのデジタル信号が順次入力される。そして、レジスタ０〜Ｎ−１にデジタル信号が順次入力されることにより、デジタル信号は１サンプリング周期単位ずつ遅延されることとなる。例えばデジタル信号をＸｎとすると、レジスタ０はＸｎを１サンプリング周期遅延させたＸｎ−１をレジスタ１に出力し、レジスタＮ−２はＸｎ−（Ｎ−１）を出力する。また、デジタル信号用メモリ４２は、ＤＳＰ２がスイッチ回路６０Ｑをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ４８に記憶された他方の論理値‘０’によってクリアされる。

乗算回路５１は、ＤＳＰ２がスイッチ回路６０Ｍ、６０Ｎをそれぞれ、レジスタ０、アドレス０から順次切替えることによって、デジタル信号用メモリ４２からのデジタル信号Ｘｎ、・・、Ｘｎ−（Ｎ−１）と、フィルタ係数格納メモリ４７からのフィルタ係数ｉｍｐ(０)、・・、(Ｎ−１)が順次入力される。そして、乗算回路５１は、デジタル信号Ｘｎ、・・、Ｘｎ−（Ｎ−１）とフィルタ係数ｉｍｐ(０)、・・、(Ｎ−１)とを順次乗算した乗算結果をＡＤＤ５２に出力する。例えば、乗算回路５１は、デジタル信号用メモリ４２からのＸｎとフィルタ係数格納メモリ４７からのｉｍｐ(０)を乗算した乗算結果をＡＤＤ５２に出力する。次に、乗算回路５１は、デジタル信号用メモリ４２からのＸｎ−１とフィルタ係数格納メモリ４７からのｉｍｐ(１)を乗算した乗算結果をＡＤＤ５２に出力する。そして、この処理が繰り返されることによって、デジタル信号Ｘｎ、・・、Ｘｎ−（Ｎ−１）とフィルタ係数ｉｍｐ(０)、・・、(Ｎ−１)とが乗算されることとなる。

ＡＣＣ５３は、ＡＤＤ５２からの加算結果が入力されて、この加算結果を保持する。ＡＤＤ５２は、乗算回路５１からの乗算結果と、ＡＣＣ５３に記憶されている前回のＡＤＤ５２の加算結果とを加算した結果をＡＣＣ５３に出力する。この結果、ＡＣＣ５３にはＸｎ・ｉｍｐ(０)＋・・＋Ｘｎ−（Ｎ−１）・ｉｍｐ(Ｎ−１)が記憶されることとなる。この結果、ＦＩＲフィルタ１１は、フィルタ係数格納メモリ４７に記憶されたフィルタ係数に基づき、デジタル信号に対して畳み込み演算処理を施したこととなる。そして、ＦＩＲフィルタ１１は、畳み込み演算処理を施したデジタル信号を、出力端子３２に出力する。

次に、図６を参照しつつＤＳＰ２及びＦＩＲフィルタ４の構成について説明する。なお、前述したＤＳＰ２及びＦＩＲフィルタ１１と同一の構成については、同一番号を付して説明を省略する。

ＤＳＰ２は、図１に示すＦＩＲフィルタ４等ともに、インパルス応答格納メモリ５５（フィルタ係数設定部）、インパルス用メモリ４４、４５、フィルタ係数格納メモリ５６、レジスタ４６、４８〜５０、５７（フィルタ係数設定部）、乗算回路５８（フィルタ係数設定部）、スイッチ回路６０Ａ〜６０Ｄ、６０Ｆ、６０Ｊ〜６０Ｌ（フィルタ係数設定部）、６０Ｐ、６０Ｒを有している。

また、ＦＩＲフィルタ４は、図６一点鎖線内に示すデジタル信号用メモリ５４、乗算回路５１、ＡＤＤ５２、ＡＣＣ５３、スイッチ回路６０Ｏを有している。なお、乗算回路５１、ＡＤＤ５２、ＡＣＣ５３は、ＦＩＲフィルタ４と共用して用いられる。

インパルス応答格納メモリ５５は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。インパルス応答格納メモリ５５のレジスタ０〜Ｎ−１には、ＤＳＰ２がスイッチ回路６０Ｆを入力端子３３側に切替えることによって、入力端子３３を介して経路Ｂにおけるサンプリング周期単位ごとのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ２'(Ｚ)）が記憶される。なお、インパルス応答格納メモリ５５のレジスタ０〜Ｎ−１へのインパルス応答ｉｍｐ(０)〜(Ｎ−１)の記憶は、前述したインパルス応答格納メモリ４３と同様である。また、インパルス応答格納メモリ５５は、ＤＳＰ２がスイッチ回路６０Ｋをレジスタ４９側に切替え、スイッチ６０Ｊをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ４９に記憶された他方の論理値‘０’によってクリアされる。

レジスタ５７には、インパルス応答格納メモリ５５に記憶されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)を、乗算回路５８にて位相反転させるべく−１を示すバイナリデータが予め記憶されている。

乗算回路５８は、レジスタ５０の値とレジスタ５７の値とを乗算した乗算結果をインパルス応答格納メモリ５６に出力する。詳述すると、ＤＳＰ２がスイッチ回路６０Ｋをレジスタ５０側に切替え、スイッチ回路６０Ｊをレジスタ０から順次切替えることによって、レジスタ５０にインパルス応答格納メモリ５５のレジスタ０〜Ｎ−１からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が順次入力される。そして、乗算回路５８が、レジスタ５０の値とレジスタ５７の値とを順次乗算することによって、位相反転されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)を示す乗算結果がフィルタ係数格納メモリ５６に出力されることとなる。

フィルタ係数格納メモリ５６は、Ｎ個のアドレス０〜Ｎ−１から構成されている。そして、フィルタ係数格納メモリ５６のアドレス０〜Ｎ−１には、スイッチ回路６０Ｌを順次切替えることによって、乗算回路５８にて位相反転されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)が順次記憶される。この結果、ＦＩＲフィルタ４のフィルタ係数として、位相反転された経路Ｂのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ２'(Ｚ)）が設定されることとなる。なお、ＦＩＲフィルタ４のフィルタ係数に、位相反転した経路Ｂのインパルス応答ｉｍｐ(０)〜(Ｎ−１)を設定する理由については、後述のＦＩＲフィルタ４、１１のフィルタ係数において説明する。

デジタル信号用メモリ５４は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、デジタル信号用メモリ５４には、入力端子３０を介してＡＤコンバータ３からのデジタル信号が順次入力される。そして、レジスタ０〜Ｎ−１にデジタル信号が順次入力されることにより、デジタル信号は１サンプリング周期単位ずつ遅延されることとなる。例えばデジタル信号をＸｎとすると、レジスタ０はＸｎを１サンプリング周期遅延させたＸｎ−１をレジスタ１に出力し、レジスタＮ−２はＸｎ−（Ｎ−１）を出力する。また、デジタル信号用メモリ５４は、ＤＳＰ２がスイッチ回路６０Ｒをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ４８に記憶された他方の論理値‘０’によってクリアされる。

そして、前述したＦＩＲフィルタ１１と同様の乗算回路５１、ＡＤＤ５２による処理が行われる。この結果、ＦＩＲフィルタ４は、フィルタ係数格納メモリ５６に記憶されたフィルタ係数に基づき、デジタル信号に対して畳み込み演算処理を施したこととなる。そして、ＦＩＲフィルタ４は、畳み込み演算処理を施したデジタル信号を、出力端子３１に出力する。

なお、本実施形態においては、ＦＩＲフィルタ４、１１を前述した構成にて述べているがこれに限るものではない。例えば、図７に示す構成としても良い。この場合、デジタル信号用メモリ４２、５４に対応した遅延回路３５ａ１〜３５ａＮ−１、乗算回路５１に対応した乗算回路３６ａ０〜３６ａＮ−１、ＡＤＤ５２、ＡＣＣ５３に対応した加算回路３７を設けても良い。以下、例えばＦＩＲフィルタ４が図７に示す構成で設けられた場合について説明する。同図に示すように、ＦＩＲフィルタ４は、縦続接続されたＮ−１個の遅延回路３５a１〜３５aＮ−１と、入力されるデジタル信号をそれぞれ乗算するＮ個の乗算回路３６a０〜３６aＮ−１と、乗算回路３６a０〜３６aＮ−１からの出力を合算する加算回路３７とを有している。

遅延回路３５a１〜３５aＮ−１は、入力端子３０を介して入力されるデジタル信号Ｘｎを、サンプリングの周期単位ごとに遅延して出力する。例えば、遅延回路３５a１はデジタル信号Ｘｎを１サンプリング周期位相遅延させたデジタル信号Ｘｎ−１を出力し、遅延回路３５aＮ−１はデジタル信号Ｘｎ−（Ｎ−１）を出力する。
乗算回路３６a０〜３６aＮ−１は、スイッチ回路６０Ｐ、６０Ｓが順次切替わることにより、フィルタ係数格納メモリ５６に記憶されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)が乗算係数としてそれぞれ設定される。そして、乗算回路３６a０〜３６aＮ−１は、入力されるデジタル信号に対して設定された乗算係数で乗算した乗算結果を出力する。
加算回路３７は、乗算回路３６a０〜３６aＮ−１からの出力を合算する。この結果、前述したＦＩＲフィルタ４と同様の畳み込み演算を施すことが可能となる。

＝＝＝ＦＩＲフィルタ４、１１のフィルタ係数＝＝＝
図２及び図３を参照しつつＦＩＲフィルタ４、１１のフィルタ係数について詳述する。なお、イヤホンマイク１８は入出力端子７に接続することができる。そして、入出力端子７から出力されるアナログ信号がイヤホンマイク１８に入力されると、イヤホンマイク１８はそのアナログ信号に基づいて振動板（不図示）を振動させることにより音声を出力する。また、イヤホンマイク１８は、イヤホンマイク１８を耳に装着している者が音声を発したときの鼓膜の振動を振動板でとらえることによりアナログ信号を生成して出力する。そして、イヤホンマイク１８から出力されるアナログ信号が入出力端子７から入力される。

前述したように増幅回路６からのアナログ信号は、入出力端子７からの出力のみならず、差動増幅回路９の＋入力端子にも入力される場合がある。つまり、差動増幅回路９の＋入力端子には、増幅回路６からのアナログ信号と、入出力端子７に入力された信号とを合わせた信号が入力される。なお、入出力端子７に入力される信号（第２入力信号）とは、音声信号のみならず、例えば電気的ノイズ信号や環境ノイズ等の信号も含まれるものとして以下説明する。そして、この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子７から入力される音声信号と増幅回路６からのアナログ信号が重畳されて差動増幅回路９の＋入力端子に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくＦＩＲフィルタ４、１１のフィルタ係数を設定する。

そこで、図２又は図３の破線で示す出力端子３１から差動増幅回路９の＋入力端子までのインパルス応答（伝達関数）をＩＲ１(Ｚ)とする。また、図２又は図３の破線で示す出力端子３２から差動増幅回路９の−入力端子までのインパルス応答（伝達関数）をＩＲ２(Ｚ)とする。また、図２又は図３の破線で示す差動増幅回路９における±入力端子の後段から入力端子３３までのインパルス応答（伝達関数）をＷ(Ｚ)とする。

この時、図２又は図３の実線で示す経路Ａのインパルス応答（伝達関数）ＩＲ１'(Ｚ)は、ＩＲ１'(Ｚ)＝ＩＲ１(Ｚ)・Ｗ(Ｚ)となる。また、図２又は図３の実線で示す経路Ｂのインパルス応答（伝達関数）ＩＲ２'(Ｚ)は、ＩＲ２'(Ｚ)＝−ＩＲ２(Ｚ)・Ｗ(Ｚ)となる。なお、ＩＲ２(Ｚ)が位相反転しているのは、差動増幅回路９の−入力端子に入力されているためである。

今、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ２'(Ｚ)を位相反転した−ＩＲ２'(Ｚ)とすると、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_１(Ｚ)は、
ＩRall_１(Ｚ)＝−ＩＲ２'(Ｚ)・ＩＲ１'(Ｚ)
＝（−（−ＩＲ２(Ｚ)・Ｗ(Ｚ)））・（ＩＲ１(Ｚ)・Ｗ(Ｚ)）
＝ＩＲ２(Ｚ)・Ｗ(Ｚ)・ＩＲ１(Ｚ)・Ｗ(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数をＩＲ１'(Ｚ)とすると、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_２(Ｚ)は、
ＩRall_２(Ｚ)＝ＩＲ１'(Ｚ)・ＩＲ２'(Ｚ)
＝ＩＲ１(Ｚ)・Ｗ(Ｚ)・（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）
＝ＩＲ１(Ｚ)・Ｗ(Ｚ)・（−ＩＲ２(Ｚ)）・Ｗ(Ｚ)
＝−ＩRall_１(Ｚ)
となる。

つまり、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_１(Ｚ)と、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_２(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ２'(Ｚ)を位相反転した−ＩＲ２'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数をＩＲ１'(Ｚ)と設定すればよいことがわかる。

あるいは、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ２'(Ｚ)とすると、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_１(Ｚ)は、
ＩRall_１(Ｚ)＝ＩＲ２'(Ｚ)・ＩＲ１'(Ｚ)
＝（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）・（ＩＲ１(Ｚ)・Ｗ(Ｚ)）
＝−ＩＲ２(Ｚ)・Ｗ(Ｚ)・ＩＲ１(Ｚ)・Ｗ(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数を，ＩＲ１'(Ｚ)を位相反転した−ＩＲ１'(Ｚ)とすると、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_２(Ｚ)は、
ＩRall_２(Ｚ)＝−ＩＲ１'(Ｚ)・ＩＲ２'(Ｚ)
＝（−（ＩＲ１(Ｚ)・Ｗ(Ｚ)））・（−ＩＲ２(Ｚ)・Ｗ(Ｚ)）
＝ＩＲ１(Ｚ)・Ｗ(Ｚ)・ＩＲ２(Ｚ)・Ｗ(Ｚ)
＝−ＩRall_１(Ｚ)
となる。

つまり、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_１(Ｚ)と、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_２(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ２'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ１'(Ｚ)を位相反転した−ＩＲ１'(Ｚ)と設定すればよいことがわかる。

そして、このようにＦＩＲフィルタ４、１１のフィルタ係数を設定することによって、差動増幅回路９において経路Ａを伝達する信号を、経路Ｂを伝達する信号で打ち消すことが可能となる。この結果、入力端子３０にデジタル信号が入力されたときの、前述のエコーを防止することが可能となる。

そして、図３に示すように、イヤホンマイク１８が接続された状態でインパルス応答ＩＲ１'(Ｚ)を取得し、このＩＲ１'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ１'(Ｚ)を取得し、このＩＲ１'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。

＝＝インパルス応答取得処理によるＦＩＲフィルタ４、１１のフィルタ係数設定＝＝
以下、図１〜図６、図８を参照しつつ本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路によるインパルス応答取得処理、ＦＩＲフィルタ４、１１のフィルタ係数設定の動作について説明する。図８は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の動作の一例を示すフローチャートである。

ＣＰＵ１は、例えば、エコー防止回路をリセットするためのリセット信号が入力されると、インパルス応答取得処理をＤＳＰ２にて実行させるべく指示信号を、ＤＳＰ２に出力する。また、ＣＰＵ１は、インパルス応答取得処理の初期動作として、他方の論理値‘０’をＤＳＰ２出力する。ＤＳＰ２に入力された他方の論理値‘０’は、レジスタ４８、４９に入力される。

ＤＳＰ２は、スイッチ回路６０Ｒをデジタル信号用メモリ５４のレジスタ０〜レジスタＮ−１へと順次切替える。この結果、レジスタ４８に記憶された他方の論理値‘０’によって、デジタル信号用メモリ５４のレジスタ０〜Ｎ−１の内容がクリアされる（Ｓ１０１）。同様に、ＤＳＰ２は、スイッチ回路６０Ｑをデジタル信号用メモリ４２のレジスタ０〜レジスタＮ−１へと順次切替える。この結果、レジスタ４８に記憶された他方の論理値‘０’によって、デジタル信号用メモリ４２のレジスタ０〜Ｎ−１がクリアされる（Ｓ１０２）。そして、ＤＳＰ２は、ＣＰＵ１からの前述の指示信号が入力されたか否かを判別する（Ｓ１０３）。

ＤＳＰ２は、ＣＰＵ１からの指示信号が入力されたと判別すると（Ｓ１０３・ＹＥＳ）、先ずスイッチ回路６０Ｈをレジスタ４９側に切替え、スイッチ回路６０Ｇをレジスタ０〜レジスタＮ−１に順次切替える。この結果、レジスタ４９に記憶された他方の論理値‘０’によって、インパルス応答格納メモリ４３のレジスタ０〜レジスタＮ−１の内容がクリアされる（Ｓ１０４）。以下、インパルス応答格納メモリ４３に記憶させるi番目のインパルス応答をｉｍｐ(ｉ)(ｉ＝０、・・・、Ｎ−１)と示して説明する。そして、ＤＳＰ２は、インパルス応答格納メモリ４３のレジスタＮ−１に記憶させるインパルス応答ｉｍｐ(０)を取得すべくi＝０とし（Ｓ１０５）、入力端子３０をハイインピーダンスとした上で、以下の処理を実行する。

ＤＳＰ２は、図２又は図３に示した経路Ａのインパルス応答ｉｍｐ(０)を取得するために、当該経路Ａへ出力端子３１からのインパルス出力が可能であるか否かを判別する（Ｓ１０６）。例えば、このＤＳＰ２による判別としては、出力端子３１からの信号の出力や入力端子３３への信号の入力がされている状態であるか否かを判別することによって行う。仮に、出力端子３１からの信号の出力や入力端子３３への信号の入力がされている状態でインパルスを出力すると、正確なインパルス応答ｉｍｐ(０)を取得できない可能性があるためである。

そして、ＤＳＰ２は、経路Ａへのインパルス出力が可能であると判別すると（Ｓ１０６・ＹＥＳ）、ｉ＝０であるか否かを判別する（Ｓ１０７）。Ｓ１０５においてｉ＝０であるため、ＤＳＰ２はi＝０であると判別することとなる（Ｓ１０７・ＹＥＳ）。そして、ＤＳＰ２は、インパルス用メモリ４５のレジスタ０に一方の論理値‘１’を記憶させる。また、ＤＳＰ２は、インパルス用メモリ４５の他のレジスタ１〜Ｎ−１、レジスタ４６、インパルス用メモリ４４のレジスタ０〜Ｎ−１に、他方の論理値‘０’を記憶させる。そして、ＤＳＰ２は、スイッチ回路６０Ｃをインパルス用メモリ４５側に切替え、スイッチ回路６０Ａをインパルス用メモリ４４側に切替え、スイッチ回路６０Ｔをレジスタ４６側に切替える。また、ＤＳＰ２は、スイッチ回路６０Ｅを入力端子３３側に切替える。次に、ＤＳＰ２は、スイッチ回路６０Ｄ、６０Ｂをそれぞれ、レジスタ０に切替える。この結果、インパルス用メモリ４５のレジスタ０に記憶された一方の論理値‘１’によるインパルスが出力端子３１から出力されることとなる（Ｓ１０８）。出力端子３１から出力されたインパルスは、経路Ａを伝達して入力端子３３に入力される（Ｓ１０９）。この結果、インパルス応答ｉｍｐ(０)が取得できたこととなる（図４(a)・ｉｍｐ(０)）。そして、このインパルス応答ｉｍｐ(０)は、先ずインパルス応答格納メモリ４３のレジスタＮ−１に記憶される。

次に、インパルス応答ｉｍｐ(１)を取得するため、ＤＳＰ２はiをインクリメントして、ｉ＝ｉ＋１＝１とする（Ｓ１１０）。そして、ＤＳＰ２は、取得したインパルス応答が未だｉｍｐ(Ｎ−１)まで達していないためi≧Ｎでないと判別し（Ｓ１１１・ＮＯ）、前述したＳ１０６の処理を再び繰り返すこととなる。さらに、Ｓ１１０においてｉ＝１≠０となっているため（Ｓ１０７・ＮＯ）、ＤＳＰ２は、スイッチ回路６０Ｄ、６０Ｂをそれぞれ、レジスタ１に切替える。この結果、出力端子３１からはインパルスが出力されない（Ｓ１１２）。そのため、入力端子３３には、Ｓ１０８において出力されたインパルスの１サンプリング周期位相遅延したインパルスｉｍｐ(１)が入力される。そして、このインパルス応答ｉｍｐ(１)はインパルス応答格納メモリ４３のレジスタＮ−１に記憶され、レジスタＮ−１に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶されることとなる。このように、Ｓ１０６からＳ１１１の処理をｉ≧Ｎまで繰り返すことによって（Ｓ１１１・ＹＥＳ）、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ１'(Ｚ)）が取得される。この結果、インパルス応答格納メモリ４３のレジスタ０〜Ｎ−１に、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されたこととなる。

ＤＳＰ２は、インパルス応答格納メモリ４３のレジスタ０〜Ｎ−１に記憶されているインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)を、フィルタ係数格納メモリ４７のアドレス０〜Ｎ−１に記憶させるべく、スイッチ回路６０Ｈをレジスタ５０側に切替え、スイッチ回路６０Ｇ、６０Ｉをそれぞれレジスタ０、アドレス０から順次切替える。詳述すると、ＤＳＰ２は、先ずインパルス応答ｉｍｐ(０)をアドレス０に記憶させるべくｉ＝０とする（Ｓ１１３）。そして、ＤＳＰ２は、スイッチ回路６０Ｇをレジスタ０に切替え、スイッチ回路６０Ｉをアドレス０に切替える。この結果、フィルタ係数格納メモリ４７のアドレス０にインパルス応答ｉｍｐ(０)が記憶されることとなる（Ｓ１１４）。次に、ＤＳＰ２は、フィルタ係数格納メモリ４７のアドレス１にインパルス応答ｉｍｐ(１)を記憶させるべく、ｉ＝ｉ＋１＝１とする（Ｓ１１５）。そして、ＤＳＰ２は、フィルタ係数格納メモリ４７のアドレスＮ−１までインパルス応答が記憶されていないためi≧Ｎでないと判別し（Ｓ１１６・ＮＯ）、前述のＳ１１４の処理を再び繰り返すこととなる。つまり、ＤＳＰ２は、スイッチ回路６０Ｇをレジスタ１に切替え、スイッチ回路６０Ｉをアドレス１に切替える。この結果、アドレス１にインパルス応答ｉｍｐ(１)が記憶されることとなる（Ｓ１１４）。そして、前述のＳ１１４からＳ１１６の処理をｉ≧Ｎまで繰り返すことによって（Ｓ１１６・ＹＥＳ）、フィルタ係数格納メモリ４７のアドレス０〜Ｎ−１にインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されることとなる。つまり、ＦＩＲフィルタ１１のフィルタ係数が設定されることとなる。

次に、ＤＳＰ２は、スイッチ回路６０Ｋをレジスタ４９側に切替え、スイッチ回路６０Ｊをレジスタ０〜レジスタＮ−１に順次切替える。この結果、レジスタ４９に記憶された他方の論理値‘０’によって、インパルス応答格納メモリ５５のレジスタ０〜レジスタＮ−１がクリアされる（Ｓ１１７）。以下、インパルス応答格納メモリ５５に記憶させるｊ番目のインパルス応答をｉｍｐ(ｊ)(ｊ＝０、・・・、Ｎ−１)と示して説明する。そして、ＤＳＰ２は、インパルス応答格納メモリ５５のレジスタＮ−１に記憶させるインパルス応答ｉｍｐ(０)を取得すべくｊ＝０とし（Ｓ１１８）、以下の処理を実行する。

ＤＳＰ２は、図２又は図３に示した経路Ｂのインパルス応答ｉｍｐ(０)を取得するために、当該経路Ｂへインパルス出力が可能であるか否かを判別する（Ｓ１１９）。このＤＳＰ２による判別は、前述したＳ１０６と同様である。

そして、ＤＳＰ２は、経路Ｂへのインパルス出力が可能であると判別すると（Ｓ１１９・ＹＥＳ）、ｊ＝０であるか否かを判別する（Ｓ１２０）。Ｓ１１８においてｊ＝０であるため、ＤＳＰ２はｊ＝０であると判別することとなる（Ｓ１２０・ＹＥＳ）。そして、ＤＳＰ２は、インパルス用メモリ４４のレジスタ０に一方の論理値‘１’を記憶させる。また、ＤＳＰ２は、インパルス用メモリ４４の他のレジスタ１〜Ｎ−１、レジスタ４６、インパルス用メモリ４５のレジスタ０〜Ｎ−１に、他方の論理値‘０’を記憶させる。そして、ＤＳＰ２は、スイッチ回路６０Ｆを入力端子３３側に切替える。次に、ＤＳＰ２は、スイッチ回路６０Ｄ、６０Ｂをそれぞれ、レジスタ０に切替える。この結果、インパルス用メモリ４４のレジスタ０に記憶された一方の論理値‘１’によるインパルスが出力端子３２から出力されることとなる（Ｓ１２１）。出力端子３２から出力されたインパルスは、経路Ｂを伝達して入力端子３３に入力される（Ｓ１２２）。この結果、インパルス応答ｉｍｐ(０)が取得できたこととなる（図４(ｂ)・ｉｍｐ(０)）。そして、このインパルス応答ｉｍｐ(０)は、先ずインパルス応答格納メモリ５５のレジスタＮ−１に記憶される。

次に、インパルス応答ｉｍｐ(１)を取得するため、ＤＳＰ２はｊをインクリメントして、ｊ＝ｊ＋１＝１とする（Ｓ１２３）。そして、ＤＳＰ２は、取得したインパルス応答が未だｉｍｐ(Ｎ−１)まで達していないためｊ≧Ｎでないと判別し（Ｓ１２４・ＮＯ）、前述したＳ１１９の処理を再び繰り返すこととなる。さらに、Ｓ１２３においてｊ＝１≠０となっているため（Ｓ１２０・ＮＯ）、ＤＳＰ２は、スイッチ回路６０Ｄ、６０Ｂをそれぞれ、レジスタ１に切替える。この結果、出力端子３２からはインパルスが出力されない（Ｓ１２５）。そのため、入力端子３３には、Ｓ１２１において出力されたインパルスの１サンプリング周期位相遅延したインパルスｉｍｐ(１)が入力される。そして、このインパルス応答ｉｍｐ(１)はインパルス応答格納メモリ５５のレジスタＮ−１に記憶され、レジスタＮ−１に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶されることとなる。このように、Ｓ１１９からＳ１２４の処理をｊ≧Ｎまで繰り返すことによって（Ｓ１２４・ＹＥＳ）、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ２'(Ｚ)）が取得される。この結果、インパルス応答格納メモリ５５のレジスタ０〜Ｎ−１に、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されたこととなる。

ＤＳＰ２は、インパルス応答格納メモリ５５のレジスタ０〜Ｎ−１に記憶されているインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)を、位相反転させてフィルタ係数格納メモリ５６のアドレス０〜Ｎ−１に記憶させるべく、スイッチ回路６０Ｋをレジスタ５０側に切替え、スイッチ回路６０Ｊ、６０Ｌをそれぞれレジスタ０、アドレス０から順次切替える。ＤＳＰ２は、先ず位相反転されたインパルス応答ｉｍｐ(０)をアドレス０に記憶させるべくｊ＝０とする（Ｓ１２６）。そして、ＤＳＰ２は、スイッチ回路６０Ｊをレジスタ０に切替え、スイッチ回路６０Ｌをアドレス０に切替える。このときレジスタ０からのｉｍｐ(０)は、乗算回路５８にてレジスタ５７の値と乗算されることによって位相反転される。この結果、フィルタ係数格納メモリ４７のアドレス０には、位相反転されたインパルス応答ｉｍｐ(０)を記憶されることとなる（Ｓ１２７）。次に、ＤＳＰ２は、フィルタ係数格納メモリ４７のアドレス１にインパルス応答ｉｍｐ(１)を記憶させるべく、ｊ＝ｊ＋１＝１とする（Ｓ１２８）。そして、ＤＳＰ２は、フィルタ係数格納メモリ５６のアドレスＮ−１までインパルス応答が記憶されていないためｊ≧Ｎでないと判別し（Ｓ１２９・ＮＯ）、前述のＳ１２７の処理を再び繰り返すこととなる。つまり、ＤＳＰ２は、スイッチ回路６０Ｊをレジスタ１に切替え、スイッチ回路６０Ｌをアドレス１に切替える。そして、レジスタ１からのｉｍｐ(１)は、乗算回路５８にてレジスタ５７の値と乗算されることによって位相反転される。この結果、アドレス１に位相反転されたインパルス応答ｉｍｐ(１)が記憶されることとなる（Ｓ１２７）。そして、前述のＳ１２７からＳ１２９の処理をｊ≧Ｎまで繰り返すことによって（Ｓ１２９・ＹＥＳ）、フィルタ係数格納メモリ５６のアドレス０〜Ｎ−１に、位相反転されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されることとなる。つまり、ＦＩＲフィルタ４のフィルタ係数が設定されることとなる。

なお、上述した実施形態によれば、前述した処理についてハードェア（例えばスイッチ回路６０など）を用いて説明したが、これに限るものではない。例えば、前述した処理をプログラムデータとしてＲＯＭ（Read Only Memory）などに予め記憶させておき、ＤＳＰ２が備えるプロセッサが当該プログラムデータを読み出して処理することによってソフトウェア処理することも可能である。

＜＜第２の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図９は、第２の実施形態を示す図である。図９は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図９に示すエコー防止回路おいて、前述した第１の実施形態と同一の構成要件については、同一番号を付して説明を省略する。

エコー防止回路は、ＣＰＵ１、ＤＳＰ２、ＡＤコンバータ３、ＤＡコンバータ５、増幅回路６、入出力端子７、加算回路６３、増幅回路１０、ＡＤコンバータ１４、ＤＡコンバータ１５、ＤＡコンバータ１２、反転増幅回路６１（反転回路）、利得位相調整回路（Ｇ／Ｐ）７５を有している。
つまり、本実施形態は、第１の実施形態における差動増幅回路９、増幅回路１３に代えて、反転増幅回路６１、利得位相調整回路７５、加算回路６３を設けた構成となっている。なお、本実施形態においてもＣＰＵ１を構成要件としているが、ＣＰＵ１を構成要件としないことも可能である。
さらに、ＤＳＰ２は、入力端子３０、ＦＩＲフィルタ４、出力端子３１、ＦＩＲフィルタ１１、出力端子３２、入力端子３３、出力端子３４を有している。

反転増幅回路６１は、ＤＡコンバータ１２からのアナログ信号を、所定の増幅率にて反転増幅して利得位相調整回路７５に出力する。
利得位相調整回路７５は、反転増幅回路６１からのアナログ信号に対して、利得および位相の調整を施して加算回路６３に出力する。なお、この利得位相調整回路７５によるアナログ信号の利得および位相の調整は、入力端子３０にデジタル信号が入力されたときの後述する加算回路６３の出力をゼロとするため、増幅回路６からのアナログ信号とは位相反転したアナログ信号を生成すべく行われる。
加算回路６３は、増幅回路６からのアナログ信号が入力される。そして、加算回路６３は、増幅回路６からのアナログ信号と、利得位相調整回路７５からのアナログ信号とを加算した加算結果を増幅回路１０に出力する。また、加算回路６３は、入出力端子７からの音声信号を増幅回路１０に出力する。

＝＝＝ＦＩＲフィルタ４、１１のフィルタ係数＝＝＝
図１０及び図１１を参照しつつＦＩＲフィルタ４、１１のフィルタ係数について詳述する。図１０は、図９に示すエコー防止回路の経路Ｃ、Ｄを示した図である。また、図１１は、経路Ｃにイヤホンマイク１８が含まれる場合を示した図である。

増幅回路６からのアナログ信号は、入出力端子７からの出力のみならず、加算回路６３に入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子７から入力される音声信号と増幅回路６からのアナログ信号が重畳されて加算回路６３に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくＦＩＲフィルタ４、１１のフィルタ係数を設定する。

そこで、図１０又は図１１の破線で示す出力端子３１から加算回路６３の入力端子までのインパルス応答（伝達関数）をＩＲ３(Ｚ)とする。また、図１０又は図１１の一点鎖線で示す出力端子３２から反転増幅回路６１の入力までのインパルス応答（伝達関数）をＩＲ４_１(Ｚ)とする。また、図１０又は図１１の二点鎖線で示す反転増幅回路６１の入力から加算回路６３の入力端子までのインパルス応答（伝達関数）をＩＲ４_２(Ｚ)とする。また、図１０又は図１１の破線で示す加算回路６３における各入力端子の後段から入力端子３３までのインパルス応答（伝達関数）をＷ２(Ｚ)とする。

この時、図１０又は図１１の実線で示す経路Ｃのインパルス応答（伝達関数）ＩＲ３'(Ｚ)は、ＩＲ３'(Ｚ)＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)となる。また、図１０又は図１１の実線で示す経路Ｄのインパルス応答（伝達関数）ＩＲ４'(Ｚ)は、ＩＲ４'(Ｚ)＝−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)となる。なお、ＩＲ４_１(Ｚ)が位相反転しているのは、反転増幅回路６１にて反転されるためである。

今、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ４'(Ｚ)を位相反転した−ＩＲ４'(Ｚ)とすると、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_３(Ｚ)は、
ＩRall_３(Ｚ)＝−ＩＲ４'(Ｚ)・ＩＲ３'(Ｚ)
＝（−（−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)））・
（ＩＲ３(Ｚ)・Ｗ２(Ｚ)）
＝ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)・ＩＲ３(Ｚ)・Ｗ２(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数をＩＲ３'(Ｚ)とすると、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_４(Ｚ)は、
ＩRall_４(Ｚ)＝ＩＲ３'(Ｚ)・ＩＲ４'(Ｚ)
＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)・（−ＩＲ４_１(Ｚ)・
ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)）
＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)・（−ＩＲ４_１(Ｚ)）・
ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)
＝−ＩRall_３(Ｚ)
となる。

つまり、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_３(Ｚ)と、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_４(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ４'(Ｚ)を位相反転した−ＩＲ４'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数をＩＲ３'(Ｚ)と設定すればよいことがわかる。

あるいは、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ４'(Ｚ)とすると、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_３(Ｚ)は、
ＩRall_３(Ｚ)＝ＩＲ４'(Ｚ)・ＩＲ３'(Ｚ)
＝（−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)）・
（ＩＲ３(Ｚ)・Ｗ２(Ｚ)）
＝−ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)・ＩＲ３(Ｚ)・Ｗ２(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数を，ＩＲ３'(Ｚ)を位相反転した−ＩＲ３'(Ｚ)とすると、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_４(Ｚ)は、
ＩRall_４(Ｚ)＝−ＩＲ３'(Ｚ)・ＩＲ４'(Ｚ)
＝−（ＩＲ３(Ｚ)・Ｗ２(Ｚ)）・（−ＩＲ４_１(Ｚ)・
ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)）
＝ＩＲ３(Ｚ)・Ｗ２(Ｚ)・ＩＲ４_１(Ｚ)・ＩＲ４_２(Ｚ)・Ｗ２(Ｚ)
＝−ＩRall_３(Ｚ)
となる。

つまり、ＦＩＲフィルタ４の入力から入力端子３３までの特性ＩRall_３(Ｚ)と、ＦＩＲフィルタ１１の入力から入力端子３３までの特性ＩRall_４(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ４'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ３'(Ｚ)を位相反転した−ＩＲ３'(Ｚ)と設定すればよいことがわかる。

そして、このようにＦＩＲフィルタ４、１１のフィルタ係数を設定することによって、加算回路６３において経路Ｃを伝達する信号を、経路Ｄを伝達する信号で打ち消すことが可能となる。この結果、入力端子３０にデジタル信号が入力されたときの、前述のエコーを防止することが可能となる。

そして、図１１に示すように、イヤホンマイク１８が接続された状態でインパルス応答ＩＲ３'(Ｚ)を取得し、このＩＲ３'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ３'(Ｚ)を取得し、このＩＲ３'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。

なお、このＦＩＲフィルタ４のフィルタ係数にＩＲ４'(Ｚ)を位相反転した−ＩＲ４'(Ｚ)を設定し、ＦＩＲフィルタ１１のフィルタ係数にＩＲ３'(Ｚ)を設定する処理は、第１の実施形態と同様の処理を行うことによって可能となる。

＜＜第３の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１２は、第３の実施形態を示す図である。図１２は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ６４）の一例を示すブロック図である。なお、図１２に示すエコー防止回路において、前述した第１の実施形態と同一の構成要件については、同一番号を付して説明を省略する。

エコー防止回路は、ＣＰＵ１、ＤＳＰ６４、増幅回路６、入出力端子７、差動増幅回路９、増幅回路１０、増幅回路１３を有している。なお、本実施形態においてもＣＰＵ１を構成要件としているが、ＣＰＵ１を構成要件としないことも可能である。
さらに、ＤＳＰ６４は、入力端子６５（第１入力端子）、ＡＤコンバータ６６、ＦＩＲフィルタ４、ＤＡコンバータ６７（第１ＤＡコンバータ）、出力端子６８（第１出力端子）、入力端子６９（第２入力端子）、ＡＤコンバータ７０、ＤＡコンバータ７１、出力端子７２（第３出力端子）、ＦＩＲフィルタ１１、ＤＡコンバータ７３（第２ＤＡコンバータ）、出力端子７４（第２出力端子）を有している。
つまり、本実施形態は、第１の実施形態におけるＡＤコンバータ３、１４、ＤＡコンバータ５、１２、１５がＤＳＰ６４内部に設けられた構成となっている。

ＡＤコンバータ６６には、入力端子６５を介して、例えば音声信号が入力される。そして、ＡＤコンバータ６６は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、ＦＩＲフィルタ４、１１に出力する。
ＦＩＲフィルタ４はデジタル信号に対して、当該ＦＩＲフィルタ４のフィルタ係数に基づいて畳み込み演算処理を施してＤＡコンバータ６７に出力する。また同時に、ＦＩＲフィルタ１１はデジタル信号に対して、当該ＦＩＲフィルタ１１のフィルタ係数に基づいて畳み込み演算処理を施してＤＡコンバータ７３に出力する。
ＤＡコンバータ６７は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子６８を介して出力させる。この結果、増幅回路６には、ＤＡコンバータ６７からのアナログ信号が入力される。
ＤＡコンバータ７３は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子７４を介して出力させる。この結果、増幅回路１３には、ＤＡコンバータ７３からのアナログ信号が入力される。
ＡＤコンバータ７０には、入力端子６９を介して、増幅回路１０からの音声信号が入力される。そして、ＡＤコンバータ７０は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、ＤＡコンバータ７１に出力する。
ＤＡコンバータ７１は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子７２を介して出力させる。

＝＝＝ＦＩＲフィルタ４、１１のフィルタ係数＝＝＝
図１３及び図１４を参照しつつＦＩＲフィルタ４、１１のフィルタ係数について詳述する。図１３は、図１２に示すエコー防止回路の経路Ｅ、Ｆを示した図である。また、図１４は、経路Ｅにイヤホンマイク１８が含まれる場合を示した図である。

増幅回路６からのアナログ信号は、入出力端子７からの出力のみならず、差動増幅回路９に入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子７から入力される音声信号と増幅回路６からのアナログ信号が重畳されて差動増幅回路９に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくＦＩＲフィルタ４、１１のフィルタ係数を設定する。

そこで、図１３又は図１４の破線で示すＤＡコンバータ６７の入力から差動増幅回路９の＋入力端子までのインパルス応答（伝達関数）をＩＲ５(Ｚ)とする。また、図１３又は図１４の破線で示すＤＡコンバータ７３の入力から差動増幅回路９の−入力端子までのインパルス応答（伝達関数）をＩＲ６(Ｚ)とする。また、図１３又は図１４の破線で示す差動増幅回路９±入力端子の後段からＡＤコンバータ７０の出力までのインパルス応答（伝達関数）をＷ３(Ｚ)とする。

この時、図１３又は図１４の実線で示す経路Ｅのインパルス応答（伝達関数）ＩＲ５'(Ｚ)は、ＩＲ５'(Ｚ)＝ＩＲ５(Ｚ)・Ｗ３(Ｚ)となる。また、図１３又は図１４の実線で示す経路Ｆのインパルス応答（伝達関数）ＩＲ６'(Ｚ)は、ＩＲ６'(Ｚ)＝−ＩＲ６(Ｚ)・Ｗ３(Ｚ)となる。なお、ＩＲ６(Ｚ)が位相反転しているのは、差動増幅回路９の−入力端子に入力されているためである。

今、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ６'(Ｚ)を位相反転した−ＩＲ６'(Ｚ)とすると、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_５(Ｚ)は、
ＩRall_５(Ｚ)＝−ＩＲ６'(Ｚ)・ＩＲ５'(Ｚ)
＝（−（−ＩＲ６(Ｚ)・Ｗ３(Ｚ)））・（ＩＲ５(Ｚ)・Ｗ３(Ｚ)）
＝ＩＲ６(Ｚ)・Ｗ３(Ｚ)・ＩＲ５(Ｚ)・Ｗ３(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数をＩＲ５'(Ｚ)とすると、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_６(Ｚ)は、
ＩRall_６(Ｚ)＝ＩＲ５'(Ｚ)・ＩＲ６'(Ｚ)
＝ＩＲ５(Ｚ)・Ｗ３(Ｚ)・（−ＩＲ６(Ｚ)・Ｗ３(Ｚ)）
＝ＩＲ５(Ｚ)・Ｗ３(Ｚ)・（−ＩＲ６(Ｚ)）・Ｗ３(Ｚ)
＝−ＩRall_５(Ｚ)
となる。

つまり、経路Ｅの特性ＩRall_５(Ｚ)と経路Ｆの特性ＩRall_６(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ６'(Ｚ)を位相反転した−ＩＲ６'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数をＩＲ５'(Ｚ)と設定すればよいことがわかる。

あるいは、ＦＩＲフィルタ４のフィルタ係数をＩＲ６'(Ｚ)とすると、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_５(Ｚ)は、
ＩRall_５(Ｚ)＝ＩＲ６'(Ｚ)・ＩＲ５'(Ｚ)
＝（−ＩＲ６(Ｚ)・Ｗ３(Ｚ)）・（ＩＲ５(Ｚ)・Ｗ３(Ｚ)）
＝−ＩＲ６(Ｚ)・Ｗ３(Ｚ)・ＩＲ５(Ｚ)・Ｗ３(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数を，ＩＲ５'(Ｚ)を位相反転した−ＩＲ５'(Ｚ)とすると、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_６(Ｚ)は、
ＩRall_６(Ｚ)＝−ＩＲ５'(Ｚ)・ＩＲ６'(Ｚ)
＝（−（ＩＲ５(Ｚ)・Ｗ３(Ｚ)）・（−ＩＲ６(Ｚ)・Ｗ３(Ｚ)）
＝ＩＲ５(Ｚ)・Ｗ３(Ｚ)・ＩＲ６(Ｚ)・Ｗ３(Ｚ)
＝−ＩRall_５(Ｚ)
となる。

つまり、経路Ｅの特性ＩRall_５(Ｚ)と経路Ｆの特性ＩRall_６(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ６'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ５'(Ｚ)を位相反転した−ＩＲ５'(Ｚ)と設定すればよいことがわかる。

そして、このようにＦＩＲフィルタ４、１１のフィルタ係数を設定することによって、差動増幅回路９において経路Ｅを伝達する信号を、経路Ｆを伝達する信号で打ち消すことが可能となる。この結果、入力端子６５に音声信号が入力されたときの、前述のエコーを防止することが可能となる。

そして、図１４に示すように、イヤホンマイク１８が接続された状態でインパルス応答ＩＲ５'(Ｚ)を取得し、このＩＲ５'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ５'(Ｚ)を取得し、このＩＲ５'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。

なお、このＦＩＲフィルタ４のフィルタ係数にＩＲ６'(Ｚ)を位相反転した−ＩＲ６'(Ｚ)を設定し、ＦＩＲフィルタ１１のフィルタ係数にＩＲ５'(Ｚ)を設定する処理は、第１の実施形態と同様の処理を行うことによって可能となる。

＜＜第４の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１５は、第４の実施形態を示す図である。図１５は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ６４）の一例を示すブロック図である。
なお、図１５に示すように第４の実施形態におけるエコー防止回路は、前述した第２の実施形態（図９）、第３の実施形態（図１２）を組み合わせた構成となっており、同一の構成要件については同一番号を付して説明を省略する。

＝＝＝ＦＩＲフィルタ４、１１のフィルタ係数＝＝＝
図１６及び図１７を参照しつつＦＩＲフィルタ４、１１のフィルタ係数について詳述する。図１６は、図１５に示すエコー防止回路の経路Ｇ、Ｈを示した図である。また、図１７は、経路Ｇにイヤホンマイク１８が含まれる場合を示した図である。

増幅回路６からのアナログ信号は、入出力端子７からの出力のみならず、加算回路６３に入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子７から入力される音声信号と増幅回路６からのアナログ信号が重畳されて加算回路６３に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくＦＩＲフィルタ４、１１のフィルタ係数を設定する。

そこで、図１６又は図１７の破線で示すＤＡコンバータ６７の入力から加算回路６３の入力端子までのインパルス応答（伝達関数）をＩＲ７(Ｚ)とする。また、図１６又は図１７の一点鎖線で示すＤＡコンバータ７３の入力から反転増幅回路６１の入力までのインパルス応答（伝達関数）をＩＲ８_１(Ｚ)とする。また、図１６又は図１７の二点鎖線で示す反転増幅回路６１の入力から加算回路６３入力端子までのインパルス応答（伝達関数）をＩＲ８_２(Ｚ)とする。また、図１６又は図１７の破線で示す加算回路６３における各入力端子の後段からＡＤコンバータ７０の出力までのインパルス応答（伝達関数）をＷ４(Ｚ)とする。

この時、図１６又は図１７の実線で示す経路Ｇのインパルス応答（伝達関数）ＩＲ７'(Ｚ)は、ＩＲ７'(Ｚ)＝ＩＲ７(Ｚ)・Ｗ４(Ｚ)となる。また、図１６又は図１７の実線で示す経路Ｈのインパルス応答（伝達関数）ＩＲ８'(Ｚ)は、ＩＲ８'(Ｚ)＝−ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)となる。なお、ＩＲ８_１(Ｚ)が位相反転しているのは、反転増幅回路６１にて反転されるためである。

今、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ８'(Ｚ)を位相反転した−ＩＲ８'(Ｚ)とすると、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_７(Ｚ)は、
ＩRall_７(Ｚ)＝−ＩＲ８'(Ｚ)・ＩＲ７'(Ｚ)
＝（−（−ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)））・
（ＩＲ７(Ｚ)・Ｗ４(Ｚ)）
＝ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)・
ＩＲ７(Ｚ)・Ｗ４(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数をＩＲ７'(Ｚ)とすると、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_８(Ｚ)は、
ＩRall_８(Ｚ)＝ＩＲ７'(Ｚ)・ＩＲ８'(Ｚ)
＝ＩＲ７(Ｚ)・Ｗ４(Ｚ)・（−ＩＲ８_１(Ｚ)・
ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)）
＝ＩＲ７(Ｚ)・Ｗ４(Ｚ)・（−ＩＲ８_１(Ｚ)）・
ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)
＝−ＩRall_７(Ｚ)
となる。

つまり、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_７(Ｚ)と、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_８(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ８'(Ｚ)を位相反転した−ＩＲ８'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数をＩＲ７'(Ｚ)と設定すればよいことがわかる。

あるいは、ＦＩＲフィルタ４のフィルタ係数を、ＩＲ８'(Ｚ)とすると、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_７(Ｚ)は、
ＩRall_７(Ｚ)＝ＩＲ８'(Ｚ)・ＩＲ７'(Ｚ)
＝（−ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)）・
（ＩＲ７(Ｚ)・Ｗ４(Ｚ)）
＝−ＩＲ８_１(Ｚ)・ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)・ＩＲ７(Ｚ)・Ｗ４(Ｚ)
となる。また、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ７'(Ｚ)を位相反転した−ＩＲ７'(Ｚ)とすると、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_８(Ｚ)は、
ＩRall_８(Ｚ)＝−ＩＲ７'(Ｚ)・ＩＲ８'(Ｚ)
＝（−（ＩＲ７(Ｚ)・Ｗ４(Ｚ)））・（−ＩＲ８_１(Ｚ)・
ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)）
＝ＩＲ７(Ｚ)・Ｗ４(Ｚ)・ＩＲ８_１(Ｚ)・
ＩＲ８_２(Ｚ)・Ｗ４(Ｚ)
＝−ＩRall_７(Ｚ)
となる。

つまり、ＦＩＲフィルタ４の入力からＡＤコンバータ７０の出力までの特性ＩRall_７(Ｚ)と、ＦＩＲフィルタ１１の入力からＡＤコンバータ７０の出力までの特性ＩRall_８(Ｚ)とは互いに打ち消しあう特性となることがわかる。この結果、ＦＩＲフィルタ４のフィルタ係数をＩＲ８'(Ｚ)とし、ＦＩＲフィルタ１１のフィルタ係数を、ＩＲ７'(Ｚ)を位相反転した−ＩＲ７'(Ｚ)と設定すればよいことがわかる。

そして、このようにＦＩＲフィルタ４、１１のフィルタ係数を設定することによって、加算回路６３において経路Ｇを伝達する信号を、経路Ｈを伝達する信号で打ち消すことが可能となる。この結果、入力端子６５に音声信号が入力されたときの、前述のエコーを防止することが可能となる。

そして、図１７に示すように、イヤホンマイク１８が接続された状態でインパルス応答ＩＲ７'(Ｚ)を取得し、このＩＲ７'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ７'(Ｚ)を取得し、このＩＲ７'(Ｚ)をＦＩＲフィルタ１１のフィルタ係数に設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。

なお、このＦＩＲフィルタ４のフィルタ係数にＩＲ８'(Ｚ)を位相反転した−ＩＲ８'(Ｚ)を設定し、ＦＩＲフィルタ１１のフィルタ係数にＩＲ７'(Ｚ)を設定する処理は、第１の実施形態と同様の処理を行うことによって可能となる。

＜＜第５の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図１８は、第５の実施形態を示す図である。図１８は、本発明に係るエコー防止回路、当該エコー防止回路に含まれるデジタル信号処理回路（ＤＳＰ８３）の一例を示すブロック図である。なお、図１８に示すエコー防止回路において、前述した第１の実施形態と同一の構成要件については、同一番号を付して説明を省略する。図１９は、図１８に示すＡＤＦ（Adaptive Digital Filter・適応デジタルフィルタ）７６の詳細図である。

ＤＳＰ８３は、入力端子３０、ＦＩＲフィルタ４、ＡＤＦ７６、出力端子３１、ＦＩＲフィルタ１１、出力端子３２、入力端子３３、減算回路７７（第２減算回路）、出力端子３４を有している。
減算回路７７の＋入力端子には、入力端子３３を介して、ＡＤコンバータ１４からのデジタル信号が入力される。また、減算回路７７の−入力端子には、ＡＤＦ７６からの出力信号が入力される。そして、減算回路７７は、ＡＤコンバータ１４からのデジタル信号とＡＤＦ７６からの出力信号とを減算して出力する。以下、減算回路７７からの出力信号を誤差信号という。

ＡＤＦ７６は、図１９破線内に示すとおり、参照信号入出力部７８、フィルタ係数部７９、乗算部８０、フィルタ係数更新部８１、加算部８２を有している。
参照信号入出力部７８は、ＦＩＲフィルタ４からのデジタル信号（以下、参照信号入出力部７８に入力されるデジタル信号を参照信号という）が入力されて、当該参照信号を保持する。そして、参照信号入出力部７８は、乗算部８０、フィルタ係数更新部８１に対し参照信号を出力する。
フィルタ係数部７９は、フィルタ係数更新部８１からのフィルタ係数が入力されて、当該フィルタ係数を保持する。そして、フィルタ係数部７９は、前述した参照信号入出力部７８から乗算部８０への参照信号の出力とともに、当該乗算部８０に対しフィルタ係数を出力する。また、フィルタ係数部７９は、フィルタ係数更新部８１に対しフィルタ係数を出力する。
乗算部８０は、参照信号とフィルタ係数を順次乗算した乗算結果を加算部８２に出力する。加算部８２は、乗算部８０からの出力信号を順次加算した結果を減算回路７７に出力する。

フィルタ係数更新部８１には、減算回路７７からの誤差信号が入力される。そして、フィルタ係数更新部８１は、誤差信号、参照信号、フィルタ係数に基づいて、例えばＬＭＳ（Least Mean Square）アルゴリズムやＮＬＭＳ（Normalized Least Mean Square：学習同定法）等の推定アルゴリズムによりフィルタ係数を算出してフィルタ係数部７９に出力する。なお、このフィルタ係数更新部８１によるフィルタ係数の算出は、入力端子３０にデジタル信号が入力されたときの、減算回路７７からの誤差信号の平均値が一定値以下となるように行われる。なお、この一定値とは、例えば誤差信号の平均値が一定値以下となった時の、ＤＡコンバータ１５から出力されるアナログ信号に基づいて発生する音声から、人がエコーを聴覚できないレベルとなるように定まる値である。

ＤＡコンバータ１５は、出力端子３４を介して、減算回路７７からのデジタル信号が入力される。そして、ＤＡコンバータ１５は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を出力する。

＝＝＝フィルタ係数部７９のフィルタ係数更新＝＝＝
図１９、図２０を参照しつつ、フィルタ係数部７９のフィルタ係数を更新するための処理動作の一例について説明する。図２０は、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の処理動作の一例を示すフローチャートである。なお、以下の説明においては、入力端子３０にデジタル信号が入力された時刻ｔにおいて、減算回路７７の＋入力端子に入力されるデジタル信号をＹｔ、参照信号入出力部７８に入力される参照信号をＸｔ（＝{Ｘｔ(０)、Ｘｔ(１)、・・、Ｘｔ(Ｎ−１)}）と示す。また、フィルタ係数部７９のフィルタ係数をＨｔ（＝{Ｈｔ(０)、Ｈｔ(１)、・・、Ｈｔ(Ｎ−１)}）と示す。また、フィルタ係数更新部８１にて算出されるフィルタ係数をＨｔ＋１（＝{Ｈｔ＋１(０)、Ｈｔ＋１(１)、・・、Ｈｔ＋１(Ｎ−１)}）と示して説明する。そして、i番目の参照信号をＸｔ(i)、フィルタ係数をＨｔ(i)、Ｈｔ＋１(i)と示す。

ＤＳＰ８３は、参照信号入出力部７８に参照信号Ｘｔを入力させると（Ｓ２０１）、減算回路７７の−入力端子に入力させる信号Ｙ'ｔを生成すべく、以下の処理を行う。ＤＳＰ８３は、先ずi＝０として（Ｓ２０２）、参照信号入出力部７８のＸｔ(０)とフィルタ係数部７９のＨｔ(０)をそれぞれ乗算部８０に出力させる。乗算部８０は、Ｘｔ(０)とＨｔ(０)を乗算した乗算結果を（Ｓ２０３）、加算部８２に出力する。加算部８２は、乗算部８０からの出力信号Ｘｔ(０)・Ｈｔ(０)とゼロを加算する。

次に、ＤＳＰ８３は、iをインクリメントしてi＝i＋１＝１とする（Ｓ２０４）。そして、ＤＳＰ８３は、乗算部８０の乗算結果がＸｔ(Ｎ−１)・Ｈｔ(Ｎ−１)まで達していないためi≧Ｎでないと判別し（Ｓ２０５・ＮＯ）、参照信号入出力部７８のＸｔ(１)とフィルタ係数部７９のＨｔ(１)をそれぞれ乗算部８０に出力させる。乗算部８０は、Ｘｔ(１)とＨｔ(１)を乗算した乗算結果を（Ｓ２０３）、加算部８２に出力する。加算部８２は、乗算部８０からの出力信号Ｘｔ(１)・Ｈｔ(１)とＸｔ(０)・Ｈｔ(０)を加算する。このように、Ｓ２０３からＳ２０５の処理をi≧Ｎまで繰り返すことによって（Ｓ２０５・ＹＥＳ）、加算部８２の加算結果は、Ｙ'ｔ（＝Ｘｔ(０)・Ｈｔ(０)＋・・＋Ｘｔ(Ｎ−１)・Ｈｔ(Ｎ−１)）となる。そして、加算部８２から減算回路７７の−入力端子へＹ'ｔが出力される（Ｓ２０６）。

減算回路７７は、＋入力端子に入力されたＹｔと、−入力端子に入力されたＹ'ｔを減算して出力する（Ｓ２０７）。そして、減算回路７７からの誤差信号が、フィルタ係数更新部８１に入力される。なお、この減算回路７７からの誤差信号をＥｔ（＝Ｙｔ−Ｙ'ｔ）と示して以下説明する。

フィルタ係数更新部８１は、フィルタ係数部７９のフィルタ係数を更新すべく以下の処理を実行する。先ず、フィルタ係数更新部８１は、Ｈｔ＋１(０)を算出すべくi＝０とする（Ｓ２０８）。Ｈｔ＋１(０)は、所定定数であるステップゲインをα、参照信号Ｘｔのノルム（つまり二乗和）を‖Ｘｔ‖^２とすると、
Ｈｔ＋１(０)＝Ｈｔ(０)＋（α・Ｅｔ・Ｘｔ(０)）／‖Ｘｔ‖^２
となる。そのため、フィルタ係数更新部８１が、参照信号入出力部７８からのＸｔ(０)、フィルタ係数部７９からのＨｔ(０)、減算回路７７からのＥｔに基づいて、上式を演算することによって、Ｈｔ＋１(０)が算出される（Ｓ２０９）。次に、フィルタ係数更新部８１は、Ｈｔ＋１(１)を算出すべくiをインクリメントしてi＝i＋１＝１とする（Ｓ２１０）。そして、フィルタ係数更新部８１は、算出したフィルタ係数がＨｔ＋１（Ｎ−１）に達していないためi≧Ｎでないと判別する（Ｓ２１１・ＮＯ）。そして前述と同様に、Ｈｔ＋１(１)は、
Ｈｔ＋１(１)＝Ｈｔ(１)＋（α・Ｅｔ・Ｘｔ(１)）／‖Ｘｔ‖^２
から算出される。このように、Ｓ２０９からＳ２１１の処理をi≧Ｎまで繰り返すことによって（Ｓ２１１・ＹＥＳ）、Ｈｔ＋１（＝{Ｈｔ＋１(０)、・・、Ｈｔ＋１(Ｎ−１)}）が算出されることとなる。そして、フィルタ係数更新部８１は、フィルタ係数部７９のフィルタ係数Ｈｔ（＝{Ｈｔ(０)、・・、Ｈｔ(Ｎ−１)}）をＨｔ＋１（＝{Ｈｔ＋１(０)、・・、Ｈｔ＋１(Ｎ−１)}）に更新すべく、当該Ｈｔ＋１をフィルタ係数部７９に出力する。

ＤＳＰ８３は、先ずフィルタ係数部７９のＨｔ(０)をＨｔ＋１(０)に更新すべくi＝０とする（Ｓ２１２）。この結果、フィルタ係数部７９のＨｔ(０)がＨｔ＋１(０)に更新される（Ｓ２１３）。次に、ＤＳＰ８３は、Ｈｔ(１)をＨｔ＋１(１)に更新すべくiをインクリメントしてi＝i＋１＝１とする（Ｓ２１４）。そして、ＤＳＰ８３は、Ｈｔ(Ｎ−１)がＨｔ＋１(Ｎ−１)に未だ更新されていないためＮ≧iでないと判別する（Ｓ２１５・ＮＯ）。そして、ＤＳＰ８３は、Ｈｔ(１)をＨｔ＋１(１)に更新する（Ｓ２１３）。このように、Ｓ２１３からＳ２１５の処理をＮ≧iまで繰り返すことによって（Ｓ２１５・ＹＥＳ）、フィルタ係数部７９のフィルタ係数Ｈｔ（＝{Ｈｔ(０)、・・、Ｈｔ(Ｎ−１)}）がＨｔ＋１（＝{Ｈｔ＋１(０)、・・、Ｈｔ＋１(Ｎ−１)}に更新される。

そして、再び前述したＳ２０２からＳ２０５の処理が行われる。この結果、フィルタ係数Ｈｔ＋１（＝{Ｈｔ＋１(０)、・・、Ｈｔ＋１(Ｎ−１)}）に基づく出力信号Ｙ'ｔが、加算部８２から減算回路７７の−入力端子に入力される。

このように、減算回路７７からの誤差信号に基づいて、フィルタ係数部７９のフィルタ係数を、当該誤差信号が反映されたフィルタ係数に更新することが可能となる。そして、この処理を繰り返すことによって、入力端子３０にデジタル信号が入力されたときの、減算回路７７からの誤差信号の平均値を一定値以下とすることが可能となる。つまり、エコーを防止することが可能となる。なお、フィルタ係数部７９のフィルタ係数を更新するアルゴリズムは、これに限るものではない。前述したようにＬＭＳアルゴリズムやＮＬＭＳアルゴリズム等の周知技術である推定アルゴリズムを用いることが可能である。また、例えば特開２００２−２４６８８０号に記載による処理でフィルタ係数部７９のフィルタ係数を更新することも可能である。

なお、上述した実施形態によれば、前述した処理についてハードェア（例えば減算回路７７、乗算部８０など）を用いて説明したが、これに限るものではない。例えば、前述した処理をプログラムデータとしてＲＯＭなどに予め記憶させておき、ＤＳＰ８３が備えるプロセッサが当該プログラムデータを読み出して処理することも可能である。

なお、本実施形態におけるＦＩＲフィルタ４のフィルタ係数、ＦＩＲフィルタ１１のフィルタ係数は、前述の第１の実施形態と同様の処理を行うことにより設定することが可能である。そして、イヤホンマイク１８が接続された状態で取得されたインパルス応答に基づいてＦＩＲフィルタ１１のフィルタ係数を設定することにより、差動増幅回路９にてイヤホンマイク１８の伝達特性に応じたより効果的なエコーの除去が行える。その結果、減算回路７７からの誤差信号が小さくなり、フィルタ係数部７９のフィルタ係数更新処理の繰り返し回数を削減することができる。つまり、エコーがキャンセルされるまでの時間を短縮することが可能となる。また、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態で取得されたインパルス応答に基づいてＦＩＲフィルタ１１のフィルタ係数を設定することにより、差動増幅回路９にてイヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じたより効果的なエコーの除去が行える。つまり、エコーがキャンセルされるまでの時間を更に短縮することが可能となる。

また、本実施形態は、前述の第１の実施形態にＡＤＦ７６、減算回路７７を設けたものであるがこれに限るものではない。前述の第２の実施形態〜第４の実施形態にも同様に、ＡＤＦ７６、減算回路７７を設けることも可能である。詳述すると第２の実施形態においては、本実施形態と同様にＡＤＦ７６、減算回路７７を設ける。また、第３、第４の実施形態においては、減算回路７７をＡＤコンバータ７０、ＤＡコンバータ７１間に設ける。そして、減算回路７７、ＤＡコンバータ７１間の信号線に現れる誤差信号をＡＤＦ７６に入力させ、ＡＤコンバータ６６からのデジタル信号を参照信号としてＡＤＦ７６に入力されるように設ける。

そして、例えばインパルス応答の測定誤差等により、差動増幅回路９（加算回路６３）において経路Ａを伝達する信号を、経路Ｂを伝達する信号で打ち消したときの結果が、エコーを十分に防止できないレベルとなる場合がある。この場合、上述した第５の実施形態によれば、減算回路７７において差動増幅回路９（加算回路６３）からの出力を、加算部８２からの出力信号Ｙ'ｔで打ち消すことが可能となる。この結果、入力端子３０（６５）にデジタル信号（音声信号）が入力されたときの、前述のエコーをより確実に防止することが可能となる。

＜＜第６の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図２１は、第６の実施形態を示す図である。図２１は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ２０２）の一例を示すブロック図である。

エコー防止回路は、ＣＰＵ２０１、ＤＳＰ２０２、ＡＤコンバータ２０３、ＤＡコンバータ２０５、増幅回路２０６、入出力端子２０７、差動増幅回路２０９、増幅回路２１０、ＡＤコンバータ２１４、ＤＡコンバータ２１５、ＤＡコンバータ２１２、増幅回路２１３を有している。なお、本実施形態においてはＣＰＵ２０１を構成要件としているが、ＣＰＵ２０１を構成要件としないことも可能である。
さらに、ＤＳＰ２０２は、入力端子２３０、出力端子２３１、デジタルフィルタ（ＡＲＡＭ：Auto-Regressive Moving Average)２１１（３００）（以下、デジタルフィルタ２１１という）、出力端子２３２、入力端子２３３、出力端子２３４を有している。

ＡＤコンバータ２０３には、例えば音声信号が入力される。そして、ＡＤコンバータ２０３は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、入力端子２３０を介してＤＳＰ２０２に入力させる。
ＤＳＰ２０２に入力されたデジタル信号は、出力端子２３１を介して出力されるとともに、デジタルフィルタ２１１に入力される。デジタルフィルタ２１１はデジタル信号に対して、当該デジタルフィルタ２１１のフィルタ係数に基づいてフィルタ処理を施して出力端子２３２に出力する。
ＤＡコンバータ２０５は、出力端子２３１を介してＤＳＰ２０２からのデジタル信号が入力される。そして、ＤＡコンバータ２０５は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を増幅回路２０６に出力する。増幅回路２０６は、所定の増幅率にてアナログ信号を増幅して出力する。

入出力端子２０７には、例えばアナログ信号に基づいて音声を発生させる機器（例えばイヤホンマイク、スピーカなど）が接続される。そして、入出力端子２０７を介して、増幅回路２０６からのアナログ信号が、接続された機器に対して出力される。また、入出力端子２０７には、例えば音声を音声信号に変換して出力する機器（例えばイヤホンマイク、マイクなど）が接続される。そして、入出力端子２０７には、接続された機器からの音声信号が入力される。この結果、入出力端子２０７を介して、音声信号が差動増幅回路２０９の＋入力端子に入力される。さらに、入出力端子２０７を介して出力された信号は、接続された機器を介して反射されて入出力端子２０７から入力され、差動増幅回路２０９の＋入力端子に入力される。ここで、反射されてくる信号とは、例えば、イヤホンマイク等を通じて戻ってくる信号や、イヤホンマイクから出力された音が耳の中で反射し、その反射音がイヤホンマイクによって音声信号に変換された信号等である。なお、入出力端子２０７は、出力信号（例えばアナログ信号）と入力信号（例えば音声信号）が排他的に入出力されるものではない。例えば、入出力端子２０７は、出力信号と入力信号とが同時に入出力される場合もある。なお、入出力信号共用ラインとは、入出力端子２０７に接続されるラインである。

ＤＡコンバータ２１２は、出力端子２３２を介して、デジタルフィルタ２１１からの出力信号が入力される。そして、ＤＡコンバータ２１２は、デジタルフィルタ２１１からの出力信号に対してデジタル・アナログ変換処理したアナログ信号を増幅回路２１３に出力する。増幅回路２１３は、所定の増幅率にてアナログ信号を増幅して差動増幅回路２０９の−入力端子に出力する。

差動増幅回路２０９は、入出力端子２０７からの音声信号を増幅回路２１０に出力する。増幅回路２１０は、音声信号を所定の増幅率にて増幅してＡＤコンバータ２１４に出力する。また、差動増幅回路２０９の＋入力端子には、増幅回路２０６からのアナログ信号が入力される。そして、差動増幅回路２０９は、＋入力端子に入力された増幅回路２０６からのアナログ信号と、−入力端子に入力された増幅回路２１３からのアナログ信号との差分を増幅して出力する。

ＡＤコンバータ２１４は、増幅回路２１０からの音声信号に対してアナログ・デジタル変換処理したデジタル信号を、入力端子２３３を介してＤＳＰ２０２に入力させる。入力端子２３３に入力されたデジタル信号は、出力端子２３４から出力される。ＤＡコンバータ２１５は、出力端子２３４を介してＤＳＰ２０２からのデジタル信号が入力される。そして、ＤＡコンバータ２１５は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を出力する。

ＣＰＵ２０１は、エコー防止回路を統括制御する。ＣＰＵ２０１は、例えばエコー防止回路をリセットするためのリセット信号が入力されると、後述するインパルス応答取得処理をＤＳＰ２０２にて実行させるべく指示信号を、ＤＳＰ２０２に出力する。さらに、ＣＰＵ２０１は、インパルス応答取得処理の初期動作として、例えば他方の論理値‘０’をＤＳＰ２０２に出力する。なお、本実施形態においてＣＰＵ２０１は、リセット信号が入力されることによって、インパルス応答取得処理をＤＳＰ２０２にて実行させるための指示信号を出力しているがこれに限るものではない。例えば、エコー防止回路、ＤＳＰ２０２を動作させるための電源投入をＣＰＵ２０１が検出したとき、前述の指示信号をＤＳＰ２０２に出力するように設けても良い。また、ＣＰＵ２０１は、アナログ回路の電気的変化（例えば増幅回路２１０の出力の振幅変化）を検出したとき、前述の指示信号をＤＳＰ２０２に出力するように設けても良い。

＝＝＝デジタルフィルタ２１１のフィルタ係数＝＝＝
以下、図２２及び図２３を参照しつつデジタルフィルタ２１１のフィルタ係数について詳述する。図２２は、図２１に示すエコー防止回路の経路Ｉ、Ｊを示した図である。また、図２３は、経路Ｉにイヤホンマイク１８が含まれる場合を示した図である。なお、イヤホンマイク１８は、入出力端子２０７に接続することができる。そして、入出力端子２０７から出力されるアナログ信号がイヤホンマイク１８に入力されると、イヤホンマイク１８はそのアナログ信号に基づいて振動板（不図示）を振動させることにより音声を出力する。また、イヤホンマイク１８は、イヤホンマイク１８を耳に装着している者が音声を発したときの鼓膜の振動を振動板でとらえることによりアナログ信号を生成して出力する。そして、イヤホンマイク１８から出力されるアナログ信号が入出力端子２０７から入力される。

前述したように増幅回路２０６からのアナログ信号は、入出力端子２０７からの出力のみならず、差動増幅回路２０９の＋入力端子にも入力される場合がある。つまり、差動増幅回路２０９の＋入力端子には、増幅回路２０６からのアナログ信号と、入出力端子２０７に入力された信号とを合わせた信号が入力される。なお、入出力端子２０７に入力される信号（第２入力信号）とは、音声信号のみならず、例えば電気的ノイズ信号や環境ノイズ等の信号も含まれるものとして以下説明する。そして、この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子２０７から入力される音声信号と増幅回路２０６からのアナログ信号が重畳されて差動増幅回路２０９の＋入力端子に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくデジタルフィルタ２１１のフィルタ係数を設定する。

そこで、図２２又は図２３の破線で示す出力端子２３１から差動増幅回路２０９の＋入力端子までのインパルス応答（伝達関数）をＩＲ９(Ｚ)とする。また、図２２又は図２３の破線で示す出力端子２３２から差動増幅回路２０９の−入力端子までのインパルス応答（伝達関数）をＩＲ１０(Ｚ)とする。また、図２２又は図２３の破線で示す差動増幅回路２０９における±入力端子の後段から入力端子２３３までのインパルス応答（伝達関数）をＷ５(Ｚ)とする。

今、デジタルフィルタ２１１のフィルタ係数をＱ(Ｚ)とした場合、差動増幅回路２０９の＋入力端子に入力される信号を−入力端子に入力される信号で打ち消すためには、
ＩＲ９(Ｚ)＝ＩＲ１０(Ｚ)・Ｑ(Ｚ)
の式が成り立つようにＱ(Ｚ)を設けることとなる。つまり、Ｑ(Ｚ)は、
Ｑ(Ｚ)＝ＩＲ９(Ｚ)／ＩＲ１０(Ｚ)
となるように設ければよい。しかしながら、ＤＳＰ２０２が取得可能なインパルス応答は、図２２又は図２３の実線で示す経路Ｉのインパルス応答（伝達関数）ＩＲ９'(Ｚ)（＝ＩＲ９(Ｚ)・Ｗ５(Ｚ))と、経路Ｊのインパルス応答（伝達関数）ＩＲ１０'(Ｚ)（＝−ＩＲ１０(Ｚ)・Ｗ５(Ｚ)）である。なお、ＩＲ１０(Ｚ)が位相反転されているのは、差動増幅回路２０９の−入力端子に入力されているためである。

この場合、経路Ｉを伝達する信号と経路Ｊを伝達する信号とが互いに打ち消しあうことを可能とする式は、
−ＩＲ９'(Ｚ)＝ＩＲ１０'(Ｚ)・Ｑ(Ｚ)
となる。つまり、Ｑ(Ｚ)を、
Ｑ(Ｚ)＝−ＩＲ９'(Ｚ)／ＩＲ１０'(Ｚ)
と設ければよいことがわかる。つまり、デジタルフィルタ２１１の特性は、伝達特性ＩＲ９'(Ｚ)を位相反転したものに、ＩＲ１０'(Ｚ)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、このようにデジタルフィルタ２１１のフィルタ係数を設定することによって、差動増幅回路２０９において経路Ｉを伝達する信号を、経路Ｊを伝達する信号で打ち消すことが可能となる。この結果、入力端子２３０にデジタル信号が入力されたときの、前述のエコーを防止することが可能となる。

そして、図２３に示すように、イヤホンマイク１８が接続された状態でインパルス応答ＩＲ９'(Ｚ)を取得し、このＩＲ９'(Ｚ)を位相反転したものに、ＩＲ１０'(Ｚ)の逆フィルタの特性を加えたフィルタ係数をデジタルフィルタ２１１に設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ９'(Ｚ)を取得し、このＩＲ９'(Ｚ)を位相反転したものに、ＩＲ１０'(Ｚ)の逆フィルタの特性を加えたフィルタ係数をデジタルフィルタ２１１に設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。

そして、前述したフィルタ係数をデジタルフィルタ２１１に設定すべく、ＤＳＰ２０２、デジタルフィルタ２１１は下記の構成となっている。

＝＝＝ＤＳＰ２０２及びデジタルフィルタ２１１の構成の詳細＝＝＝
以下、図２１〜図２６を参照しつつＤＳＰ２０２及びＤＳＰ２０２の構成要件であるデジタルフィルタ２１１の構成ついて詳述する。図２４(a)は、図２２又は図２３に示す経路Ｉのインパルス応答ＩＲ９'(Ｚ)を示した図である。図２４(b)は、図２２又は図２３に示す経路Ｊのインパルス応答ＩＲ１０'(Ｚ)を示した図である。図２５は、ＤＳＰ２０２の構成の一部を示すブロック図である。詳述すると、インパルス応答ＩＲ９'(Ｚ)、ＩＲ１０'(Ｚ)に基づいてデジタルフィルタ２１１のフィルタ係数を設定するための、ＤＳＰ２０２の構成の一部を示すブロック図である。図２６は、デジタルフィルタ２１１の一例として示すＡＲＭＡフィルタ３００の構成を示すブロック図である。詳述すると、ＡＲＭＡフィルタ３００は、ＩＲ９'(Ｚ)を位相反転したものに、ＩＲ１０'(Ｚ)の逆フィルタの特性を加えた特性をもつフィルタの一例である。なお、本実施形態においては、ＡＲＭＡフィルタを用いているがこれに限るものではない。前述したフィルタ係数が設定可能なデジタルフィルタであれば良い。

ＤＳＰ２０２は、図２５に示すようにインパルス応答格納メモリ２４３、２５５、インパルス用メモリ２４４、２４５、レジスタ２４６、２４９、２５０、２５７、スイッチ回路２６０Ａ〜２６０Ｋ、乗算回路２５８を有している。
また、ＡＲＭＡフィルタ３００は、図２６に示すように遅延回路２３５ａ１〜２３５ａＮ−１、乗算回路２３６ａ０〜２３６ａＮ−１、３０１ｂ１〜３０１ｂＮ−１、加算回路２３７ａ０〜２３７ａＮ−１、３０２ｂ０〜３０２ｂＮ−１、スイッチ回路２６０Ｌ、２６０Ｍを有している。
レジスタ２４９には、ＣＰＵ２０１からの前述した他方の論理値‘０’が入力される。

インパルス用メモリ２４４、２４５はそれぞれ、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、後述のインパルス応答取得処理において図２２又は図２３の実線で示す経路Ｉのインパルス応答ＩＲ９'(Ｚ）を取得する場合、インパルス用メモリ２４５のレジスタ０には、例えば一方の論理値‘１’が記憶される。そして、インパルス用メモリ２４５の他のレジスタ１〜Ｎ−１には、他方の論理値‘０’が記憶される。また、レジスタ２４６、インパルス用メモリ２４４のレジスタ０〜Ｎ−１には、他方の論理値‘０’が記憶される。

また、後述のインパルス応答取得処理において図２２又は図２３の実線で示す経路Ｊのインパルス応答ＩＲ１０'(Ｚ）を取得する場合、インパルス用メモリ２４４のレジスタ０には、例えば一方の論理値‘１’が記憶される。そして、インパルス用メモリ２４４の他のレジスタ１〜Ｎ−１には、他方の論理値‘０’が記憶される。また、レジスタ２４６、インパルス用メモリ２４５のレジスタ０〜Ｎ−１には、他方の論理値‘０’が記憶される。

インパルス応答格納メモリ２４３は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１には、ＤＳＰ２０２がスイッチ回路２６０Ｆを入力端子２３３側に切替え、スイッチ回路２６０Ｇを当該インパルス応答格納メモリ２４３側に切替えることによって、入力端子２３３を介して経路Ｉにおけるサンプリング周期単位ごとのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ９'(Ｚ)）が記憶される。例えば、先ず入力端子２３３を介してインパルス応答ｉｍｐ(０)がレジスタＮ−１に記憶される。そして、次のインパルス応答ｉｍｐ(１)はレジスタＮ−１に記憶され、レジスタ０に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶される。そして、この処理が繰り返されることによって、インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１には、インパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ９'(Ｚ)）が記憶されることとなる。なお、サンプリング周期とは、図２４(a)に示す各インパルス応答ｉｍｐ(０)〜(Ｎ−１)間の時間間隔である。また、インパルス応答格納メモリ２４３は、ＤＳＰ２０２がスイッチ回路２６０Ｈをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ２４９に記憶された他方の論理値‘０’によってクリアされる。

また、インパルス応答格納メモリ２５５は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。インパルス応答格納メモリ２５５のレジスタ０〜Ｎ−１には、ＤＳＰ２０２がスイッチ回路２６０Ｆを入力端子２３３側に切替え、スイッチ回路２６０Ｇを当該インパルス応答格納メモリ２５５側に切替えることによって、入力端子２３３を介して経路Ｊにおけるサンプリング周期単位ごとのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１０'(Ｚ)）が記憶される。なお、インパルス応答格納メモリ２５５のレジスタ０〜Ｎ−１へのインパルス応答ｉｍｐ(０)〜(Ｎ−１)の記憶は、前述したインパルス応答格納メモリ２４３と同様である。また、インパルス応答格納メモリ２５５は、ＤＳＰ２０２がスイッチ回路２６０Ｉをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ２４９に記憶された他方の論理値‘０’によってクリアされる。

レジスタ２５０には、インパルス応答格納メモリ２４３からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が一時記憶される。また、レジスタ２５４には、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が一時記憶される。
レジスタ２５７には、インパルス応答格納メモリ２４３に記憶されたインパルス応答ｉｍｐ(０)〜(Ｎ−１)を、乗算回路２５８にて位相反転させるべく−１を示すバイナリデータが予め記憶されている。

乗算回路２５８は、レジスタ２５０の値とレジスタ２５７の値とを乗算した乗算結果をＡＲＭＡフィルタ３００に出力する。詳述すると、ＤＳＰ２０２がスイッチ回路２６０Ｋをレジスタ０から順次切替えることによって、レジスタ２５０にインパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１からのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が順次入力される。そして、乗算回路２５８が、レジスタ２５０の値とレジスタ２５７の値とを順次乗算することによって、インパルス応答ｉｍｐ(０)〜(Ｎ−１)が位相反転されたインパルス応答−ｉｍｐ(０)〜(Ｎ−１)がＡＲＭＡフィルタ３００に出力されることとなる。

遅延回路２３５a１〜２３５aＮ−１は、入力端子２３０を介して入力されるデジタル信号Ｘｎを、サンプリングの周期単位ごとに遅延して出力する。例えば、遅延回路２３５a１はデジタル信号Ｘｎを１サンプリング周期位相遅延させたデジタル信号Ｘｎ−１を乗算回路２３６ａ１、３０１ｂ１、遅延回路２３５ａ２に出力する。また、遅延回路２３５aＮ−１はデジタル信号Ｘｎ−（Ｎ−１）を、乗算回路２３６ａＮ−１、３０１ａＮ−１に出力する。

乗算回路３０１ｂ１〜３０１ｂＮ−１、減算回路３０２ｂ０〜３０２ｂＮ−１は、前述したＩＲ１０'(Ｚ)の逆フィルタを構成するものである。
乗算回路３０１ｂ１〜３０１ｂＮ−１は、インパルス応答格納メモリ２５５のレジスタ１〜Ｎ−１に保持されているインパルス応答ｉｍｐ(１)〜(Ｎ−１)が乗算係数としてそれぞれ設定される。詳述すると、ＤＳＰ２０２がスイッチ回路２６０Ｊをレジスタ１から順次切替え、スイッチ回路２６０Ｍを乗算回路３０１ｂ１から順次切替えることによって、インパルス応答ｉｍｐ(１)〜(Ｎ−１)が順次入力され、乗算回路３０１ｂ１〜３０１ｂＮ−１の乗算係数が設定されることとなる。そして、乗算回路３０１ｂ１〜３０１ｂＮ−１は、遅延回路２３５a１〜２３５aＮ−１からのデジタル信号Ｘｎ−１〜Ｘｎ−（Ｎ−１）に対して設定された乗算係数で乗算し、乗算結果を減算回路３０２ｂ１〜３０２ｂＮ−１に出力する。

減算回路３０２ｂ１〜３０２ｂＮ−１は、乗算回路３０１ｂ１〜３０１ｂＮ−１から入力されるデジタル信号を減算した減算結果を、図２６矢印に示す方向へ出力する。また、減算回路３０２ｂ０は、減算回路３０２ｂ１からの減算結果と入力端子２３０を介して入力されるデジタル信号とを減算する。この結果、減算回路３０２ｂ０の減算結果は、入力端子２３０を介して入力されるデジタル信号を、乗算回路３０１ｂ１〜３０１ｂＮ−１の乗算結果で減算したものとなる。

乗算回路２３６ａ０〜２３６ａＮ−１は、乗算回路２５８からの位相反転されたインパルス応答−ｉｍｐ(０)〜(Ｎ−１)が乗算係数としてそれぞれ設定される。詳述すると、ＤＳＰ２０２がスイッチ回路２６０Ｌを乗算回路２３６ａ０から順次切替えることによって、位相反転されたインパルス応答−ｉｍｐ(０)〜(Ｎ−１)が順次入力され、乗算回路２３６ａ０〜２３６ａＮ−１の乗算係数が設定されることとなる。そして、乗算回路２３６ａ１〜２３６ａＮ−１は、遅延回路２３５a１〜２３５aＮ−１からのデジタル信号Ｘｎ−１〜Ｘｎ−（Ｎ−１）に対して設定された乗算係数で乗算し、乗算結果を加算回路２３７ａ１２３７ａＮ−１に出力する。また、乗算回路２３６ａ０には、前述した減算回路３０２ｂ０からの減算結果が入力され、当該減算結果に対して乗算係数（−ｉｍｐ(０)）で乗算した乗算結果を加算回路２３７ａ０に出力する。

加算回路２３７ａ１〜２３７ａＮ−１は、乗算回路２３６ａ１〜２３６ａＮ−１から入力されるデジタル信号を加算した加算結果を、図２６矢印に示す方向へ出力する。また、加算回路２３７ａ０は、加算回路２３７ａ１からの加算結果と、乗算回路２３６ａ０からの乗算結果とを加算する。この結果、加算回路２３７ａ０の加算結果は、入力端子２３０にデジタル信号が入力されたときの、前述したフィルタ係数が設定されたＡＲＭＡフィルタ３００にてフィルタ処理がなされた結果となる。

＝＝インパルス応答取得処理によるＡＲＡＭ３００のフィルタ係数設定＝＝
以下、図２１〜図２７を参照しつつエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路によるインパルス応答取得処理、ＡＲＡＭ３００のフィルタ係数設定の動作について説明する。なお、本実施形態においては、デジタルフィルタ２１１のフィルタ係数設定の一例として、前述したＡＲＭＡフィルタ３００の乗算回路２３６ａ０〜２３６ａＮ−１、３０１ｂ１〜３０１ｂＮ−１の乗算係数設定を用いて説明する。図２７は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の動作の一例を示すフローチャートである。

ＣＰＵ２０１は、例えば、エコー防止回路をリセットするためのリセット信号が入力されると、インパルス応答取得処理をＤＳＰ２０２にて実行させるべく指示信号を、ＤＳＰ２０２に出力する。また、ＣＰＵ２０１は、インパルス応答取得処理の初期動作として、他方の論理値‘０’をＤＳＰ２０２出力する。ＤＳＰ２０２に入力された他方の論理値‘０’は、レジスタ２４９に入力される。

ＤＳＰ２０２は、ＣＰＵ２０１からの前述の指示信号が入力されたか否かを判別する（Ｓ３０１）。そして、ＤＳＰ２０２は、ＣＰＵ２０１からの指示信号が入力されたと判別すると（Ｓ３０１・ＹＥＳ）、先ずスイッチ回路２６０Ｈをレジスタ０〜レジスタＮ−１に順次切替える。この結果、レジスタ２４９に記憶された他方の論理値‘０’によって、インパルス応答格納メモリ２４３のレジスタ０〜レジスタＮ−１の内容がクリアされる（Ｓ３０２）。以下、インパルス応答格納メモリ２４３に記憶させるi番目のインパルス応答をｉｍｐ(ｉ)(ｉ＝０、・・・、Ｎ−１)と示して説明する。そして、ＤＳＰ２０２は、インパルス応答格納メモリ２４３のレジスタＮ−１に記憶させるインパルス応答ｉｍｐ(０)を取得すべくi＝０とし（Ｓ３０３）、入力端子２３０をハイインピーダンスとした上で、以下の処理を実行する。

ＤＳＰ２０２は、図２２又は図２３に示した経路Ｉのインパルス応答ｉｍｐ(０)を取得するために、当該経路Ｉへ出力端子２３１からのインパルス出力が可能であるか否かを判別する（Ｓ３０４）。例えば、このＤＳＰ２０２による判別としては、出力端子２３１からの信号の出力や入力端子２３３への信号の入力がされている状態であるか否かを判別することによって行う。仮に、出力端子２３１からの信号の出力や入力端子２３３への信号の入力がされている状態でインパルスを出力すると、正確なインパルス応答ｉｍｐ(０)を取得できない可能性があるためである。

そして、ＤＳＰ２０２は、経路Ｉへのインパルス出力が可能であると判別すると（Ｓ３０４・ＹＥＳ）、ｉ＝０であるか否かを判別する（Ｓ３０５）。Ｓ３０３においてｉ＝０であるため、ＤＳＰ２０２はi＝０であると判別することとなる（Ｓ３０５・ＹＥＳ）。そして、ＤＳＰ２０２は、インパルス用メモリ２４５のレジスタ０に一方の論理値‘１’を記憶させる。また、ＤＳＰ２０２は、インパルス用メモリ２４５の他のレジスタ１〜Ｎ−１、レジスタ２４６、インパルス用メモリ２４４のレジスタ０〜Ｎ−１に、他方の論理値‘０’を記憶させる。そして、ＤＳＰ２０２は、スイッチ回路２６０Ｃをインパルス用メモリ２４５側に切替え、スイッチ回路２６０Ａをインパルス用メモリ２４４側に切替え、スイッチ回路２６０Ｅをレジスタ２４６側に切替える。また、ＤＳＰ２０２は、スイッチ回路２６０Ｆを入力端子２３３側に切替え、スイッチ回路２６０Ｇをインパルス応答格納メモリ２４３側に切替える。次に、ＤＳＰ２０２は、スイッチ回路２６０Ｄ、２６０Ｂをそれぞれ、レジスタ０に切替える。この結果、インパルス用メモリ２４５のレジスタ０に記憶された一方の論理値‘１’によるインパルスが出力端子２３１から出力されることとなる（Ｓ３０６）。出力端子２３１から出力されたインパルスは、経路Ｉを伝達して入力端子２３３に入力される（Ｓ３０７）。この結果、インパルス応答ｉｍｐ(０)が取得できたこととなる（図２４(a)・ｉｍｐ(０)）。そして、このインパルス応答ｉｍｐ(０)は、先ずインパルス応答格納メモリ２４３のレジスタＮ−１に記憶される。

次に、インパルス応答ｉｍｐ(１)を取得するため、ＤＳＰ２０２はiをインクリメントして、ｉ＝ｉ＋１＝１とする（Ｓ３０８）。そして、ＤＳＰ２０２は、取得したインパルス応答が未だｉｍｐ(Ｎ−１)まで達していないためi≧Ｎでないと判別し（Ｓ３０９・ＮＯ）、前述したＳ３０４の処理を再び繰り返すこととなる。さらに、Ｓ３０８においてｉ＝１≠０となっているため（Ｓ３０５・ＮＯ）、ＤＳＰ２０２は、スイッチ回路２６０Ｄ、２６０Ｂをそれぞれ、レジスタ１に切替える。この結果、出力端子２３１からはインパルスが出力されない（Ｓ３１０）。そのため、入力端子２３３には、Ｓ３０６において出力されたインパルスの１サンプリング周期位相遅延したインパルスｉｍｐ(１)が入力される。そして、このインパルス応答ｉｍｐ(１)はインパルス応答格納メモリ２４３のレジスタＮ−１に記憶され、レジスタＮ−１に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶されることとなる。このように、Ｓ３０４からＳ３０９の処理をｉ≧Ｎまで繰り返すことによって（Ｓ３０９・ＹＥＳ）、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ９'(Ｚ)）が取得される。この結果、インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１に、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されたこととなる。

次に、ＤＳＰ２０２は、スイッチ回路２６０Ｉをレジスタ０〜レジスタＮ−１に順次切替える。この結果、レジスタ２４９に記憶された他方の論理値‘０’によって、インパルス応答格納メモリ２５５のレジスタ０〜レジスタＮ−１がクリアされる（Ｓ３１１）。以下、インパルス応答格納メモリ２５５に記憶させるｊ番目のインパルス応答をｉｍｐ(ｊ)(ｊ＝０、・・・、Ｎ−１)と示して説明する。そして、ＤＳＰ２０２は、インパルス応答格納メモリ２５５のレジスタＮ−１に記憶させるインパルス応答ｉｍｐ(０)を取得すべくｊ＝０とし（Ｓ３１２）、以下の処理を実行する。

ＤＳＰ２０２は、図２２又は図２３に示した経路Ｊのインパルス応答ｉｍｐ(０)を取得するために、当該経路Ｊへインパルス出力が可能であるか否かを判別する（Ｓ３１３）。このＤＳＰ２０２による判別は、前述したＳ３０４と同様である。

そして、ＤＳＰ２０２は、経路Ｊへのインパルス出力が可能であると判別すると（Ｓ３１３・ＹＥＳ）、ｊ＝０であるか否かを判別する（Ｓ３１４）。Ｓ３１２においてｊ＝０であるため、ＤＳＰ２０２はｊ＝０であると判別することとなる（Ｓ３１４・ＹＥＳ）。そして、ＤＳＰ２０２は、インパルス用メモリ２４４のレジスタ０に一方の論理値‘１’を記憶させる。また、ＤＳＰ２０２は、インパルス用メモリ２４４の他のレジスタ１〜Ｎ−１、レジスタ２４６、インパルス用メモリ２４５のレジスタ０〜Ｎ−１に、他方の論理値‘０’を記憶させる。そして、ＤＳＰ２０２は、スイッチ回路２６０Ｇをインパルス応答格納メモリ２５５側に切替える。次に、ＤＳＰ２０２は、スイッチ回路２６０Ｄ、２６０Ｂをそれぞれ、レジスタ０に切替える。この結果、インパルス用メモリ２４４のレジスタ０に記憶された一方の論理値‘１’によるインパルスが出力端子２３２から出力されることとなる（Ｓ３１５）。出力端子２３２から出力されたインパルスは、経路Ｊを伝達して入力端子２３３に入力される（Ｓ３１６）。この結果、インパルス応答ｉｍｐ(０)が取得できたこととなる（図２４(ｂ)・ｉｍｐ(０)）。そして、このインパルス応答ｉｍｐ(０)は、先ずインパルス応答格納メモリ２５５のレジスタＮ−１に記憶される。

次に、インパルス応答ｉｍｐ(１)を取得するため、ＤＳＰ２０２はｊをインクリメントして、ｊ＝ｊ＋１＝１とする（Ｓ３１７）。そして、ＤＳＰ２０２は、取得したインパルス応答が未だｉｍｐ(Ｎ−１)まで達していないためｊ≧Ｎでないと判別し（Ｓ３１８・ＮＯ）、前述したＳ３１３の処理を再び繰り返すこととなる。さらに、Ｓ３１７においてｊ＝１≠０となっているため（Ｓ３１４・ＮＯ）、ＤＳＰ２０２は、スイッチ回路２６０Ｄ、２６０Ｂをそれぞれ、レジスタ１に切替える。この結果、出力端子２３２からはインパルスが出力されない（Ｓ３１９）。そのため、入力端子２３３には、Ｓ３１５において出力されたインパルスの１サンプリング周期位相遅延したインパルスｉｍｐ(１)が入力される。そして、このインパルス応答ｉｍｐ(１)はインパルス応答格納メモリ２５５のレジスタＮ−１に記憶され、レジスタＮ−１に記憶されていたインパルス応答ｉｍｐ(０)はレジスタＮ−２に記憶されることとなる。このように、Ｓ３１３からＳ３１８の処理をｊ≧Ｎまで繰り返すことによって（Ｓ３１８・ＹＥＳ）、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ１０'(Ｚ)）が取得される。この結果、インパルス応答格納メモリ２５５のレジスタ０〜Ｎ−１に、インパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が記憶されたこととなる。

ＤＳＰ２０２は、インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１に記憶されているインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)を位相反転させるべく、スイッチ回路２６０Ｋをレジスタ０から順次切替える。この結果、インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１からのインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)が、レジスタ２５０を介して順次乗算回路２５８に入力される。乗算回路２５８は、レジスタ２５０の値とレジスタ２５７の値とを順次乗算した乗算結果をＡＲＭＡフィルタ３００に出力する。この結果、インパルス応答ｉｍｐ(０)〜(Ｎ−１)が位相反転されたインパルス応答−ｉｍｐ(０)〜(Ｎ−１)が乗算回路２５８からＡＲＭＡフィルタ３００に順次出力されることとなる。

そして、ＤＳＰ２０２は、乗算回路２５８からのインパルス応答−ｉｍｐ(０)〜(Ｎ−１)を乗算回路２３６ａ０〜２３６ａＮ−１の乗算係数に設定すべく以下の処理を行う。先ず、ＤＳＰ２０２は、乗算回路２５８からのインパルス応答−ｉｍｐ(０)を乗算回路２６０ａ０の乗算係数に設定すべくi＝０とし（Ｓ３２０）、スイッチ回路２６０Ｌを乗算回路２３６ａ０側へ切替える。この結果、乗算回路２３６ａ０の乗算係数にインパルス応答−ｉｍｐ(０)が設定される（Ｓ３２１）。次に、ＤＳＰ２０２は、乗算回路２５８からのインパルス応答−ｉｍｐ(１)を乗算回路２６０ａ１の乗算係数に設定すべくiをインクリメントして、i＝i＋１＝１とする（Ｓ３２２）。そして、ＤＳＰ２０２は、乗算回路２３６ａＮ−１まで乗算係数を設定していないためi≧Ｎでないと判別し（Ｓ３２３・ＮＯ）、スイッチ回路２６０Ｌを乗算回路２３６ａ１側へ切替える。この結果、乗算回路２３６ａ１の乗算係数にインパルス応答−ｉｍｐ(１)が設定される（Ｓ３２１）。このようにＳ３２１からＳ３２３の処理をi≧Ｎまで繰り返すことによって（Ｓ３２３・ＹＥＳ）、乗算回路２５８からのインパルス応答−ｉｍｐ(０)〜(Ｎ−１)が乗算回路２３６ａ０〜２３６ａＮ−１の乗算係数に設定されることとなる。

また、ＤＳＰ２０２は、インパルス応答格納メモリ２５５のレジスタ１〜Ｎ−１に記憶されているインパルス応答ｉｍｐ(１)〜(Ｎ−１)をＡＲＭＡフィルタ３００に出力させるべく、スイッチ回路２６０Ｊをレジスタ１から順次切替える。この結果、インパルス応答格納メモリ２５５のレジスタ１〜Ｎ−１からのインパルス応答ｉｍｐ(１)〜(Ｎ−１)が、ＡＲＭＡフィルタ３００に順次出力されることとなる。

そして、ＤＳＰ２０２は、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(１)〜(Ｎ−１)を乗算回路３０１ｂ１〜３０１ｂＮ−１の乗算係数に設定すべく以下の処理を行う。先ず、ＤＳＰ２０２は、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(１)を乗算回路３０１ｂ１の乗算係数に設定すべくｊ＝１とし（Ｓ３２４）、スイッチ回路２６０Ｍを乗算回路３０１ｂ１側へ切替える。この結果、乗算回路３０１ｂ１の乗算係数にインパルス応答ｉｍｐ(１)が設定される（Ｓ３２５）。次に、ＤＳＰ２０２は、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(２)を乗算回路３０１ｂ２の乗算係数に設定すべくｊをインクリメントして、ｊ＝ｊ＋１＝１とする（Ｓ３２６）。そして、ＤＳＰ２０２は、乗算回路３０１ｂＮ−１まで乗算係数を設定していないためｊ≧Ｎでないと判別し（Ｓ３２７・ＮＯ）、スイッチ回路２６０Ｍを乗算回路３０１ｂ２側へ切替える。この結果、乗算回路３０１ｂ２の乗算係数にインパルス応答ｉｍｐ(２)が設定される（Ｓ３２５）。このようにＳ３２５からＳ３２７の処理をｊ≧Ｎまで繰り返すことによって（Ｓ３２７・ＹＥＳ）、インパルス応答格納メモリ２５５からのインパルス応答ｉｍｐ(１)〜(Ｎ−１)が乗算回路３０１ｂ１〜３０１ｂＮ−１の乗算係数に設定されることとなる。

なお、上述した実施形態によれば、前述した処理についてハードェア（例えばスイッチ回路２６０など）を用いて説明したが、これに限るものではない。例えば、前述した処理をプログラムデータとしてＲＯＭなどに予め記憶させておき、ＤＳＰ２０２が備えるプロセッサが当該プログラムデータを読み出して処理することも可能である。

＜＜第７の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
以下、図２２、図２８〜図３２を参照して第７の実施形態について説明する。なお、本実施形態は、前述した第６の実施形態おいて取得したインパルス応答ＩＲ９'(Ｚ)、ＩＲ１０'(Ｚ)に基づく、デジタルフィルタ２１１のフィルタ係数設定についての他の形態を示すものである。そして、本実施形態においては、デジタルフィルタ２１１の一例としてＦＩＲフィルタ３０３を用いたときの、フィルタ係数設定について説明する。本実施形態において第６の実施形態と同一の構成要件については同一番号を付して説明を省略する。

図２８は、ＦＩＲフィルタ３０３を用いた場合の、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ２０２）の一例を示すブロック図である。図２９は、インパルス応答ＩＲ９'(Ｚ)、ＩＲ１０'(Ｚ)に基づいてＦＩＲフィルタ３０３のフィルタ係数を設定するためのＤＳＰ２９５の一例を示すブロック図である。図３０は、図２９に示すＡＤＦ２８４の詳細図である。図３１は、ＤＳＰ２０２の構成の一部を示すブロック図である。図３２は、ＦＩＲフィルタ３０３のその他の一例を示す図である。なお、本実施形態においては、ＤＳＰ２９５をＤＳＰ２０２とは別途に設けて、ＦＩＲフィルタ３０３のフィルタ係数を設定するための処理を行っているがこれに限るものではない。例えば、ＤＳＰ２９５の後述する処理を、ＤＳＰ２０２の内部にて行うように設けることも可能である。

ＤＳＰ２９５は、白色ノイズ生成回路２８７、入力端子２９６、２９７、ＦＩＲフィルタ２８５、２８６、減算回路２８８、ＡＤＦ２８４、出力端子２９８を有している。

白色ノイズ生成回路２８７は、全周波数帯のレベルがほぼ一定となる白色ノイズを生成する。例えば、白色ノイズ生成回路２８７は、線形フィードバックレジスタ方式によって、白色ノイズとしてのＭ（Maximum length sequenceの頭文字）系列乱数を生成する。なお、このＭ系列乱数の生成については、例えば特開平５−２４１７９５等の周知技術を用いることが可能である。また、本実施形態においては白色ノイズを用いているがこれに限るものではない。周期性のないノイズであれば可能であり、例えば有色ノイズを用いることも可能である。そして、白色ノイズ生成回路２８７は、生成したＭ系列乱数Ｌ(Ｎ)（Ｎはサンプル数であり、ＦＩＲフィルタ２８５、２８６のタップ数と同数である）をＦＩＲフィルタ２８５、２８６に出力する。

ＦＩＲフィルタ２８５は、スイッチ回路２６０Ｎをレジスタ０から順次切替えることによって、入力端子２９６を介して、レジスタ０〜Ｎ−１に記憶されている経路Ｊのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１０'(Ｚ)）が順次入力される。この結果、ＦＩＲフィルタ２８５のフィルタ係数として、経路Ｊのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が設定される。そして、ＦＩＲフィルタ２８５は、設定されたフィルタ係数に基づいて、白色ノイズ生成回路２８７からのＭ系列乱数Ｌ(Ｎ)に対して畳み込み演算を施してＡＤＦ２８４に出力する。なお、本実施形態においては、ＦＩＲフィルタ２８５からの出力信号を、参照信号Ｘt（＝{Ｘt(０)、・・、Ｘt(Ｎ−１)}、i番目をＸt(i)と示す）と示して以下説明する。

また、ＦＩＲフィルタ２８６は、スイッチ回路２６０Ｋをレジスタ０から順次切替えることによって、入力端子２９７を介して、インパルス応答格納メモリ２４３のレジスタ０〜Ｎ−１に記憶されている経路Ｉのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ９'(Ｚ)）が順次入力される。この結果、ＦＩＲフィルタ２８６のフィルタ係数として、経路Ｉのインパルス応答ｉｍｐ(０)〜(Ｎ−１)が設定される。そして、ＦＩＲフィルタ２８６は、設定されたフィルタ係数に基づいて、白色ノイズ生成回路２８７からのＭ系列乱数Ｌ(Ｎ)に対して畳み込み演算を施して減算回路２８８に出力する。なお、本実施形態においては、ＦＩＲフィルタ２８６による畳み込み演算結果をＹtと示して以下説明する。なお、前述したＦＩＲフィルタ２８５、２８６は、周知のＦＩＲフィルタを用いることが可能である。

減算回路２８８の＋入力端子には、ＦＩＲフィルタ２８６からのＹtが入力される。また、減算回路２８８の−入力端子には、後述するＡＤＦ２８４からの出力信号Ｙ'tが入力される。そして、減算回路２８８は、ＦＩＲフィルタ２８６からのＹtとＡＤＦ２８８からのＹ'tとを減算して出力する。以下、減算回路２８８からの出力信号を誤差信号Ｅtと示して以下説明する。
ＡＤＦ２８４は、図３０一点鎖線内に示すとおり、参照信号入出力部２８９、フィルタ係数部２９０、乗算部２９１、フィルタ係数更新部２９２、加算部２９３、レジスタ２９４、スイッチ回路２６０Ｑ〜２６０Ｕを有している。
参照信号入出力部２８９は、ＦＩＲフィルタ２８５からの参照信号Ｘtが入力されて、当該参照信号Ｘtを保持する。そして、参照信号入出力部２８９は、乗算部２９１、フィル係数更新部２９２に対し参照信号Ｘtを出力する。

フィルタ係数部２９０は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、フィルタ係数部２９０のレジスタ０〜Ｎ−１には、スイッチ回路２６０Ｑ、２６０Ｒをフィルタ係数更新部２９２側に切替え、スイッチ回路２６０Ｓを乗算部２９１側に切替え、スイッチ回路２６０Ｔをレジスタ０から順次切替えることによって、当該フィルタ係数更新部２９２からのフィルタ係数が順次入力される。レジスタ０〜Ｎ−１は、順次入力されたフィルタ係数を保持する。そして、フィルタ係数部２９０は、スイッチ回路２６０Ｒを乗算部２９１側に切替え、スイッチ回路２６０Ｔをレジスタ０から順次切替えることによって、レジスタ０〜Ｎ−１のフィルタ係数を乗算部２９１に順次出力する。また、フィルタ係数部２９０は、スイッチ回路２６０Ｕをレジスタ０から順次切替えることによって、レジスタ０〜Ｎ−１のフィルタ係数をフィルタ係数更新部２９２に順次出力する。なお、本実施形態においては、フィルタ係数部２９０のフィルタ係数をＨt（＝{Ｈt(０)、・・、Ｈt(Ｎ−１)}、i番目をＨt(i)と示す）と示し、レジスタ０〜Ｎ−１にはフィルタ係数Ｈt(０)〜Ｈt(Ｎ−１)が保持されているものとして以下説明する。

乗算回路２９１は、参照信号入出力部２８９からの参照信号Ｘtとフィルタ係数部２９０からのフィルタ係数Ｈtを順次乗算した乗算結果を加算部２９３に出力する。
加算部２９３は、乗算部２９１からの出力信号を順次加算した結果を減算回路２８８に出力する。なお、この加算部２９３からの出力信号が前述したＹ'tとなる。

フィルタ係数更新部２９２には、減算回路２８８からの誤差信号Ｅtが入力される。そして、フィルタ係数更新部２９２は、誤差信号Ｅt、参照信号Ｘt、フィルタ係数Ｈtに基づいて、後述する例えばＬＭＳアルゴリズムやＮＬＭＳアルゴリズム等によりフィルタ係数Ｈt＋1（＝{Ｈt＋1(０)、・・、Ｈt＋1(Ｎ−１)}、i番目をＨt＋1(i)と示す）を算出してフィルタ係数部２９０に出力する。なお、このフィルタ係数更新部２９２よるフィルタ係数の算出は、減算回路２８８からの誤差信号Ｅtの平均値が一定値以下となるように行われる。なお、この一定値とは、例えば誤差信号の平均値が一定値以下となった時の、ＤＡコンバータ２１５（図２２）から出力されるアナログ信号に基づいて発生する音声から、人がエコーを聴覚できないレベルとなるように定まる値である。
レジスタ２９４は、ＤＳＰ２９５からの例えば他方の論理値‘０’の論理値が入力されて、当該他方の論理値‘０’を保持する。

ＤＳＰ２０２は、第６の実施形態で示した構成の他に、図２８、図３１に示すようにＦＩＲフィルタ３０３、フィルタ係数格納メモリ２４７、レジスタ２４８、スイッチ回路２６０Ｎ、２６０Ｐ〜２６０Ｒを有している。
また、ＦＩＲフィルタ３０３は、図３１一点鎖線内に示すデジタル信号用メモリ２４２（破線）、乗算回路２５１、ＡＤＤ２５２、ＡＣＣ２５３、スイッチ回路２６０Ｏを有している。
レジスタ２４８には、ＣＰＵ２０１からの前述した他方の論理値‘０’が入力される。

フィルタ係数格納メモリ２４７は、Ｎ個のアドレス０〜Ｎ−１から構成されている。そして、フィルタ係数格納メモリ２４７のアドレス０〜Ｎ−１には、スイッチ回路２６０Ｑをアドレス０から順次切替えることによって、ＡＤＦ２８４からのフィルタ係数（Ｈt(０)、・・、Ｈt(Ｎ−１)）が順次記憶される。詳述すれば、前述したＡＤＦ２８４のスイッチ回路２６０Ｔがレジスタ０から順次切替わるとともに、スイッチ回路２６０Ｑがアドレス０から順次切替わることによって、アドレス０から順次フィルタ係数（Ｈt(０)、・・、Ｈt(Ｎ−１)）が順次記憶されることとなる。

デジタル信号用メモリ２４２は、Ｎ個のレジスタ０〜Ｎ−１から構成されている。そして、デジタル信号用メモリ２４２には、入力端子２３０を介してＡＤコンバータ２０３（図２２）からのデジタル信号が順次入力される。そして、レジスタ０〜Ｎ−１にデジタル信号が順次入力されることにより、デジタル信号は１サンプリング周期単位ずつ遅延されることとなる。例えばデジタル信号をＸｎとすると、レジスタ０はＸｎを１サンプリング周期遅延させたＸｎ−１をレジスタ１に出力する。また、デジタル信号用メモリ２４２は、ＤＳＰ２０２がスイッチ回路２６０Ｒをレジスタ０からレジスタＮ−１へと順次切替えることによって、レジスタ２４８に記憶された他方の論理値‘０’によってクリアされる。

乗算回路２５１は、ＤＳＰ２０２がスイッチ回路２６０Ｏ、２６０Ｐをそれぞれ、レジスタ０、アドレス０から順次切替えることによって、デジタル信号用メモリ２４２からのデジタル信号（Ｘｎ、・・、Ｘｎ−（Ｎ−１））と、フィルタ係数格納メモリ２４７からのフィルタ係数（Ｈt(０)、・・、Ｈt(Ｎ−１)）が順次入力される。そして、乗算回路２５１は、デジタル信号（Ｘｎ、・・、Ｘｎ−（Ｎ−１））とフィルタ係数（Ｈt(０)、・・、Ｈt(Ｎ−１)）とを順次乗算した乗算結果をＡＤＤ２５２に出力する。例えば、乗算回路２５１は、デジタル信号用メモリ２４２からのＸｎと、フィルタ係数格納メモリ２４７からのフィルタ係数Ｈｔ(０)を乗算した乗算結果をＡＤＤ２５２に出力する。次に、乗算回路２５１は、デジタル信号用メモリ２４２からのＸｎ−１と、フィルタ係数格納メモリ２４７からのフィルタ係数Ｈｔ(１)を乗算した乗算結果をＡＤＤ２５２に出力する。そして、この処理が繰り返されることによって、デジタル信号（Ｘｎ、・・、Ｘｎ−（Ｎ−１））とフィルタ係数Ｈt（＝{Ｈt(０)、・・、Ｈt(Ｎ−１)}とが順次乗算されることとなる。

ＡＣＣ２５３は、ＡＤＤ２５２からの加算結果が入力されて、この加算結果を保持する。ＡＤＤ２５２は、乗算回路２５１からの乗算結果と、ＡＣＣ２５３に記憶されている前回のＡＤＤ２５２の加算結果とを加算した結果をＡＣＣ２５３に出力する。この結果、ＡＣＣ２５３には（Ｘｎ・Ｈｔ(０)＋・・＋（Ｘｎ−（Ｎ−１））・（Ｈｔ(Ｎ−１)））が記憶されることとなる。この結果、ＦＩＲフィルタ３０３は、フィルタ係数格納メモリ２４７に記憶されたフィルタ係数に基づき、デジタル信号に対して畳み込み演算処理を施したこととなる。そして、ＦＩＲフィルタ３０３は、畳み込み演算処理を施したデジタル信号を、出力端子２３２に出力する。

そして、このようにＦＩＲフィルタ３０３のフィルタ係数を設定することによって、差動増幅回路２０９において経路Ｉを伝達する信号を、経路Ｊを伝達する信号で打ち消すことが可能となる。この結果、入力端子２３０にデジタル信号が入力されたときの、前述のエコーを防止することが可能となる。

なお、本実施形態においては、ＦＩＲフィルタ３０３を前述した構成にて述べているがこれに限るものではない。例えば、図３２に示す構成としても良い。この場合、デジタル信号用メモリ２４２に対応した遅延回路３３５ａ１〜３３５ａＮ−１、乗算回路２５１に対応した乗算回路３３６ａ０〜３３６ａＮ−１、ＡＤＤ２５２、ＡＣＣ２５３に対応した加算回路３３７を設けても良い。以下、ＦＩＲフィルタ３０３が図２６に示す構成で設けられた場合について説明する。同図に示すように、ＦＩＲフィルタ３０３は、縦続接続されたＮ−１個の遅延回路３３５a１〜３３５aＮ−１と、入力されるデジタル信号をそれぞれ乗算するＮ個の乗算回路３３６a０〜３３６aＮ−１と、乗算回路３３６a０〜３３６aＮ−１からの出力を合算する加算回路３３７とを有している。

遅延回路３３５a１〜３３５aＮ−１は、入力端子２３０を介して入力されるデジタル信号Ｘｎを、サンプリングの周期単位ごとに遅延して出力する。例えば、遅延回路３３５a１はデジタル信号Ｘｎを１サンプリング周期位相遅延させたデジタル信号Ｘｎ−１を出力し、遅延回路３３５aＮ−１はデジタル信号Ｘｎ−（Ｎ−１）を出力する。

乗算回路３３６a０〜３３６aＮ−１は、スイッチ回路２６０Ｐ、２６０Ｎが順次切替わることにより、フィルタ係数格納メモリ２４７に記憶されたフィルタ係数（Ｈt(０)、・・、Ｈt(Ｎ−１)）が乗算係数としてそれぞれ設定される。そして、乗算回路３３６a０〜３３６aＮ−１は、入力されるデジタル信号に対して設定された乗算係数で乗算した乗算結果を出力する。
加算回路３３７は、乗算回路３３６a０〜３３６aＮ−１からの出力信号を合算する。この結果、前述したＦＩＲフィルタ３０３と同様の畳み込み演算を施すことが可能となる。

＝＝＝ＦＩＲフィルタ３０３のフィルタ係数設定＝＝＝
図２８〜図３３を参照しつつ、ＦＩＲフィルタ３０３のフィルタ係数を設定するための処理動作の一例について説明する。図３３は、ＦＩＲフィルタ３０３のフィルタ係数を設定する処理動作の一例を示すフローチャートである。

ＤＳＰ２９５は、例えばＣＰＵ２０１からの指示信号により、先ずフィルタ係数部２９０のフィルタ係数をクリアさせるべく、レジスタ２９４に他方の論理値‘０’を入力させる。そして、ＤＳＰ２９５は、スイッチ回路２６０Ｓをレジスタ２９４側に切替え、スイッチ回路２６０Ｔをレジスタ０から順次切替える。この結果、レジスタ２９４に保持されている他方の論理値‘０’によって、フィルタ係数部２９０のレジスタ０〜Ｎ−１がクリアされる（Ｓ４０１）。
そして、ＤＳＰ２９５は、入力端子２９６を介して入力される、インパルス応答格納メモリ２５５からの経路Ｊのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ１０'(Ｚ)）をＦＩＲフィルタ２８５のフィルタ係数に設定する（Ｓ４０２）。また、ＤＳＰ２９５は、入力端子２９７を介して入力される、インパルス応答格納メモリ２４３からの経路Ｉのインパルス応答ｉｍｐ(０)〜(Ｎ−１)（＝ＩＲ９'(Ｚ)）をＦＩＲフィルタ２８６のフィルタ係数に設定する（Ｓ４０３）。

白色ノイズ生成回路２８７は、例えば線形フィードバックレジスタ方式によって、白色ノイズとしてのＭ系列乱数Ｌ(Ｎ)を生成して、ＦＩＲフィルタ２８５、ＦＩＲフィルタ２８６に出力する（Ｓ４０４）。
ＦＩＲフィルタ２８５は、設定されたフィルタ係数に基づいて、白色ノイズ生成回路２８７からのＭ系列乱数Ｌ(Ｎ)に対して畳み込み演算を施して、演算結果である参照信号Ｘt（＝{Ｘt(０)、・・、Ｘt(Ｎ−１)}）をＡＤＦ２８４に出力する（Ｓ４０５）。
また、ＦＩＲフィルタ２８６は、設定されたフィルタ係数に基づいて、白色ノイズ生成回路２８７からのＭ系列乱数Ｌ(Ｎ)に対して畳み込み演算を施して、演算結果であるＹtを減算回路２８８の＋入力端子に出力する（Ｓ４０６）。

ＤＳＰ２９５は、減算回路２８８の−入力端子に入力させるＹ'ｔを生成すべく、以下の処理を行う。ＤＳＰ２９５は、先ずi＝０として（Ｓ４０７）、スイッチ回路２６０Ｒ、２６０Ｓを乗算回路２９１側に切替え、スイッチ回路２６０Ｔをレジスタ０側に切替える。そして、ＤＳＰ２９５は、参照信号入出力部２８９のＸt(０)とフィルタ係数部２９０のＨt(０)をそれぞれ乗算部２９１に出力させる。乗算部２９１は、Ｘt(０)とＨt(０)を乗算し（Ｓ４０８）、乗算結果Ｘt(０)・Ｈt(０)を加算部２９３に出力する。

次に、ＤＳＰ２９５は、iをインクリメントしてi＝i＋１＝１とする（Ｓ４０９）。そして、ＤＳＰ２９５は、乗算部２９１の乗算結果がＸt(Ｎ−１)・Ｈt(Ｎ−１)まで達していないためi≧Ｎでないと判別する（Ｓ４１０・ＮＯ）。そして、ＤＳＰ２９５は、スイッチ回路２６０Ｔをレジスタ１側に切替えてフィルタ係数部２９０のＨt(１)を出力させるとともに、参照信号入出力部２８９のＸt(１)をそれぞれ乗算部２９１に出力させる。乗算部２９１は、Ｘt(１)とＨt(１)を乗算し（Ｓ４０８）、乗算結果Ｘt(１)・Ｈt(１)を加算部２９３に出力する。このように、Ｓ４０８からＳ４１０の処理をi≧Ｎまで繰り返すことによって（Ｓ４１０・ＹＥＳ）、乗算部２９１の乗算結果Ｘt(０)・Ｈt(０)・・Ｘt(Ｎ−１)・Ｈt(Ｎ−１)が加算部２９３に順次出力されることとなる。加算部２９３が乗算部２９１からの乗算結果を順次加算することによって（Ｓ４１１）、加算部２９３の加算結果は、Ｙ't（＝Ｘt(０)・Ｈt(０)＋・・＋Ｘt(Ｎ−１)・Ｈt(Ｎ−１)）となる。そして、加算部２９３から減算回路２８８の−入力端子へＹ'tが出力される。
減算回路２８８は、＋入力端子に入力されたＹtと、−入力端子に入力されたＹ'tを減算し（Ｓ４１２）、減算結果である誤差信号Ｅtをフィルタ係数更新部２９２に出力する。

そして、フィルタ係数更新部２９２は、誤差信号Ｅｔに基づくフィルタ係数を算出すべく以下の処理を実行する。先ず、フィルタ係数更新部２９２は、Ｈt＋1(０)を算出すべくi＝０とする（Ｓ４１３）。Ｈt＋1(０)は、所定定数であるステップゲインをα、参照信号Ｘtのノルム（つまり二乗和）を‖Ｘt‖^２とすると、
Ｈt＋1(０)＝Ｈt(０)＋（α・Ｅt・Ｘt(０)）／‖Ｘt‖^２
となる。そのため、フィルタ係数更新部２９２が、参照信号入出力部２８９からのＸt(０)、フィルタ係数部２９０からのＨt(０)、減算回路２８８からのＥtに基づいて、上式を演算することによって、Ｈt＋1(０)が算出される（Ｓ４１４）。次に、フィルタ係数更新部２９２は、Ｈｔ＋1(１)を算出すべくiをインクリメントしてi＝i＋１＝１とする（Ｓ４１５）。そして、フィルタ係数更新部２９２は、算出したフィルタ係数がＨｔ＋1（Ｎ−１）に達していないためi≧Ｎでないと判別する（Ｓ４１６・ＮＯ）。前述と同様に、Ｈｔ＋1(１)は、
Ｈｔ＋1(１)＝Ｈｔ(１)＋（α・Ｅｔ・Ｘｔ(１)）／‖Ｘｔ‖^２
から算出される。このように、Ｓ４１４からＳ４１６の処理をi≧Ｎまで繰り返すことによって（Ｓ４１６・ＹＥＳ）、Ｈｔ＋1(Ｎ)（＝{Ｈｔ＋1(０)、・・、Ｈｔ＋1(Ｎ−１)}）が算出されることとなる。次に、ＤＳＰ２９５は、誤差信号Ｅｔの平均値が一定値未満であるか否かを判別する（Ｓ４１７）。そして、ＤＳＰ２９５は、誤差信号Ｅｔの平均値が一定値未満でないと判別すると（Ｓ４１７・ＮＯ）、前述したＳ４０４以降の処理を再び繰り返すこととなる。

このように、減算回路２８８からの誤差信号Ｅｔの平均値が一定値未満でない場合、当該誤差信号Ｅｔに基づいたフィルタ係数Ｈｔ＋1が算出されることとなる。そして、この処理を繰り返すことによって、ＦＩＲフィルタ２８５のフィルタ係数に経路Ｊのインパルス応答が設定され、ＦＩＲフィルタ２８６のフィルタ係数に経路Ｉのインパルス応答が設定された状態において、白色ノイズ生成回路２８７からＭ系列乱数Ｌ(Ｎ)がＦＩＲフィルタ２８５、２８６に入力されたときの、減算回路２８８からの誤差信号Ｅｔを一定値未満とすることが可能となる。そして、誤差信号Ｅｔが一定値未満である場合のフィルタ係数Ｈｔ＋1(Ｎ)は、経路Ｉを伝達する信号と、経路Ｊを伝達する信号とが互いに打ち消しあうことを可能とするフィルタ係数であることがわかる。つまり、エコーを防止することが可能となる。

そして、ＤＳＰ２９５は、誤差信号Ｅｔの平均値が一定値未満であると判別すると（Ｓ４１７・ＹＥＳ）、フィルタ係数部２９０のフィルタ係数を更新すべく以下の処理を実行する。ＤＳＰ２９５は、先ずフィルタ係数部２９０のレジスタ０のフィルタ係数Ｈ(０)を、Ｈｔ＋1(０)に更新すべくi＝０とする（Ｓ４１８）。そして、ＤＳＰ２９５は、スイッチ回路２６０Ｒをフィルタ係数更新部２９２側へ切替え、スイッチ回路２６０Ｔをレジスタ０側に切替える。この結果、フィルタ係数部２９０のレジスタ０に保持されているフィルタ係数Ｈｔ(０)がＨｔ＋1(０)に更新される（Ｓ４１９）。次に、ＤＳＰ２９５は、Ｈｔ(１)をＨｔ＋1(１)に更新すべくiをインクリメントしてi＝i＋１＝１とする（Ｓ４２０）。そして、ＤＳＰ２９５は、レジスタＮ−１のフィルタ係数Ｈｔ(Ｎ−１)がＨｔ＋1(Ｎ−１)に未だ更新されていないためＮ≧iでないと判別する（Ｓ４２１・ＮＯ）。そして、スイッチ回路２６０Ｔをレジスタ１側に切替えることによって、前述したようにレジスタ１に保持されているフィルタ係数Ｈｔ(１)をＨｔ＋1(１)に更新する（Ｓ４１９）。このように、Ｓ４１９からＳ４２１の処理をＮ≧iまで繰り返すことによって（Ｓ４２１・ＹＥＳ）、フィルタ係数部２９０のレジスタ０〜Ｎ−１のフィルタ係数Ｈｔ（＝{Ｈｔ(０)、・・、Ｈｔ(Ｎ−１)}）が、Ｈｔ＋1(Ｎ)（＝{Ｈｔ＋1(０)、・・、Ｈｔ＋1(Ｎ−１)}に更新されることとなる。

そして、ＤＳＰ２９５は、スイッチ回路２６０Ｑを出力端子２９８側へ切替え、スイッチ回路２６０Ｔをレジスタ０側から順次切替えることによって、フィルタ係数部２９０のフィルタ係数Ｈｔ（＝{Ｈｔ(０)、・・、Ｈｔ(Ｎ−１)}を、出力端子２９８を介してフィルタ係数格納メモリ２４７に出力することが可能となる。そして、ＤＳＰ２０２がスイッチ回路２６０Ｑをアドレス０から順次切替えることによって、ＦＩＲフィルタ３０３のフィルタ係数に、フィルタ係数部２９０のフィルタ係数Ｈｔ（＝{Ｈｔ(０)、・・、Ｈｔ(Ｎ−１)}を設定することが可能となる。

なお、前述したフィルタ係数部２９０のフィルタ係数Ｈ(Ｎ)を更新するアルゴリズムは、これに限るものではない。前述したようにＬＭＳアルゴリズムやＮＬＭＳアルゴリズム等の周知技術である推定アルゴリズムを用いることが可能である。また、例えば特開２００２−２４６８８０号に記載による処理でフィルタ係数部２９０のフィルタ係数Ｈ(Ｎ)を更新することも可能である。

なお、上述した実施形態によれば、前述した処理についてハードェア（例えば減算回路２８８、乗算部２９１など）を用いて説明したが、これに限るものではない。例えば、前述した処理をプログラムデータとしてＲＯＭなどに予め記憶させておき、ＤＳＰ２０２が備えるプロセッサが当該プログラムデータを読み出して処理することも可能である。

＜＜第８の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３４は、第８の実施形態を示す図である。図３４は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。なお、図３４に示すエコー防止回路おいて、前述した第６、第７の実施形態と同一の構成要件については、同一番号を付して説明を省略する。

エコー防止回路は、ＣＰＵ２０１、ＤＳＰ２０２、ＡＤコンバータ２０３、ＤＡコンバータ２０５、増幅回路２０６、入出力端子２０７、加算回路２６３、増幅回路２１０、ＡＤコンバータ２１４、ＤＡコンバータ２１５、ＤＡコンバータ２１２、反転増幅回路２６１、利得位相調整回路（Ｇ／Ｐ）２７５を有している。
つまり、本実施形態は、第６、第７の実施形態における差動増幅回路２０９、増幅回路２１３に代えて、反転増幅回路２６１、利得位相調整回路２７５、加算回路２６３を設けた構成となっている。なお、本実施形態においてもＣＰＵ２０１を構成要件としているが、ＣＰＵ２０１を構成要件としないことも可能である。
さらに、ＤＳＰ２０２は、入力端子２３０、出力端子２３１、デジタルフィルタ２１１、出力端子２３２、入力端子２３３、出力端子２３４を有している。

反転増幅回路２６１は、ＤＡコンバータ２１２からのアナログ信号を、所定の増幅率にて反転増幅して利得位相調整回路２７５に出力する。
利得位相調整回路２７５は、反転増幅回路２６１からのアナログ信号に対して、利得および位相の調整を施して加算回路２６３に出力する。なお、この利得位相調整回路２７５によるアナログ信号の利得および位相の調整は、入力端子２３０にデジタル信号が入力されたときの後述する加算回路２６３の出力をゼロとするため、増幅回路２０６からのアナログ信号とは位相反転したアナログ信号を生成すべく行われる。
加算回路２６３は、増幅回路２０６からのアナログ信号が入力される。そして、加算回路２６３は、増幅回路２０６からのアナログ信号と、利得位相調整回路２７５からのアナログ信号とを加算した加算結果を増幅回路２１０に出力する。また、加算回路２６３は、入出力端子２０７からの音声信号を増幅回路２１０に出力する。

＝＝＝デジタルフィルタ２１１のフィルタ係数＝＝＝
図３５及び図３６を参照しつつデジタルフィルタ２１１のフィルタ係数について詳述する。図３５は、図３４に示すエコー防止回路の経路Ｋ、Ｌを示した図である。また、図３６は、経路Ｋにイヤホンマイク１８が含まれる場合を示した図である。

前述したように増幅回路２０６からのアナログ信号は、入出力端子２０７からの出力のみならず、加算回路２６３にも入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子２０７から入力される音声信号と増幅回路２０６からのアナログ信号が重畳されて加算回路２６３に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくデジタルフィルタ２１１のフィルタ係数を設定する。

そこで、図３５又は図３６の破線で示す出力端子２３１から加算回路２６３の入力端子までのインパルス応答（伝達関数）をＩＲ１１(Ｚ)とする。また、図３５又は図３６の一点鎖線で示す出力端子２３２から反転増幅回路２６１の入力までのインパルス応答（伝達関数）をＩＲ１２_１(Ｚ)とする。また、図３５又は図３６の二点鎖線で示す反転増幅回路２６１の入力から加算回路２６３の入力端子までのインパルス応答（伝達関数）をＩＲ１２_２(Ｚ)とする。そして、ＩＲ１２(Ｚ)＝−ＩＲ１２_１(Ｚ)・ＩＲ１２_２(Ｚ)とする。また、図３５又は図３６の破線で示す加算回路２６３における各入力端子の後段から入力端子２３３までのインパルス応答（伝達関数）をＷ６(Ｚ)とする。

今、デジタルフィルタ２１１のフィルタ係数をＱ(Ｚ)とした場合、加算回路２６３において、増幅回路２０６からの信号を利得位相調整回路２７５からの信号で打ち消すためには、
ＩＲ１１(Ｚ)＝ＩＲ１２(Ｚ)・Ｑ(Ｚ)
の式が成り立つようにＱ(Ｚ)を設けることとなる。つまり、Ｑ(Ｚ)は、
Ｑ(Ｚ)＝ＩＲ１１(Ｚ)／ＩＲ１２(Ｚ)
となるように設ければよい。しかしながら、ＤＳＰ２０２が取得可能なインパルス応答は、図３５又は図３６の実線で示す経路Ｋのインパルス応答（伝達関数）ＩＲ１１'(Ｚ)（＝ＩＲ１１(Ｚ)・Ｗ６(Ｚ))と、経路Ｌのインパルス応答（伝達関数）ＩＲ１２'(Ｚ)（＝−ＩＲ１２_１(Ｚ)・ＩＲ１２_２(Ｚ)・Ｗ６(Ｚ)）である。なお、ＩＲ１２_１(Ｚ)が位相反転されているのは、反転増幅回路２６１にて反転されるためである。

この場合、経路Ｋを伝達する信号と経路Ｌを伝達する信号とが互いに打ち消しあうことを可能とする式は、
−ＩＲ１１'(Ｚ)＝ＩＲ１２'(Ｚ)・Ｑ(Ｚ)
となる。つまり、Ｑ(Ｚ)を、
Ｑ(Ｚ)＝−ＩＲ１１'(Ｚ)／ＩＲ１２'(Ｚ)
と設ければよいことがわかる。つまり、デジタルフィルタ２１１の特性は、伝達特性ＩＲ１１'(Ｚ)を位相反転したものに、ＩＲ１２'(Ｚ)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、このようにデジタルフィルタ２１１のフィルタ係数を設定することによって、加算回路２６３において経路Ｋを伝達する信号を、経路Ｌを伝達する信号で打ち消すことが可能となる。この結果、入力端子２３０にデジタル信号が入力されたときの、前述のエコーを防止することが可能となる。

そして、図３６に示すように、イヤホンマイク１８が接続された状態でインパルス応答ＩＲ１１'(Ｚ)を取得し、このＩＲ１１'(Ｚ)を位相反転したものに、ＩＲ１２'(Ｚ)の逆フィルタの特性を加えたフィルタ係数をデジタルフィルタ２１１に設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ１１'(Ｚ)を取得し、このＩＲ１１'(Ｚ)を位相反転したものに、ＩＲ１２'(Ｚ)の逆フィルタの特性を加えたフィルタ係数をデジタルフィルタ２１１に設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。

なお、このデジタルフィルタ２１１の特性を、伝達特性ＩＲ１１'(Ｚ)を位相反転したものに、ＩＲ１２'(Ｚ)の逆フィルタの特性を加えた特性とする処理は、第６の実施形態と同様の処理を行うことによって可能となる。

また、経路Ｋのインパルス応答ＩＲ１１'(Ｚ)をＦＩＲフィルタ２８６（図２９）のフィルタ係数に設定し、経路Ｌのインパルス応答ＩＲ１２'(Ｚ)をＦＩＲフィルタ２８５（図２９）のフィルタ係数に設定して、第７の実施形態と同様の処理を行うことにより、デジタルフィルタ２１１のフィルタ係数を設定することも可能である。

＜＜第９の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図３７は、第９の実施形態を示す図である。図３７は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ２６４）の一例を示すブロック図である。なお、図３７に示すエコー防止回路において、前述した第６、第７の実施形態と同一の構成要件については、同一番号を付して説明を省略する。

エコー防止回路は、ＣＰＵ２０１、ＤＳＰ２６４、増幅回路２０６、入出力端子２０７、差動増幅回路２０９、増幅回路２１０、増幅回路２１３を有している。なお、本実施形態においてもＣＰＵ２０１を構成要件としているが、ＣＰＵ２０１を構成要件としないことも可能である。
さらに、ＤＳＰ２６４は、入力端子２６５、ＡＤコンバータ２６６、ＤＡコンバータ２６７、出力端子２６８、入力端子２６９、ＡＤコンバータ２７０、ＤＡコンバータ２７１、出力端子２７２、デジタルフィルタ２１１、ＤＡコンバータ２７３、出力端子２７４を有している。
つまり、本実施形態は、第６、第７の実施形態におけるＡＤコンバータ２０３、２１４、ＤＡコンバータ２０５、２１２、２１５がＤＳＰ２６４内部に設けられた構成となっている。

ＡＤコンバータ２６６には、入力端子２６５を介して、例えば音声信号が入力される。そして、ＡＤコンバータ２６６は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、ＤＡコンバータ２６７、デジタルフィルタ２１１に出力する。
デジタルフィルタ２１１はデジタル信号に対して、当該デジタルフィルタ２１１のフィルタ係数に基づいてフィルタ処理を施してＤＡコンバータ２７３に出力する。
ＤＡコンバータ２６７は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子２６８を介して出力させる。この結果、増幅回路２０６には、ＤＡコンバータ２６７からのアナログ信号が入力される。
ＤＡコンバータ２７３は、デジタルフィルタ２１１からのデジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子２７４を介して出力させる。この結果、増幅回路２１３には、ＤＡコンバータ２７３からのアナログ信号が入力される。
ＡＤコンバータ２７０には、入力端子２６９を介して、増幅回路２１０からの音声信号が入力される。そして、ＡＤコンバータ２７０は、音声信号に対してアナログ・デジタル変換処理したデジタル信号を、ＤＡコンバータ２７１に出力する。
ＤＡコンバータ２７１は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を、出力端子２７２を介して出力させる。

＝＝＝デジタルフィルタ２１１のフィルタ係数＝＝＝
図３８及び図３９を参照しつつデジタルフィルタ２１１のフィルタ係数について詳述する。図３８は、図３７に示すエコー防止回路の経路Ｍ、Ｎを示した図である。また、図３９は、経路Ｍにイヤホンマイク１８が含まれる場合を示した図である。

前述したように増幅回路２０６からのアナログ信号は、入出力端子２０７からの出力のみならず、差動増幅回路２０９の＋入力端子にも入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子２０７から入力される音声信号と増幅回路２０６からのアナログ信号が重畳されて差動増幅回路２０９の＋入力端子に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべくデジタルフィルタ２１１のフィルタ係数を設定する。

そこで、図３８又は図３９の破線で示すＤＡコンバータ２６７の入力から差動増幅回路２０９の＋入力端子までのインパルス応答（伝達関数）をＩＲ１３(Ｚ)とする。また、図３８又は図３９の破線で示すＤＡコンバータ２７３の入力から差動増幅回路２０９の−入力端子までのインパルス応答（伝達関数）をＩＲ１４(Ｚ)とする。また、図３８又は図３９の破線で示す差動増幅回路２０９の±入力端子の後段からＡＤコンバータ２７０の出力までのインパルス応答（伝達関数）をＷ７(Ｚ)とする。

今、デジタルフィルタ２１１のフィルタ係数をＱ(Ｚ)とした場合、差動増幅回路２０９において、増幅回路２０６からの信号を増幅回路２１３からの信号で打ち消すためには、
ＩＲ１３(Ｚ)＝ＩＲ１４(Ｚ)・Ｑ(Ｚ)
の式が成り立つようにＱ(Ｚ)を設けることとなる。つまり、Ｑ(Ｚ)は、
Ｑ(Ｚ)＝ＩＲ１３(Ｚ)／ＩＲ１４(Ｚ)
となるように設ければよい。しかしながら、ＤＳＰ２６４が取得可能なインパルス応答は、図３８又は図３９の実線で示す経路Ｍのインパルス応答（伝達関数）ＩＲ１３'(Ｚ)（＝ＩＲ１３(Ｚ)・Ｗ７(Ｚ))と、経路Ｎのインパルス応答（伝達関数）ＩＲ１４'(Ｚ)（＝−ＩＲ１４(Ｚ)・Ｗ７(Ｚ)）である。なお、ＩＲ１４(Ｚ)が位相反転されているのは、差動増幅回路２０９の−入力端子に入力されているためである。

この場合、経路Ｍを伝達する信号と経路Ｎを伝達する信号とが互いに打ち消しあうことを可能とする式は、
−ＩＲ１３'(Ｚ)＝ＩＲ１４'(Ｚ)・Ｑ(Ｚ)
となる。つまり、Ｑ(Ｚ)を、
Ｑ(Ｚ)＝−ＩＲ１３'(Ｚ)／ＩＲ１４'(Ｚ)
と設ければよいことがわかる。つまり、デジタルフィルタ２１１の特性は、伝達特性ＩＲ１３'(Ｚ)を位相反転したものに、ＩＲ１４'(Ｚ)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、このようにデジタルフィルタ２１１のフィルタ係数を設定することによって、差動増幅回路２０９において経路Ｍを伝達する信号を、経路Ｎを伝達する信号で打ち消すことが可能となる。この結果、入力端子２６５に音声信号が入力されたときの、前述のエコーを防止することが可能となる。

そして、図３９に示すように、イヤホンマイク１８が接続された状態でインパルス応答ＩＲ１３'(Ｚ)を取得し、このＩＲ１３'(Ｚ)を位相反転したものに、ＩＲ１４'(Ｚ)の逆フィルタの特性を加えたフィルタ係数をデジタルフィルタ２１１に設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ１３'(Ｚ)を取得し、このＩＲ１３'(Ｚ)を位相反転したものに、ＩＲ１４'(Ｚ)の逆フィルタの特性を加えたフィルタ係数をデジタルフィルタ２１１に設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。

なお、このデジタルフィルタ２１１の特性を、伝達特性ＩＲ１３'(Ｚ)を位相反転したものに、ＩＲ１４'(Ｚ)の逆フィルタの特性を加えた特性とする処理は、第６の実施形態と同様の処理を行うことによって可能となる。

また、経路Ｍのインパルス応答ＩＲ１３'(Ｚ)をＦＩＲフィルタ２８６（図２９）のフィルタ係数に設定し、経路Ｎのインパルス応答ＩＲ１４'(Ｚ)をＦＩＲフィルタ２８５（図２９）のフィルタ係数に設定して、第７の実施形態と同様の処理を行うことにより、デジタルフィルタ２１１のフィルタ係数を設定することも可能である。

＜＜第１０の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図４０は、第１０の実施形態を示す図である。図４０は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路（ＤＳＰ２６４）の一例を示すブロック図である。
なお、図４０に示すように第１０の実施形態におけるエコー防止回路は、前述した第８の実施形態（図３１）、第９の実施形態（図３３）を組み合わせた構成となっており、同一の構成要件については同一番号を付して説明を省略する。

＝＝＝デジタルフィルタ２１１のフィルタ係数その１＝＝＝
図４１及び図４２を参照しつつデジタルフィルタ２１１のフィルタ係数について詳述する。図４１は、図４０に示すエコー防止回路の経路Ｏ、Ｐを示した図である。また、図４２は、経路Ｏにイヤホンマイク１８が含まれる場合を示した図である。

前述したように増幅回路２０６からのアナログ信号は、入出力端子２０７からの出力のみならず、加算回路２６３にも入力される場合がある。この場合、当該アナログ信号によるエコーが発生することとなる。或いは、入出力端子２０７から入力される音声信号と増幅回路２０６からのアナログ信号が重畳されて加算回路２６３に入力されることにより、エコーが発生することとなる。そこで、このエコーを防止すべデジタルフィルタ２１１のフィルタ係数を設定する。

そこで、図４１又は図４２の破線で示すＤＡコンバータ２６７の入力から加算回路２６３の入力端子までのインパルス応答（伝達関数）をＩＲ１５(Ｚ)とする。また、図４１又は図４２の一点鎖線で示すＤＡコンバータ２７３の入力から反転増幅回路２６１の入力までのインパルス応答（伝達関数）をＩＲ１６_１(Ｚ)とする。また、図４１又は図４２の二点鎖線で示す反転増幅回路２６１の入力から加算回路２６３の入力端子までのインパルス応答（伝達関数）をＩＲ１６_２(Ｚ)とする。そして、ＩＲ１６(Ｚ)＝−ＩＲ１６_１(Ｚ)・ＩＲ１６_２(Ｚ)とする。また、図４１又は図４２の破線で示す加算回路２６３の各入力端子の後段からＡＤコンバータ２７０の出力までのインパルス応答（伝達関数）をＷ８(Ｚ)とする。

今、デジタルフィルタ２１１のフィルタ係数をＱ(Ｚ)とした場合、加算回路２６３において、増幅回路２０６からの信号を利得位相調整回路２７５からの信号で打ち消すためには、
ＩＲ１５(Ｚ)＝ＩＲ１６(Ｚ)・Ｑ(Ｚ)
の式が成り立つようにＱ(Ｚ)を設けることとなる。つまり、Ｑ(Ｚ)は、
Ｑ(Ｚ)＝ＩＲ１５(Ｚ)／ＩＲ１６(Ｚ)
となるように設ければよい。しかしながら、ＤＳＰ２６４が取得可能なインパルス応答は、図４１又は図４２の実線で示す経路Ｏのインパルス応答（伝達関数）ＩＲ１５'(Ｚ)（＝ＩＲ１５(Ｚ)・Ｗ８(Ｚ))と、経路Ｐのインパルス応答（伝達関数）ＩＲ１６'(Ｚ)（＝−ＩＲ１６_１(Ｚ)・ＩＲ１６_２(Ｚ)・Ｗ８(Ｚ)）である。なお、ＩＲ１６_１(Ｚ)が位相反転されているのは、反転増幅回路２６１にて反転されるためである。

この場合、経路Ｏを伝達する信号と経路Ｐを伝達する信号とが互いに打ち消しあうことを可能とする式は、
−ＩＲ１５'(Ｚ)＝ＩＲ１６'(Ｚ)・Ｑ(Ｚ)
となる。つまり、Ｑ(Ｚ)を、
Ｑ(Ｚ)＝−ＩＲ１５'(Ｚ)／ＩＲ１６'(Ｚ)
と設ければよいことがわかる。つまり、デジタルフィルタ２１１の特性は、伝達特性ＩＲ１５'(Ｚ)を位相反転したものに、ＩＲ１６'(Ｚ)の逆フィルタの特性を加えた特性とすることで実現可能となる。そして、このようにデジタルフィルタ２１１のフィルタ係数を設定することによって、加算回路２６３において経路Ｏを伝達する信号を、経路Ｐを伝達する信号で打ち消すことが可能となる。この結果、入力端子２６５に音声信号が入力されたときの、前述のエコーを防止することが可能となる。

そして、図４２に示すように、イヤホンマイク１８が接続された状態でインパルス応答ＩＲ１５'(Ｚ)を取得し、このＩＲ１５'(Ｚ)を位相反転したものに、ＩＲ１６'(Ｚ)の逆フィルタの特性を加えたフィルタ係数をデジタルフィルタ２１１に設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態でインパルス応答ＩＲ１５'(Ｚ)を取得し、このＩＲ１５'(Ｚ)を位相反転したものに、ＩＲ１６'(Ｚ)の逆フィルタの特性を加えたフィルタ係数をデジタルフィルタ２１１に設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。

なお、このデジタルフィルタ２１１の特性を、伝達特性ＩＲ１５'(Ｚ)を位相反転したものに、ＩＲ１６'(Ｚ)の逆フィルタの特性を加えた特性とする処理は、第６の実施形態と同様の処理を行うことによって可能となる。

また、経路Ｏのインパルス応答ＩＲ１５'(Ｚ)をＦＩＲフィルタ２８６（図２９）のフィルタ係数に設定し、経路Ｐのインパルス応答ＩＲ１６'(Ｚ)をＦＩＲフィルタ２８５（図２９）のフィルタ係数に設定して、第７の実施形態と同様の処理を行うことにより、デジタルフィルタ２１１のフィルタ係数を設定することも可能である。

＜＜第１１の実施形態＞＞
＝＝＝エコー防止回路、デジタル信号処理回路の構成例＝＝＝
図４３は、第１１の実施形態を示す図である。図４３は、エコー防止回路、当該エコー防止回路に含まれるデジタル信号処理回路（ＤＳＰ２８３）の一例を示すブロック図である。なお、図４３に示すエコー防止回路において、前述した第６の実施形態と同一の構成要件については、同一番号を付して説明を省略する。図４４は、図４３に示すＡＤＦ２７６の詳細図である。

ＤＳＰ２８３は、入力端子２３０、ＡＤＦ２７６、出力端子２３１、デジタルフィルタ２１１、出力端子２３２、入力端子２３３、減算回路２７７、出力端子２３４を有している。

減算回路２７７の＋入力端子には、入力端子２３３を介して、ＡＤコンバータ２１４からのデジタル信号が入力される。また、減算回路２７７の−入力端子には、ＡＤＦ２７６からの出力信号が入力される。そして、減算回路２７７は、ＡＤコンバータ２１４からのデジタル信号とＡＤＦ２７６からの出力信号とを減算して出力する。以下、減算回路２７７からの出力信号を誤差信号という。
ＡＤＦ２７６は、図４４破線内に示すとおり、参照信号入出力部２７８、フィルタ係数部２７９、乗算部２８０、フィルタ係数更新部２８１、加算部２８２を有している。
参照信号入出力部２７８は、入力端子２３０を介してＡＤコンバータ２０３からのデジタル信号（以下、参照信号入出力部２７８に入力されるデジタル信号を参照信号という）が入力されて、当該参照信号を保持する。そして、参照信号入出力部２７８は、乗算部２８０、フィルタ係数更新部２８１に対し参照信号を出力する。

フィルタ係数部２７９は、フィルタ係数更新部２８１からのフィルタ係数が入力されて、当該フィルタ係数を保持する。そして、フィルタ係数部２７９は、前述した参照信号入出力部２７８から乗算部２８０への参照信号の出力とともに、当該乗算部２８０に対しフィルタ係数を出力する。また、フィルタ係数部２７９は、フィルタ係数更新部２８１に対しフィルタ係数を出力する。
乗算部２８０は、参照信号とフィルタ係数を順次乗算した乗算結果を加算部２８２に出力する。
加算部２８２は、乗算部２８０からの出力信号を順次加算した結果を減算回路２７７に出力する。

フィルタ係数更新部２８１には、減算回路２７７からの誤差信号が入力される。そして、フィルタ係数更新部２８１は、誤差信号、参照信号、フィルタ係数に基づいて、例えばＬＭＳアルゴリズムやＮＬＭＳアルゴリズム等の推定アルゴリズムによりフィルタ係数を算出してフィルタ係数部２７９に出力する。なお、このフィルタ係数更新部２８１によるフィルタ係数の算出は、入力端子２３０にデジタル信号が入力されたときの、減算回路２７７からの誤差信号の平均値が一定値以下となるように行われる。なお、この一定値とは、例えば誤差信号の平均値が一定値以下となった時の、ＤＡコンバータ２１５から出力されるアナログ信号に基づいて発生する音声から、人がエコーを聴覚できないレベルとなるように定まる値である。
ＤＡコンバータ２１５は、出力端子２３４を介して、減算回路２７７からのデジタル信号が入力される。そして、ＤＡコンバータ２１５は、デジタル信号に対してデジタル・アナログ変換処理したアナログ信号を出力する。

＝＝＝フィルタ係数部２７９のフィルタ係数更新＝＝＝
図４４、図４５を参照しつつ、フィルタ係数部２７９のフィルタ係数を更新するための処理動作の一例について説明する。図４５は、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の処理動作の一例を示すフローチャートである。なお、以下の説明においては、入力端子２３０にデジタル信号が入力された時刻ｔにおいて、減算回路２７７の＋入力端子に入力されるデジタル信号をＹｔ、参照信号入出力部２７８に入力される参照信号をＸｔ（＝{Ｘｔ(０)、Ｘｔ(１)、・・、Ｘｔ(Ｎ−１)}）と示す。また、フィルタ係数部２７９のフィルタ係数をＨｔ（＝{Ｈｔ(０)、Ｈｔ(１)、・・、Ｈｔ(Ｎ−１)}）と示す。また、フィルタ係数更新部２８１にて算出されるフィルタ係数をＨｔ＋１（＝{Ｈｔ＋１(０)、Ｈｔ＋１(１)、・・、Ｈｔ＋１(Ｎ−１)}）と示して説明する。そして、i番目の参照信号をＸｔ(i)、フィルタ係数をＨｔ(i)、Ｈｔ＋１(i)と示す。

ＤＳＰ２８３は、参照信号入出力部２７８に参照信号Ｘｔを入力させると（Ｓ５０１）、減算回路２７７の−入力端子に入力させる信号Ｙ'ｔを生成すべく、以下の処理を行う。ＤＳＰ２８３は、先ずi＝０として（Ｓ５０２）、参照信号入出力部２７８のＸｔ(０)とフィルタ係数部２７９のＨｔ(０)をそれぞれ乗算部２８０に出力させる。乗算部２８０は、Ｘｔ(０)とＨｔ(０)を乗算した乗算結果を（Ｓ５０３）、加算部２８２に出力する。加算部２８２は、乗算部２８０からの出力信号Ｘｔ(０)・Ｈｔ(０)とゼロを加算する。

次に、ＤＳＰ２８３は、iをインクリメントしてi＝i＋１＝１とする（Ｓ５０４）。そして、ＤＳＰ２８３は、乗算部２８０の乗算結果がＸｔ(Ｎ−１)・Ｈｔ(Ｎ−１)まで達していないためi≧Ｎでないと判別し（Ｓ５０５・ＮＯ）、参照信号入出力部２７８のＸｔ(１)とフィルタ係数部２７９のＨｔ(１)をそれぞれ乗算部２８０に出力させる。乗算部２８０は、Ｘｔ(１)とＨｔ(１)を乗算した乗算結果を（Ｓ５０３）、加算部２８２に出力する。加算部２８２は、乗算部２８０からの出力信号Ｘｔ(１)・Ｈｔ(１)とＸｔ(０)・Ｈｔ(０)を加算する。このように、Ｓ５０３からＳ５０５の処理をi≧Ｎまで繰り返すことによって（Ｓ５０５・ＹＥＳ）、加算部２８２の加算結果は、Ｙ'ｔ（＝Ｘｔ(０)・Ｈｔ(０)＋・・＋Ｘｔ(Ｎ−１)・Ｈｔ(Ｎ−１)）となる。そして、加算部２８２から減算回路２７７の−入力端子へＹ'ｔが出力される（Ｓ５０６）。

減算回路２７７は、＋入力端子に入力されたＹｔと、−入力端子に入力されたＹ'ｔを減算して出力する（Ｓ５０７）。そして、減算回路２７７からの誤差信号が、フィルタ係数更新部２８１に入力される。なお、この減算回路２７７からの誤差信号をＥｔ（＝Ｙｔ−Ｙ'ｔ）と示して以下説明する。

フィルタ係数更新部２８１は、フィルタ係数部２７９のフィルタ係数を更新すべく以下の処理を実行する。先ず、フィルタ係数更新部２８１は、Ｈｔ＋１(０)を算出すべくi＝０とする（Ｓ５０８）。Ｈｔ＋１(０)は、所定定数であるステップゲインをα、参照信号Ｘｔのノルム（つまり二乗和）を‖Ｘｔ‖^２とすると、
Ｈｔ＋１(０)＝Ｈｔ(０)＋（α・Ｅｔ・Ｘｔ(０)）／‖Ｘｔ‖^２
となる。そのため、フィルタ係数更新部２８１が、参照信号入出力部７８２からのＸｔ(０)、フィルタ係数部２７９からのＨｔ(０)、減算回路２７７からのＥｔに基づいて、上式を演算することによって、Ｈｔ＋１(０)が算出される（Ｓ５０９）。次に、フィルタ係数更新部２８１は、Ｈｔ＋１(１)を算出すべくiをインクリメントしてi＝i＋１＝１とする（Ｓ５１０）。そして、フィルタ係数更新部２８１は、算出したフィルタ係数がＨｔ＋１（Ｎ−１）に達していないためi≧Ｎでないと判別する（Ｓ５１１・ＮＯ）。そして前述と同様に、Ｈｔ＋１(１)は、
Ｈｔ＋１(１)＝Ｈｔ(１)＋（α・Ｅｔ・Ｘｔ(１)）／‖Ｘｔ‖^２
から算出される。このように、Ｓ５０９からＳ５１１の処理をi≧Ｎまで繰り返すことによって（Ｓ５１１・ＹＥＳ）、Ｈｔ＋１（＝{Ｈｔ＋１(０)、・・、Ｈｔ＋１(Ｎ−１)}）が算出されることとなる。そして、フィルタ係数更新部２８１は、フィルタ係数部２７９のフィルタ係数Ｈｔ（＝{Ｈｔ(０)、・・、Ｈｔ(Ｎ−１)}）をＨｔ＋１（＝{Ｈｔ＋１(０)、・・、Ｈｔ＋１(Ｎ−１)}）に更新すべく、当該Ｈｔ＋１をフィルタ係数部２７９に出力する。

ＤＳＰ２８３は、先ずフィルタ係数部２７９のＨｔ(０)をＨｔ＋１(０)に更新すべくi＝０とする（Ｓ５１２）。この結果、フィルタ係数部２７９のＨｔ(０)がＨｔ＋１(０)に更新される（Ｓ５１３）。次に、ＤＳＰ２８３は、Ｈｔ(１)をＨｔ＋１(１)に更新すべくiをインクリメントしてi＝i＋１＝１とする（Ｓ５１４）。そして、ＤＳＰ２８３は、Ｈｔ(Ｎ−１)がＨｔ＋１(Ｎ−１)に未だ更新されていないためＮ≧iでないと判別する（Ｓ５１５・ＮＯ）。そして、ＤＳＰ２８３は、Ｈｔ(１)をＨｔ＋１(１)に更新する（Ｓ５１３）。このように、Ｓ５１３からＳ５１５の処理をＮ≧iまで繰り返すことによって（Ｓ５１５・ＹＥＳ）、フィルタ係数部２７９のフィルタ係数Ｈｔ（＝{Ｈｔ(０)、・・、Ｈｔ(Ｎ−１)}）がＨｔ＋１（＝{Ｈｔ＋１(０)、・・、Ｈｔ＋１(Ｎ−１)}に更新される。

そして、再び前述したＳ５０２からＳ５０５の処理が行われる。この結果、フィルタ係数Ｈｔ＋１（＝{Ｈｔ＋１(０)、・・、Ｈｔ＋１(Ｎ−１)}）に基づく出力信号Ｙ'ｔが、加算部２８２から減算回路２７７の−入力端子に入力される。

このように、減算回路２７７からの誤差信号に基づいて、フィルタ係数部２７９のフィルタ係数を、当該誤差信号が反映されたフィルタ係数に更新することが可能となる。そして、この処理を繰り返すことによって、入力端子２３０にデジタル信号が入力されたときの、減算回路２７７からの誤差信号の平均値を一定値以下とすることが可能となる。つまり、エコーを防止することが可能となる。なお、フィルタ係数部２７９のフィルタ係数を更新するアルゴリズムは、これに限るものではない。前述したようにＬＭＳアルゴリズムやＮＬＭＳアルゴリズム等の周知技術である推定アルゴリズムを用いることが可能である。また、例えば特開２００２−２４６８８０号に記載による処理でフィルタ係数部２７９のフィルタ係数を更新することも可能である。

なお、上述した実施形態によれば、前述した処理についてハードェア（例えば減算回路２７７、乗算部２８０など）を用いて説明したが、これに限るものではない。例えば、前述した処理をプログラムデータとしてＲＯＭなどに予め記憶させておき、ＤＳＰ２８３が備えるプロセッサが当該プログラムデータを読み出して処理することも可能である。

なお、本実施形態におけるデジタルフィルタ２１１のフィルタ係数は、前述の第６の実施形態〜第１０の実施形態と同様の処理を行うことにより設定することが可能である。そして、イヤホンマイク１８が接続された状態で取得されたインパルス応答に基づいてＦＩＲフィルタ２１１のフィルタ係数を設定することにより、差動増幅回路２０９にてイヤホンマイク１８の伝達特性に応じたより効果的なエコーの除去が行える。その結果、減算回路２７７からの誤差信号が小さくなり、フィルタ係数部２７９のフィルタ係数更新処理の繰り返し回数を削減することができる。つまり、エコーがキャンセルされるまでの時間を短縮することが可能となる。また、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態で取得されたインパルス応答に基づいてＦＩＲフィルタ２１１のフィルタ係数を設定することにより、差動増幅回路２０９にてイヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じたより効果的なエコーの除去が行える。つまり、エコーがキャンセルされるまでの時間を更に短縮することが可能となる。

また、本実施形態は、前述の第６の実施形態にＡＤＦ２７６、減算回路２７７を設けたものであるがこれに限るものではない。前述の第７の実施形態〜第１０の実施形態にも同様に、ＡＤＦ２７６、減算回路２７７を設けることも可能である。詳述すると第７、第８の実施形態においては、本実施形態と同様にＡＤＦ２７６、減算回路２７７を設ける。また、第９、第１０の実施形態においては、減算回路２７７をＡＤコンバータ２７０、ＤＡコンバータ２７１間に設ける。そして、減算回路２７７、ＤＡコンバータ２７１間の信号線に現れる誤差信号をＡＤＦ２７６に入力させ、ＡＤコンバータ２６６からのデジタル信号を参照信号としてＡＤＦ２７６に入力されるように設ける。

そして、例えばインパルス応答の測定誤差等により、差動増幅回路２０９（加算回路２６３）において経路Ｉを伝達する信号を、経路Ｊを伝達する信号で打ち消したときの結果が、エコーを十分に防止できないレベルとなる場合がある。この場合、上述した第１１の実施形態によれば、減算回路２７７において差動増幅回路２０９（加算回路２６３）からの出力を、加算部２８２からの出力信号Ｙ'ｔで打ち消すことが可能となる。この結果、入力端子２３０（２６５）にデジタル信号（音声信号）が入力されたときの、前述のエコーをより確実に防止することが可能となる。

＜＜エコー防止回路、デジタル信号処理回路のエコー防止適用例＞＞
図１、図２、図５、図６、図４６、図４７を参照しつつ、本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の適用例について説明する。なお、本実施形態においては、例えば第１の実施形態におけるエコー防止回路、当該エコー防止に含まれるデジタル信号処理回路（ＤＳＰ２）を、仮に図４６に示す携帯電話機１９に適用した場合における構成および動作について説明する。図４６は、本発明に係るエコー防止回路４１が適用される携帯電話機１９の模式図である。図４７は、図４６に示す携帯電話機１９の構成の一例を示すブロック図である。なお、携帯電話機１９には、図４６、図４７に示すようにイヤホンマイク１８が接続されている。このイヤホンマイク１８は、携帯電話機１９が受信した音声信号に基づいて、振動板（不図示）を振動させることにより音声を発生するスピーカ機能を有する。また、イヤホンマイク１８は、当該イヤホンマイク１８を装着している者が音声を発したときの鼓膜の振動を振動板の振動に換えることにより音声信号を生成して出力するマイク機能も有するものである。なお、このイヤホンマイク１８は周知の技術であり、例えば特開２００３−９２７２等に記載されている。また、イヤホンマイク１８と携帯電話機１９は接続されて有線通信するように設けられているが、無線通信（HomeRF(Radio Frequency)等）するように設けても良い。

携帯電話機１９は、アンテナ２０、ＲＦ（Radio Frequency）部２１、ベースバンド処理部２２、ＣＰＵ２４、表示部２３、入力部２５、ＡＤコンバータ２６、ＤＡコンバータ２７、マイク２８、スピーカ２９、エコー防止回路４１を有する。なお、図４７に示す携帯電話機１９の構成は一例であり、エコー防止回路４１、デジタル信号処理回路（ＤＳＰ２）が適用される携帯電話機は、これらの構成からなる携帯電話機に限るものではない。

アンテナ２０は携帯電話機１９に対して送信される音声信号を受信する。また、アンテナ２０は、ＲＦ部２１からの音声信号を送信する。
ＲＦ部２１は、アンテナ２０が受信した音声信号のうち、所定周波数帯域の音声信号に対する復調処理などのデコード処理を行う。また、ＲＦ部２１は、ベースバンド処理部２２からの音声信号に対する変調処理、例えばＴＤＭＡ方式（Time Division Multiplex Access）によるエンコード処理などを行う。
ベースバンド処理部２２は、ＲＦ部２１にてベースバンド信号まで復調された音声信号について所定の信号処理を施して、ＣＰＵ１に出力する。また、ベースバンド処理部２２は、ＣＰＵ１からの音声信号に対して所定の信号処理を施してＲＦ部２１に出力する。

ＣＰＵ２４は、携帯電話機１９を統括制御する。ＣＰＵ２４は、ベースバンド処理部２２からの音声信号に応じた音声をスピーカ２９或いはイヤホンマイク１８にて再生すべく、当該音声信号をＤＡコンバータ２７に出力する。また、ＣＰＵ２４は、ＡＤコンバータ２６からの、マイク２８或いはイヤホンマイク１８からの音声信号をベースバンド処理部２２に出力する。また、ＣＰＵ２４は、例えば携帯電話機１９がパケット通信を行っている場合、受信したパケットデータに基づく画像を表示すべく表示部２３に信号を出力する。また、ＣＰＵ２４は、入力部２５にて入力された入力データを表示部２３に表示させたり、パケット通信にて当該入力データを送信すべく所定の処理を施して、ベースバンド処理部２２に出力する。

ＡＤコンバータ２６は、マイク２８或いはイヤホンマイク１８からの音声信号対しアナログ・デジタル変換処理したデジタル信号をＣＰＵ２４に出力する。ＤＡコンバータ２７は、ＣＰＵ２４からの音声信号に対しデジタル・アナログ変換処理したアナログ信号をスピーカ２９或いはエコー防止回路４１に出力する。なお、本実施形態においては、イヤホンマイク１８が携帯電話機１９に接続されている場合、ＤＡコンバータ２７からのアナログ信号はエコー防止回路４１に入力されるものとして以下説明する。

次に、エコー防止回路４１の動作について説明する。なお、本適用例においては、第１の実施形態において説明したとおりのＦＩＲフィルタ４、１１のフィルタ係数の設定が既に施されているものとして以下説明する。

アンテナ２０が受信した音声信号は、携帯電話機１９の各構成による前述した処理が行われてＤＡコンバータ２７からエコー防止回路４１のＡＤコンバータ３に出力される。
ＡＤコンバータ３に入力された音声信号は、当該ＡＤコンバータ３にてアナログ・デジタル信号処理が施されてデジタル信号となり、入力端子３０を介して、ＦＩＲフィルタ４、１１に入力される。この結果、ＡＤコンバータ３からのデジタル信号は、ＦＩＲフィルタ４、１１を構成するデジタル信号用メモリ４２、５４に入力されることとなる。

以下、先ずＦＩＲフィルタ４に入力されるデジタル信号について説明する。デジタル信号用メモリ５４に入力されたデジタル信号（Ｘｎと示す）は、レジスタ０〜Ｎ−１に順次入力されることによって、１サンプリング周期単位ずつ遅延される。そして、ＤＳＰ２がスイッチ回路６０Ｏをレジスタ０から順次切替えることによって、デジタル信号用メモリ５４からのデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）が、乗算回路５１に順次入力される。また、ＤＳＰ２がスイッチ回路６０Ｐをアドレス０から順次切替えることによって、フィルタ係数格納メモリ５６に記憶された位相反転されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝−ＩＲ２'(Ｚ)）が、乗算回路５１に順次入力される。乗算回路５１は、順次入力されるデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）と位相反転されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)とを順次乗算した乗算結果をＡＤＤ５２に出力する。

ＡＤＤ５２に入力された乗算回路５１の乗算結果は、ＡＣＣ５３に記憶されている前回のＡＤＤ５２の加算結果と加算されて、当該ＡＣＣ５３に出力される。この結果、フィルタ係数格納メモリ５６に記憶されている位相反転されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)とデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）との畳み込み演算が、ＦＩＲフィルタ４にて施されたこととなる。つまり、後述のＦＩＲフィルタ１１からの出力信号と差動増幅回路９にて互いに打ち消しあう信号がＦＩＲフィルタ４から出力されることとなる。

ＦＩＲフィルタ４から出力される出力信号は、出力端子３１を介してＤＡコンバータ５に入力される。そして、出力信号は、ＤＡコンバータ５にてデジタル・アナログ変換処理が施されてアナログ信号となり増幅回路６に入力される。増幅回路６に入力されたアナログ信号は、所定の増幅率にて増幅されて出力される。増幅回路６からのアナログ信号は、入出力端子７を介してイヤホンマイク１８に出力される。この結果、イヤホンマイク１８のスピーカ機能により、振動板が振動して音声が発生する。しかしながら、増幅回路６からのアナログ信号が差動増幅回路９の＋入力端子に入力される場合がある。この差動増幅回路９の＋端子に入力されるアナログ信号を打ち消すべく以下の処理がなされる。

ＦＩＲフィルタ１１のデジタル信号用メモリ４２に入力されるデジタル信号は、前述したようにＦＩＲフィルタ４と同様に、レジスタ０〜Ｎ−１に入力されることによって、１サンプリング周期単位ずつ遅延される。そして、ＤＳＰ２がスイッチ回路６０Ｍをレジスタ０から順次切替えることによって、デジタル信号用メモリ４２からのデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）が、乗算回路５１に順次入力される。また、ＤＳＰ２がスイッチ回路６０Ｎをアドレス０から順次切替えることによって、フィルタ係数格納メモリ４７に記憶されたインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)（＝ＩＲ１'(Ｚ)）が、乗算回路５１に順次入力される。乗算回路５１は、順次入力されるデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）とインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)とを順次乗算した乗算結果をＡＤＤ５２に出力する。

ＡＤＤ５２に入力された乗算回路５１の乗算結果は、ＡＣＣ５３に記憶されている前回のＡＤＤ５２の加算結果と加算されて、当該ＡＣＣ５３に出力される。この結果、フィルタ係数格納メモリ４７に記憶されているインパルス応答ｉｍｐ(０)〜ｉｍｐ(Ｎ−１)とデジタル信号Ｘｎ〜Ｘｎ−（Ｎ−１）との畳み込み演算が、ＦＩＲフィルタ１１にて施されたこととなる。つまり、前述のＦＩＲフィルタ４からの出力信号と差動増幅回路９にて互いに打ち消しあう信号がＦＩＲフィルタ１１から出力されることとなる。

ＦＩＲフィルタ１１から出力される出力信号は、出力端子３２を介してＤＡコンバータ１２に入力される。そして、出力信号は、ＤＡコンバータ１２にてデジタル・アナログ変換処理が行われてアナログ信号となり増幅回路１３に入力される。増幅回路１３に入力されたアナログ信号は、所定の増幅率にて増幅されて、差動増幅回路９の−入力端子に入力される。

よって、差動増幅回路９において、＋入力端子に入力された増幅回路６からのアナログ信号を、−入力端子に入力されることによって反転される増幅回路１３からのアナログ信号で打ち消すことが可能となる。この結果、入力端子３０にデジタル信号が入力されたときの、エコーを防止することが可能となる。また、イヤホンマイク１８のマイク機能による音声信号と、増幅回路６からのアナログ信号とが重畳して差動増幅回路９の＋入力端子に入力された場合であっても、−入力端子にＦＩＲフィルタ１１からの信号が入力されることによって、重畳された信号からエコーの原因となる信号分（つまり、増幅回路６からのアナログ信号）のみを差し引くことが可能となる。

なお、前述した適用例においては、第１の実施形態におけるエコー防止回路、当該エコー防止回路に含まれるデジタル信号処理回路を適用した場合について説明したが、これに限るものではない。第２の実施形態〜第１１の実施形態において説明したエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路においても、エコーを同様に防止することが可能となる。

また、前述した適用例においては、エコー防止回路、当該エコー防止回路に含まれるデジタル信号処理回路を携帯電話機１９に適用した場合について説明したがこれに限るものではない。前述したエコーが発生する可能性のあるものに対して、本発明に係るエコー防止回路、デジタル信号処理回路は適用可能である。例えば、ＩＴ（Information Technology）通信機器（例えばＰＣ（Personal Computer）など）、通話機器（電話機、トランシーバー、車載機など）に適用することが可能である。

上述した実施形態によれば、入力端子３０（６５）にデジタル信号（音声信号）が入力されたとき、差動増幅回路９（または加算回路６３）において、ＦＩＲフィルタ４の出力信号と入出力端子７に入力された信号とを合わせた信号を、ＦＩＲフィルタ１１の出力信号で打ち消すことが可能となる。つまり、イヤホンマイク使用者が発声していない場合は、差動増幅回路９（または加算回路６３）の出力信号がゼロとなるようにＦＩＲフィルタ４、１１のフィルタ係数を設定することによって打ち消しあうことが可能となる。さらに、ＤＳＰ２（６４、８３）の出力端子３４（７２）から出力される出力信号を、ＦＩＲフィルタ４の出力信号を除去または減衰した信号とすることが可能となる。この結果、入力端子３０（６５）にデジタル信号（音声信号）が入力されたときの、エコーを防止することが可能となる。

さらに、入力端子３０（６５）にデジタル信号（音声信号）が入力されたときの、差動増幅回路９（または加算回路６３）の出力信号を、ＦＩＲフィルタ４の出力信号のみを除去または減衰した信号とすることが可能となる。

ＦＩＲフィルタ４、１１のフィルタ係数の一例として、ＦＩＲフィルタ１１の出力から差動増幅回路９（または加算回路６３）の出力までのインパルス応答を位相反転したものをＦＩＲフィルタ４のフィルタ係数に設定し、ＦＩＲフィルタ４の出力から差動増幅回路９（または加算回路６３）の出力までのインパルス応答をＦＩＲフィルタ１１のフィルタ係数に設定することが可能となる。また、ＦＩＲフィルタ４、１１のフィルタ係数の一例として、ＦＩＲフィルタ１１の出力から差動増幅回路９（または加算回路６３）の出力までのインパルス応答をＦＩＲフィルタ４のフィルタ係数に設定し、ＦＩＲフィルタ４の出力から差動増幅回路９（または加算回路６３）の出力までのインパルス応答を位相反転したものをＦＩＲフィルタ１１のフィルタ係数に設定することとしてもよい。この結果、入力端子３０（６５）にデジタル信号（音声信号）が入力されたときの、エコーを確実に防止することが可能となる。

さらに、ＤＡコンバータ１２（７３）の入力からＡＤコンバータ１４（７０）の出力までのインパルス応答を位相反転したものをＦＩＲフィルタ４のフィルタ係数に設定し、ＤＡコンバータ５（６７）の入力からＡＤコンバータ１４（７０）の出力までのインパルス応答をＦＩＲフィルタ１１のフィルタ係数に設定することが可能となる。また、ＤＡコンバータ１２（７３）の入力からＡＤコンバータ１４（７０）の出力までのインパルス応答をＦＩＲフィルタ４のフィルタ係数に設定し、ＤＡコンバータ５（６７）の入力からＡＤコンバータ１４（７０）の出力までのインパルス応答を位相反転したものをＦＩＲフィルタ１１のフィルタ係数に設定することとしてもよい。この結果、入力端子３０（６５）にデジタル信号（音声信号）が入力されたときの、エコーを確実に防止することが可能となる。

さらに、ＤＡコンバータ１２（７３）の入力から差動増幅回路９（または加算回路６３）の入力までのインパルス応答と、差動増幅回路９（または加算回路６３）の入力からＡＤコンバータ１４（７０）の出力までのインパルス応答の積（畳み込み）を位相反転したものをＦＩＲフィルタ４のフィルタ係数に設定し、ＤＡコンバータ５（６７）の入力から差動増幅回路９（加算回路６３）の入力までのインパルス応答と、差動増幅回路９（または加算回路６３）の入力からＡＤコンバータ１４（７０）の出力までのインパルス応答の積（畳み込み）をＦＩＲフィルタ１１のフィルタ係数に設定することが可能となる。また、ＤＡコンバータ１２（７３）の入力から差動増幅回路９（または加算回路６３）の入力までのインパルス応答と、差動増幅回路９（または加算回路６３）の入力からＡＤコンバータ１４（７０）の出力までのインパルス応答の積（畳み込み）をＦＩＲフィルタ４のフィルタ係数に設定し、ＤＡコンバータ５（６７）の入力から差動増幅回路９（加算回路６３）の入力までのインパルス応答と、差動増幅回路９（または加算回路６３）の入力からＡＤコンバータ１４（７０）の出力までのインパルス応答の積（畳み込み）を位相反転したものをＦＩＲフィルタ１１のフィルタ係数に設定することとしてもよい。この結果、差動増幅回路９（または加算回路６３）とＡＤコンバータ１４（７０）の間に設けられた増幅回路１０の特性を含んだフィルタ係数をＦＩＲフィルタ４、１１に設定することが可能となる。よって、入力端子３０（６５）にデジタル信号（音声信号）が入力されたときの、エコーをより確実に防止することが可能となる。

そして、イヤホンマイク１８が接続された状態で取得されたインパルス応答に基づいてＦＩＲフィルタ１１のフィルタ係数を設定することにより、イヤホンマイク１８の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、接続されたイヤホンマイク１８を、耳孔に挿入したり、耳介を覆ったりすることにより耳に装着した状態で取得されたインパルス応答に基づいてＦＩＲフィルタ１１のフィルタ係数を設定することにより、イヤホンマイク１８の伝達特性及び使用者の耳の中の伝達特性に応じた効果的なエコー防止が可能となる。

さらに、エコー防止回路を構成するインパルス応答格納メモリ４３、５５、レジスタ５０、５７、スイッチ回路６０Ｇ〜６０Ｉ、６０Ｉ〜６０Ｌ、乗算回路５８によってＦＩＲフィルタ４、１１のフィルタ係数を確実に設定することが可能となる。

さらに、入力端子３０（６５）にデジタル信号（音声信号）が入力されたときの、増幅回路６からのアナログ信号とＦＩＲフィルタ１１からの出力信号とを差動増幅回路９にて確実に減算することが可能となる。

また、入力端子３０（６５）にデジタル信号（音声信号）が入力されたときの、増幅回路６からのアナログ信号とＦＩＲフィルタ１１からの出力信号とを、反転増幅回路６１、利得位相調整回路７５を介して加算回路６３にて確実に減算することが可能となる。

なお、前述したエコー防止回路およびデジタル信号処理回路（ＤＳＰ２、６４、８３）の動作を制御するためのプログラムをメモリに記憶させて提供することも可能である。

また、上述した実施形態によれば、差動増幅回路９、加算回路６３を用いて経路Ａ（Ｃ、Ｅ、Ｇ）を伝達する信号と、経路Ｂ（Ｄ、Ｆ、Ｈ）を伝達する信号とを打ち消しあっているがこれに限るものではない。経路Ａ（Ｃ、Ｅ、Ｇ）のインパルス応答ＩＲ１'(Ｚ)（ＩＲ３'(Ｚ)、ＩＲ５'(Ｚ)、ＩＲ７'(Ｚ)）と、経路Ｂ（Ｄ、Ｆ、Ｈ）のインパルス応答ＩＲ２'(Ｚ)（ＩＲ４'(Ｚ)、ＩＲ６'(Ｚ)、ＩＲ８'(Ｚ)）とが打ち消しあうアナログ回路であればよい。

以上、本発明に係るエコー防止回路、デジタル信号処理回路、エコー防止回路のフィルタ係数設定方法、デジタル信号処理回路のフィルタ係数設定方法、エコー防止回路のフィルタ係数を設定するためのプログラム、デジタル信号処理回路のフィルタ係数を設定するためのプログラムについて説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。

本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１の実施形態を示すブロック図である。 図１に示すエコー防止回路の経路Ａ、Ｂを示す図である。 図２に示す経路Ａにイヤホンマイク１８が含まれる場合を示す図である。 図２又は図３に示す経路Ａ、Ｂのインパルス応答を示す図である。 ＤＳＰ２の構成の一部を示す図である。 ＤＳＰ２の構成の他の一部を示す図である。 ＦＩＲフィルタ４、１１のその他の一例を示す図である。 本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の処理動作を示すフローチャートである。 本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第２の実施形態を示すブロック図である。 図９に示すエコー防止回路の経路Ｃ、Ｄを示す図である。 図１０に示す経路Ｃにイヤホンマイク１８が含まれる場合を示す図である。 本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第３の実施形態を示すブロック図である。 図１２に示すエコー防止回路の経路Ｅ、Ｆを示す図である。 図１３に示す経路Ｅにイヤホンマイク１８が含まれる場合を示す図である。 本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第４の実施形態を示すブロック図である。 図１５に示すエコー防止回路の経路Ｇ、Ｈを示す図である。 図１６に示す経路Ｇにイヤホンマイク１８が含まれる場合を示す図である。 本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第５の実施形態を示すブロック図である。 図１８に示すＡＤＦ７６の詳細図である。 本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の処理動作を示すフローチャートである。 第６の実施形態を示すブロック図である。 図２１に示す第６の実施形態の経路Ｉ、Ｊを示す図である。 図２２に示す経路Ｉにイヤホンマイク１８が含まれる場合を示す図である。 図２２又は図２３に示す経路Ｉ、Ｊのインパルス応答を示す図である。 ＤＳＰ２０２の構成の一部を示す図である。 デジタルフィルタ２１１の一例として示すＡＲＭＡフィルタ３００の構成を示すブロック図である。 第６の実施形態における処理動作を示すフローチャートである。 ＦＩＲフィルタ３０３を用いた場合の、エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の一例を示すブロック図である。 第７の実施形態を示すブロック図である。 図２４に示すＡＤＦ２８４の詳細図である。 ＤＳＰ２０２の構成の一部を示す図である。 ＦＩＲフィルタ３０３のその他の一例を示す図である。 第７の実施形態における処理動作を示すフローチャートである。 第８の実施形態を示すブロック図である。 図３４に示す第８の実施形態の経路Ｋ、Ｌを示す図である。 図３５に示す経路Ｋにイヤホンマイク１８が含まれる場合を示す図である。 第９の実施形態を示すブロック図である。 図３７に示す第９の実施形態の経路Ｍ、Ｎを示す図である。 図３８に示す経路Ｍにイヤホンマイク１８が含まれる場合を示す図である。 第１０の実施形態を示すブロック図である。 図４０に示す第１０の実施形態の経路Ｏ、Ｐを示す図である。 図４１に示す経路Ｏにイヤホンマイク１８が含まれる場合を示す図である。 エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の第１１の実施形態を示すブロック図である。 図４３に示すＡＤＦ２７６の詳細図である。 エコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路の処理動作を示すフローチャートである。 本発明に係るエコー防止回路、当該エコー防止回路に含まれているデジタル信号処理回路を適用する携帯電話機１９の模式図である。 図４６に示す携帯電話機１９の構成の一例を示すブロック図である。 従来のエコー防止回路を示す図である。

符号の説明

１、２４、２０１ ＣＰＵ
２、６４、８３、２０２、２６４、２８３、２９５ ＤＳＰ
３、１４、２６、６６、７０ ＡＤコンバータ
２０３、２１４、２６６、２７０ ＡＤコンバータ
４、１１、２８６、２８７、３０３ ＦＩＲフィルタ
５、１２、１５、２７、６７、７１、７３ ＤＡコンバータ
２０５、２１２、２１５、２６７、２７１、２７３ ＤＡコンバータ
６、１０、１３、１０１、１０５、２０６、２１０、２１３ 増幅回路
７、２０７ 入出力端子
９、２０９ 差動増幅回路
１８ イヤホンマイク
１９ 携帯電話機
２０ アンテナ
２１ ＲＦ部
２２ ベースバンド処理部
２３ 表示部
２５ 入力部
２８ マイク
２９ スピーカ
３０、３３、６５、６９ 入力端子
２３０、２３３、２６５、２６９、２９６、２９７ 入力端子
３１、３２、３４、６８、７２、７４ 出力端子
２３１、２３２、２３４、２６８、２７２、２７４、２９８ 出力端子
３５、２３５、３３５ 遅延回路
３６、５１、５８、２３６、２５１、２５８、３０１、３３６ 乗算回路
３７、６３、２３７、２６３、３０２、３３７ 加算回路
４１ エコー防止回路
４２、５４、２４２ デジタル信号用メモリ
４３、５５、２４３、２５５ インパルス応答格納メモリ
４４、４５、２４４、２４５ インパルス用メモリ
４６、４８、４９、５０、５７ レジスタ
２４６、２４８、２４９、２５０、２５７、２９４ レジスタ
４７、５６、２４７ フィルタ係数格納メモリ
５２、２５２ ＡＤＤ
５３、２５３ ＡＣＣ
６０、２６０ スイッチ回路
６１、１０７、２６１ 反転増幅回路
７５、１０８、２７５ 利得位相調整回路
７６、２７６、２８４ ＡＤＦ
７７、２７７、２８８ 減算回路
７８、２７８、２８９ 参照信号入出力部
７９、２７９、２９０ フィルタ係数部
８０、２８０、２９１ 乗算部
８１、２８１、２９２ フィルタ係数更新部
８２、２８２、２９３ 加算部
１０４ マイク
１０６ スピーカ
２１１ デジタルフィルタ
２８７ 白色ノイズ生成回路
３００ ＡＲＭＡフィルタ

Claims (24)

1. 第１入力信号が入力される入力端子と、
   前記入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、
   前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、
   前記第１ＦＩＲフィルタの出力信号が出力されるか又は第２入力信号が入力される入出力端子と、
   前記第１ＦＩＲフィルタの出力信号と前記第２入力信号とを合わせた信号から、前記第２ＦＩＲフィルタの出力信号を減算する第１減算回路と、
   前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、
   前記第１減算回路の出力信号から前記適応デジタルフィルタの出力信号を減算する第２減算回路と、
   前記第２減算回路の出力信号が出力される出力端子と、を備え、
   前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタは、第１入力信号が前記入力端子に入力されたときの、前記第１減算回路からの出力信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を有し、
   前記適応デジタルフィルタは、前記第２減算回路の出力信号に基づいて、前記出力端子からの出力信号が前記第１減算回路の出力信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を有する、
   ことを特徴とするエコー防止回路。
2. 前記第２ＦＩＲフィルタのフィルタ係数は、前記第１ＦＩＲフィルタの出力から前記第１減算回路の出力までの第１インパルス応答であり、
   前記第１ＦＩＲフィルタのフィルタ係数は、前記第２ＦＩＲフィルタの出力から前記第１減算回路の出力までの第２インパルス応答を位相反転したものであること、
   を特徴とする請求項１に記載のエコー防止回路。
3. 前記第２ＦＩＲフィルタのフィルタ係数は、前記第１ＦＩＲフィルタの出力から前記第１減算回路の出力までの第１インパルス応答を位相反転したものであり、
   前記第１ＦＩＲフィルタのフィルタ係数は、前記第２ＦＩＲフィルタの出力から前記第１減算回路の出力までの第２インパルス応答であること、
   を特徴とする請求項１に記載のエコー防止回路。
4. 前記入出力端子から出力される前記第１ＦＩＲフィルタの出力信号は、当該出力された出力信号を音声に変換して出力するとともに、入力される音声を前記第２入力信号に変換して出力するイヤホンマイクによって反射されて前記入出力端子に入力可能であり、
   前記第１インパルス応答は、前記イヤホンマイクが前記入出力端子に接続された状態における、前記第１ＦＩＲフィルタの出力から前記イヤホンマイクを経由して前記第１減算回路の出力までのインパルス応答であること、
   を特徴とする請求項２又は３に記載のエコー防止回路。
5. 前記第１ＦＩＲフィルタの出力信号をデジタル・アナログ変換する第１ＤＡコンバータと、
   前記第２ＦＩＲフィルタの出力信号をデジタル・アナログ変換する第２ＤＡコンバータと、
   前記第１減算回路の出力信号をアナログ・デジタル変換するＡＤコンバータと、を備え、
   前記第１インパルス応答は、前記第１ＤＡコンバータから前記ＡＤコンバータまでのインパルス応答であり、
   前記第２インパルス応答は、前記第２ＤＡコンバータから前記ＡＤコンバータまでのインパルス応答であること、
   を特徴とする請求項２又は３に記載のエコー防止回路。
6. 前記第１インパルス応答は、前記第１ＤＡコンバータの出力信号を音声に変換して出力するとともに、入力される音声を前記第２入力信号に変換して出力するイヤホンマイクが前記入出力端子に接続された状態における、前記第１ＤＡコンバータから前記イヤホンマイクを経由して前記ＡＤコンバータまでのインパルス応答であること、
   を特徴とする請求項５に記載のエコー防止回路。
7. 前記第１減算回路の出力と前記ＡＤコンバータの入力との間に前記第１減算回路からの出力信号を増幅する増幅回路を備え、
   前記第１インパルス応答は、前記第１ＤＡコンバータから前記第１減算回路までのインパルス応答および前記第１減算回路から前記ＡＤコンバータまでのインパルス応答の積であり、
   前記第２インパルス応答は、前記第２ＤＡコンバータから前記第１減算回路までのインパルス応答および前記第１減算回路から前記ＡＤコンバータまでのインパルス応答の積であること、
   を特徴とする請求項５に記載のエコー防止回路。
8. 前記第１インパルス応答は、前記第１ＤＡコンバータの出力信号を音声に変換して出力するとともに、入力される音声を前記第２入力信号に変換して出力するイヤホンマイクが前記入出力端子に接続された状態における、前記第１ＤＡコンバータから前記イヤホンマイクを経由して前記第１減算回路までのインパルス応答および前記第１減算回路から前記ＡＤコンバータまでのインパルス応答の積であること、
   を特徴とする請求項７に記載のエコー防止回路。
9. 前記第１インパルス応答に基づいて前記第２ＦＩＲフィルタのフィルタ係数を設定するとともに、前記第２インパルス応答に基づいて前記第１ＦＩＲフィルタのフィルタ係数を設定するフィルタ係数設定部を備えたこと、
   を特徴とする請求項５〜８の何れか一項に記載のエコー防止回路。
10. 前記第１減算回路は、
    前記第１ＦＩＲフィルタの出力信号と前記第２入力信号とを合わせた信号と、前記第２ＦＩＲフィルタの出力信号とが入力される差動増幅回路である、
    ことを特徴とする請求項１〜９の何れか一項に記載のエコー防止回路。
11. 前記第１減算回路は、
    前記第２ＦＩＲフィルタの出力信号を反転する反転回路と、
    前記反転回路の出力信号の利得および位相を調整する利得位相調整回路と、
    前記第１ＦＩＲフィルタの出力信号と前記第２入力信号とを合わせた信号と、前記利得位相調整回路の出力信号とを加算する加算回路と、を有する、
    ことを特徴とする請求項１〜９の何れか一項に記載のエコー防止回路。
12. 前記第１インパルス応答は、前記イヤホンマイクが耳に装着された状態のものであること、
    を特徴とする請求項４、６、８の何れか一項に記載のエコー防止回路。
13. 第１入力信号が入力される第１入力端子と、
    前記第１入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、
    前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、
    前記第１ＦＩＲフィルタの出力信号が出力される第１出力端子と、
    前記第２ＦＩＲフィルタの出力信号が出力される第２出力端子と、
    入出力信号共用ライン上において前記第１出力端子からの出力信号と第２入力信号とを合わせた信号から、前記第２出力端子からの出力信号を減算した信号が入力される第２入力端子と、
    前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、
    前記第２入力端子の信号から、前記適応デジタルフィルタの出力信号を減算する減算回路と、
    前記減算回路の出力信号が出力される第３出力端子と、を備え、
    前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタは、第１入力信号が前記第１入力端子に入力されたときの、前記減算した信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を有し、
    前記適応デジタルフィルタは、前記減算回路の出力信号に基づいて、前記第３出力端子からの出力信号が前記減算した信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を有する、
    ことを特徴とするデジタル信号処理回路。
14. 前記第２ＦＩＲフィルタのフィルタ係数は、前記第１出力端子から出力された後の信号をデジタル・アナログ変換する第１ＤＡコンバータから、前記第２入力端子に入力される前の信号をアナログ・デジタル変換するＡＤコンバータまでの第１インパルス応答であり、
    前記第１ＦＩＲフィルタのフィルタ係数は、前記第２出力端子から出力された後の信号をデジタル・アナログ変換する第２ＤＡコンバータから、前記ＡＤコンバータまでの第２インパルス応答を位相反転したものであること、
    を特徴とする請求項１３に記載のデジタル信号処理回路。
15. 前記第２ＦＩＲフィルタのフィルタ係数は、前記第１出力端子から出力された後の信号をデジタル・アナログ変換する第１ＤＡコンバータから、前記第２入力端子に入力される前の信号をアナログ・デジタル変換するＡＤコンバータまでの第１インパルス応答を位相反転したものであり、
    前記第１ＦＩＲフィルタのフィルタ係数は、前記第２出力端子から出力された後の信号をデジタル・アナログ変換する第２ＤＡコンバータから、前記ＡＤコンバータまでの第２インパルス応答であること、
    を特徴とする請求項１３に記載のデジタル信号処理回路。
16. 前記第１インパルス応答は、前記第１ＤＡコンバータから、前記第１ＤＡコンバータの出力信号を音声に変換して出力するとともに、入力される音声を前記第２入力信号に変換して出力するイヤホンマイクを経由して、前記ＡＤコンバータまでのインパルス応答であること、
    を特徴とする請求項１４又は１５に記載のデジタル信号処理回路。
17. 前記第１ＦＩＲフィルタの出力信号をデジタル・アナログ変換する前記第１ＤＡコンバータと、
    前記第２ＦＩＲフィルタの出力信号をデジタル・アナログ変換する前記第２ＤＡコンバータと、
    前記減算した信号をアナログ・デジタル変換する前記ＡＤコンバータと、を備え、
    前記第１インパルス応答は、前記第１ＤＡコンバータから前記ＡＤコンバータまでのインパルス応答であり、
    前記第２インパルス応答は、前記第２ＤＡコンバータから前記ＡＤコンバータまでのインパルス応答であること、
    を特徴とする請求項１４又は１５に記載のデジタル信号処理回路。
18. 前記第１インパルス応答は、前記第１ＤＡコンバータから、前記第１ＤＡコンバータの出力信号を音声に変換して出力するとともに、入力される音声を前記第２入力信号に変換して出力するイヤホンマイクを経由して、前記ＡＤコンバータまでのインパルス応答であること、
    を特徴とする請求項１７に記載のデジタル信号処理回路。
19. 前記第１インパルス応答に基づいて前記第２ＦＩＲフィルタのフィルタ係数を設定するとともに、前記第２インパルス応答に基づいて前記第１ＦＩＲフィルタのフィルタ係数を設定するフィルタ係数設定部を備えたこと、
    を特徴とする請求項１４〜１８の何れか一項に記載のデジタル信号処理回路。
20. 前記第１インパルス応答は、前記イヤホンマイクが耳に装着された状態のものであること、
    を特徴とする請求項１６又は１８に記載のデジタル信号処理回路。
21. 第１入力信号が入力される入力端子と、
    前記入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、
    前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、
    前記第１ＦＩＲフィルタの出力信号が出力されるか又は第２入力信号が入力される入出力端子と、
    前記第１ＦＩＲフィルタの出力信号と前記第２入力信号とを合わせた信号から、前記第２ＦＩＲフィルタの出力信号を減算する第１減算回路と、
    前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、
    前記第１減算回路の出力信号から前記適応デジタルフィルタの出力信号を減算する第２減算回路と、
    前記第２減算回路の出力信号が出力される出力端子と、を備えたエコー防止回路のフィルタ係数設定方法であって、
    前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタに対して、第１入力信号が前記入力端子に入力されたときの、前記第１減算回路からの出力信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を設定し、
    前記適応デジタルフィルタに対して、前記第２減算回路の出力信号に基づいて、前記出力端子からの出力信号が前記第１減算回路の出力信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を設定すること、
    を特徴とするエコー防止回路のフィルタ係数設定方法。
22. 第１入力信号が入力される第１入力端子と、
    前記第１入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、
    前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、
    前記第１ＦＩＲフィルタの出力信号が出力される第１出力端子と、
    前記第２ＦＩＲフィルタの出力信号が出力される第２出力端子と、
    入出力信号共用ライン上において前記第１出力端子からの出力信号と第２入力信号とを合わせた信号から、前記第２出力端子からの出力信号を減算した信号が入力される第２入力端子と、
    前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、
    前記第２入力端子の信号から、前記適応デジタルフィルタの出力信号を減算する減算回路と、
    前記減算回路の出力信号が出力される第３出力端子と、を備えたデジタル信号処理回路のフィルタ係数設定方法であって、
    前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタに対して、第１入力信号が前記第１入力端子に入力されたときの、前記減算した信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を設定し、
    前記適応デジタルフィルタに対して、前記減算回路の出力信号に基づいて、前記第３出力端子からの出力信号が前記減算した信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を設定すること、
    を特徴とするデジタル信号処理回路のフィルタ係数設定方法。
23. プロセッサと、
    第１入力信号が入力される入力端子と、
    前記入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、
    前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、
    前記第１ＦＩＲフィルタの出力信号が出力されるか又は第２入力信号が入力される入出力端子と、
    前記第１ＦＩＲフィルタの出力信号と前記第２入力信号とを合わせた信号から、前記第２ＦＩＲフィルタの出力信号を減算する第１減算回路と、
    前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、
    前記第１減算回路の出力信号から前記適応デジタルフィルタの出力信号を減算する第２減算回路と、
    前記第２減算回路の出力信号が出力される出力端子と、を備えたエコー防止回路のフィルタ係数を設定するためのプログラムであって、
    前記プロセッサに、
    前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタに対して、第１入力信号が前記第１入力端子に入力されたときの、前記減算した信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を設定する機能と、
    前記適応デジタルフィルタに対して、前記第２減算回路の出力信号に基づいて、前記出力端子からの出力信号が前記第１減算回路の出力信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を設定する機能を実現させるためのプログラム。
24. プロセッサと、
    第１入力信号が入力される第１入力端子と、
    前記第１入力端子からの第１入力信号が入力される第１ＦＩＲフィルタと、
    前記第１入力信号が前記第１ＦＩＲフィルタとともに入力される第２ＦＩＲフィルタと、
    前記第１ＦＩＲフィルタの出力信号が出力される第１出力端子と、
    前記第２ＦＩＲフィルタの出力信号が出力される第２出力端子と、
    入出力信号共用ライン上において前記第１出力端子からの出力信号と第２入力信号とを合わせた信号から、前記第２出力端子からの出力信号を減算した信号が入力される第２入力端子と、
    前記第１ＦＩＲフィルタの出力信号が入力される適応デジタルフィルタと、
    前記第２入力端子の信号から、前記適応デジタルフィルタの出力信号を減算する減算回路と、
    前記減算回路の出力信号が出力される第３出力端子と、を備えたデジタル信号処理回路のフィルタ係数を設定するためのプログラムであって、
    前記プロセッサに、
    前記第１ＦＩＲフィルタおよび前記第２ＦＩＲフィルタに対して、第１入力信号が前記第１入力端子に入力されたときの、前記減算した信号が前記第１ＦＩＲフィルタの出力信号のみを除去または減衰した信号となるフィルタ係数を設定する機能と、
    前記適応デジタルフィルタに対して、前記減算回路の出力信号に基づいて、前記第３出力端子からの出力信号が前記減算した信号から前記第２入力信号以外の信号を除去または減衰した信号となるフィルタ係数を設定する機能を実現させるためのプログラム。

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