JP4703883B2 - 半導体装置の作製方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、イメージセンサ機能を有する半導体装置及びその作製方法に関する。より詳細には、絶縁表面上に光電変換素子とトランジスタが作製された半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器をその範疇に含むものとする。
【０００３】
【従来の技術】
近年、技術の進歩とともにさまざまなセンサが開発され、実用化されてきている。パソコンに紙面上の文字・図画情報などを取り入れるために、イメージセンサ機能を有する半導体装置が用いられるようになってきている。
【０００４】
そのような半導体装置には、デジタルスチルカメラ、スキャナ、コピー機などがある。デジタルスチルカメラは、従来の銀塩カメラに代わるものとして用いられており、画素が二次元に配列されたエリアセンサが設けられている。スキャナやコピー機などは、紙面上の文字・図画情報を読み取るための手段として用いられており、画素が一次元に配列されたラインセンサが設けられている。
【０００５】
イメージセンサ機能を有する半導体装置には、複数の画素を有する画素部が設けられている。複数の画素には、光電変換素子と該光電変換素子のスイッチング素子として機能するトランジスタ、該光電変換素子の信号を増幅するトランジスタ、該光電変換素子の信号を消去するトランジスタから選ばれた一つまたは複数のトランジスタがそれぞれ設けられている。
【０００６】
光電変換素子としては、ＰＩＮ型のフォトダイオードが用いられる場合が多い。その他には、ＰＮ型のフォトダイオード、アバランシェ型ダイオード、ｎｐｎ埋め込み型ダイオード、ショットキー型ダイオード、フォトトランジスタなどがある。その他には、Ｘ線用のフォトコンダクタや赤外線用のセンサなどもある。
【０００７】
また、イメージセンサ機能を有する半導体装置は、大まかにはＣＣＤ型とＣＭＯＳ型に分類される。ＣＭＯＳ型の半導体装置は、増幅用トランジスタを搭載していないものはパッシブ型、増幅用トランジスタを搭載しているものはアクティブ型に分類される。増幅用トランジスタは、光電変換素子が読み取った被写体の画像信号を増幅する機能を有する。
【０００８】
アクティブ型の半導体装置は、上述した増幅用トランジスタの他にセンサ選択用トランジスタなどが設けられており、パッシブ型の半導体装置に比べると、一画素に設けられている素子が多くなってしまう。
【０００９】
上述したような半導体装置を作製する際、絶縁表面上に最初にトランジスタを作製し、次いで、光電変換素子を作製する方法が用いられる。光電変換素子は、三枚の薄膜を積層して形成するＰＩＮ接合の素子を形成する場合が多い。従って、光電変換素子とトランジスタを有する半導体装置を作製する際は、トランジスタを作製するためのマスク数に、少なくとも３枚のマスクを追加して作製していた。
【００１０】
【発明が解決しようとする課題】
絶縁表面上にトランジスタと光電変換素子を有する半導体装置を作製しようとすると、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は、製造コストの増加要因となるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１１】
トランジスタを作製するマスク数に、追加で３枚必要になると、半導体装置の製造工程が煩雑になるだけでなく、個別の工程の歩留まりが掛け算できいてくるため大幅な歩留まりの低下を招く恐れがあるといった問題があった。また、マスク数の追加による製造期間の長期化に伴う製造コストの増加が問題となっていた。
【００１２】
また、半導体装置の作製には写真蝕刻（フォトリソグラフィ）技術を用いられている。フォトマスクはフォトリソグラフィの技術において、エッチング工程のマスクとするフォトレジストパターンを基板上に形成するために用いている。このフォトマスクを１枚使用することによって、レジスト塗布、プレベーク、露光、現像、ポストベークなどの工程と、その前後の工程において、被膜の成膜及びエッチングなどの工程、さらにレジスト剥離、洗浄や乾燥工程などが付加され、製造に係わる作業は煩雑なものとなり問題となっていた。生産性や歩留まりを向上させるためには、工程数を削減することが有効な手段として考えられる。しかし、フォトマスクの数を減らさない限りは、製造コストの削減にも限界があった。
【００１３】
本発明は、絶縁表面上にトランジスタと光電変換素子を有する半導体装置の作製方法において、トランジスタのみを作製する工程に必要なマスク数に、光電変換素子を作製するために追加するマスク数を削減することを課題とする。また、マスク数を削減することにより、半導体装置の作製工程の簡略化、及び歩留まりの向上、さらに、半導体装置の製造コストの低減に寄与することを課題とする。また、上記半導体装置の作製方法により作製された半導体装置を提供することを課題とする。
【００１４】
【課題を解決するための手段】
本発明者は上記課題を解決するための手段として主に３つの作製方法を考案した。以下にそれを説明する。
【００１５】
なお、本明細書で作製される光電変換素子は、ｐ型半導体層と、光電変換層（ｉ層）と、ｎ型半導体層とを有するＰＩＮ接合の素子とする。
【００１６】
本発明の半導体装置の第一の作製方法は、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に一導電型を付与する不純物元素を添加して第一の不純物領域を形成する工程と、
前記半導体層に一導電型を付与する不純物元素を添加して第二の不純物領域を形成する工程と、
前記第一の不純物領域及び前記第二の不純物領域上に絶縁膜を形成する工程と、
前記絶縁膜に、前記第一の不純物領域及び前記第二の不純物領域に達するようにコンタクトホールを形成する工程と、
前記コンタクトホールを介して、前記第一の不純物領域及び前記第二の不純物領域に接するように非晶質半導体膜を形成する工程と、
前記非晶質半導体膜をエッチングして、非晶質半導体層を形成する工程と、
を有することを特徴とする半導体装置の作製方法である。
【００１７】
本発明の半導体装置の第二の作製方法は、
絶縁表面上に半導体膜を形成する工程と、
前記半導体膜に接する絶縁膜を形成する工程と、
前記半導体膜及び前記絶縁膜を同時にエッチングして、半導体層と絶縁層を形成する工程と、
前記絶縁層上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜をエッチングして、前記半導体層と重なるように非晶質半導体層を形成する工程と、
露出している前記絶縁層をエッチングする工程と、
前記半導体層に一導電型を付与する不純物元素を添加して第一の不純物領域を形成する工程と、
前記半導体層に一導電型を付与する不純物元素を添加して第二の不純物領域を形成する工程とを有することを特徴とする半導体装置の作製方法である。
【００１８】
本発明の半導体装置の第三の作製方法は、
絶縁表面上に半導体膜を形成する工程と、
前記半導体膜に接する絶縁膜を形成する工程と、
前記半導体膜及び前記絶縁膜を同時にエッチングして、半導体層と絶縁層を形成する工程と、
前記絶縁層上に非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に接するように微結晶半導体膜を形成する工程と、
前記非晶質半導体膜及び前記微結晶半導体膜を同時にエッチングして、前記半導体層と重なるように、非晶質半導体層と微結晶半導体層を形成する工程と、
露出している前記絶縁層をエッチングする工程と、
前記半導体層に一導電型を付与する不純物元素を添加して第一の不純物領域を形成する工程と、
前記半導体層に一導電型を付与する不純物元素を添加して第二の不純物領域を形成する工程と、
を有することを特徴とする半導体装置の作製方法である。
【００１９】
本発明の作製方法では、トランジスタのソース領域とドレイン領域、並びにチャネル形成領域として機能する半導体層と、光電変換素子のｎ型半導体層及びｐ型半導体層とを同時に作製する。また、光電変換素子のｎ型半導体層及びｐ型半導体層に電気的に接続される接続配線と、トランジスタのソース配線及びドレイン配線とを同時に作製する。さらに、一導電型を付与する不純物元素を添加する工程では、ｎチャネル型トランジスタの半導体層と光電変換素子のｎ型半導体層は同時に不純物元素の添加を行い、またｐチャネル型トランジスタの半導体層と光電変換素子のｐ型半導体層は同時に不純物元素の添加を行う。
【００２０】
以上のような作製工程を用いることにより、本発明の半導体装置の作製方法で用いるマスク数を削減することが可能となる。
【００２１】
以下の実施の形態において、第一の作製方法は実施の形態１で、第二の作製方法は実施の形態２で、第三の作製方法は実施の形態３でそれぞれ詳細に説明する。
【００２２】
【発明の実施の形態】
（実施の形態１）
本実施の形態では、半導体装置の画素部に設けられる光電変換素子とトランジスタ、及びそれらの周囲に設けられる駆動回路部（ソース信号線駆動回路、ゲート信号線駆動回路）のトランジスタを同時に作製する方法について詳しく説明する。
【００２３】
なお、図１０に示すように、本明細書では、ソース信号線駆動回路９０とゲート信号線駆動回路９２を総称して駆動回路部１０１とよぶ。本実施の形態では、駆動回路部１０１は、基本単位であるＣＭＯＳ回路を示す。なお、本実施例では、図１２に示すように、画素部１０３は、画素１０２に光電変換素子１１１と増幅用トランジスタ１１３、及び選択用トランジスタ１１２とリセット用トランジスタ１１４を有する半導体装置の例を示す。
【００２４】
図１（Ａ）を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板６０００を用いる。なお、基板６０００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００２５】
次いで、下地絶縁膜６００１を形成する。下地絶縁膜６００１は、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形成する。本実施形態では、酸化窒化シリコン膜を１５０［nm］の厚さで形成した。
【００２６】
次に、図１（Ａ）に示すように、下地絶縁膜６００１上に、非晶質半導体膜を３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０６）合金等で形成すると良い。続いて、前記非晶質半導体膜に公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングし、島状の半導体層６００２〜６００４、６００５ａ、６００５ｂ、６００６、６００７を形成する。
【００２７】
本実施例では、プラズマＣＶＤ法を用いて５４ｎｍの非晶質半導体膜を成膜した後、Ｎｉを含む溶液を非晶質シリコン上に保持させた。この非晶質半導体膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニール処理を行って結晶質半導体膜を形成した。次いで、ｎチャネル型トランジスタのしきい値電圧（Ｖ_th）を制御するために、ｐ型を付与する不純物元素を添加しても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知られている。
【００２８】
次いで、前記結晶質半導体膜のパターニング処理を行い、島状の半導体層６００２〜６００４、６００５ａ、６００５ｂ、６００６、６００７を形成した。
【００２９】
次いで、島状の半導体層６００２〜６００４、６００５ａ、６００５ｂ、６００６、６００７を覆うゲート絶縁膜６００８を形成する。ゲート絶縁膜６００８の材質としてシリコンを含む絶縁膜を用い、プラズマＣＶＤ法やスパッタ法によって４０〜１６０ｎｍの厚さで形成する。ここで、ゲート絶縁膜６００８は、シリコンを含む絶縁膜を、単層あるいは積層構造として形成すれば良い。
【００３０】
次に、ゲート絶縁膜６００８上に、膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）６００９と、膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）６０１０とを積層形成する。第１の導電膜６００９及び第２の導電膜６０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される半導体膜を用いても良い。
【００３１】
本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜６００９と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜６０１０を積層形成した。ＴａＮ膜はスパッタ法により形成し、Ｔａをターゲットに用い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗをターゲットに用いてスパッタ法により形成した。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結晶化が阻害されて高抵抗化する。したがって、本実施例においては、高純度のＷ（純度９９．９９９９％）をターゲットに用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することが出来た。
【００３２】
次いで、図１（Ｂ）に示すように、フォトリソグラフィ法を用いてレジストマスク６０１１を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５/２５/１０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．６６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする塩素系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とするフッ素系ガス、またはＯ₂を適宜用いることができる。基板側（試料ステージ）にも１６０ＷのＲＦ（１３．６６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００３３】
この後、レジストマスク６０１１を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．６６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．６６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は６８．９７（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速度は６６．４３（ｎｍ/ｍｉｎ）である。なお、ゲート絶縁膜６００８上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００３４】
そして、レジストマスク６０１１を除去することなく第１のドーピング処理を行い、島状の半導体層６００２〜６００４、６００５ａ、６００５ｂ、６００６、６００７にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドーピング法もしくはイオン注入法で行えば良い。この場合、第１の形状の導電層６０１２〜６０１６が不純物元素に対するマスクとなり、自己整合的に第１の不純物領域６０１７〜６０１９、６０２０ａ〜６０２０ｂ、６０２１〜６０２２が形成される。
【００３５】
さらに、図１（Ｃ）に示すように、レジストマスク６０１１を除去することなく第２のエッチング処理を行う。第２のエッチング処理では、第３及び第４のエッチング条件で行う。本実施例では、第３のエッチング条件として、エッチング用ガスにＣＦ₄とＣｌ₂を用い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラズマを生成してエッチングを１５秒行った。基板側（試料ステージ）にも１０WのＷのＲＦ（１３．４６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速度は３２．０（ｎｍ/ｍｉｎ）であり、ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁膜６００８に対するエッチング速度は３３．７（ｎｍ/ｍｉｎ）であり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ₆を用いた場合、ゲート絶縁膜６００８との選択比が高いので膜減りを抑えることができる。また、駆動回路部１０１のトランジスタにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ₆を含むエッチングガスでドライエッチングを行うことが有効である。
【００３６】
また、第４のエッチング条件として、ＣＦ₄とＣｌ₂とＯ₂とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２０/２０/２０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂とＯ₂とを用いる場合のＷに対するエッチング速度は１２４．６２（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速度は２０．６７（ｎｍ/ｍｉｎ）であり、ＴａＮに対するＷの選択比は６．０４である。従って、Ｗ膜が選択的にエッチングされる。また、このとき、ゲート絶縁膜６００８のうち、第１の形状の導電層６０１２〜６０１６に覆われていない部分も同時にエッチングされて薄くなっている（図示せず）。
【００３７】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層６０２３ｂ〜６０２７ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０¹⁴/cm²、加速電圧９０[keV]、イオン電流密度０．５μA/cm²、フォスフィン（ＰＨ₃）５．０％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域６０２８〜６０３２を自己整合的に形成する（図１（Ｃ））。
【００３８】
その後、レジストマスク６０１１を除去した後、後に極性がｎチャネル型のトランジスタの活性層となる半導体層をレジストマスク６０３３で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型トランジスタの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加されたｐ型の高濃度不純物領域６０３６〜６０３９を形成する。このとき、第１の導電層６０２３ａ〜６０２７ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加してｐ型不純物領域を形成する（図２（Ａ））。
【００３９】
本実施例では、ｐ型不純物領域６０３６〜６０３９はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。なお、第１のドーピング処理及び第２のドーピング処理によって、不純物領域６０１７、６０１８、６０２２と、不純物領域６０２８、６０２９、６０３２にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が２×１０²⁰〜２×１０²¹/cm³となるようにドーピング処理することにより、ｐチャネル型トランジスタのソース領域及びドレイン領域として機能するために何ら問題は生じない。
【００４０】
ここまでの工程で、ｐチャネル型の増幅用トランジスタ１１３、ｐチャネル型の選択用トランジスタ１１２、ｎチャネル型のリセット用トランジスタ１１４がそれぞれ形成される。また、ｎチャネル型トランジスタ１５０、ｐチャネル型トランジスタ１５１が形成される。極性がｎチャネル型のトランジスタにおいては、第１の導電層と重ならない低濃度不純物領域（ＬＤＤ領域）が形成されている。
【００４１】
次に、図２（Ｂ）に示すように、レジストマスク６０３３を除去して第１の層間絶縁膜６０４０を形成する。第１の層間絶縁膜６０４０は、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２００ｎｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第１の層間絶縁膜６０４０として膜厚２００ｎｍで成膜して形成した。
【００４２】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この工程ではファーネスアニール炉を用いる熱アニール法にて行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には４００〜５５０℃で行えば良く、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、この工程においては、熱アニール法の他に、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）等を適用することが出来る。
【００４３】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のＮｉ濃度が低減される。このようにして作製したチャネル形成領域を有するトランジスタはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００４４】
本実施例においては、ソース領域及びドレイン領域に含まれるリンを利用してゲッタリングを行ったが、他の方法としては、島状の半導体層の形成前に、島状半導体層以外の場所にＰまたはＡｒ等の不活性ガスをドーピングにより添加して熱処理を行う方法がある。この方法ではマスクが１枚増加するが、良好にゲッタリングを行うことが出来る。
【００４５】
また、第１の層間絶縁膜６０４０を形成する前に活性化処理を行っても良い。ただし、用いる配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００４６】
次いで、熱処理（３００〜６６０℃で１〜１２時間）を行い、半導体層を水素化する工程を行う。本実施例では、１００％の水素雰囲気中で４１０℃、４時間の熱処理を行った。この工程は、半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００４７】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００４８】
次いで、第２の層間絶縁膜６０４１を膜厚８００ｎｍで成膜して形成する。第２の層間絶縁膜６０４１は、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第２の層間絶縁膜６０４１として膜厚８００ｎｍで成膜して形成した。
【００４９】
次いで、図２（Ｂ）に示すように、各不純物領域６０１９、６０２０ｂ、６０２１、６０３６〜６０３９に達するコンタクトホールを形成し、前記コンタクトホール上に金属膜を形成する。この金属膜の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらに準ずる材料を用いればよい。次いで、前記各不純物領域を電気的に接続する配線６０４２〜６０５３を形成するためのパターニングを行う。
【００５０】
なお、光電変換素子１１１のｎ型半導体層６０２０ｂとｐ型半導体層６０３６にそれぞれ接続される配線６０４８と配線６０４９は、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のいずれか一つのトランジスタのソース領域及びドレイン領域、又は電源線（ＶＢ１〜ＶＢｘ）等に電気的に接続されている。図１２に示す半導体装置の場合、配線６０４８と配線６０４９が、どのトランジスタのソース領域及びドレイン領域に接続されているかは、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のそれぞれのトランジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢｘ）に印加される電圧と、電源基準線１２１に印加される電圧によってそれぞれ異なる。
【００５１】
なお、不純物領域６０２０ｂと不純物領域６０３６に達するコンタクトホール６０７０に形成された金属膜は、パターニングを行う際に除去し、不純物領域６０２０ｂと不純物領域６０３６の一部は露出した状態になる。（図２（Ｂ））
【００５２】
次いで、コンタクトホール６０７０を介して、不純物領域６０２０ｂと不純物領域６０３６に接するように、非晶質半導体膜を形成する。非晶質半導体膜の材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０６）合金等で形成すると良い。そして、非晶質半導体膜を不純物領域６０２０ｂと不純物領域６０３６に接するように所望の形状にパターニングし、非晶質半導体層６０５４を形成する。（図２（Ｃ））
【００５３】
図２（Ｃ）に示すように、不純物領域６０２０ｂと、不純物領域６０３６と、非晶質半導体層６０５４が光電変換素子１１１に相当する。本実施の形態では不純物領域６０３６がｐ型半導体層であり、非晶質半導体層６０５４が光電変換層（ｉ層）であり、不純物領域６０２０ｂがｎ型半導体層として機能している。
【００５４】
次いで、第２の層間絶縁膜６０４０上に、有機樹脂膜でなる第３の層間絶縁膜６０５９を成膜する。第３の層間絶縁膜６０５９は、配線材料の絶縁に加え、表面の平坦化膜としての機能も有している。本実施例では、材料として例えばアクリルを用いて膜厚６７０ｎｍの有機樹脂膜として形成した（図３）。
【００５５】
以上のようにして、画素部１０３の光電変換素子１１１と、該光電変換素子１１１を制御するためのトランジスタと、駆動回路部１０１のトランジスタとを同一基板上に形成することができる。
【００５６】
本実施の形態のマスク数は、トランジスタのみを形成する工程に必要なマスク数５枚（島状の半導体層６００２〜６００７を作製するためのマスク、ゲート電極６０１２〜６０１６を作製するためのマスク６０１１、ｐ型不純物領域を作製するためのマスク６０３３、配線６０４２〜６０４８及び６０６０〜６０６３用のコンタクトホールを作製するためのマスク、配線６０４２〜６０４８及び６０６０〜６０６３を作製するためのマスク）に、１枚のマスク（非晶質半導体膜６０６４をパターニングして作製する際に必要なマスク）のみを追加して形成することが可能となる。
【００５７】
なお、本実施例では、リセット用トランジスタ１１４をｎチャネル型トランジスタとして形成し、増幅用トランジスタ１１３と選択用トランジスタ１１２をｐチャネル型トランジスタとして形成したが、本発明はこれに限定されず、それぞれのトランジスタの極性はｎチャネル型とｐチャネル型のどちらでもよい。但し、選択用トランジスタ１１２とリセット用トランジスタ１１４の極性は逆の方が好ましい。
【００５８】
（実施の形態２）
本実施の形態では、半導体装置の画素部に設けられる光電変換素子とトランジスタ、及びそれらの周囲に設けられる駆動回路部（ソース信号線駆動回路、ゲート信号線駆動回路）のトランジスタを同時に作製する方法について、実施例１とは異なる例について詳しく説明する。
【００５９】
なお、図１０に示すように、本明細書では、ソース信号線駆動回路９０とゲート信号線駆動回路９２を総称して駆動回路部１０１とよぶ。本実施の形態では、駆動回路部１０１は、基本単位であるＣＭＯＳ回路を示す。また、本実施例では、図１２に示すように、画素部１０３は、画素１０２に光電変換素子１１１と増幅用トランジスタ１１３、及び選択用トランジスタ１１２とリセット用トランジスタ１１４を有する半導体装置の例を示す。
【００６０】
図４（Ａ）を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板４０００を用いる。なお、基板４０００は、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板なども用いることが可能である。
【００６１】
次いで、下地絶縁膜４００１を形成する。下地絶縁膜４００１は、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形成する。本実施形態では、酸化窒化シリコン膜を１５０［nm］の厚さで形成した。
【００６２】
次に、図４（Ａ）に示すように、下地絶縁膜４００１上に、非晶質半導体膜を３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０４）合金等で形成すると良い。続いて、前記非晶質半導体膜に公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）を行う。
【００６３】
なお、本実施例では、プラズマＣＶＤ法を用いて５４ｎｍの非晶質半導体膜を成膜した。次いで、Ｎｉを含む溶液を非晶質半導体膜上に保持させた。この非晶質半導体膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニール処理を行って結晶質半導体膜を形成した。なお、ｎチャネル型トランジスタのしきい値電圧（Ｖ_th）を制御するために、ｐ型を付与する不純物元素を添加しても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知られている。
【００６４】
次いで、前記結晶質半導体膜上にシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形成する。そして、得られた非晶質半導体膜と、前記非晶質半導体膜上に形成された絶縁膜を所望の形状にパターニングし、島状の半導体層４００２〜４００９、及び絶縁層４０１０ａ〜４０１０ｇを形成する。
【００６５】
次いで、絶縁層４０１０ａ〜４０１０ｇを覆う非晶質半導体膜４０１１ａを３０〜６０ｎｍの厚さで形成する。非晶質半導体膜４０１１ａの材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０４）合金等で形成すると良い。
【００６６】
次に、図４（Ｂ）に示すように、半導体層４００６、４００７と接するように、非晶質半導体膜４０１１ａのパターニングを行い、非晶質半導体層４０１１ｂを形成する。非晶質半導体層４０１１ｂは、後に光電変換素子１１１の光電変換層（ｉ層）として機能する。
【００６７】
次いで、絶縁層４０１０ａ〜４０１０ｇのうち、露出している領域の絶縁層（非晶質半導体層４０１１ｂに覆われていない領域の絶縁層）がエッチングされる。この際、絶縁層４０１０ｄ、４０１０ｅは、非晶質半導体膜４０１１ｂに覆われていない領域がエッチングされ、絶縁層４０１０ｈ、４０１０ｉとなる（図４（Ｂ））。
【００６８】
次いで、島状の半導体層４００２〜４００９及び非晶質半導体層４０１１ｂを覆うゲート絶縁膜４０６０を形成する。ゲート絶縁膜４０６０の材質としてシリコンを含む絶縁膜を用い、プラズマＣＶＤ法やスパッタ法によって４０〜１４０ｎｍの厚さで形成する。ここで、ゲート絶縁膜４０６０は、シリコンを含む絶縁膜を、単層あるいは積層構造として形成すれば良い。
【００６９】
次に、ゲート絶縁膜４０６０上に、膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）４０１２と、膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）４０１３とを積層形成する。第１の導電膜４０１２及び第２の導電膜４０１３は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される半導体膜を用いても良い。
【００７０】
本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０１２と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０１３とを積層形成した。ＴａＮ膜はスパッタ法により形成し、Ｔａをターゲットに用い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗをターゲットに用いてスパッタ法により形成した。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結晶化が阻害されて高抵抗化する。したがって、本実施例においては、高純度のＷ（純度９９．９９９９％）をターゲットに用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することが出来た。
【００７１】
次いで、図５（Ａ）に示すように、フォトリソグラフィ法を用いてレジストマスク４０１４を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰエッチング法を用い、エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５/２５/１０ｓｃｃｍとし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする塩素系ガスまたはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とするフッ素系ガス、またはＯ₂を適宜用いることができる。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．４６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００７２】
この後、レジストマスク４０１４を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は４８．９７（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速度は６６．４３（ｎｍ/ｍｉｎ）である。なお、ゲート絶縁膜４０６０上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００７３】
そして、レジストマスク４０１４を除去することなく第１のドーピング処理を行い、島状の半導体層４００２〜４００９にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドーピング法もしくはイオン注入法で行えば良い。この場合、第１の形状の導電層４０１５〜４０２０が不純物元素に対するマスクとなり、自己整合的に第１の不純物領域４０２１〜４０２５、４０２６ａ、４０２６ｂが形成される。
【００７４】
この際、導電層４０１８と重なっている半導体層４００６、４００７には不純物元素がほとんど添加されない。そのため、半導体層４００６、４００７は、ｎ型を付与する不純物元素が添加された不純物領域４０２６ａ、４０２６ｂと、ｎ型を付与する不純物元素が添加されていない領域（実際は微量の不純物元素が添加されている領域）４０２６ｃ、４０２６ｄの２つの領域が形成される。
【００７５】
さらに、図５（Ｂ）に示すように、レジストマスク４０１４を除去することなく第２のエッチング処理を行う。第２のエッチング処理では、第３及び第４のエッチング条件で行う。本実施例では、第３のエッチング条件として、エッチング用ガスにＣＦ₄とＣｌ₂を用い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラズマを生成してエッチングを１５秒行った。基板側（試料ステージ）にも１０WのＷのＲＦ（１３．４６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速度は３２．０（ｎｍ/ｍｉｎ）であり、ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁膜４０６０に対するエッチング速度は３３．７（ｎｍ/ｍｉｎ）であり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ₆を用いた場合、ゲート絶縁膜４０６０との選択比が高いので膜減りを抑えることができる。また、駆動回路のトランジスタにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ₆を含むエッチングガスでドライエッチングを行うことが有効である。
【００７６】
また、第４のエッチング条件として、ＣＦ₄とＣｌ₂とＯ₂とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２０/２０/２０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂とＯ₂とを用いる場合のＷに対するエッチング速度は１２４．６２（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速度は２０．６７（ｎｍ/ｍｉｎ）であり、ＴａＮに対するＷの選択比は６．０４である。従って、Ｗ膜が選択的にエッチングされる。また、このとき、ゲート絶縁膜４０６０のうち、第１の形状の導電層４０２７〜４０３２に覆われていない部分も同時にエッチングされて薄くなっている（図示せず）。
【００７７】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層４０２７ｂ〜４０３２ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０¹⁴/cm²、加速電圧９０[keV]、イオン電流密度０．５μA/cm２、フォスフィン（ＰＨ₃）５．０％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域４０３３〜４０３７を自己整合的に形成する（図５（Ｂ））。
【００７８】
この際、図示していないが、非晶質半導体層４０１１ｂに、第２の導電層４０３０ｂをマスクとして不純物元素が添加され、微量の不純物元素が添加された不純物領域が形成される場合がある。しかし、微量の不純物元素が添加されたのみの不純物領域が形成されるならば、非晶質半導体層４０１１ｂが、光電変換素子１１１の光電変換層（ｉ層）として機能するのに、何ら問題はない。
【００７９】
その後、レジストマスク４０１４を除去した後、後にｎチャネル型トランジスタの活性層となる半導体層をレジストマスク４０３８で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型トランジスタの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加されたｐ型の高濃度不純物領域４０３９〜４０４２を形成する。このとき、第１の導電層４０２７ａ〜４０３２ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加してｐ型不純物領域を形成する（図５（Ｃ））。
【００８０】
本実施例では、ｐ型不純物領域４０３９〜４０４２はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。なお、第１のドーピング処理及び第２のドーピング処理によって、不純物領域４０２１〜４０２５と、不純物領域４０３３〜４０３７にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が２×１０²⁰〜２×１０²¹/cm³となるようにドーピング処理することにより、ｐチャネル型トランジスタのソース領域及びドレイン領域として機能するために何ら問題は生じない。
【００８１】
ここまでの工程で、ｐチャネル型の増幅用トランジスタ１１２、ｐチャネル型の選択用トランジスタ１１２、ｎチャネル型のリセット用トランジスタ１１４、ｎチャネル型トランジスタ１５０、ｐチャネル型トランジスタ１５１がそれぞれ形成される。極性がｎチャネル型のトランジスタにおいては、第１の導電層と重ならない低濃度不純物領域（ＬＤＤ領域）が形成される。
【００８２】
次に、図６（Ａ）に示すように、レジストマスク４０３８を除去して第１の層間絶縁膜４０４４を形成する。第１の層間絶縁膜４０４４は、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第１の層間絶縁膜４０４４として膜厚２００ｎｍで成膜して形成した。
【００８３】
その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この工程ではファーネスアニール炉を用いる熱アニール法にて行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には４００〜５５０℃で行えば良く、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、この工程においては、熱アニール法の他に、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）等を適用することが出来る。
【００８４】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のＮｉ濃度が低減される。このようにして作製したチャネル形成領域を有するトランジスタはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８５】
本実施例においては、ソース領域及びドレイン領域に含まれるリンを利用してゲッタリングを行ったが、他の方法としては、島状の半導体層の形成前に、島状半導体層以外の場所にＰ、Ａｒ等の不活性ガスをドーピングにより添加して熱処理を行う方法がある。この方法ではマスクが１枚増加するが、良好にゲッタリングを行うことが出来る。
【００８６】
また、第１の層間絶縁膜４０４４を形成する前に活性化処理を行っても良い。ただし、用いる配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００８７】
次いで、熱処理（３００〜４４０℃で１〜１２時間）を行い、半導体層を水素化する工程を行う。本実施例では、１００％水素雰囲気中で４１０℃、４時間の熱処理を行った。この工程は、半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００８８】
次いで、第２の層間絶縁膜４０４５を膜厚８００ｎｍで成膜して形成する。第２の層間絶縁膜４０４５は、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第２の層間絶縁膜４０４５として膜厚８００ｎｍで成膜して形成した。
【００８９】
次いで、図６（Ａ）に示すように、各不純物領域４０２３、４０２５、４０２６ｂ、４０３９〜４０４２に達するコンタクトホールを形成し、前記コンタクトホール上に金属膜を形成する。前記金属膜の材料は、ＡｌまたはＡｇを主成分とする膜、またはこれに準ずる材料を用いればよい。次いで、前記各不純物領域と電気的に接続する配線４０４６〜４０５７を形成するためのパターニングを行う。
【００９０】
なお、光電変換素子１１１のｎ型半導体層４０２６ａとｐ型半導体層４０４１にそれぞれ接続される配線４０５２と配線４０５３は、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のいずれか一つのトランジスタのソース領域及びドレイン領域、又は電源線（ＶＢ１〜ＶＢｘ）等に電気的に接続されている。図１２に示す半導体装置の場合、配線４０５２と配線４０５３が、どのトランジスタのソース領域及びドレイン領域に接続されているかは、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のそれぞれのトランジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢｘ）に印加される電圧と、電源基準線１２１に印加される電圧によってそれぞれ異なる。
【００９１】
不純物領域４０２６ｄと、不純物領域４０４１と、非晶質半導体層４０１１ｂが光電変換素子１１１に相当する。本実施の形態では、不純物領域４０２６ｄがｎ型半導体層であり、非晶質半導体層４０１１ｂが光電変換層（ｉ層）であり、不純物領域４０４１がｐ型半導体層である。
【００９２】
次いで、第３の層間絶縁膜４０５８を、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜１０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、第３の層間絶縁膜４０５８として、有機樹脂膜を膜厚８００ｎｍで成膜して形成した。
【００９３】
以上のようにして、画素部１０３の光電変換素子１１１と、該光電変換素子１１１を制御するためのトランジスタと、駆動回路部１０１のトランジスタとを同一基板上に形成することができる。
【００９４】
本実施例のマスク数は、トランジスタのみを形成する工程に必要なマスク数５枚（島状の半導体層４００２〜４００９を作製するためのマスク、ゲート電極４０１５〜４０２０を作製するためのマスク４０１４、ｐ型不純物領域を作製するためのマスク４０３３、配線４０４２〜４０５７用のコンタクトホールを作製するためのマスク、配線４０４６〜４０５７を作製するためのマスク）に、１枚のマスク（非晶質半導体膜４０１１ａをパターニングして作製する際に必要なマスク）のみを追加して形成することが可能となる。
【００９５】
なお、本実施例では、リセット用トランジスタ１１４をｎチャネル型トランジスタとして形成し、増幅用トランジスタ１１２と選択用トランジスタ１１２をｐチャネル型トランジスタとして形成したが、本発明はこれに限定されず、それぞれのトランジスタの極性はｎチャネル型とｐチャネル型のどちらでもよい。但し、選択用トランジスタ１１２とリセット用トランジスタ１１４の極性は逆の方が好ましい。
【００９６】
（実施の形態３）
本実施の形態では、半導体装置の画素部に設けられる光電変換素子とトランジスタ、及びそれらの周囲に設けられる駆動回路部（ソース信号線駆動回路、ゲート信号線駆動回路）のトランジスタを同時に作製する方法について、実施例１、２とは異なる例について詳しく説明する。
【００９７】
なお、図１０に示すように、本明細書では、ソース信号線駆動回路９０とゲート信号線駆動回路９２を総称して駆動回路部１０１とよぶ。本実施の形態では、駆動回路部１０１は、基本単位であるＣＭＯＳ回路を示す。また、本実施例では、図１２に示すように、画素部１０３は、画素１０２に光電変換素子１１１と増幅用トランジスタ１１３、及び選択用トランジスタ１１２とリセット用トランジスタ１１４を有する半導体装置の例を示す。
【００９８】
図７（Ａ）を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板７０００を用いる。なお、基板７０００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００９９】
次いで、下地絶縁膜７００１を形成する。下地絶縁膜７００１は、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形成する。本実施形態では、酸化窒化シリコン膜を１５０ｎｍの厚さで形成した。
【０１００】
次に、図７（Ａ）に示すように、下地絶縁膜７００１上に、非晶質半導体膜を３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０４）合金等で形成すると良い。続いて、前記非晶質半導体膜に公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）を行う。
【０１０１】
なお、本実施例では、プラズマＣＶＤ法を用いて５４ｎｍの非晶質半導体膜を成膜した。次いで、Ｎｉを含む溶液を非晶質半導体膜上に保持させた。この非晶質半導体膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニール処理を行って結晶質半導体膜を形成した。なお、ｎチャネル型トランジスタのしきい値電圧（Ｖ_th）を制御するために、ｐ型を付与する不純物元素を添加しても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知られている。
【０１０２】
次いで、前記結晶質半導体膜上にシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形成する。そして、得られた非晶質半導体膜と、前記非晶質半導体膜上に形成された絶縁膜を所望の形状にパターニングし、島状の半導体層７００２〜７００９、及び絶縁層７０１０ａ〜７０１０ｇを形成する。
【０１０３】
次いで、島状の半導体層７００２〜７００９、及び絶縁層７０１０ａ〜７０１０ｇを覆う非晶質半導体膜７０１１ａを３０〜６０ｎｍの厚さで形成する。非晶質半導体膜７０１１ａの材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ_xＧｅ_1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０７）合金等で形成すると良い。次いで、図７（Ａ）に示すように、非晶質半導体膜７０１１ａ上に、微結晶半導体膜７０６１ｂを形成する。微結晶半導体膜７０６１ｂは、公知のいずれの方法を用いて形成することが可能であるが、本実施例では水素希釈法により形成した。
【０１０４】
次に、図７（Ｂ）に示すように、半導体層７００６、７００７の一部と重なるように、非晶質半導体膜７０１１ａと微結晶半導体膜７０６１ａのパターニングを行い、非晶質半導体層７０１１ｂと微結晶半導体層７０６１ｂを形成する。
【０１０５】
非晶質半導体層７０１１ｂは、後に光電変換素子１１１の光電変換層（ｉ層）として機能する。また、微結晶半導体層７０６１ｂは、後に光電変換素子１１１のｐ型半導体層またはｎ型半導体層のどちらか一方として機能する。
【０１０６】
次いで、絶縁層７０１０ａ〜７０１０ｇのうち、露出している領域の絶縁層（非晶質半導体層７０１１ｂに覆われていない領域の絶縁層）がエッチングされる。この際、絶縁層７０１０ｄ、７０１０ｅは、非晶質半導体膜７０１１に覆われていない部分がエッチングされ、絶縁層７０１０ｈ、７０１０ｉとなる（図７（Ｂ））。
【０１０７】
次いで、半導体層７００１〜７００９を覆うゲート絶縁膜７０６０を形成する。ゲート絶縁膜７０６０の材質としてシリコンを含む絶縁膜を用い、プラズマＣＶＤ法やスパッタ法によって７０〜１７０ｎｍの厚さで形成する。ここで、ゲート絶縁膜７０６０は、シリコンを含む絶縁膜を、単層あるいは積層構造として形成すれば良い。
【０１０８】
次に、ゲート絶縁膜７０６０上に、膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）７０１２と、膜厚１００〜７００ｎｍの第２の導電膜（Ｗ）７０１３とを積層形成する。第１の導電膜７０１２及び第２の導電膜７０１３は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される半導体膜を用いても良い。
【０１０９】
本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜７０１２と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜７０１３とを積層形成した。ＴａＮ膜はスパッタ法により形成し、Ｔａをターゲットに用い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗをターゲットに用いてスパッタ法により形成した。その他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結晶化が阻害されて高抵抗化する。したがって、本実施例においては、高純度のＷ（純度９９．９９９９％）をターゲットに用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することが出来た。
【０１１０】
次いで、図８（Ａ）に示すように、フォトリソグラフィ法を用いてレジストマスク７０１４を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰエッチング法を用い、エッチング用ガスにＣＦ₇とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２５/２４/１０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．７６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、ＳｉＣｌ₇、ＣＣｌ₇などを代表とする塩素系ガスまたはＣＦ₇、ＳＦ₆、ＮＦ₃などを代表とするフッ素系ガス、またはＯ₂を適宜用いることができる。基板側（試料ステージ）にも１７０ＷのＲＦ（１３．７６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【０１１１】
この後、レジストマスク７０１４を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ₇とＣｌ₂とを用い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．７６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．７６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₇とＣｌ₂を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は７８．９７（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速度は６６．７３（ｎｍ/ｍｉｎ）である。なお、ゲート絶縁膜７０６０上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０１１２】
そして、レジストマスク７０１４を除去することなく第１のドーピング処理を行い、島状の半導体層７００２〜７００９にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドーピング法もしくはイオン注入法で行えば良い。この場合、第１の形状の導電層７０１５〜７０１９が不純物元素に対するマスクとなり、自己整合的に第１の不純物領域７０２０〜７０２５、７０２６ａ、７０２６ｂが形成される。なお、微結晶半導体層７０６０ｂ上には導電層は形成されていないが、微結晶半導体層７０６１ｂ、半導体層７００６、７００７にも不純物元素がドーピングされる。
【０１１３】
この際、電極４０１８と重なっている半導体層４００６、４００７には不純物元素がほとんど添加されない。そのため、半導体層４００６、４００７は、ｎ型を付与する不純物元素が添加された不純物領域４０２６ａ、４０２６ｂと、ｎ型を付与する不純物元素が添加されていない領域（実際は微量の不純物元素が添加されている領域）４０２６ｃ、４０２６ｄの２つの領域が形成される。
【０１１４】
さらに、図８（Ｂ）に示すように、レジストマスク７０１４を除去することなく第２のエッチング処理を行う。第２のエッチング処理では、第３及び第４のエッチング条件で行う。本実施例では、第３のエッチング条件として、エッチング用ガスにＣＦ₄とＣｌ₂を用い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラズマを生成してエッチングを１５秒行った。基板側（試料ステージ）にも１０WのＷのＲＦ（１３．４６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は２２７．３（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速度は３２．０（ｎｍ/ｍｉｎ）であり、ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁膜４０６０に対するエッチング速度は３３．７（ｎｍ/ｍｉｎ）であり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ₆を用いた場合、ゲート絶縁膜７０６０との選択比が高いので膜減りを抑えることができる。また、駆動回路のトランジスタにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ₆を含むエッチングガスでドライエッチングを行うことが有効である。
【０１１５】
また、第４のエッチング条件として、ＣＦ₄とＣｌ₂とＯ₂とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２０/２０/２０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄とＣｌ₂とＯ₂とを用いる場合のＷに対するエッチング速度は１２４．６２（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速度は２０．６７（ｎｍ/ｍｉｎ）であり、ＴａＮに対するＷの選択比は６．０４である。従って、Ｗ膜が選択的にエッチングされる。また、このとき、ゲート絶縁膜７０６０のうち、第１の形状の導電層７０１５〜７０１９に覆われていない部分も同時にエッチングされて薄くなっている（図示せず）。
【０１１６】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層７０２７ｂ〜７０３１ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０¹⁷/cm²、加速電圧９０[keV]、イオン電流密度０．５μA/cm²、フォスフィン（ＰＨ₃）５．０％水素希釈ガス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域７０３３〜７０３７を自己整合的に形成する（図８（Ｂ））。
【０１１７】
その後、レジストマスク７０１４を除去した後、後にｎチャネル型トランジスタの活性層となる半導体層をレジストマスク７０３８で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型トランジスタの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加されたｐ型の高濃度不純物領域７０３９〜７０４２を形成する。このとき、第１の導電層７０２７ａ〜７０３１ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加してｐ型不純物領域を形成する（図８（Ｃ））。
【０１１８】
次いで、レジストマスク７０３８を作製する。この際、レジストマスク７０３８を作製する際は、微結晶半導体層７０２０を覆わないように作製したいが、図８（Ｃ）に示すように、レジストマスク７０３８は、微結晶半導体層７０２０の一部と重なるように作製されてしまう場合がある。そして、レジストマスク７０３８に覆われていない領域（露出している領域）の微結晶半導体層７０２０には、ｐ型を付与する不純物元素が添加される。その結果、微結晶半導体層７０２０は、ｐ型不純物領域７０４１とｎ型不純物領域７０４３の極性の異なる不純物領域が形成される。
【０１１９】
本実施例では、ｐ型不純物領域７０３９〜７０７２はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。なお、第１のドーピング処理及び第２のドーピング処理によって、不純物領域７０２１〜７０２６と、不純物領域７０３３〜７０３７にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が２×１０²⁰〜２×１０²¹/cm³となるようにドーピング処理することにより、ｐチャネル型トランジスタのソース領域及びドレイン領域として機能するために何ら問題は生じない。
【０１２０】
ここまでの工程で、画素部１０３として、ｐチャネル型の増幅用トランジスタ１１２と、ｐチャネル型の選択用トランジスタ１１２と、ｎチャネル型のリセット用トランジスタ１１７と、光電変換素子１１１とがそれぞれ形成される。また、駆動回路部１０１として、ｎチャネル型トランジスタ１５０、ｐチャネル型トランジスタ１５１がそれぞれ形成される。極性がｎチャネル型のトランジスタにおいては、第１の導電層と重ならない低濃度不純物領域（ＬＤＤ領域）が形成される。
【０１２１】
次に、図９（Ａ）に示すように、レジストマスク７０３８を除去して第１の層間絶縁膜７０４４を形成する。第１の層間絶縁膜７０４４は、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜１０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第１の層間絶縁膜７０４４で膜厚８００ｎｍで成膜して形成した。
【０１２２】
その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この工程ではファーネスアニール炉を用いる熱アニール法にて行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には４００〜５５０℃で行えば良く、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、この工程においては、熱アニール法の他に、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）等を適用することが出来る。
【０１２３】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のＮｉ濃度が低減される。このようにして作製したチャネル形成領域を有するトランジスタはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０１２４】
本実施例においては、ソース領域及びドレイン領域に含まれるリンを利用してゲッタリングを行ったが、他の方法としては、島状の半導体層の形成前に、島状半導体層以外の場所にＰまたはＡｒ等の不活性ガスをドーピングにより添加して熱処理を行う方法がある。この方法ではマスクが１枚増加するが、良好にゲッタリングを行うことが出来る。
【０１２５】
また、第１の層間絶縁膜７０４４を形成する前に活性化処理を行っても良い。ただし、用いる配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０１２６】
次いで、熱処理（３００〜７７０℃で１〜１２時間）を行い、半導体層を水素化する工程を行う。本実施例では、１００％水素雰囲気中で４１０℃、４時間の熱処理を行った。この工程は、半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１２７】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１２８】
次いで、図９（Ａ）に示すように、各不純物領域７０２３、７０２４、７０２６ａ、７０２６ｂ、７０３９〜７０４２に達するコンタクトホールを形成し、前記コンタクトホール上に金属膜を形成する。前記金属膜の材料は、ＡｌまたはＡｇを主成分とする膜、またはこれに準ずる材料を用いればよい。次いで、前記各不純物領域と電気的に接続する配線７０４６〜７０５８を形成するためのパターニングを行う。
【０１２９】
なお、光電変換素子１１１のｎ型半導体層７０２６ａ、７０２６ｄとｐ型半導体層７０４１にそれぞれ接続される配線７０５２、７０５３、７０５８は、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のいずれか一つのトランジスタのソース領域及びドレイン領域、又は電源線（ＶＢ１〜ＶＢｘ）等に電気的に接続されている。図１２に示す半導体装置の場合、配線７０５２、７０５３、７００５８が、どのトランジスタのソース領域及びドレイン領域に接続されているかは、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のそれぞれのトランジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢｘ）に印加される電圧と、電源基準線１２１に印加される電圧によってそれぞれ異なる。
【０１３０】
ここで、不純物領域７０２６ａ及び不純物領域７０２６ｂは、ｎ型半導体層として機能する。非晶質半導体膜７０１１ｂは、光電変換層（ｉ層）として機能し、微結晶半導体層７０４１が、ｐ型半導体層として機能する。また、半導体層７１０２６ｂ及び半導体層７０２６ｃも光電変換層（ｉ層）として機能する。
【０１３１】
次いで、第２の層間絶縁膜７０５８を、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、第２の層間絶縁膜７０５８として、ＳｉＯＮ膜を膜厚８００ｎｍで成膜して形成した。
【０１３２】
以上のようにして、画素部１０３の光電変換素子１１１と、該光電変換素子１１１を制御するためのトランジスタと、駆動回路部１０１のトランジスタとを同一基板上に形成することができる。
【０１３３】
本実施例のマスク数は、トランジスタのみを形成する工程に必要なマスク数５枚（島状の半導体層７００２〜７００９を作製するためのマスク、導電層７０１２〜７０１９を作製するためのマスク７０１４、ｐ型不純物領域を作製するためのマスク７０３８、配線７０４６〜７０５７用のコンタクトホールを作製するためのマスク、配線７０４６〜７０５７を作製するためのマスク）に、１枚のマスク（非晶質半導体膜７０１１ａと微結晶半導体膜７０６１ａのパターニングを行う際に必要なマスク）のみを追加して形成することが可能となる。
【０１３４】
なお、本実施例では、リセット用トランジスタ１１７をｎチャネル型トランジスタとして形成し、増幅用トランジスタ１１２と選択用トランジスタ１１２をｐチャネル型トランジスタとして形成したが、本発明はこれに限定されず、それぞれのトランジスタの極性はｎチャネル型とｐチャネル型のどちらでもよい。但し、選択用トランジスタ１１２とリセット用トランジスタ１１７の極性は逆の方が好ましい。
【０１３５】
【実施例】
（実施例１）
本実施例では、本発明の半導体装置の回路構成例を図１０に示す。
【０１３６】
本実施例では、ソース信号線駆動回路９０と、画素部１０３と、ゲート信号線駆動回路９２を有している。本明細書中において、駆動回路部１０１とはソース信号線駆動回路９０とゲート信号線駆動回路９２を合わせた総称である。
【０１３７】
ソース信号線駆動回路９０は、シフトレジスタ９０ａ、サンプル＆ホールド回路９０ｂ、信号出力線用駆動回路９０ｃ、バッファ９０ｄを有する。また、ゲート信号線駆動回路９２は、シフトレジスタ９２ａ、バッファ９２ｂを有する。必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１３８】
また、本実施例において、画素部１０３は複数の画素を有する。これらのソース信号線駆動回路９０およびゲート信号線駆動回路９２は、全てｐチャネル型ＴＦＴあるいは全てｎチャネル型ＴＦＴで形成することもできる。
【０１３９】
また、本実施例では画素部１０３と駆動回路部１０１の構成のみを示しているが、さらにメモリやマイクロプロセッサを形成してもよい。
【０１４０】
なお、本実施例は、実施の形態と自由に組み合わせることが可能である。
【０１４１】
（実施例２）
本実施例では、本発明を適用することが可能な半導体装置の回路図の一例を説明する。
【０１４２】
図１１は、半導体装置の画素部の回路図を示す。画素部１０３はセンサ選択信号線（ＳＧ１〜ＳＧｙ）、センサ用信号出力線（ＳＳ１〜ＳＳｘ）、センサ用電源線（ＶＢ1〜ＶＢｘ）を有している。
【０１４３】
画素部１０３は複数の画素１０２を有している。画素１０２は、フォトダイオード１１１と、センサ選択用トランジスタ１１２と、センサ選択信号線（ＳＧ１〜ＳＧｙ）のいずれか１つと、センサ用信号出力線（ＳＳ１〜ＳＳｘ）のいずれか１つを有している。
【０１４４】
フォトダイオード１１１のＰチャネル側端子は電源基準線１２１に接続されている。センサ選択用トランジスタ１１２のソース領域またはドレイン領域には、一方にはフォトダイオード１１１のＮチャネル側端子が接続されており、もう一方にはセンサ用信号出力線（ＳＳ１〜ＳＳｘ）が接続されている。センサ選択用トランジスタ１１２のゲート電極には、センサ選択信号線（ＳＧ１〜ＳＧｙ）が接続されている。
【０１４５】
なお、本実施例は、実施の形態及び実施例１と自由に組み合わせることが可能である。
【０１４６】
（実施例３）
本実施例では、実施例１とは異なる半導体装置の回路図の一例について説明する。
【０１４７】
図１２は、アクティブ型の半導体装置の画素部の回路図を示す。画素部１０３はセンサ選択信号線（ＳＧ１〜ＳＧｙ）、センサリセット信号線（ＳＲ１〜ＳＲｙ）、センサ用信号出力線（ＳＳ１〜ＳＳｘ）、センサ用電源線（ＶＢ1〜ＶＢｘ）を有している。
【０１４８】
画素部１０３は複数の画素１０２を有している。画素１０２は、フォトダイオード１１１と、センサ選択用トランジスタ１１２と、増幅用トランジスタ１１３と、センサリセット用トランジスタ１１４と、センサ選択信号線（ＳＧ１〜ＳＧｙ）のいずれか１つと、センサリセット信号線（ＳＲ１〜ＳＲｙ）のいずれか１つと、センサ用信号出力線（ＳＳ１〜ＳＳｘ）のいずれか１つと、センサ用電源線（ＶＢ1〜ＶＢｘ）のいずれか１つを有している。
【０１４９】
フォトダイオード１１１のＰチャネル側端子は電源基準線１２１に接続され、Ｎチャネル側端子は、増幅用トランジスタ１１３のゲート電極に接続されている。
【０１５０】
増幅用トランジスタ１１３のドレイン領域とソース領域は、一方はセンサ用電源線（ＶＢ1〜ＶＢｘ）に接続されており、もう一方はセンサ選択用トランジスタ１１２のドレイン領域に接続されている。増幅用トランジスタ１１３は、バイアス用トランジスタ１２０とソースフォロワ回路を形成する。そのため、増幅用トランジスタ１１３とバイアス用トランジスタ１２０の極性は同じである方がよい。
【０１５１】
センサ選択用トランジスタ１１２のゲート電極には、センサ選択信号線（ＳＧ１〜ＳＧｙ）が接続され、センサ選択用トランジスタ１１２のソース領域には、センサ用信号出力線（ＳＳ１〜ＳＳｘ）が接続されている。
【０１５２】
センサリセット用トランジスタ１１４のゲート電極は、センサリセット信号線（ＳＲ１〜ＳＲｙ）に接続されている。センサリセット用トランジスタ１１４のソース領域とドレイン領域は、一方はセンサ用電源線（ＶＢ1〜ＶＢｘ）に接続されており、もう一方は増幅用トランジスタ１１１のゲート電極に接続されている。
【０１５３】
バイアス用トランジスタ１２０のソース領域及びドレイン領域は、一方はセンサ用信号出力線（ＳＳ１〜ＳＳｘ）に接続されており、もう一方は電源線１２２に接続されている。またバイアス用トランジスタ１２０のゲート電極は、バイアス用信号線（ＢＳ）に接続されている。
【０１５４】
なお、本実施例は、実施の形態及び実施例１、２と自由に組み合わせることが可能である。
【０１５５】
（実施例４）
本実施例では、実施例２で説明した半導体装置の基本的な動作について説明する。図１３には、図１２で示した画素部１０３におけるｉ行目ｊ列目の画素（ｉ、ｊ）を示す。
【０１５６】
まず、センサリセット用トランジスタ１１４を導通状態にする。センサリセット用トランジスタ１１４を導通状態にすると、光電変換素子１１１のｐチャネル型端子が電源基準線１２１に接続された状態になり、かつ、光電変換素子１１１のｎチャネル型端子がセンサ用電源線（ＶＢｉ）に電気的に接続された状態となる。この際、電源基準線１２１の電位は基準電位０Ｖであり、センサ用電源線（ＶＢｉ）の電位は電源電位Ｖｄｄである。そのため、光電変換素子１１１には、逆バイアス電圧が与えられる。なお、本明細書では、光電変換素子１１１のｎチャネル型端子の電位が、センサ用電源線（ＶＢｉ）の電位まで充電される動作をリセットと呼ぶことにする。
【０１５７】
次に、センサリセット用トランジスタ１１４を非導通状態にする。センサリセット用トランジスタ１１４を非導通状態にすると、光電変換素子１１１に光が照射されていた場合は、光電変換により、光電変換素子１１１に電荷が発生する。そのため、時間が経過するに従って、センサ用電源線（ＶＢｉ）の電位と同じ電位が充電されていた光電変換素子１１１のｎチャネル型端子の電位は、徐々に低くなってしまう。
【０１５８】
次に、ある一定時間経過した後、センサ選択用トランジスタ１１２を導通状態にする。センサ選択用トランジスタ１１２を導通状態にすると、光電変換素子１１１のｎチャネル型端子の電位が増幅用トランジスタ１１３を通って、センサ信号出力線（ＳＳｉ）へ出力される。
【０１５９】
但し、センサ信号出力線（ＳＳｉ）に光電変換素子１１１のｎチャネル型端子の電位が出力されている状態において、バイアス信号線（ＢＳ）には、電位が与えられている。つまり、バイアス用トランジスタ１２０には、電流が流れるようになっているため、増幅用トランジスタ１１３とバイアス用トランジスタ１２０は、ソースフォロワ回路として機能している。
【０１６０】
図１３では、光電変換素子１１１のｐチャネル型端子が接続されている配線、つまり、電源基準線１２１は、光電変換素子側電源線と呼ぶこともできる。また、光電変換素子側電源線の電位は、光電変換素子１１１の向きによって変わる。図１３では、光電変換素子側電源線には、光電変換素子１１１のｐチャネル型端子が接続されており、その電位は基準電位０Ｖである。そのため、図１３では、光電変換素子側電源線を電源基準線と呼んでいる。
【０１６１】
同様に、図１３では、センサリセット用トランジスタ１１４が接続されている配線、つまり、センサ用電源線（ＶＢｉ）は、リセット側電源線と呼ぶこともできる。リセット側電源線の電位は、光電変換素子１１１の向きによって変わる。図１３では、リセット側電源線には、センサリセット用トランジスタ１１４を介して、光電変換素子１１１のｎチャネル側端子が接続されており、その電位は電源電位Ｖｄｄである。そのため、図１３では、リセット側電源線を電源線と呼んでいる。
【０１６２】
なお、光電変換素子１１１をリセットする動作は、光電変換素子１１１に逆バイアス電圧が与えられる動作と同じである。よって、光電変換素子１１１の向きによって、光電変換素子側電源線とリセット側電源線の電位の大小関係は変化する。
【０１６３】
次に、図１４に基本的なソースフォロワ回路の例を示す。図１４では、ｎチャネル型トランジスタを用いた場合について示すが、ｐチャネル型トランジスタを用いてソースフォロワ回路を構成することも出来る。
【０１６４】
増幅側電源線１３０には、電源電位Ｖｄｄが与えられており、電源線１２２には、基準電位０Ｖが与えられている。増幅用トランジスタ１１３のドレイン領域は増幅側電源線１３０に接続され、増幅用トランジスタ１１３のソース領域はバイアス用トランジスタ１２０のドレイン領域に接続されている。バイアス用トランジスタ１２０のソース領域は、電源線１２２に接続されている。
【０１６５】
バイアス用トランジスタ１２０のゲート電極には、バイアス電位Ｖｂが与えられ、バイアス用トランジスタ１２０には、バイアス電流Ｉｂが流れている。バイアス用トランジスタ１２０は、定電流源として動作する。
【０１６６】
図１４において、増幅用トランジスタ１１３のゲート電極が、入力端子１３１である。よって、増幅用トランジスタ１１３のゲート電極には、入力電位Ｖｉｎが加えられる。また、増幅用トランジスタ１１３のソース領域が出力端子１３２である。よって、増幅用トランジスタ１１３のソース領域の電位が、出力電位Ｖｏｕｔとなる。この際、ソースフォロワ回路の電位の入出力関係は、Ｖｏｕｔ＝Ｖｉｎ−Ｖｂとなる。
【０１６７】
なお、図１４においては、センサ選択用トランジスタ１１２は、導通状態であることを想定し、省略されている。また光電変換素子１１１のｎチャネル型端子の電位は、入力電位Ｖｉｎ（増幅用トランジスタ１１３のゲート電位、つまり入力端子１３１の電位）に対応する。センサ信号出力線（ＳＳｉ）の電位は、出力電位Ｖｏｕｔ（増幅用トランジスタ１１３のソース電位、つまり出力端子１３２の電位）に対応する。センサ用電源線（ＶＢｉ）は、増幅側電源線１３０に対応する。
【０１６８】
従って、図１４において、光電変換素子１１１のｎチャネル型端子の電位をＶｐｄとし、バイアス信号線（ＢＳ）の電位、つまり、バイアス電位をＶｂとし、センサ信号出力線（ＳＳｉ）の電位をＶｏｕｔとする。また、電源基準線１２１と電源線１２２の電位を０Ｖとすると、Ｖｏｕｔ＝Ｖｐｄ−Ｖｂとなる。よって、光電変換素子１１１のｎチャネル型端子の電位Ｖｐｄが変化すると、Ｖｏｕｔも変化することになり、Ｖｐｄの変化を信号として出力する。よって、光電変換素子１１１は、光強度を読み取ることが出来る。
【０１６９】
次に、画素１０２での信号のタイミングチャートを図１５に示す。
【０１７０】
始めに、センサリセット信号線（ＳＲ１〜ＳＲｙ）を制御し、センサリセット用トランジスタ１１４を導通状態にする。
【０１７１】
次に、光電変換素子１１１のｎチャネル型端子の電位は、センサ用電源線（ＶＢｉ）の電位である電源電位Ｖｄｄにまで充電される。すなわち、画素１０２がリセットされる。それから、センサリセット信号線（ＳＲ１〜ＳＲｙ）を制御し、センサリセット用トランジスタ１１４を非導通状態にする。
【０１７２】
その後、光電変換素子１１１に光が照射されていると、光強度に応じた電荷が光電変換素子１１１に発生する。そして、リセットにより充電された電荷が、徐々に放電され、光電変換素子１１１のｎチャネル型端子の電位が低くなってくる。
【０１７３】
図１２に示すように、光電変換素子１１１に明るい光が照射されている場合は、放電される量が多いため、光電変換素子１１１のｎチャネル型端子の電位は低くなる。光電変換素子１１１に暗い光が照射されている場合は、放電される量が少なく、光電変換素子１１１のｎチャネル型端子の電位は、明るい光が照射されている場合に比べると、あまり低くならない。
【０１７４】
そして、ある時点において、センサ選択用トランジスタ１１２を導通状態にして、光電変換素子１１１のｎチャネル型端子の電位を信号として読み出す。この信号は、光電変換素子１１１に照射された光の強度に比例している。そして、再びセンサリセット用トランジスタ１１４を導通状態にして光電変換素子１１１をリセットし、上述の動作を繰り返していく。
【０１７５】
但し、非常に明るい光が照射された場合は、光電変換素子１１１の電荷の放電される量が非常に多いため、光電変換素子１１１のｎチャネル型端子の電位は、非常に低下してしまう。しかし、光電変換素子１１１のｎチャネル型端子の電位は、光電変換素子１１１のｐチャネル型端子、つまり電源基準線１２１の電位より低くなることはない。
【０１７６】
また、非常に明るい光が照射された場合は、光電変換素子１１１のｎチャネル型端子の電位が低くなってくるが、その電位が電源基準線１２１の電位まで低くなると、電位は変化しなくなる。このような状況を飽和と呼ぶ。飽和すると、光電変換素子１１１のｎチャネル型端子の電位が変化しなくなってしまうため、正しい光強度に応じた信号を出力できない。よって、正常に動作させるためには、光電変換素子１１１が飽和しないようにして、動作させる必要がある。
【０１７７】
また、画素１０２がリセットされてから、信号を出力する時までの期間は、蓄積時間と呼ばれる。蓄積時間とは、イメージセンサの受光部に光を照射し、信号を蓄積している時間のことであり、露光時間ともよばれる。蓄積時間において、光電変換素子１１１は、光電変換素子１１１に照射された光によって生成される電荷を蓄積している。
【０１７８】
よって、蓄積時間が異なると、たとえ同じ光強度であっても、光によって生成される電荷の総量が異なるため、信号値も異なってしまう。例えば、強い光が光電変換素子１１１に照射された場合は、短い蓄積時間で飽和してしまう。また、弱い光が光電変換素子１１１に照射された場合であっても、蓄積時間が長いと、いずれは飽和状態に達する。つまり、信号は、光電変換素子１１１に照射される光の強さと蓄積時間との積によって決定する。
【０１７９】
なお、本実施例は、実施の形態及び実施例１乃至実施例４と自由に組み合わせることが可能である。
【０１８０】
（実施例５）
本実施例では、本発明の半導体装置の回路構成の一例を図１９に示す。本実施例では、発光素子と光電変換素子、並びに複数のトランジスタを一画素中に設けた半導体装置について説明する。本実施例の半導体装置は、イメージセンサ機能と表示機能の２つの機能を有する。
【０１８１】
本実施例では、ソース信号線駆動回路１２０と、ゲート信号線駆動回路１２２と、画素部１０３と、センサ用ソース信号線駆動回路１２１と、センサ用ゲート信号線駆動回路１２３とを有している。
【０１８２】
ソース信号線駆動回路１２０は、シフトレジスタ１２０ａ、ラッチ（Ａ）１２０ｂ、ラッチ（Ｂ）１２０ｃを有する。また、ゲート信号線駆動回路１２２は、シフトレジスタ１２２ａ、バッファ１２２ｂを有する。必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１８３】
また、ソース信号線駆動回路１２０は、ラッチ（Ａ）１２０ｂとラッチ（Ｂ）の代わりにレベルシフタとサンプリング回路を有していてもよい。
【０１８４】
センサ用ソース信号線駆動回路１２１は、シフトレジスタ１２１ａと、サンプル＆ホールド回路１２１ｂと、信号出力線用駆動回路１２１ｃと、バッファ１２１ｄを有する。また、センサ用ゲート信号線駆動回路１２３は、シフトレジスタ１２３ａと、バッファ１２３ｂを有する。
【０１８５】
また、本実施例において、画素部１０３は複数の画素を有する。また、本実施例では画素部１０３と駆動回路部１０１の構成のみを示しているが、さらにメモリやマイクロプロセッサを形成してもよい。
【０１８６】
なお、本実施例は、実施の形態と自由に組み合わせることが可能である。
【０１８７】
（実施例６）
本実施例では、実施例５で説明した発光素子と光電変換素子、並びに複数のトランジスタを一画素中に設けた半導体装置について、図２０、図２１を用いて説明する。
【０１８８】
画素部１０３はソース信号線（Ｓ１〜Ｓｘ）、電源供給線（Ｖ１〜Ｖｘ）、選択信号線（ＥＧ１〜ＥＧｙ）、リセット信号線（ＥＲ１〜ＥＲｙ）、センサ選択信号線（ＳＧ１〜ＳＧｙ）、センサリセット信号線（ＳＲ１〜ＳＲｙ）、センサ用信号出力線（ＳＳ１〜ＳＳｘ）、センサ用電源線（ＶＢ1〜ＶＢｘ）を有している。
【０１８９】
画素部１０３は複数の画素１０２を有している。画素１０２は、ソース信号線（Ｓ１〜Ｓｘ）のいずれか１つと、電源供給線（Ｖ１〜Ｖｘ）のいずれか１つと、選択信号線（ＥＧ１〜ＥＧｙ）のいずれか１つと、リセット信号線（ＥＲ１〜ＥＲｙ）のいずれか１つと、センサ選択信号線（ＳＧ１〜ＳＧｙ）のいずれか１つと、センサリセット信号線（ＳＲ１〜ＳＲｙ）のいずれか１つと、センサ用信号出力線（ＳＳ１〜ＳＳｘ）のいずれか１つと、センサ用電源線（ＶＢ1〜ＶＢｘ）のいずれか１つを有している。また、画素１０２は、選択用トランジスタ１１６と、駆動用トランジスタ１１９と、リセット用トランジスタ１１７と、センサ選択用トランジスタ１１２と、増幅用トランジスタ１１３と、センサリセット用トランジスタ１１４とを有している。
【０１９０】
バイアス用トランジスタ１２０のソース領域およびドレイン領域は、一方はセンサ用信号出力線（ＳＳ１〜ＳＳｘ）に接続されており、もう一方は電源線１２２に接続されている。またバイアス用トランジスタ１２０のゲート電極は、バイアス用信号線（ＢＳ）に接続されている。
【０１９１】
図２１には、図２０で示した画素部におけるｉ行目ｊ列目の画素（ｉ、ｊ）を示す。
【０１９２】
フォトダイオード１１１は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。ｐチャネル型端子、ｎチャネル型端子の一方は、電源基準線１２１に接続されており、もう一方は増幅用トランジスタ１１３のゲート電極に接続されている。
【０１９３】
センサ選択用トランジスタ１１２のゲート電極はセンサ選択信号線（ＳＧｊ）に接続されている。そしてセンサ選択用トランジスタ１１２のソース領域とドレイン領域は、一方は増幅用トランジスタ１１３のソース領域に接続されており、もう一方はセンサ用信号出力線（ＳＳｉ）に接続されている。センサ選択用トランジスタ１１２は、フォトダイオード１１１の信号を出力するときのスイッチング素子として機能するトランジスタである。
【０１９４】
増幅用トランジスタ１１３のドレイン領域はセンサ用電源線（ＶＢｉ）に接続されている。そして増幅用トランジスタ１１３のソース領域はセンサ選択用トランジスタ１１２のソース領域又はドレイン領域に接続されている。増幅用トランジスタ１１３は、バイアス用トランジスタ１２０とソースフォロワ回路を形成する。そのため、増幅用トランジスタ１１３とバイアス用トランジスタ１２０の極性は同じである方がよい。
【０１９５】
センサリセット用トランジスタ１１４のゲート電極は、センサリセット信号線（ＳＲj）に接続されている。センサリセット用トランジスタ１１４のソース領域とドレイン領域は、一方はセンサ用電源線（ＶＢｉ）に接続されており、もう一方は、フォトダイオード１１１及び増幅用トランジスタ１１３のゲート電極に接続されている。センサリセット用トランジスタ１１４は、フォトダイオード１１１を初期化（リセット）するための素子として機能するトランジスタである。
【０１９６】
発光素子１１５は陽極と陰極と、陽極と陰極との間に設けられた有機化合物層とからなる。陽極が駆動用トランジスタ１１６のソース領域またはドレイン領域と接続している場合、陽極が画素電極となり、また陰極が対向電極となる。逆に陰極が駆動用トランジスタ１１６のソース領域またはドレイン領域と接続している場合、陰極が画素電極となり、陽極が対向電極となる。
【０１９７】
選択用トランジスタ１１６のゲート電極は選択信号線（ＥＧｊ）に接続されている。そして選択用トランジスタ１１６のソース領域とドレイン領域は、一方がソース信号線（Ｓｉ）に、もう一方が駆動用トランジスタ１１６のゲート電極に接続されている。選択用トランジスタ１１６は、画素（ｉ、ｊ）に信号を書き込むときのスイッチング素子として機能するトランジスタである。
【０１９８】
駆動用トランジスタ１１６のソース領域とドレイン領域は、一方が電源供給線（Ｖｉ）に、もう一方が発光素子１１５に接続されている。コンデンサ１１８は駆動用トランジスタ１１６のゲート電極と電源供給線（Ｖｉ）に接続して設けられている。駆動用トランジスタ１１６は、発光素子１１５に供給する電流を制御するための素子（電流制御素子）として機能するトランジスタである。
【０１９９】
リセット用トランジスタ１１７のソース領域とドレイン領域は、一方は電源供給線（Ｖｉ）に接続され、もう一方は駆動用トランジスタ１１６のゲート電極に接続されている。リセット用トランジスタ１１７のゲート電極は、リセット信号線（ＥＲj）に接続されている。リセット用トランジスタ１１７は、画素（ｉ、ｊ）に書き込まれた信号を消去（リセット）するための素子として機能するトランジスタである。
【０２００】
本実施例の半導体装置は、光電変換素子と発光素子のそれぞれを制御するための複数のトランジスタが設けられている。光電変換素子により読み取られた被写体の情報は、同じ画素に設けられた発光素子により表示される。
【０２０１】
なお、本実施例は、実施の形態および実施例１乃至実施例４と自由に組み合わせることが可能である。
【０２０２】
（実施例７）
本実施例では、実施例５と実施例６において説明した発光素子と光電変換素子、並びに複数のトランジスタを一画素中に設けた半導体装置の断面構造（但し封止前の状態）について説明する。なお、本実施例の半導体装置の作製方法は、実施の形態２の半導体装置の作製方法と途中まで同じであるので、図４〜図６と同一の符号が付してある部分は、実施の形態１を参考にするとよい。
【０２０３】
図１６において、６０００は絶縁表面を有する基板であり、６００１は下地膜である。下地膜６００１上には光電変換素子１１１、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４が形成されている。また、発光素子１１５と、該発光素子１１５を制御するスイッチング用トランジスタ１１６と、駆動用トランジスタ１１９とが形成されている。なお、各トランジスタは公知の如何なる構造のトランジスタを用いてもよい。
【０２０４】
絶縁表面を有する基板６０００上に形成された各トランジスタの構造について説明する。増幅用トランジスタ１１３において、６０２３はゲート電極、６００８はゲート絶縁膜、６０３７はｐ型の不純物領域からなるソース領域及びドレイン領域、６０４２はソース配線、６０４３はドレイン配線である。
【０２０５】
選択用トランジスタ１１２において、６０２４はゲート電極、６００８はゲート絶縁膜、６０３８はｐ型の不純物領域からなるソース領域及びドレイン領域、６０４４はソース配線、６０４５はドレイン配線である。
【０２０６】
リセット用トランジスタ１１４において、６０２５はゲート電極、６００８はゲート絶縁膜、６０１９はｎ型の不純物領域からなるソース領域及びドレイン領域、６０３０はＬＤＤ領域（ライトドープドレイン領域）、６０４６はソース配線、６０４７はドレイン配線である。
【０２０７】
光電変換素子１１１において、６０３６はｐ型の不純物領域からなるｐ型半導体層、６０２０ｂはｎ型の不純物領域からなるｎ型半導体層、６０５４は非晶質半導体膜からなる光電変換層（ｉ層）である。
【０２０８】
スイッチング用トランジスタ１１６において、６０２６はゲート電極、６００８はゲート絶縁膜、６０２１はｎ型の不純物領域からなるソース領域及びドレイン領域、６０３１はＬＤＤ領域（ライトドープドレイン領域）、６０５０はソース配線、６０５１はドレイン配線である。
【０２０９】
駆動用トランジスタ１１９において、６０２７はゲート電極、６００８はゲート絶縁膜、６０３９はｐ型の不純物領域からなるソース領域及びドレイン領域、６０５２はドレイン配線、６０５３はソース配線である。
【０２１０】
そして、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４、スイッチング用トランジスタ１１６、駆動用トランジスタ１１９を覆って、層間絶縁膜６０４１が設けられている。
【０２１１】
次いで、駆動用トランジスタ１１９のドレイン配線６０５２に接するように画素電極６０５８が設けられている。画素電極６０５８は、発光素子１１５の陽極として機能し、仕事関数の大きい導電膜、代表的には、酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いればよい。
【０２１２】
６０６０は有機化合物層である。有機化合物層６０６０には、公知の如何なる材料を用いることができる。６０６１は発光素子１１５の陰極であり、仕事関数の小さい導電膜が用いられる。仕事関数の小さい導電膜としては、周期表の１族もしくは２族に属する元素を含む導電膜を用いればよい。
【０２１３】
画素電極（陽極）６０５８、有機化合物層６０６０及び陰極６０６１からなる積層体が発光素子１１５である。また、６０６２は保護膜（パッシベーション膜）である。保護膜６０６２としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは積層で用いる。
【０２１４】
なお、本実施例は、実施の形態および実施例１乃至実施例６と自由に組み合わせることが可能である。
【０２１５】
（実施例８）
本実施例では、実施例５と実施例６において説明した発光素子と光電変換素子、並びに複数のトランジスタを一画素中に設けた半導体装置の断面構造（但し封止前の状態）について、実施例７とは異なる例について説明する。なお、本実施例の半導体装置の作製方法は、実施の形態２の半導体装置の作製方法と途中まで同じであるので、図４〜図６と同一の符号が付してある部分は、実施の形態２を参考にするとよい。
【０２１６】
図１７において、４０００は絶縁表面を有する基板であり、４００１は下地膜である。下地膜４００１上には光電変換素子１１１、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４が形成されている。また、発光素子１１５と、該発光素子１１５を制御するスイッチング用トランジスタ１１６と、駆動用トランジスタ１１９とが形成されている。なお、各トランジスタは公知の如何なる構造のトランジスタを用いてもよい。本実施例では、各トランジスタをすべてトップゲート型のトランジスタで形成した例を示すが、ボトムゲート型のトランジスタを用いることも可能である。
【０２１７】
絶縁表面を有する基板４０００上に形成された各トランジスタの構造について説明する。増幅用トランジスタ１１３において、４０２７はゲート電極、４０６０はゲート絶縁膜、４０３９はｐ型の不純物領域からなるソース領域及びドレイン領域、４０４６はソース配線、４０４７はドレイン配線である。
【０２１８】
選択用トランジスタ１１２において、４０２８はゲート電極、４０６０はゲート絶縁膜、４０４０はｐ型の不純物領域からなるソース領域及びドレイン領域、４０４８はソース配線、４０４９はドレイン配線である。
【０２１９】
リセット用トランジスタ１１４において、４０２９はゲート電極、４０６０はゲート絶縁膜、４０２３はｎ型の不純物領域からなるソース領域及びドレイン領域、４０３５はＬＤＤ領域（ライトドープドレイン領域）、４０５０はソース配線、４０５１はドレイン配線である。
【０２２０】
光電変換素子１１１において、４０４１はｐ型の不純物領域からなるｐ型半導体層、４０２４はｎ型の不純物領域からなるｎ型半導体層、４０１１は非晶質半導体膜からなる光電変換層（ｉ層）である。
【０２２１】
スイッチング用トランジスタ１１６において、４０３１はゲート電極、４０６０はゲート絶縁膜、４０２５はｎ型の不純物領域からなるソース領域及びドレイン領域、４０３６はＬＤＤ領域（ライトドープドレイン領域）、４０５４はソース配線、４０５５はドレイン配線である。
【０２２２】
駆動用トランジスタ１１９において、４０３２はゲート電極、４０６０はゲート絶縁膜、４０４２はｐ型の不純物領域からなるソース領域及びドレイン領域、４０５６はドレイン配線、４０５７はソース配線である。
【０２２３】
そして、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４、スイッチング用トランジスタ１１６、駆動用トランジスタ１１９を覆って、層間絶縁膜６０４４、４０４５が設けられている。
【０２２４】
次いで、駆動用トランジスタ１１９のドレイン配線６０５２に接するように画素電極４０５８が設けられている。画素電極４０５８は、発光素子１１５の陽極として機能し、仕事関数の大きい導電膜、代表的には、酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いればよい。
【０２２５】
４０６０は有機化合物層である。有機化合物層４０６０には、公知の如何なる材料を用いることができる。４０６１は発光素子１１５の陰極であり、仕事関数の小さい導電膜が用いられる。仕事関数の小さい導電膜としては、周期表の１族もしくは２族に属する元素を含む導電膜を用いればよい。
【０２２６】
画素電極（陽極）４０５８、有機化合物層４０６０及び陰極４０６１からなる積層体を発光素子１１５である。また、４０６２は保護膜（パッシベーション膜）である。保護膜４０６２としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは積層で用いる。
【０２２７】
なお、本実施例は、実施の形態および実施例１乃至実施例７と自由に組み合わせることが可能である。
【０２２８】
（実施例９）
本実施例では、実施例５と実施例６において説明した発光素子と光電変換素子、並びに複数のトランジスタを一画素中に設けた半導体装置の断面構造（但し封止前の状態）について、実施例８、９とは異なる例について説明する。なお、本実施例の半導体装置の作製方法は、実施の形態３の半導体装置の作製方法と途中まで同じであるので、図７〜図９と同一の符号が付してある部分は、実施の形態３を参考にするとよい。
【０２２９】
図１８において、７０００は絶縁表面を有する基板であり、７００１は下地膜である。下地膜７００１上には光電変換素子１１１、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４が形成されている。また、発光素子１１５と、該発光素子１１５を制御するスイッチング用トランジスタ１１６と、駆動用トランジスタ１１９とが形成されている。なお、各トランジスタは公知の如何なる構造のトランジスタを用いてもよい。本実施例では、各トランジスタをすべてトップゲート型のトランジスタで形成した例を示すが、ボトムゲート型のトランジスタを用いることも可能である。
【０２３０】
絶縁表面を有する基板７０００上に形成された各トランジスタの構造について説明する。増幅用トランジスタ１１３において、７０２７はゲート電極、７０６０はゲート絶縁膜、７０３９はｐ型の不純物領域からなるソース領域及びドレイン領域、７０４６はソース配線、７０４７はドレイン配線である。
【０２３１】
選択用トランジスタ１１２において、７０２８はゲート電極、７０６０はゲート絶縁膜、７０４０はｐ型の不純物領域からなるソース領域及びドレイン領域、７０４８はソース配線、７０４９はドレイン配線である。
【０２３２】
リセット用トランジスタ１１４において、７０２９はゲート電極、７０６０はゲート絶縁膜、７０２３はｎ型の不純物領域からなるソース領域及びドレイン領域、７０３５はＬＤＤ領域（ライトドープドレイン領域）、７０５０はソース配線、７０５１はドレイン配線である。
【０２３３】
光電変換素子１１１において、７０４１はｐ型の不純物領域からなるｐ型半導体層、７０２４はｎ型の不純物領域からなるｎ型半導体層、７０１１は非晶質半導体膜からなる光電変換層（ｉ層）である。
【０２３４】
スイッチング用トランジスタ１１６において、７０３０はゲート電極、７０６０はゲート絶縁膜、７０２５はｎ型の不純物領域からなるソース領域及びドレイン領域、７０３６はＬＤＤ領域（ライトドープドレイン領域）、７０５４はソース配線、７０５５はドレイン配線である。
【０２３５】
駆動用トランジスタ１１９において、７０３１はゲート電極、７０６０はゲート絶縁膜、７０４２はｐ型の不純物領域からなるソース領域及びドレイン領域、７０５８はドレイン配線、７０５７はソース配線である。
【０２３６】
そして、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４、スイッチング用トランジスタ１１６、駆動用トランジスタ１１９を覆って、層間絶縁膜７０４４が設けられている。
【０２３７】
次いで、駆動用トランジスタ１１９のドレイン配線７０５６に接するように画素電極７０５８が設けられている。画素電極７０５８は、発光素子１１５の陽極として機能し、仕事関数の大きい導電膜、代表的には、酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いればよい。
【０２３８】
７０６０は有機化合物層である。有機化合物層７０６０には、公知の如何なる材料を用いることができる。７０６１は発光素子１１５の陰極であり、仕事関数の小さい導電膜が用いられる。仕事関数の小さい導電膜としては、周期表の１族もしくは２族に属する元素を含む導電膜を用いればよい。
【０２３９】
画素電極（陽極）７０５８、有機化合物層７０６０及び陰極７０６１からなる積層体を発光素子１１５である。また、６０６２は保護膜（パッシベーション膜）である。保護膜７０６２としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を炭層もしくは積層で用いる。
【０２４０】
なお、本実施例は、実施の形態および実施例１乃至実施例８と自由に組み合わせることが可能である。
【０２４１】
（実施例１０）
本実施例では、本発明の半導体装置を作製した例について、図２２、図２３を用いて説明する。本実施例では、実施例５乃至実施例９で説明した絶縁表面を有する基板上に、発光素子と光電変換素子、並びに複数のトランジスタを作製した半導体装置の一例を示す。
【０２４２】
図２２は本発明の半導体装置のＴＦＴ基板の上面図を示している。なお本実施例においてＴＦＴ基板とは、画素部が設けられている基板を意味する。
【０２４３】
基板４０１上に、画素部４０２と、センサ用のソース信号線駆動回路４０３ａと発光素子用のソース信号線駆動回路４０３ｂ、発光素子用のゲート信号線駆動回路４０４ａと、センサ用のゲート信号線駆動回路４０４ｂとが設けられている。ソース信号線駆動回路とゲート信号線駆動回路の数は、設計者が適宜設定することが可能である。また、本実施例ではソース信号線駆動回路とゲート信号線駆動回路とをＴＦＴ基板上に設けているが、本発明はこの構成に限定されない。ＴＦＴ基板とは別の基板上に設けたソース信号線駆動回路とゲート信号線駆動回路とを、ＦＰＣ等により画素部と電気的に接続するようにしても良い。
【０２４４】
４０５は画素部４０２に設けられた電源供給線（図示せず）に接続された引き回し配線である。また、センサ用および発光素子用のゲート信号線駆動回路４０４ａ、４０４ｂに接続されたゲート用引き回し配線であり、また４０５はセンサ用および発光素子用のソース信号線駆動回路４０３に接続されたソース用引き回し配線である。
【０２４５】
ゲート用引き回し配線４０５と、ソース用引き回し配線４０５とは、基板４０１の外部に設けられたＩＣ等に、ＦＰＣ４０６を介して接続されている。また引き回し配線４０５は、基板４０１の外部に設けられた電源にＦＰＣ４０６を介して接続されている。
【０２４６】
図２３（Ａ）は、図２２に示したＴＦＴ基板をシーリング材によって封止することによって形成されたエリアセンサの上面図であり、図２３（Ｂ）は、図２３（Ａ）のＡ−Ａ’における断面図、図２３（Ｃ）は図２３（Ａ）のＢ−Ｂ’における断面図である。なお図２２において既に示したものは、同じ符号を用いて示す。
【０２４７】
基板４０１上に設けられた画素部４０２と、センサ用および発光素子用のソース信号線駆動回路４０３ａ、ｂと、センサ用および発光素子用のゲート信号線駆動回路４０４ａ、ｂとを囲むようにして、シール材４０９が設けられている。また画素部４０２と、ソース信号線駆動回路４０３ａ、ｂと、センサ用および発光素子用のゲート信号線駆動回路４０４ａ、ｂとの上にシーリング材４０８が設けられている。よって画素部４０２と、センサ用および発光素子用のソース信号線駆動回路４０３ａ、ｂと、センサ用および発光素子用の第１及び第２のゲート信号線駆動回路４０４ａ、ｂとは、基板４０１とシール材４０９とシーリング材４０８とによって、充填材４４２で密封されている。
【０２４８】
また基板４０１上に設けられた画素部４０２と、ソース信号線駆動回路４０３ａ、ｂと、センサ用および発光素子用のゲート信号線駆動回路４０４ａ、ｂとは、複数のＴＦＴを有している。図２３（Ｂ）では代表的に、下地膜４４０上に形成された、ソース信号線駆動回路４０３に含まれる駆動ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する）４２１及び画素部４０２に含まれる駆動用ＴＦＴ（発光素子への電流を制御するＴＦＴ）４２２、フォトダイオード４４１を図示した。
【０２４９】
本実施例では、駆動ＴＦＴ４２１には公知の方法で作製されたＰチャネル型ＴＦＴまたはＮチャネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２２には公知の方法で作製されたＰチャネル型ＴＦＴが用いられる。また、画素部４０２には駆動用ＴＦＴ４２２のゲートに接続された保持容量（図示せず）が設けられる。
【０２５０】
駆動ＴＦＴ４２１、駆動用ＴＦＴ４２２およびフォトダイオード４４１上には層間絶縁膜（平坦化膜）４３１が形成され、その上に駆動用ＴＦＴ４２２のドレインと電気的に接続する画素電極（陽極）４２３が形成される。画素電極４２３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２５１】
そして、画素電極４２３の上には絶縁膜４３２が形成され、絶縁膜４３２は画素電極４２３の上に開口部が形成されている。この開口部において、画素電極４２３の上には発光層４２４が形成される。有機化合物層４２４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２５２】
有機化合物層４２４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機化合物層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２５３】
有機化合物層４２４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２５が形成される。また、陰極４２５と有機化合物層４２４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機化合物層４２４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２５は所定の電圧が与えられている。
【０２５４】
以上のようにして、画素電極（陽極）４２３、有機化合物層４２４及び陰極４２５からなる発光素子４３３が形成される。そして発光素子４３３を覆うように、絶縁膜４３２上に保護膜４３３が形成されている。保護膜４３３は、発光素子４３３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２５５】
４０５は電源供給線に接続された引き回し配線であり、駆動用ＴＦＴ４２２のソース領域に電気的に接続されている。引き回し配線４０５はシール材４０９と基板４０１との間を通り、異方導電性フィルム４３０を介してＦＰＣ４０６が有するＦＰＣ用配線４３１に電気的に接続される。
【０２５６】
シーリング材４０８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２５７】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２５８】
また、充填材４１３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２５９】
また充填材４１３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４０８の基板４０１側の面に凹部４０７を設けて吸湿性物質または酸素を吸着しうる物質４２７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２７が飛び散らないように、凹部カバー材４２８によって吸湿性物質または酸素を吸着しうる物質４２７は凹部４０７に保持されている。なお凹部カバー材４２８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２７を設けることで、発光素子４３３の劣化を抑制できる。
【０２６０】
図２３（Ｃ）に示すように、画素電極４２３が形成されると同時に、引き回し配線４０５上に接するように導電性膜４２３ａが形成される。
【０２６１】
また、異方導電性フィルム４３０は導電性フィラー４３０ａを有している。基板４０１とＦＰＣ４０６とを熱圧着することで、基板４０１上の導電性膜４２３ａとＦＰＣ４０６上のＦＰＣ用配線４３１とが、導電性フィラー４３０ａによって電気的に接続される。
【０２６２】
なお本実施例は、実施の形態および実施例１乃至実施例９と自由に組み合わせることが可能である。
【０２６３】
（実施例１１）
本発明の半導体装置を用いた電子機器の実施例として、図２４を用いて説明する。
【０２６４】
図２４（Ａ）は、ラインセンサを用いたハンドスキャナーである。ＣＣＤ型（ＣＭＯＳ型）のイメージセンサ１００１の上には、ロッドレンズアレイなどの光学系１００２が設けられている。光学系１００２は、被写体１００４上の画像がイメージセンサ１００１上に映し出されるようにするために用いられる。
【０２６５】
そして、ＬＥＤや蛍光灯などの光源１００３は、被写体１００４に光を照射できる位置に設けられている。そして、被写体１００４の下部には、ガラス１００５が設けられている。
【０２６６】
光源１００３を出た光は、ガラス１００５を介して被写体１００４に入射する。被写体１００４で反射した光は、ガラス１００５を介して、光学系１００２に入射する。光学系１００２に入射した光は、イメージセンサ１００１に入射し、そこで光電変換される。
【０２６７】
図２４（Ｂ）は、１８０１は基板、１８０２は画素部、１８０３はタッチパネル、１８０４はタッチペンである。タッチパネル１８０３は透光性を有しており、画素部１８０２から発せられる光及び、画素部１８０２に入射する光を透過することができ、タッチパネル１８０３を通して被写体上の画像を読み込むことができる。また画素部１８０２に画像が表示されている場合にも、タッチパネル１８０３を通して、画素部１８０２上の画像を見ることが可能である。
【０２６８】
タッチペン１８０４がタッチパネル１８０３に触れると、タッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができる。本実施例で用いられるタッチパネル１８０３及びタッチペン１８０４は、タッチパネル１８０３が透光性を有していて、なおかつタッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができるものならば、公知のものを用いることができる。
【０２６９】
上記構成を有する本発明の半導体装置は、画像の情報を読み込んで、画素部１８０２に読み込んだ画像を表示し、取り込んだ画像にタッチペン１８０４で書き込みを行うことができる。そして本発明の半導体装置は、画像の読み込み、画像の表示、画像への書き込みを、全て画素部１８０２において行うことができる。よって半導体装置自体の大きさを抑え、なおかつ様々な機能を半導体装置に持たせることができる。
【０２７０】
図２４（Ｃ）は、図２４（Ｂ）とは異なる携帯型ハンドスキャナーであり、本体１９０１、画素部１９０２、上部カバー１９０３、外部接続ポート１９０４、操作スイッチ１９０５で構成されている。図２４（Ｄ）は図２４（Ｃ）と同じ携帯型ハンドスキャナーの上部カバー１９０３を閉じた図である。
【０２７１】
本発明の半導体装置は、読み込んだ画像の情報を画素部１９０２において表示することが可能であり、新たにディスプレイを半導体装置に設けなくとも、その場で読み込んだ画像を確認することができる。
【０２７２】
また画素部１９０２で読み込んだ画像信号を、外部接続ポート１９０４から携帯型ハンドスキャナーの外部に接続されている電子機器に送り、パソコンにおいて画像を補正、合成、編集等を行うことも可能である。
【０２７３】
なお、本実施例は、実施の形態及び実施例１乃至実施例１０と自由に組み合わせることが可能である。
【０２７４】
（実施例１２）
また、本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）などが挙げられる。
【０２７５】
図２５（Ａ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の欠陥画素修復システムは表示部２６０２に用いることができる。
【０２７６】
図２５（Ｂ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の欠陥画素修復システムは表示部２３０２に用いることができる。
【０２７７】
図２５（Ｃ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の欠陥画素修復システムは表示部２７０３に用いることができる。
【０２７８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０２７９】
なお、本実施例は、実施の形態及び実施例１乃至実施例５と自由に組み合わせることが可能である。
【０２８０】
【発明の効果】
本発明により、絶縁表面上に光電変換素子とトランジスタを作製する作製工程において、用いるマスク数を減らすことが出来る。そのため、作製工程が簡略化することができる。その結果、製造歩留まりが改善され、製造コストの低減が可能となる。
【０２８１】
【図面の簡単な説明】
【図１】 本発明の半導体装置の作製工程を示す図。
【図２】 本発明の半導体装置の作製工程を示す図。
【図３】 本発明の半導体装置の作製工程を示す図。
【図４】 本発明の半導体装置の作製工程を示す図。
【図５】 本発明の半導体装置の作製工程を示す図。
【図６】 本発明の半導体装置の作製工程を示す図。
【図７】 本発明の半導体装置の作製工程を示す図。
【図８】 本発明の半導体装置の作製工程を示す図。
【図９】 本発明の半導体装置の作製工程を示す図。
【図１０】 本発明の半導体装置の作製工程を示す図。
【図１１】 本発明の半導体装置の作製工程を示す図。
【図１２】 本発明の半導体装置の作製工程を示す図。
【図１３】 本発明が適用される半導体装置の回路図のブロック図。
【図１４】 本発明が適用される半導体装置の回路図。
【図１５】 本発明が適用される半導体装置の回路図。
【図１６】 本発明が適用される半導体装置の画素の回路図。
【図１７】 本発明の半導体装置の断面構造を示す図。
【図１８】 本発明の半導体装置の断面構造を示す図。
【図１９】 本発明の半導体装置の断面構造を示す図。
【図２０】 光電変換素子の動作形態を説明する図。
【図２１】 光電変換素子の動作形態を説明する図。
【図２２】 本発明の半導体装置の外観を示す図。
【図２３】 本発明の半導体装置の外観を示す図。
【図２４】 本発明が適用される電子機器の一例の図。
【図２５】 本発明が適用される電子機器の一例の図。

Claims (3)

1. 絶縁表面上に接して、第１の半導体層、第２の半導体層、及び第３の半導体層を形成する工程と、
   前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層、を覆って第１の絶縁膜を形成する工程と、
   前記第３の半導体層上にゲート電極を形成する工程と、
   前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層の前記ゲート電極に覆われていない領域に一導電型を付与する第１の不純物元素を添加する工程と、
   前記第１の半導体層及び前記第３の半導体層をレジストマスクで覆う工程と、
   前記第２の半導体層に前記一導電型と反対の導電型を付与する第２の不純物元素を添加する工程と、
   前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層を覆って第２の絶縁膜を形成する工程と、
   前記第１の絶縁膜及び前記第２の絶縁膜に、前記第１の半導体層及び前記第２の半導体層に達する１つのコンタクトホールを形成する工程と、
   前記コンタクトホールを介して、前記第１の半導体層及び前記第２の半導体層に接する光電変換層を形成する工程と、を有することを特徴とする半導体装置の作製方法。
2. 絶縁表面上に接して、第１の半導体層と第１の絶縁層との積層、第２の半導体層と第２の絶縁層との積層、及び第３の半導体層と第３の絶縁層との積層を形成する工程と、
   前記第１の半導体層及び前記第２の半導体層の側面に接し、かつ、前記第１の半導体層及び前記第２の半導体層の上面の一部と前記第１の絶縁層及び前記第２の絶縁層を介して重なる光電変換層を形成する工程と、
   前記第３の絶縁層と、前記第１の絶縁層及び前記第２の絶縁層の前記光電変換層と重ならない部分と、をエッチングする工程と、
   前記第１の半導体層、前記第２の半導体層、前記第３の半導体層、及び前記光電変換層を覆って絶縁膜を形成する工程と、
   前記第３の半導体層及び前記光電変換層上に、前記絶縁膜を介してそれぞれゲート電極、及び導電層を形成する工程と、
   前記ゲート電極及び前記導電層をマスクとして、前記第１の半導体層、前記第２の半導体層、及び前記第３の半導体層に一導電型を付与する第１の不純物元素を添加する工程と、
   前記第２の半導体層及び前記第３の半導体層をレジストマスクで覆う工程と、
   前記レジストマスクを用いて、前記第１の半導体層に前記一導電型とは反対の導電型を付与する第２の不純物元素を添加する工程と、を有することを特徴とする半導体装置の作製方法。
3. 絶縁表面上に接して、第１の半導体層と第１の絶縁層との積層、第２の半導体層と第２の絶縁層との積層、及び第３の半導体層と第３の絶縁層との積層を形成する工程と、
   前記第１の半導体層及び前記第２の半導体層の側面に接し、かつ、前記第１の半導体層及び前記第２の半導体層の上面の一部と前記第１の絶縁層及び前記第２の絶縁層を介して重なる光電変換層と、前記光電変換層上に接する第４の半導体層と、を形成する工程と、
   前記第３の絶縁層と、前記第１の絶縁層及び前記第２の絶縁層の前記光電変換層と重ならない部分と、をエッチングする工程と、
   前記第１の半導体層、前記第２の半導体層、前記第３の半導体層、及び前記第４の半導体層を覆って絶縁膜を形成する工程と、
   前記第３の半導体層上に、前記絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極をマスクとして、前記第１の半導体層及び前記第２の半導体層の前記光電変換層と重ならない部分と、前記第３の半導体層と、前記第４の半導体層と、に一導電型を付与する第１の不純物元素を添加する工程と、
   前記第１の半導体層及び前記第２の半導体層の前記第４の半導体層と重ならない部分と、前記第３の半導体層と、をレジストマスクで覆う工程と、
   前記レジストマスクを用いて、前記第４の半導体層に前記一導電型とは反対の導電型を付与する第２の不純物元素を添加する工程と、を有することを特徴とする半導体装置の作製方法。

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