JP4689473B2 - 直流安定化電源回路 - Google Patents

Description

本発明は、直流安定化電源回路（直流安定化電源装置）に関し、特に、出力電流の制限機能を備えた直流安定化電源回路に関する。

図５に、直流安定化電源回路の従来例の回路図（等価回路図）を示す。図５の直流安定化電源回路１０１（以下、単に「電源回路１０１」という）は、出力トランジスタＱ１、ドライブ用トランジスタＱ３、出力電圧Ｖｏを分圧するための分圧抵抗Ｒ１及びＲ２、誤差増幅器７、基準電圧源８、並びに出力電流制限回路１０２から構成される。

図６に、出力電流制限回路１０２の内部回路を具体化した電源回路１０１の回路図を示す。図６に示す出力電流制限回路１０２は、差動アンプ４、定電流源５、並びに抵抗Ｒ１０３及び抵抗Ｒ１０４から構成されている。図６において、差動アンプ４は、出力トランジスタＱ１のベース電流Ｉ_B1と抵抗Ｒ１０３の抵抗値との積で表される電位Ｖ_Aと、定電流源５が出力する定電流Ｉ１と抵抗Ｒ１０４の抵抗値との積で表される電位Ｖ_Bとを比較する。

電源回路１０１の出力電流Ｉｏの増加に応じて出力トランジスタＱ１のベース電流Ｉ_B1が増え、Ｖ_AがＶ_Bを上回ると、差動アンプ４は、誤差増幅器７から電流を引き抜き始め、最終的には誤差増幅器７からドライブ用トランジスタＱ３のベースに供給される電流がなくなる。このようにして、出力電流制限回路１０２（差動アンプ４）は、出力トランジスタＱ１のベース電流Ｉ_B1を制限し、これによって出力電流Ｉｏに制限を加えるように働く。

図７に、出力電流制限回路１０２と異なる出力電流制限回路１０２ａを採用した電源回路２０１の回路図を示す。図７において、図５及び図６と同一の部分には同一の符号を付す。出力トランジスタＱ１のベース電流Ｉ_B1は、コレクタとベースが短絡されたトランジスタＱ４と抵抗Ｒ１０３を介してグランドに流れこむ。電源回路２０１の出力電流制限回路１０２ａは、トランジスタＱ５と抵抗Ｒ１０３及びＲ１０４によって構成されている。

電源回路２０１において、トランジスタＱ４とＱ５はカレントミラー回路を形成しているため、トランジスタＱ５のコレクタ電流はトランジスタＱ４のコレクタ電流に比例して大きくなる。つまり、出力電流Ｉｏの増加に応じて出力トランジスタＱ１のベース電流Ｉ_B1が増えると、トランジスタＱ５は誤差増幅器７から電流を引き抜き始め、最終的には誤差増幅器７からドライブ用トランジスタＱ３のベースに供給される電流がなくなる。このようにして、電源回路２０１における出力電流制限回路１０２ａは、出力トランジスタＱ１のベース電流Ｉ_B1を制限し、これによって出力電流Ｉｏに制限を加えるように働く。

図６の電源回路１０１について考察する。Ｖ_A＝Ｖ_B、が成立する出力電流Ｉｏの大きさ、即ち、出力電流制限回路１０２が出力電流Ｉｏの増大に制限を加える閾値の電流を、出力ピーク電流（制限電流；制限値）Ｉ_OPと呼ぶ。

出力電流Ｉｏに制限が加わるときの出力トランジスタＱ１のベース電流Ｉ_B1の大きさは、出力トランジスタＱ１の電流増幅率ｈ_FE1に大きく依存している。一方において、出力トランジスタＱ１の電流増幅率ｈ_FE1は、製造プロセスのばらつきによってばらつくと共に、入力電圧Ｖｉの変動に応じたアーリー効果や周囲温度の変化によってもばらつく（変動する）。また、抵抗Ｒ１０３とＲ１０４の抵抗値も、製造プロセスのばらつきによってばらつくと共に、周囲温度の変化によってもばらつく（変動する）。

そして、出力ピーク電流Ｉ_OPは、Ｖ_A＝Ｖ_Bが成立する時の出力電流Ｉｏの大きさであるため、電流増幅率ｈ_FE1のばらつきや抵抗Ｒ１０３及びＲ１０４の抵抗値のばらつきの影響を受ける。つまり、出力ピーク電流Ｉ_OPの値も、製造プロセスのばらつきや、入力電圧Ｖｉの変化、周囲温度の変化によって大きくばらつくことになる（変動することになる）。

例えば、製造プロセスのばらつき等に起因して電流増幅率ｈ_FE1が小さくなれば、出力ピーク電流Ｉ_OPは小さくなる。また、製造プロセスのばらつきにより、抵抗Ｒ１０４の抵抗値が設計値（目標値）よりも小さくなった場合や、抵抗Ｒ１０３の抵抗値が設計値（目標値）よりも大きくなった場合、より小さいベース電流Ｉ_B1にて、Ｖ_A＝Ｖ_B、が成立するため、出力ピーク電流Ｉ_OPは小さくなる。

電源回路１０１の出力の定格電流（或いは、電源回路１０１を搭載した電源用ＩＣの定格電流）が３００ｍＡであるとした場合、通常、出力ピーク電流Ｉ_OP（出力ピーク電流Ｉ_OPの仕様値）は、３３０〜４００ｍＡ程度であることが望ましい。しかしながら、従来例における出力ピーク電流Ｉ_OPは、上記の如く、電流増幅率ｈ_FE1のばらつきや抵抗Ｒ１０３及びＲ１０４の抵抗値のばらつきに大きく依存するため、その仕様値は３３０〜６００ｍＡ程度、或いはそれ以上となってしまう。

ところで、図６もしくは図７の電源回路、または、図６もしくは図７の電源回路から出力トランジスタＱ１を除いた回路は、直流安定化電源用ＩＣ（直流安定化電源用集積回路）として、ＣＤ−ＲＯＭ（Compact Disk Read Only Memory）、ＤＶＤ−ＲＯＭ（Digital Versatile Disk Read Only Memory）、ＤＶＤ−ＲＡＭ（Digital Versatile Disk Random Access Memory）等に代表される記録媒体への記録や再生を行う電子機器に用いられることが多い。これらの電子機器は小型薄型化や低価格化が強く要求される。

一般的に、直流安定化電源用ＩＣへ投入する入力電圧を立ち上げると、その直流安定化電源用ＩＣが供給可能な最大電流（最大能力電流）、つまり出力ピーク電流Ｉ_OPが瞬間的に流れる。このため、直流安定化電源用ＩＣの前段に設けられるデバイスの電流容量を、その出力ピーク電流Ｉ_OPを供給可能なものにしておく必要がある。

仮に、従来の直流安定化電源用ＩＣを採用し、その出力電流の定格が上述したように３００ｍＡであるとした場合、出力ピーク電流Ｉ_OPの仕様値は、例えば６００ｍＡ以上になってしまうため、前段に設けられるデバイスの電流容量は６００ｍＡ以上とする必要があるのである。このような電流容量の増大は、電子機器全体のサイズやコストを押し上げてしまう。

上記の問題を考慮し、下記特許文献１には、アーリー効果による出力トランジスタの出力ピーク電流の変動を低減する回路が提案されている。

また、下記特許文献２には、入力端子と出力トランジスタとの間に電流検出抵抗を挿入し、その電流検出抵抗に生じる電圧に基づいて出力電流の制限を行うことにより、出力ピーク電流のばらつきを低減する回路が提案されている。

特開２０００−２７０４６９号公報 特開平３−１３６１１２号公報

上述したように、出力ピーク電流Ｉ_OPのばらつきの拡大は、前段に設けられるデバイスの電流容量の拡大を招く。電子機器全体のコストやサイズの低減を実現するためには、その前段のデバイスの電流容量を極力小さく抑える必要がある。つまり、出力ピーク電流Ｉ_OPのばらつきを低減することが重要となってくる。

また、上記特許文献１に示す回路では、製造プロセスのばらつきや温度ばらつきによる、出力トランジスタの電流増幅率のばらつきについての考慮がなされていないため、出力ピーク電流のばらつきの抑制効果は不十分である。

また、上記特許文献２に示す回路においては、電流検出抵抗の抵抗値のばらつきや、その抵抗値の温度変化が、出力ピーク電流に影響を与えてしまうため、出力ピーク電流のばらつきの抑制効果は必ずしも十分とは言えない。また、電流検出抵抗の抵抗値を十分に小さくする必要があるため、その電流検出抵抗の占有面積が非常に大きくなってしまう。従って、特許文献２の技術は、直流安定化電源用ＩＣにとって最適な技術とは言えない。

また、バイポーラトランジスタを用いた場合の問題点を上述したが、電界効果トランジスタを用いた場合も同様の問題点が生じる。

本発明は、上記の点に鑑み、製造プロセスのばらつき等に由来する出力電流の制限のばらつきを低減することができる直流安定化電源回路を提供することを目的とする。

上記目的を達成するために本発明に係る直流安定化電源回路は、入力端子と出力端子との間に出力トランジスタを備えた直流安定化電源回路において、前記出力トランジスタの出力電流を制限するための出力電流制限回路と、前記出力トランジスタの制御電極における物理量と出力電流との関係のばらつきに起因する前記出力電流の制限のばらつきを補正する補正回路と、を備え、前記補正回路は、前記出力トランジスタと同一の製造プロセスにて製造され、且つ、前記関係の製造プロセスばらつきが前記出力トランジスタと同じ傾向を有するように形成された補正用トランジスタを備え、その補正用トランジスタを用いることによって、前記関係のばらつきに起因する前記出力トランジスタの出力電流の制限のばらつきを補正することを特徴とする。

上記補正用トランジスタを用いれば、上記出力トランジスタにおける前記関係（電流増幅率など）の製造プロセスばらつきを相殺するといったことなどが可能となり、出力電流制限回路による上記制限のばらつきの補正（抑制）が可能となる。

また例えば、前記補正用トランジスタは、前記関係の温度依存性も前記出力トランジスタと同じ傾向を有するように形成されている。

これにより、上記出力トランジスタにおける前記関係（電流増幅率など）の温度によるばらつきに起因した、上記制限のばらつきをも補正することが可能となる。

本発明に係る他の直流安定化電源回路は、入力端子と出力端子との間に出力トランジスタを備えた直流安定化電源回路において、前記出力トランジスタの出力電流を制限するための出力電流制限回路と、前記出力トランジスタの制御電極における物理量と出力電流との関係のばらつきに起因する前記出力電流の制限のばらつきを補正する補正回路と、を備え、前記出力トランジスタは、バイポーラトランジスタであって、制御電極における物理量と出力電流との前記関係とは、電流増幅率であり、前記補正回路は、前記出力トランジスタと同一の製造プロセスにて製造され、且つ、製造プロセスばらつきによって前記出力トランジスタの電流増幅率が増加するに従って、自身の電流増幅率も増加するように形成された補正用トランジスタを備え、その補正用トランジスタを用いることによって、前記出力トランジスタの電流増幅率のばらつきに起因する前記出力トランジスタの出力電流の制限のばらつきを補正することを特徴とする。

本発明に係る更に他の直流安定化電源回路は、入力端子と出力端子との間に出力トランジスタを備えた直流安定化電源回路において、前記出力トランジスタの出力電流を制限するための出力電流制限回路と、前記出力トランジスタの制御電極における物理量と出力電流との関係のばらつきに起因する前記出力電流の制限のばらつきを補正する補正回路と、を備え、前記出力トランジスタは、電界効果トランジスタであって、制御電極における物理量と出力電流との前記関係とは、相互コンダクタンスであり、前記補正回路は、前記出力トランジスタと同一の製造プロセスにて製造され、且つ、製造プロセスばらつきによって前記出力トランジスタの相互コンダクタンスが増加するに従って、自身の相互コンダクタンスも増加するように形成された補正用トランジスタを備え、その補正用トランジスタを用いることによって、前記出力トランジスタの相互コンダクタンスのばらつきに起因する前記出力トランジスタの出力電流の制限のばらつきを補正することを特徴とする。

また例えば、前記出力トランジスタは、バイポーラトランジスタであって、制御電極における物理量と出力電流との前記関係とは、電流増幅率であり、前記出力電流制御回路は、前記出力トランジスタのベース電流である検出用電流に基づいて、前記出力トランジスタの出力電流を制限する。

また例えば、前記出力トランジスタは、電界効果トランジスタであって、制御電極における物理量と出力電流の前記関係とは、相互コンダクタンスであり、前記出力電流制御回路は、前記出力トランジスタの出力電流と相互コンダクタンスとを反映した検出用電流に基づいて、前記出力トランジスタの出力電流を制限する。

そして、具体的には例えば、前記出力電流制御回路は、前記検出用電流に応じた検出電位を第１入力端子にて受け、その検出電位を第２入力端子に与えられた基準電位と比較する差動アンプを備え、前記差動アンプの出力を用いることによって前記出力トランジスタの出力電流を制限する。

そして例えば、前記差動アンプは、前記検出電位が前記基準電位によりも大きい場合に、前記検出用電流に制限を加えることにより、前記出力トランジスタの出力電流を制限する。

また例えば、前記出力電流制御回路は、前記検出用電流を比例倍して出力する検出用カレントミラー回路を備え、該検出用カレントミラー回路の出力電流を用いて、前記出力トランジスタの出力電流を制限する。

これにより、電源回路の素子数の削減が期待できる。

また例えば、前記検出電位は、前記第１入力端子に接続された第１抵抗に流れる電流によって決定されると共に、前記基準電位は、前記第２入力端子に接続された第２抵抗に流れる電流によって決定される。

そして例えば、前記第１抵抗と前記第２抵抗は、同一の製造プロセスにて製造された同一の種類の抵抗にするとよい。

これにより、第１抵抗と第２抵抗は、製造プロセスのばらつきや周囲温度の影響を同様に受けるようになるため、第１抵抗と第２抵抗のばらつきの相違に起因する上記制限のばらつきの抑制が期待できる。

また例えば、前記第１抵抗と前記第２抵抗を、可変抵抗としてもよい。

これにより、第１抵抗と第２抵抗の抵抗値を設計値により近づけることが可能となる。つまり、製造プロセスのばらつき等に起因する抵抗値のばらつきを大幅に低減することが可能となり、この結果、上記制限のばらつきを更に小さく抑えることが可能となる。

また例えば、前記出力トランジスタ及び前記補正用トランジスタは、バイポーラトランジスタであって、制御電極における物理量と出力電流との前記関係とは、電流増幅率であり、前記出力電流制御回路は、前記出力トランジスタのベース電流である検出用電流と前記補正用トランジスタから得られる補正用電流とに基づいて、前記出力トランジスタの出力電流を制限する。

出力トランジスタと補正用トランジスタの電流増幅率は、ばらつき要因の影響を同様に受けるため、検出用電流だけでなく補正用電流にも基づいて出力トランジスタの出力電流を制限するようにすれば、ばらつき要因の影響の相殺等が可能となり、上記制限のばらつきが抑制される。

具体的には例えば、前記補正回路は、前記補正用トランジスタのベースに定電流を流して、前記補正用トランジスタの出力電流を前記補正用電流として出力する（この構成例を、以下「第１構成例」という）。

これにより、例えば、出力トランジスタの電流増幅率が比較的大きい方向にばらついた場合、出力トランジスタのベース電流である検出用電流は比較的小さくなる。一方、その場合、補正用トランジスタの電流増幅率も比較的大きい方向にばらつくため、補正用トランジスタの出力電流（エミッタ電流又はコレクタ電流）である補正用電流は比較的大きくなる。従って、例えば、検出用電流と補正用電流の和を利用することで、ばらつきが相殺され、上記制限のばらつきが抑制される。尚、この第１構成例に対応する回路として、後に、例えば図１の回路を例示している。

また具体的には例えば、前記補正回路は、前記補正用トランジスタの出力電流を定電流にして、前記補正用トランジスタのベース電流を前記補正用電流として出力する（この構成例を、以下「第２構成例」という）。

これにより、例えば、出力トランジスタの電流増幅率が比較的大きい方向にばらついた場合、検出用電流と補正用電流は共に比較的小さくなる。これらの電流増幅率のばらつきの連動性を利用することで、上記制限のばらつきを抑制可能である。尚、この第２構成例に対応する回路として、後に、例えば図２の回路を例示している。

また具体的には例えば、前記補正回路は、前記検出用電流を比例倍させた電流を前記補正用トランジスタのベース電流とするための補正用カレントミラー回路を備え、前記補正用トランジスタの出力電流を前記補正用電流として出力する（この構成例を、以下「第３構成例」という）。

また具体的には例えば、前記補正回路は、前記検出用電流を比例倍させた電流を前記補正用トランジスタの出力電流とするための補正用カレントミラー回路を備え、前記補正用トランジスタのベース電流を前記補正用電流として出力する（この構成例を、以下「第４構成例」という）。

第３及び第４構成例によれば、電源回路の素子数の削減をも期待できる。尚、第３及び第４構成例に対応する回路として、後に、それぞれ例えば図９及び図１０の回路を例示している。

また例えば、前記出力トランジスタ及び前記補正用トランジスタは、電界効果トランジスタであって、制御電極における物理量と出力電流との前記関係とは、相互コンダクタンスであり、前記出力電流制御回路は、前記出力トランジスタの出力電流と相互コンダクタンスとを反映した検出用電流と前記補正用トランジスタから得られる補正用電流とに基づいて、前記出力トランジスタの出力電流を制限する。

出力トランジスタと補正用トランジスタの相互コンダクタンスは、ばらつき要因の影響を同様に受けるため、検出用電流だけでなく補正用電流にも基づいて出力トランジスタの出力電流を制限するようにすれば、ばらつき要因の影響の相殺等が可能となり、上記制限のばらつきが抑制される。

具体的には例えば、前記補正回路は、前記補正用トランジスタのゲート電圧を定電圧にして、前記補正用トランジスタの出力電流を前記補正用電流として出力する（この構成例を、以下「第５構成例」という）。

また具体的には例えば、前記補正回路は、前記補正用トランジスタの出力電流を定電流にして、前記補正用トランジスタのゲート電圧に応じて流れる電流を前記補正用電流として出力する（この構成例を、以下「第６構成例」という）。

また具体的には例えば、前記補正回路は、前記検出用電流を比例倍して出力する補正用カレントミラー回路を備え、該補正用カレントミラー回路の出力電流に応じた電圧を前記補正用トランジスタのゲートに与えて、前記補正用トランジスタの出力電流を前記補正用電流として出力する（この構成例を、以下「第７構成例」という）。

尚、第５構成例に対応する回路として、後に、例えば図１７及び図２０の回路を例示している。また、第６及び第７構成例に対応する回路として、後に、それぞれ例えば図１８及び図２１の回路を例示している。

また具体的には例えば、第１又は第５構成例において、前記出力電流制御回路は、前記検出用電流に応じた検出電位を第１入力端子にて受け、その検出電位を第２入力端子に与えられた基準電位と比較する差動アンプを備え、前記差動アンプは、前記検出電位が前記基準電位によりも大きい場合に前記検出用電流に制限を加えることにより、前記出力トランジスタの出力電流を制限し、前記補正用電流は、前記検出電位を上昇させるように流れる。

また具体的には例えば、第２又は第６構成例において、前記出力電流制御回路は、前記検出用電流に応じた検出電位を第１入力端子にて受け、その検出電位を第２入力端子に与えられた基準電位と比較する差動アンプを備え、前記差動アンプは、前記検出電位が前記基準電位によりも大きい場合に前記検出用電流に制限を加えることにより、前記出力トランジスタの出力電流を制限し、前記補正用電流は、前記基準電位を上昇させるように流れる。

また具体的には例えば、第３、第４、第５又は第７構成例において、前記出力電流制御回路は、前記検出用電流を比例倍して出力する検出用カレントミラー回路を備え、該検出用カレントミラー回路の出力電流を用いて、前記出力トランジスタの出力電流を制限し、前記検出用カレントミラー回路を形成する前記検出用カレントミラー回路の入力側の第１抵抗に、前記検出用電流だけでなく前記補正用電流も流れる。

また例えば、前記出力トランジスタは、電界効果トランジスタであって、制御電極における物理量と出力電流の前記関係とは、相互コンダクタンスであり、前記出力電流制御回路は、前記出力トランジスタの出力電流と相互コンダクタンスとを反映した反映電位に基づいて、前記出力トランジスタの出力電流を制限する。

また例えば、前記出力トランジスタは、電界効果トランジスタであって、制御電極における物理量と出力電流の前記関係とは、相互コンダクタンスであり、前記出力電流制御回路は、前記出力トランジスタの出力電流と相互コンダクタンスとを反映した反映電位と前記補正用トランジスタの相互コンダクタンスを反映した物理量とに基づいて、前記出力トランジスタの出力電流を制限する。

上記反映電位を利用することによっても、上記制限のばらつきを抑制することが可能である。尚、上記反映電位を利用した回路として、後に、例えば図２６及び図２７の回路を例示している。

また例えば、前記補正用トランジスタは複数の補正用トランジスタにて形成されている。

これにより、上記制限のばらつきを、より抑制することが可能となる。

また例えば、前記補正用トランジスタは複数の補正用トランジスタにて形成されていると共に、前記補正用カレントミラー回路を形成するトランジスタは複数から成り、
各補正用トランジスタに前記補正用カレントミラー回路を形成する各トランジスタが割り当てられる。

これによっても、上記制限のばらつきを、より抑制することが可能となる。また、出力電流制限時における出力電流と当該電源回路の出力電圧との関係の改善が期待できる。

また例えば、前記出力トランジスタの一方の導通電極と前記補正用トランジスタの一方の導通電極は、外部からの入力電圧を受ける前記入力端子に共通接続されている。

これにより、入力電圧が変動した場合、出力トランジスタ及び補正用トランジスタの双方の導通電極間電圧（エミッタ−コレクタ間電圧やソース−ドレイン間電圧）は、（略）同じ変動分だけ変動するため、出力トランジスタと補正用トランジスタの電流増幅率又は相互コンダクタンスは、アーリー効果の影響を同様に受ける。このため、入力電圧の変動に起因する補正用トランジスタの電流増幅率又は相互コンダクタンスの変動にて、出力トランジスタのそれを相殺等することが可能となり、入力電圧の変動に対する上記制限の変動を抑制することが可能となる。

そして、例えば、上記の何れかに記載の直流安定化電源回路を用いて電子機器を構成するようにすればよい。

上述した通り、本発明に係る直流安定化電源回路によれば、製造プロセスのばらつき等に由来する出力電流の制限のばらつきを低減することができる。このため、本発明に係る直流安定化電源回路を用いて電子機器を構成するようにすれば、電子機器全体のコストやサイズを低減することが可能となる。

＜＜第１実施形態＞＞
以下、本発明に係る直流安定化電源回路（直流安定化電源装置）の第１実施形態を説明する。図１は、第１実施形態に係る直流安定化電源回路１（以下、単に「電源回路１」という）の回路図である。

電源回路１は、ＰＮＰ型のバイポーラトランジスタである出力トランジスタＱ１と、ＮＰＮ型のバイポーラトランジスタであるドライブ用トランジスタＱ３と、電源回路１の出力電流Ｉｏの大きさを制限するための出力電流制限回路２と、出力電流制限回路２によって制限される出力電流Ｉｏの大きさのばらつきを補正する（抑制する）補正回路３と、分圧抵抗Ｒ１及びＲ２と、誤差増幅器７と、基準電圧源８と、を有して構成される。

出力電流制限回路２は、差動アンプ４と、抵抗Ｒ３及びＲ４と、定電流源５と、を有して構成される。補正回路３は、ＰＮＰ型のバイポーラトランジスタである補正用トランジスタＱ２と、定電流源６と、を有して構成される。

入力端子１０には、外部から被安定化電圧である入力電圧Ｖｉ（例えば、直流の１２Ｖ）が供給される。入力端子１０は、補正用トランジスタＱ２のエミッタと、出力トランジスタＱ１のエミッタと、定電流源５の入力側に共通接続されている。

出力トランジスタＱ１のコレクタは、電源回路１の出力電圧Ｖｏが出力されるべき出力端子１１に接続されていると共に、分圧抵抗Ｒ１とＲ２とから成る直列回路を介して０Ｖ電位（ＧＮＤ）に保たれているグランドライン９に接続されている。誤差増幅器７において、反転入力端子（−）には分圧抵抗Ｒ１とＲ２との接続点の電位が与えられ、非反転入力端子（＋）には基準電圧源８が出力するリファレンス電位Ｖｒｅｆが与えられている。

定電流源５の出力側は、抵抗Ｒ４を介してグランドライン９に接続されていると共に差動アンプ４の非反転入力端子（＋）に接続されている。定電流源５が出力する定電流（この定電流の大きさをＩ１とする）は、抵抗Ｒ４を介してグランドライン９に流れ込む。また、差動アンプ４の反転入力端子（−）は、ドライブ用トランジスタＱ３のエミッタと抵抗Ｒ３との接続点に接続されていると共に、補正用トランジスタＱ２のコレクタにも接続されている。

定電流源６の入力側は補正用トランジスタＱ２のベースに接続され、定電流源６の出力側はグランドライン９に接続されている。定電流源６が出力する定電流（この定電流の大きさをＩ２とする）は、補正用トランジスタＱ２のベース電流として、グランドライン９に流れ込む。電源回路１は、例えば、半導体基板上への各種の層のエピタキシャル成長及び不純物拡散等によって作成されるが、補正用トランジスタＱ２のベース電流は定電流となっているため、該ベース電流の大きさは半導体の製造プロセスのばらつきや周囲温度の変化の影響を受けない。抵抗Ｒ４に流れる電流も定電流となっているため、同様である。

また、ドライブ用トランジスタＱ３において、コレクタは出力トランジスタＱ１のベースに接続されていると共にエミッタは抵抗Ｒ３を介してグランドライン９に接続されている。そして、ドライブ用トランジスタＱ３のベースには、誤差増幅器７の出力と差動アンプ４の出力が与えられている。また、差動アンプ４の反転入力端子（−）の電位及び非反転入力端子（＋）の電位を、それぞれ検出電位Ｖ１（単に「Ｖ１」と記すこともある）及び基準電位Ｖ２（単に「Ｖ２」と記すこともある）と呼ぶ。

出力トランジスタＱ１及び補正用トランジスタＱ２は、ｎ型の半導体の両側にｐ型の半導体を設けることによって作成されるが、それらは同一の製造プロセスによって作成されている。出力トランジスタＱ１及び補正用トランジスタＱ２の電気的特性（電流増幅率など）は、それらを製造する製造プロセスが、バイポーラトランジスタのみを形成するプロセスであるか、ＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）プロセスであるか、高耐圧トランジスタを形成するプロセスであるか等によって異なってくるが（不純物の拡散濃度や製造時における半導体基板温度、製造工程の相違等によって異なってくるが）、それらの製造プロセスの条件を同じにして（即ち、同一の製造プロセスにて）、出力トランジスタＱ１及び補正用トランジスタＱ２は作成される。このため、製造プロセスの違いに由来する出力トランジスタＱ１及び補正用トランジスタＱ２の電気的特性（電流増幅率など）の違いは、非常に小さくなっている（理想的には、違いがない）。しかし、電流増幅率は、同一の製造プロセスにて形成していても、製造の度にばらつくことになる（製造ばらつきがある）。

そこで、出力トランジスタＱ１及び補正用トランジスタＱ２は、電流増幅率の製造プロセスのばらつき（製造ばらつき）が同じ傾向を有するように形成されている。つまり、出力トランジスタＱ１の電流増幅率ｈ_FE1と補正用トランジスタＱ２の電流増幅率ｈ_FE2が、製造プロセスのばらつきによって同じ方向に同じ程度だけばらつくように、出力トランジスタＱ１及び補正用トランジスタＱ２は形成されている。

また更に、出力トランジスタＱ１及び補正用トランジスタＱ２は、電流増幅率の温度依存性（動作時の温度変化に対する電流増幅率の変化の特性）が同じ傾向を有するように形成されている。つまり、電流増幅率ｈ_FE1とｈ_FE2が、同一の温度変化（電源回路の動作時の温度変化）に対して同じ方向に同じ程度だけ変化するように、出力トランジスタＱ１及び補正用トランジスタＱ２は形成されている。尚、ここにおける温度とは、出力トランジスタＱ１及び補正用トランジスタＱ２の周囲温度であり、電源回路１の周囲温度とも考えることができる。

上記のように「電流増幅率ｈ_FE1とｈ_FE2の製造プロセスのばらつき及び温度依存性が同じ傾向であること」を、以下、説明の便宜上、「特性類似性α」と呼ぶ。つまり、出力トランジスタＱ１と補正用トランジスタＱ２は、特性類似性αを有するように形成されている、或いは、補正用トランジスタＱ２は出力トランジスタＱ１との関係において特性類似性αを有しているなどと表現する。

出力トランジスタＱ１と補正用トランジスタＱ２が特性類似性αを有するようにするためには、出力トランジスタＱ１及び補正用トランジスタＱ２の形状を同一にすることが望ましい。ここにおける形状とは、例えば、バイポーラトランジスタを形成している半導体形状を意味する。即ち、出力トランジスタＱ１と補正用トランジスタＱ２との比較において、エミッタを形成する半導体領域の形状、コレクタを形成する半導体領域の形状、及びベースを形成する半導体領域の形状は、それぞれ互いに同一となっていて、且つそれらの半導体領域の位置関係も互いに同一とすることが望ましい（断面構造を同じとする）。

また更に、出力トランジスタＱ１と補正用トランジスタＱ２との比較において、バイポーラトランジスタを形成している半導体形状だけでなく、各半導体領域と接合される電極形状も、同一にするようにしてもよい。つまり、エミッタを形成する半導体領域とその半導体領域に接合されるエミッタ電極との位置関係及びそれらの大きさの関係、コレクタを形成する半導体領域とその半導体領域に接合されるコレクタ電極との位置関係及びそれらの大きさの関係、並びに、ベースを形成する半導体領域とその半導体領域に接合されるベース電極との位置関係及びそれらの大きさの関係をも含めて、出力トランジスタＱ１及び補正用トランジスタＱ２の形状を同一にするようにしてもよい。

また更に、出力トランジスタＱ１と補正用トランジスタＱ２が特性類似性αを有するようにするためには、出力トランジスタＱ１及び補正用トランジスタＱ２の上記形状のサイズ（大きさ）も同じにすることが望ましい。但し、補正用トランジスタＱ２の出力電流容量は比較的小さくても良いため、形状の同一性を保ちつつも、必要な出力電流容量に応じて補正用トランジスタＱ２を出力トランジスタＱ１よりも小型にすることも可能である。

上記の如く、トランジスタの形状及びサイズを同一にすることが最も望ましいが、出力トランジスタＱ１と補正用トランジスタＱ２が特性類似性αを有するのであれば、上記形状やそのサイズを、全く同じにする必要はない。例えば、出力トランジスタＱ１と補正用トランジスタＱ２を縦型のＰＮＰトランジスタにて形成する場合、電流増幅率はコレクタ拡散領域の幅（基板表面方向の幅）に依存しないので、コレクタ拡散領域の幅は互いに異なっていても構わない。

図１６に、縦型のＰＮＰトランジスタ８０の断面構造例を示す。ＰＮＰトランジスタ８０は、出力トランジスタＱ１及び補正用トランジスタＱ２として採用可能である。

Ｐ型の基板８１上に、比較的高濃度のＮ型不純物を拡散した埋め込み拡散層８２が形成され、更にその上に、ＰＮＰトランジスタ８０のコレクタ電流の流路となる低抵抗のＰ型埋め込み拡散層８３が拡散工程によって形成される。そして、基板８１上へのエピタキシャル成長によって形成されたＮ型エピタキシャル成長層に対して、不純物を拡散することにより、そのＮ型エピタキシャル成長層中にＰ型のコレクタ拡散領域８５Ｃ、Ｎ型のベース拡散領域８５Ｂ及びＰ型のエミッタ拡散領域８５Ｅ（以下、拡散領域８５Ｃ、８５Ｂ及び８５Ｅと略記することがある）が形成される。

各拡散領域８５Ｃ、８５Ｂ及び８５Ｅは、基板８１の表面方向に互いに分離して形成され、基板８１の表面方向において、各拡散領域８５Ｃ、８５Ｂ及び８５Ｅの間には、Ｎ型のウェル８４が介在している。基板８１の厚み方向において、拡散領域８５Ｂと埋め込み拡散層８３との間及び拡散領域８５Ｅと埋め込み拡散層８３との間には、ウェル８４が介在しており、隣接したベース拡散領域８５Ｂとウェル８４によって、ＰＮＰトランジスタ８０のベース領域が形成される。コレクタ拡散領域８５Ｃは、拡散領域８５Ｅ等と比べて深く形成され、埋め込み拡散層８３と直接接触している。尚、基板８１の水平方向において、出力トランジスタ８０の外側には、Ｐ型の素子分離領域８６及び８７が形成される。

上記のように形成されたＰＮＰトランジスタ８０では、矢印８８に示す如く、電流がエミッタ拡散領域８５Ｅからウェル８４を介してコレクタ領域の一部である埋め込み拡散層８３に流れる。即ち、ベースを流れる電流の方向が基板８１の表面に垂直であるため、ＰＮＰトランジスタ８０は縦型のＰＮＰトランジスタである。このような縦型のＰＮＰトランジスタ８０における電流増幅率は、コレクタ拡散領域８５Ｃの基板８１の表面方向の幅に依存しない。

上記のように構成された図１の電源回路１において、誤差増幅器７は、分圧抵抗Ｒ１とＲ２との接続点の電位がリファレンス電位Ｖｒｅｆと一致するように、ドライブ用トランジスタＱ３のベース電流を制御することによって出力トランジスタＱ１のベース電流（ベース電位）を制御する。これにより、出力電圧Ｖｏは、所定の電圧値で安定化される。

抵抗Ｒ３には、出力トランジスタＱ１のベース電流と補正用トランジスタＱ２のコレクタ電流が流れる。従って、出力トランジスタＱ１のベース電流をＩ_B1とし、補正用トランジスタＱ２のコレクタ電流をＩ_C2とし、更に抵抗Ｒ３の抵抗値をＲ３で表すと、検出電位Ｖ１は、下式（１）によって表される（但し、ドライブ用トランジスタＱ３のベース電流を無視）。
Ｖ１＝（Ｉ_B1＋Ｉ_C2）×Ｒ３ ・・・（１）

また、出力トランジスタＱ１の電流増幅率ｈ_FE1及び補正用トランジスタＱ２の電流増幅率ｈ_FE2を用いて表すと、上記式（１）は、下式（２）に変形される。
Ｖ１＝（Ｉｏ／ｈ_FE1＋ｈ_FE2・Ｉ２）×Ｒ３ ・・・（２）

他方、抵抗Ｒ４の抵抗値をＲ４で表すと、基準電位Ｖ２は、下式（３）によって表される。
Ｖ２＝Ｉ１×Ｒ４ ・・・（３）

出力電流Ｉｏの大きさが、電源回路１が定常的に出力することができる定格電流以下である時、検出電位Ｖ１は基準電位Ｖ２より小さくなっている。一方、入力電圧Ｖｉの投入時等において一時的に上記定格電流を上回る出力電流Ｉｏが流れ、検出電位Ｖ１が基準電位Ｖ２よりも高くなると、差動アンプ４は、誤差増幅器７から電流を引き抜き始め、最終的には誤差増幅器７からドライブ用トランジスタＱ３のベースに供給される電流がなくなる。このようにして、出力電流制限回路２（差動アンプ４）は、出力トランジスタＱ１のベース電流Ｉ_B1を制限し、これによって、出力トランジスタＱ１のコレクタ電流、すなわち出力電流Ｉｏに制限を加えるように働く。

ここで、Ｖ１＝Ｖ２、が成立する出力電流Ｉｏの大きさ、即ち、出力電流制限回路２が出力電流Ｉｏの増大に制限を加える閾値の電流を、出力ピーク電流（制限電流；制限値）Ｉ_OPと呼ぶ。

出力トランジスタＱ１及び補正用トランジスタＱ２は、上述のように特性類似性αを有しているため、電流増幅率ｈ_FE1及びｈ_FE2は、半導体の製造プロセスのばらつきや周囲温度の変動の影響を同様に受ける。更に、出力トランジスタＱ１及び補正用トランジスタＱ２の各エミッタは、双方入力端子１０に接続されているため、入力電圧Ｖｉｎが変動すれば、（略）同じ変動分だけエミッタ−コレクタ間電圧が変動する。つまり、入力電圧Ｖｉｎの変動した際、アーリー効果に由来して、電流増幅率ｈ_FE1及びｈ_FE2は同じ様に変動する。

例えば、製造プロセスのばらつき、周囲温度の変動、入力電圧Ｖｉの変動等によって、電流増幅率ｈ_FE1が比較的小さくなれば同一の出力電流Ｉｏに対するベース電流Ｉ_B1の大きさは比較的大きくなるが、電流増幅率ｈ_FE2も同様に比較的小さくなるため、補正用トランジスタＱ２のコレクタ電流Ｉ_C2の大きさが比較的小さくなる。つまり、出力トランジスタＱ１のベース電流Ｉ_B1と補正用トランジスタＱ２のコレクタ電流Ｉ_C2の変動が相反するので、電流増幅率ｈ_FE1の変動に対する検出電位Ｖ１の変動は、図５及び図６に示した従来例に比べて小さくなる。

このように、電源回路１によれば、電流増幅率ｈ_FE1のばらつき（変動）に対応して生じる出力ピーク電流Ｉ_OPのばらつき（定められた目標値との誤差）が補正される（抑制される）。

本実施形態において、出力トランジスタＱ１のベース電流Ｉ_B1は、出力電流Ｉｏを検出するための検出用電流として機能し、補正用トランジスタＱ２のコレクタ電流Ｉ_C2は補正用電流として機能する。そして、出力電流制限回路２は、上記の検出用電流と補正用電流とに基づいて、出力電流Ｉｏに制限を加える。尚、当然ではあるが、電流増幅率ｈ_FE1は、出力トランジスタＱ１の制御電極であるベース電極から流出するベース電流量という物理量と、出力トランジスタＱ１のコレクタ電流量（出力電流Ｉｏの大きさ）との関係を表している。

＜＜第２実施形態＞＞
次に、本発明に係る直流安定化電源回路（直流安定化電源装置）の第２実施形態を説明する。図２は、第２実施形態に係る直流安定化電源回路１ａ（以下、単に「電源回路１ａ」という）の回路図である。図２において、図１と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路１ａは、出力トランジスタＱ１と、ドライブ用トランジスタＱ３と、電源回路１ａの出力電流Ｉｏの大きさを制限するための出力電流制限回路２ａと、出力電流制限回路２ａによって制限される出力電流Ｉｏの大きさのばらつきを補正する（抑制する）補正回路３ａと、分圧抵抗Ｒ１及びＲ２と、誤差増幅器７と、基準電圧源８と、を有している。つまり、電源回路１ａは、図１の電源回路１における出力電流制限回路２及び補正回路３を、出力電流制限回路２ａ及び補正回路３ａに置換した構成となっており、その他の点における回路構成及び動作は図１の電源回路１と一致している。以下、電源回路１との相違点に着目して説明を行い、一致点に関する説明を省略する。

補正回路３ａの構成要素は図１の補正回路３と同じく、補正用トランジスタＱ２と定電流源６となっている。但し、補正回路３ａの補正用トランジスタＱ２においては、エミッタが入力端子１０に接続され、ベースが差動アンプ４の非反転入力端子（＋）に接続され、コレクタが定電流源６の入力側に接続されている。そして、補正回路３ａの定電流源６の出力側はグランドライン９に接続されている。つまり、補正用トランジスタＱ２のコレクタ電流は定電流Ｉ２となっており、該コレクタ電流は半導体の製造プロセスのばらつきや周囲温度の変化の影響を受けないようになっている。

出力電流制限回路２ａの構成要素は図１の出力電流制限回路２と同じく、差動アンプ４、定電流源５、抵抗Ｒ３及びＲ４であり、それらの接続関係も図１の出力電流制限回路２と同じとなっている。但し、図１の出力電流制限回路２においては補正用トランジスタＱ２のコレクタが差動アンプ４の反転入力端子（−）に接続されていたが、上述の如く、出力電流制限回路２ａにおいては、補正用トランジスタＱ２のベースが差動アンプ４の非反転入力端子（＋）に接続されている。

従って、ドライブ用トランジスタＱ３のベース電流を無視し、補正用トランジスタＱ２のベース電流をＩ_B2とすると、検出電位Ｖ１及び基準電位Ｖ２は、下式（４）及び（５）によって表すことができる。
Ｖ１＝Ｉ_B1×Ｒ３ ＝Ｉｏ／ｈ_FE1×Ｒ３ ・・・（４）
Ｖ２＝（Ｉ１＋Ｉ_B2）×Ｒ４＝（Ｉ１＋Ｉ２／ｈ_FE2）×Ｒ４ ・・・（５）

出力トランジスタＱ１及び補正用トランジスタＱ２は、上述のように特性類似性αを有しているため、電流増幅率ｈ_FE1及びｈ_FE2は、半導体の製造プロセスのばらつきや周囲温度の変動の影響を同様に受ける。更に、出力トランジスタＱ１及び補正用トランジスタＱ２の各エミッタは、双方入力端子１０に接続されているため、入力電圧Ｖｉｎが変動すれば、（略）同じ変動分だけエミッタ−コレクタ間電圧が変動する。つまり、入力電圧Ｖｉｎの変動した際、アーリー効果に由来して、電流増幅率ｈ_FE1及びｈ_FE2は同じ様に変動する。

従って、例えば、製造プロセスのばらつき、周囲温度の変動、入力電圧Ｖｉの変動等によって、電流増幅率ｈ_FE1が比較的小さくなれば、同一の出力電流Ｉｏに対するベース電流Ｉ_B1の大きさは比較的大きくなって検出電位Ｖ１は高くなる。一方において、この場合、電流増幅率ｈ_FE2も同様に比較的小さくなるため、補正用電流としての補正用トランジスタＱ２のベース電流Ｉ_B2の大きさが比較的大きくなって基準電位Ｖ２も高くなる。つまり、電流増幅率ｈ_FE1の変動に対して検出電位Ｖ１と基準電位Ｖ２が同様に変化することになり、電流増幅率ｈ_FE1のばらつき（変動）に対応して生じる出力ピーク電流Ｉ_OPのばらつき（定められた目標値との誤差）が補正される（抑制される）ことになる。

また、第１実施形態、第２実施形態及び後述する他の全ての実施形態における抵抗Ｒ３とＲ４を、同一の製造プロセスにて製造するようにしてもよい。例えば、電源回路１や電源回路１ａの全体、或いは抵抗Ｒ３やＲ４を半導体基板上に作成する場合、抵抗Ｒ３及びＲ４は不純物の拡散等により形成されるが、その不純物の拡散量のばらつき等によって、それらの電気的特性（抵抗値や温度係数）はばらつき、また、製造工程の相違等によって、そのばらつきの程度や方向は異なってくる。

製造プロセスのばらつきに由来する抵抗の電気的特性のばらつきをゼロにすることはできないが、不純物の拡散量や製造工程等の製造プロセスを同じにして抵抗Ｒ３及びＲ４を製造すれば、それらは製造プロセスのばらつきや周囲温度の影響を同様に受けるようになるため、抵抗Ｒ３とＲ４のばらつきの相違に起因する出力ピーク電流Ｉ_OPのばらつきは小さくなる。例えば、抵抗Ｒ３と抵抗Ｒ４を同一の半導体基板上に同時に形成するようにするとよい。

また更に、第１実施形態、第２実施形態及び後述する他の全ての実施形態における抵抗Ｒ３とＲ４を、同一の種類のものとするとよい。抵抗Ｒ３と抵抗Ｒ４を、同一の抵抗体としてもよい。例えば、電源回路１や電源回路１ａの全体、或いは抵抗Ｒ３やＲ４を半導体基板上に作成する場合、抵抗Ｒ３及びＲ４は不純物の拡散等により形成されるが、その不純物の拡散量や抵抗を形成する部分の形状、大きさ等を、抵抗Ｒ３とＲ４とで同じにすればよい。

抵抗Ｒ３とＲ４を同一の種類の抵抗体とすることにより、それらは製造プロセスのばらつきや周囲温度の影響を同様に受けるようになるため、抵抗Ｒ３とＲ４のばらつきの相違に起因する出力ピーク電流Ｉ_OPのばらつきは小さくなる。

また、第１実施形態、第２実施形態及び後述する他の全ての実施形態における抵抗Ｒ３とＲ４を、外部信号等に応じて抵抗値を変化させることができる可変抵抗としてもよい。抵抗Ｒ３及びＲ４を、そのような可変抵抗とすれば、抵抗Ｒ３及びＲ４の抵抗値を設計値により近づけることが可能となる。つまり、製造プロセスのばらつき等に起因する抵抗値のばらつきを大幅に低減することが可能となり、この結果、出力ピーク電流Ｉ_OPのばらつきは、更に小さくなる。

図３に、図１の電源回路１における抵抗Ｒ３及びＲ４を可変抵抗に変形した直流安定化電源回路１ｂ（以下、単に「電源回路１ｂ」という）の回路図を示す。図２の電源回路１ａについても、同様の変形が可能である。図３において、図１と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。電源回路１ｂは、図１の電源回路１の出力電流制限回路２を、出力電流制限回路２ｂに置換した構成となっており、その他の点における回路構成及び動作は図１の電源回路１と一致している。以下、電源回路１との相違点に着目して説明を行い、一致点に関する説明を省略する。

図１と図３の比較から分かるように、図３の電源回路１ｂにおいては、図１における抵抗Ｒ３が抵抗Ｒ１３及びＲ２３並びにスイッチ回路ＳＷ１に置換され、図１における抵抗Ｒ４が抵抗Ｒ１４及びＲ２４並びにスイッチ回路ＳＷ２に置換されている。

スイッチ回路ＳＷ１は、外部から供給される外部信号ａの信号レベルに応じて抵抗Ｒ１３又はＲ２３を差動アンプ４の反転入力端子（−）に接続する。差動アンプ４の反転入力端子（−）は、スイッチ回路ＳＷ１によって接続された抵抗（即ち、抵抗Ｒ１３又はＲ２３）を介してグランドライン９に接続される。スイッチ回路ＳＷ２は、外部から供給される外部信号ｂの信号レベルに応じて抵抗Ｒ１４又はＲ２４を差動アンプ４の非反転入力端子（＋）に接続する。差動アンプ４の非反転入力端子（＋）は、スイッチ回路ＳＷ２によって接続された抵抗（即ち、抵抗Ｒ１４又はＲ２４）を介してグランドライン９に接続される。

尚、第１実施形態や第２実施形態及び後述する他の全ての実施形態における抵抗Ｒ３とＲ４を、同一の製造プロセスにて製造した同一の種類の可変抵抗としてもよい。例えば、抵抗Ｒ１３、Ｒ２３、Ｒ１４及びＲ２４を、全て同一の製造プロセスにて製造した同一の種類の抵抗としてもよい。

ところで、図８に、図１等に用いられている定電流源５の回路例を示す。図８において、定電流源５は、４つのトランジスタＱ５１、Ｑ５２、Ｑ５３及びＱ５４と、１つの抵抗Ｒ５０とから構成されている。図８において、抵抗Ｒ５０の一端には、基準電圧源８が出力するリファレンス電圧Ｖｒｅｆが供給されており、トランジスタＱ５３及びＱ５４のエミッタには、入力電圧Ｖｉが印加される（図１等参照）。そして、トランジスタＱ５４のコレクタから定電流Ｉ１が抵抗Ｒ４に向かって流れる。

このように、出力電流制限回路や補正回路に定電流を用いると、電源回路全体での消費電力が大きくなると共に、電源回路を構成する素子数が増加して電源回路を備えたＩＣ（集積回路）チップのコストアップを招く。この点に鑑み、素子数が少なく、定電流が不必要な電源回路として、以下に第３〜第５実施形態の電源回路を説明する。

＜＜第３実施形態＞＞
まず、第３実施形態に係る直流安定化電源回路（直流安定化電源装置）を説明する。図９は、第３実施形態に係る直流安定化電源回路１ｃ（以下、単に「電源回路１ｃ」という）の回路図である。図９において、図１等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路１ｃは、出力トランジスタＱ１と、ドライブ用トランジスタＱ３と、トランジスタＱ５並びに抵抗Ｒ３及びＲ４とを含んで構成される出力電流制限回路２ｃと、補正用トランジスタＱ２、トランジスタＱ６及び抵抗Ｒ５を含んで構成される補正回路３ｃと、トランジスタＱ４と、分圧抵抗Ｒ１及びＲ２と、誤差増幅器７と、基準電圧源８と、を備えている。トランジスタＱ４は、出力電流制限回路２ｃの構成要素と考えることができ、補正回路３ｃの構成要素と考えることもできる。トランジスタＱ４、Ｑ５及びＱ６は、ＮＰＮ型のバイポーラトランジスタとなっている。上述の如く、出力トランジスタＱ１と補正用トランジスタＱ２は特性類似性αを有するように形成される。

入力端子１０には、外部から被安定化電圧である入力電圧Ｖｉ（例えば、直流の１２Ｖ）が供給される。入力端子１０は、補正用トランジスタＱ２のエミッタと、出力トランジスタＱ１のエミッタに共通接続されている。

出力トランジスタＱ１のコレクタは、電源回路１ｃの出力電圧Ｖｏが出力されるべき出力端子１１に接続されていると共に、分圧抵抗Ｒ１とＲ２とから成る直列回路を介して０Ｖ電位（ＧＮＤ）に保たれているグランドライン９に接続されている。誤差増幅器７において、反転入力端子（−）には分圧抵抗Ｒ１とＲ２との接続点の電位が与えられ、非反転入力端子（＋）には基準電圧源８が出力するリファレンス電位Ｖｒｅｆが与えられている。

ドライブ用トランジスタＱ３において、コレクタは出力トランジスタＱ１のベースに接続され、ベースは誤差増幅器７の出力端子とトランジスタＱ５のコレクタに共通接続され、エミッタは短絡されたトランジスタＱ４のコレクタとベースに接続されている。そして、トランジスタＱ４、Ｑ５及びＱ６のエミッタは、それぞれ抵抗Ｒ３、Ｒ４及びＲ５を介してグランドライン９に接続されていると共に、トランジスタＱ４、Ｑ５及びＱ６のベースは共通接続されている。

トランジスタＱ４及びＱ５は、カレントミラー回路の入力側の電流であるトランジスタＱ４のコレクタ電流、すなわち出力トランジスタＱ１のベース電流Ｉ_B1を比例倍した電流を、トランジスタＱ５のコレクタ電流として出力するカレントミラー回路（検出用カレントミラー回路）を構成している。

トランジスタＱ４及びＱ６は、カレントミラー回路の入力側の電流であるトランジスタＱ４のコレクタ電流、すなわち出力トランジスタＱ１のベース電流Ｉ_B1を比例倍した電流を、トランジスタＱ６のコレクタ電流として出力するカレントミラー回路（補正用カレントミラー回路）を構成している。補正用トランジスタＱ２において、ベースはトランジスタＱ６のコレクタに接続され、コレクタはトランジスタＱ４のエミッタと抵抗Ｒ３との接続点に接続されている。

上記のように構成された電源回路１ｃにおいて、出力電流Ｉｏの増加に応じて出力トランジスタＱ１のベース電流Ｉ_B1が増えると、トランジスタＱ４とＱ５がカレントミラー回路を構成しているため、トランジスタＱ５は誤差増幅器７から電流を引き抜き始め、最終的には誤差増幅器７からドライブ用トランジスタＱ３のベースに供給される電流がなくなる。このようにして、電源回路１ｃにおける出力電流制限回路２ｃは、出力トランジスタＱ１のベース電流Ｉ_B1を制限し、これによって出力電流Ｉｏに制限を加えるように働く。

また、トランジスタＱ４とＱ６もカレントミラー回路を構成しているため、出力電流Ｉｏの増加に応じて出力トランジスタＱ１のベース電流Ｉ_B1が増えると、トランジスタＱ６のコレクタ電流すなわち補正用トランジスタＱ２のベース電流が増える。これにより、補正用電流としての補正用トランジスタＱ２のコレクタ電流Ｉ_C2が増加し、トランジスタＱ４のエミッタ電位を上昇する。この結果、トランジスタＱ５（並びにＱ４及びＱ６）のベース電位が上昇し、トランジスタＱ５が誤差増幅器７から電流をより引き抜くようになり、出力トランジスタＱ１のベース電流Ｉ_B1が（図７のような回路に比べて）より制限される方向に向かう。

つまり、出力電流Ｉｏが大きくなるにつれて、補正回路３ｃは、出力電流Ｉｏの増加をより制限する方向に働くため、出力電流制限回路２ｃが出力電流Ｉｏの増大に制限を加える閾値の電流、すなわち出力ピーク電流は、製造プロセスのばらつきや温度変化や入力電圧Ｖｉの変動による電流増幅率ｈ_FE1のばらつきに、あまり影響を受けなくなる。このため、出力電流Ｉｏが大きくなって電源回路１ｃを備えたＩＣチップ自身や電子機器が壊れるといった危険性は非常に低くなる。

本実施形態に係る出力電流制限回路２ｃが出力電流Ｉｏの増大に制限を加える閾値の電流、すなわち出力ピーク電流をＩ_OP2とおいて、電流増幅率ｈ_FE1のばらつきと出力ピーク電流Ｉ_OP2のばらつきとの関係について詳細な説明を加える。

今、トランジスタＱ５のベース電位が０．９Ｖ（ボルト）になった時、誤差増幅器７からトランジスタＱ３のベースに供給されていた電流（電流の一部）がトランジスタＱ５側に流れて、出力電流Ｉｏが制限されるものとする。また、この時のトランジスタＱ４のエミッタ電位が０．２Ｖであるとする。つまり、出力電流Ｉｏが出力ピーク電流Ｉ_OP2と等しくなった時、トランジスタＱ４のエミッタ電位が０．２Ｖになるとする。

尚、この時のトランジスタＱ３のベース電流は、Ｉ_B1／ｈ_FE3＝（Ｉ_OP2／ｈ_FE1）／ｈ_FE3、となる（但し、ｈ_FE3はトランジスタＱ３の電流増幅率）。誤差増幅器７の出力電流の増大には限りがあり、出力電流Ｉｏが増大することにより、「トランジスタＱ５のコレクタ電流（第１実施形態等においては差動アンプ４が引き込む電流）とトランジスタＱ３のベース電流との和」が「誤差増幅器７の出力電流の最大値」に等しくなった状態における出力電流Ｉｏが、出力ピーク電流Ｉ_OP2である。

トランジスタＱ４のエミッタ電位が０．２Ｖである時、抵抗Ｒ３の抵抗値をＲ３で表すと下記式（６）が成立し、更に、トランジスタＱ６のエミッタ面積がトランジスタＱ４のそれの１／１００であるとすると、トランジスタＱ６のコレクタ電流はトランジスタＱ４のコレクタ電流の１／１００になるため、下記式（７）が成立する。
０．２＝（Ｉ_B1＋Ｉ_C2）×Ｒ３ ・・・（６）
０．２＝｛Ｉ_B1＋（Ｉ_B1／１００）×ｈ_FE2｝×Ｒ３ ・・・（７）

上記式（７）において、Ｒ３＝４０Ω（オーム）、Ｉ_B1＝Ｉ_OP2／ｈ_FE1を代入すると、下記式（８）が得られる。
０．２＝｛Ｉ_OP2／ｈ_FE1＋（Ｉ_OP2×ｈ_FE2）／（ｈ_FE1×１００）｝×４０ ・・・（８）

出力トランジスタＱ１の電流増幅率ｈ_FE1には必ずばらつきが存在するが、ｈ_FE1が、１００≦ｈ_FE1≦２００の範囲内でばらつくとする。図７の従来回路例では、抵抗Ｒ１０３の抵抗値が１００Ωであるとすると、０．２Ｖ／１００Ω＝２ｍＡ（ミリアンペア）より、出力ピーク電流は２００〜４００ｍＡの間でばらつくことになる。

一方、図９の電源回路１ｃにおいては、ｈ_FE1が１００≦ｈ_FE1≦２００の範囲内でばらつく場合、出力トランジスタＱ１と補正用トラジスタＱ２が特性類似性αを有していることからｈ_FE1＝ｈ_FE2とおくと、上記式（８）より、出力ピーク電流Ｉ_OP2のばらつきは、２５０〜約３３３ｍＡの範囲内で収まることになる。

尚、トランジスタＱ６のエミッタ面積に対するトランジスタＱ４のエミッタ面積の比をＹ、誤差増幅器７からトランジスタＱ３のベースに供給されていた電流（電流の一部）がトランジスタＱ５側に流れる状態におけるトランジスタＱ４のエミッタ電位をＶ３とおいて、上記式（８）を一般化して変形すると、下記式（９）が得られる。

Ｉ_OP2＝（Ｖ３×ｈ_FE1×Ｙ）／｛Ｒ３×（Ｙ＋ｈ_FE2）｝ ・・・（９）
上記式（９）からも、ｈ_FE1とｈ_FE2が同じ傾向を持つと、出力ピーク電流Ｉ_OP2のばらつきが低減されることが分かる。

＜＜第４実施形態＞＞
次に、第３実施形態の変形例として、本発明の第４実施形態を説明する。図１０は、第４実施形態に係る直流安定化電源回路１ｄ（以下、単に「電源回路１ｄ」という）の回路図である。図１０において、図１及び図９等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路１ｄは、図９の電源回路１ｃにおける補正回路３ｃを補正回路３ｄに置換した構成となっており、その他の点における回路構成及び動作は、電源回路１ｃと一致している。以下、電源回路１ｃとの相違点に着目して説明を行い、一致点に関する説明を省略する。

補正回路３ｄは、出力トランジスタＱ１との関係において特性類似性αを有する補正用トランジスタＱ２と、トランジスタＱ６と、抵抗Ｒ６と、を備えて構成される。補正用トランジスタＱ２において、エミッタは入力端子１０と出力トランジスタＱ１のエミッタとに共通接続され、ベースはトランジスタＱ４と抵抗Ｒ３との接続点に接続され、コレクタはトランジスタＱ６のコレクタに接続されている。

トランジスタＱ６において、ベースはトランジスタＱ４及びＱ５のベースと共通接続され、エミッタは抵抗Ｒ６を介してグランドライン９に接続されている。このように、本実施形態でも、トランジスタＱ４及びＱ６は、トランジスタＱ４のコレクタ電流、すなわち出力トランジスタＱ１のベース電流Ｉ_B1を比例倍した電流を、トランジスタＱ６のコレクタ電流として出力するカレントミラー回路（補正用カレントミラー回路）を構成している。

図１０の電源回路１ｄの動作は、図９の電源回路１ｃの動作と、ほぼ同様である。つまり、出力電流Ｉｏの増加に応じて出力トランジスタＱ１のベース電流Ｉ_B1が増えると、トランジスタＱ６のコレクタ電流すなわちトランジスタＱ２のエミッタ電流が増える。これにより、補正用電流としてのトランジスタＱ２のベース電流Ｉ_B2が増加し、トランジスタＱ４のエミッタ電位を上昇する。この結果、トランジスタＱ５（並びにＱ４及びＱ６）のベース電位が上昇し、トランジスタＱ５が誤差増幅器７から電流をより引き抜くようになり、出力トランジスタＱ１のベース電流Ｉ_B1が（図７のような回路に比べて）より制限される方向に向かう。

つまり、出力電流Ｉｏが大きくなるにつれて、補正回路３ｄは、出力電流Ｉｏの増加をより制限する方向に働くため、出力電流制限回路２ｃが出力電流Ｉｏの増大に制限を加える閾値の電流、すなわち出力ピーク電流は、製造プロセスのばらつきや温度変化や入力電圧Ｖｉの変動による電流増幅率ｈ_FE1のばらつきに、あまり影響を受けなくなる。

図４（ａ）及び（ｂ）に、従来の電源回路（図５〜図７参照）と本発明に係る電源回路における出力ピーク電流（Ｉ_OPまたはＩ_OP2）のばらつき要因依存性を示す。図４（ａ）の横軸は、製造プロセスのばらつきの程度を表しており、図４（ｂ）の横軸は、電源回路の周囲温度を表している。図４（ａ）及び（ｂ）の縦軸は、出力ピーク電流（Ｉ_OPまたはＩ_OP2）を表している。

図４（ａ）において、実線６０ａ、破線６１ａ及び６２ａは、出力ピーク電流（Ｉ_OPまたはＩ_OP2）の製造プロセスばらつき依存性を表しており、実線６０ａは従来の電源回路におけるそれを、破線６１ａは電源回路１、１ａ及び１ｂにおけるそれを、破線６２ａは電源回路１ｃ及び１ｄにおけるそれを表している。図４（ｂ）において、実線６０ｂ、破線６１ｂ及び６２ｂは、出力ピーク電流（Ｉ_OPまたはＩ_OP2）の周囲温度依存性を表しており、実線６０ｂは従来の電源回路におけるそれを、破線６１ｂは電源回路１、１ａ及び１ｂにおけるそれを、破線６２ｂは電源回路１ｃ及び１ｄにおけるそれを表している。

図４（ａ）及び（ｂ）に示すごとく、電源回路１、１ａ及び１ｂにおける出力ピーク電流のばらつきの実力値Ｆ₁及びＦ₂は、従来の電源回路における出力ピーク電流のばらつきの実力値Ｅ₁及びＥ₂よりも小さい。また、電源回路１ｃ及び１ｄにおける出力ピーク電流のばらつきの実力値Ｇ₁及びＧ₂は、上述したようにばらつき要因による影響を受けにくいため、更に小さい。よって、本発明を適用すれば、出力ピーク電流の仕様値の範囲を狭めることができ、この結果、電子機器全体のコストやサイズ低減を実現することが可能となる。尚、後述する第５及び第６実施形態の電源回路１ｅ及び１ｆも、電源回路１ｃ及び１ｄと同程度に（或いはそれ以上に）出力ピーク電流のばらつきは小さい。

＜＜第５実施形態＞＞
補正用トランジスタを複数の補正用トランジスタにて構成するようにしてもよく、複数の補正用トランジスタを用いた第３実施形態の変形例を、第５実施形態として説明する。図１１は、第５実施形態に係る直流安定化電源回路１ｅ（以下、単に「電源回路１ｅ」という）の回路図である。図１１において、図１及び図９等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路１ｅは、図９の電源回路１ｃにおける補正回路３ｃを補正回路３ｅに置換した構成となっており、その他の点における回路構成及び動作は、電源回路１ｃと一致している。以下、電源回路１ｃとの相違点に着目して説明を行い、一致点に関する説明を省略する。

補正回路３ｅは、補正用トランジスタＱ２及びＱ２１と、トランジスタＱ６及びＱ７と、抵抗Ｒ７及びＲ８と、を備えて構成される。補正用トランジスタＱ２１は、補正用トランジスタＱ２と同じものであり、出力トランジスタＱ１との関係において特性類似性αを有するように形成されている。トランジスタＱ７は、ＮＰＮ型のバイポーラトランジスタである。

補正用トランジスタＱ２及びＱ２１のエミッタは、共に入力端子１０と出力トランジスタＱ１のエミッタに共通接続されており、補正用トランジスタＱ２及びＱ２１のコレクタは、共にトランジスタＱ４のエミッタと抵抗Ｒ３との接続点に接続されている。補正用トランジスタＱ２及びＱ２１のベースは、それぞれ、トランジスタＱ６及びＱ７のコレクタに接続されている。トランジスタＱ６及びＱ７のエミッタは、それぞれ、抵抗Ｒ７及びＲ８を介してグランドライン９に接続されている。トランジスタＱ４、Ｑ５、Ｑ６及びＱ７のベースは共通接続されている。トランジスタＱ６及びＱ７は、トランジスタＱ４と共に、トランジスタＱ４を電流の入力側としたカレントミラー回路（補正用カレントミラー回路）を形成している。尚、トランジスタＱ６とＱ７のエミッタ面積は同じであっても良いし、異なっていても良い。

図１３に、出力電流Ｉｏと出力電圧Ｖｏとの関係図を示す。曲線７０、７１及び７２は、出力電流Ｉｏが増加し、出力電流制限回路が動作し始めてから出力電流Ｉｏが完全に制限されて出力電圧Ｖｏがゼロになるまでの状態を表しており、曲線７０は図７の電源回路２０１におけるそれを、曲線７１は図９の電源回路１ｃにおけるそれを、曲線７２は図１１の電源回路１ｅにおけるそれを表している。

図７の電源回路２０１において、出力電流Ｉｏが増加すると、トランジスタＱ５が、差動増幅器である誤差増幅器７の出力電流を引き抜き始める。更に出力電流Ｉｏが或る電流量まで増加すると、誤差増幅器７の出力電流は更に大きくなって誤差増幅器７の差動のバランスが崩れ、出力電圧Ｖｏが下がり出す（反転入力端子（−）の電位が下がり出す）。そして更に出力電流Ｉｏが増加すると、最終的には出力電圧Ｖｏがゼロとなる。図１３のおけるＥ₃は、図７の電源回路２０１において、出力電圧Ｖｏが下がり出してから出力電圧Ｖｏがゼロに至るまでの出力電流Ｉｏの値の幅を表している。

図９の電源回路１ｃでは、出力電流Ｉｏが増加することにより出力電圧Ｖｏが下がり出した時に、トランジスタＱ６のコレクタ電流が流れ始めて補正用トランジスタＱ２にコレクタ電流が流れるようになり、トランジスタＱ５のコレクタ電流が図７の電源回路２０１と比べてより大きくなる。このため、図７の電源回路２０１と比べて、出力電流Ｉｏがより少ない状態で出力電圧Ｖｏ（反転入力端子（−）の電位）がゼロになる。つまり、電源回路１ｃにおいては、出力電流制限回路が動作してから出力電圧Ｖｏがゼロになるまでの出力電流Ｉｏの値の幅Ｇ₃は、Ｅ₃よりも狭くなる。

図１１の電源回路１ｅでは、出力電流Ｉｏが増加することにより出力電圧Ｖｏが下がり出した時に、例えばトランジスタＱ６及びＱ７のコレクタ電流が同時に流れ始めて補正用トランジスタＱ２及びＱ２１にコレクタ電流（補正用電流）が流れるようになり、トランジスタＱ５のコレクタ電流がより大きくなる。このため、図９の電源回路１ｃと比べて、出力電流Ｉｏがより少ない状態で出力電圧Ｖｏ（反転入力端子（−）の電位）がゼロになる。つまり、電源回路１ｅにおいては、出力電流制限回路が動作してから出力電圧Ｖｏがゼロになるまでの出力電流Ｉｏの値の幅Ｈ₃は、Ｇ₃よりも狭くなる。

出力電流制限回路が動作してから力電圧Ｖｏがゼロになるまでの出力電流Ｉｏの値の幅が広いと、出力ピーク電流のばらつきが大きくなるが、上述の如く、本発明に係る電源回路によれば、その幅を狭くすることができる。

また、トランジスタＱ５の機能を担う素子を複数設けることによっても、その幅を狭くすることができる。つまり、図９等において、ベースをトランジスタＱ４のベースに、コレクタをドライブ用トランジスタＱ３のベースに、エミッタを抵抗（不図示）を介してグランドライン９に接続した１以上のトランジスタ（不図示）を、トランジスタＱ５と別に設けることによっても、その幅を狭くすることができる。

また、図１１の電源回路１ｅのように補正用トランジスタを複数設けることにより、出力トランジスタＱ１の電流増幅率ｈ_FE1のばらつきに対して複数の補正をかけることができるため、電流増幅率ｈ_FE1のばらつきに対する出力ピーク電流のばらつきは、より低減される。

＜＜第６実施形態＞＞
複数の補正用トランジスタを用いた第４実施形態の変形例を、第６実施形態として説明する。図１２は、第６実施形態に係る直流安定化電源回路１ｆ（以下、単に「電源回路１ｆ」という）の回路図である。図１２において、図１、図９及び図１１等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路１ｆは、図１０の電源回路１ｄにおける補正回路３ｄを補正回路３ｆに置換した構成となっており、その他の点における回路構成及び動作は、電源回路１ｄと一致している。補正回路３ｆは、補正用トランジスタＱ２及びＱ２１と、トランジスタＱ６及びＱ７と、抵抗Ｒ９及びＲ１０と、を備えて構成される。

電源回路１ｆにおいて、トランジスタＱ２及びＱ２１のエミッタは、共に、入力端子１０と出力トランジスタＱ１のエミッタに共通接続されており、トランジスタＱ２及びＱ２１のベースは、共にトランジスタＱ４のエミッタと抵抗Ｒ３との接続点に接続されている。補正用トランジスタＱ２及びＱ２１のコレクタは、それぞれ、トランジスタＱ６及びＱ７のコレクタに接続されている。トランジスタＱ６及びＱ７のエミッタは、それぞれ、抵抗Ｒ９及びＲ１０を介してグランドライン９に接続されている。トランジスタＱ４、Ｑ５、Ｑ６及びＱ７のベースは共通接続されている。電源回路１ｆにおいても、トランジスタＱ６及びＱ７は、トランジスタＱ４と共に、トランジスタＱ４を電流の入力側としたカレントミラー回路（補正用カレントミラー回路）を形成している。

上記の如く電源回路１ｆを構成することにより、第５実施形態と同様の効果を得ることができる。

また、第１実施形態においても、補正用トランジスタを複数設けるようにしてもよい。つまり例えば、図１の電源回路１において、図１４に示す如く、エミッタとコレクタが補正用トランジスタＱ２のそれらと共通接続された補正用トランジスタＱ２１を別途設けるようにし、補正用トランジスタＱ２１のベース電流が定電流となるように、補正用トランジスタＱ２１のベースに定電流源１２を接続するようにする。この場合、補正用トランジスタＱ２及びＱ２１のコレクタが、図１の差動アンプ４の反転入力端子（−）に接続されることになる。尚、図１４において、補正用トランジスタＱ２のベースに流れる定電流の大きさと補正用トランジスタＱ２１のベースに流れる定電流の大きさは、同じであってもよいし、異なっていてもよい。

同様に、第２実施形態においても、補正用トランジスタを複数設けるようにしてもよい。つまり例えば、図２の電源回路１ａにおいて、図１５に示す如く、エミッタとベースが補正用トランジスタＱ２のそれらと共通接続された補正用トランジスタＱ２１を別途設けるようにし、補正用トランジスタＱ２１のコレクタ電流が定電流となるように、補正用トランジスタＱ２１のコレクタに定電流源１２を接続するようにする。この場合、補正用トランジスタＱ２及びＱ２１のベースが、図２の差動アンプ４の非反転入力端子（＋）に接続されることになる。尚、図１５において、補正用トランジスタＱ２のコレクタに流れる定電流の大きさと補正用トランジスタＱ２１のコレクタに流れる定電流の大きさは、同じであってもよいし、異なっていてもよい。

第１及び第２実施形態において、補正用トランジスタを複数設けることにより、出力トランジスタＱ１の電流増幅率ｈ_FE1のばらつきに対して複数の補正をかけることができるため、電流増幅率ｈ_FE1のばらつきに対する出力ピーク電流のばらつきは、より低減される。尚、図１４及び図１５において、他の図と同一の部分には同一の符号を付してある。

＜＜第７実施形態＞＞
第１〜第６実施形態では、出力トランジスタ等にバイポーラトランジスタを使用した電源回路例を示したが、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）等の電界効果トランジスタを用いた場合も同様である。

第１実施形態に対応する、電界効果トランジスタを用いた直流安定化電源回路５１（以下、単に「電源回路５１」という）を第７実施形態として説明する。図１７は、電源回路５１の回路図である。図１７において、図１等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路５１は、出力トランジスタＭ１と、トランジスタＭ１０と、ドライブ用トランジスタＭ３と、差動アンプ４、定電流源５、抵抗Ｒ３及びＲ４を有して構成される出力電流制限回路と、補正用トランジスタＭ２及び定電圧源２２を有して構成される補正回路と、分圧抵抗Ｒ１及びＲ２と、誤差増幅器７と、基準電圧源８と、を備えて構成される。

出力トランジスタＭ１、補正用トランジスタＭ２及びトランジスタＭ１０は、Ｐチャネル型のＭＯＳＦＥＴであり、ドライブ用トランジスタＭ３は、Ｎチャネル型のＭＯＳＦＥＴである。

入力端子１０には、外部から被安定化電圧である入力電圧Ｖｉ（例えば、直流の１２Ｖ）が供給される。入力端子１０は、補正用トランジスタＭ２のソースと、出力トランジスタＭ１のソースと、トランジスタＭ１０のソースと、定電流源５の入力側に共通接続されている。

出力トランジスタＭ１のドレインは、電源回路５１の出力電圧Ｖｏが出力されるべき出力端子１１に接続されていると共に、分圧抵抗Ｒ１とＲ２とから成る直列回路を介して０Ｖ電位（ＧＮＤ）に保たれているグランドライン９に接続されている。誤差増幅器７において、反転入力端子（−）には分圧抵抗Ｒ１とＲ２との接続点の電位が与えられ、非反転入力端子（＋）には基準電圧源８が出力するリファレンス電位Ｖｒｅｆが与えられている。

定電流源５の出力側は、抵抗Ｒ４を介してグランドライン９に接続されていると共に差動アンプ４の非反転入力端子（＋）に接続されている。定電流源５が出力する定電流（この定電流の大きさはＩ１）は、抵抗Ｒ４を介してグランドライン９に流れ込む。また、差動アンプ４の反転入力端子（−）は、ドライブ用トランジスタＭ３のソースと抵抗Ｒ３との接続点に接続されていると共に、補正用トランジスタＭ２のドレインにも接続されている。

補正用トランジスタＭ２のゲートには、定電圧源２２から一定電圧が与えられている。ドライブ用トランジスタＭ３のゲートは、共通接続された差動アンプ４と誤差増幅器７の出力端子に接続されている。出力トランジスタＭ１のゲートとトランジスタＭ１０のゲートは共通接続され、トランジスタＭ１０において、ゲートとドレインは短絡されている。そして、トランジスタＭ１０のドレインは、ドライブ用トランジスタＭ３のドレインに接続されている。

出力トランジスタＭ１と補正用トランジスタＭ２は、出力トランジスタＱ１と補正用トランジスタＱ２との関係と同様、同一の製造プロセスにて形成され、且つ、それらの相互コンダクタンス（ゲート−ソース間電圧とドレイン電流との関係）の製造プロセスのばらつき及び温度依存性（動作時の温度変化に対する相互コンダクタンスの変化の特性）が同じ傾向を有するように形成されている。

つまり、出力トランジスタＭ１の相互コンダクタンスｇｍ１と補正用トランジスタＭ２の相互コンダクタンスｇｍ２が、製造プロセスのばらつきによって同じ方向に同じ程度だけばらつくように、且つ、それらが同一の温度変化（電源回路の動作時の温度変化）に対して同じ方向に同じ程度だけ変化するように、出力トランジスタＭ１及び補正用トランジスタＭ２は形成される。尚、ここにおける温度とは、出力トランジスタＭ１及び補正用トランジスタＭ２の周囲温度であり、電源回路５１の周囲温度とも考えることができる。

上記のように「相互コンダクタンスｇｍ１とｇｍ２の製造プロセスのばらつき及び温度依存性が同じ傾向であること」を、以下、説明の便宜上、「特性類似性β」と呼ぶ。つまり、出力トランジスタＭ１と補正用トランジスタＭ２は、特性類似性βを有するように形成されている、或いは、補正用トランジスタＭ２は出力トランジスタＭ１との関係において特性類似性βを有しているなどと表現する。

出力トランジスタＭ１と補正用トランジスタＭ２が特性類似性βを有するようにするためには、出力トランジスタＭ１及び補正用トランジスタＭ２の形状を同一にすることが望ましい。ここにおける形状とは、例えば、ＭＯＳＦＥＴを形成している半導体形状を意味する。即ち、出力トランジスタＭ１と補正用トランジスタＭ２との比較において、ドレインを形成する半導体領域の形状、ソースを形成する半導体領域の形状、及びゲートを形成する半導体領域の形状は、それぞれ互いに同一となっていて、且つそれらの半導体領域の位置関係も互いに同一とすることが望ましい（断面構造を同じとする）。

また更に、出力トランジスタＭ１と補正用トランジスタＭ２との比較において、ＭＯＳＦＥＴを形成している半導体形状だけでなく、各半導体領域と接合される電極形状も、同一にするようにしてもよい。つまり、ドレインを形成する半導体領域とその半導体領域に接合されるドレイン電極との位置関係及びそれらの大きさの関係、ソースを形成する半導体領域とその半導体領域に接合されるソース電極との位置関係及びそれらの大きさの関係、並びに、ゲートを形成する半導体領域とその半導体領域に接合されるゲート電極との位置関係及びそれらの大きさの関係をも含めて、出力トランジスタＭ１及び補正用トランジスタＭ２の形状を同一にするようにしてもよい。

また更に、出力トランジスタＭ１と補正用トランジスタＭ２が特性類似性βを有するようにするためには、出力トランジスタＭ１及び補正用トランジスタＭ２の上記形状のサイズ（大きさ）も同じにすることが望ましい。但し、補正用トランジスタＭ２の出力電流容量は比較的小さくても良いため、形状の同一性を保ちつつも、必要な出力電流容量に応じて補正用トランジスタＭ２を出力トランジスタＭ１よりも小型にすることも可能である。

上記の如く、トランジスタの形状及びサイズを同一にすることが最も望ましいが、出力トランジスタＭ１と補正用トランジスタＭ２が特性類似性βを有するのであれば、上記形状やそのサイズを、全く同じにする必要はない。例えば、出力トランジスタＭ１と補正用トランジスタＭ２を半導体基板上に形成する場合において、それらを形成するドレイン領域の幅（基板表面方向の幅）を全く同じにする必要はなく、また、それらを形成するソース領域の幅（基板表面方向の幅）も全く同じにする必要はない。相互コンダクタンスは、上記のドレイン領域の幅やソース領域の幅に依存しないからである。

上記のように構成された電源回路５１において、誤差増幅器７は、分圧抵抗Ｒ１とＲ２との接続点の電位がリファレンス電位Ｖｒｅｆと一致するように、ドライブ用トランジスタＭ３のゲート電位を制御することによって出力電流Ｉｏを制御する。これにより、出力電圧Ｖｏは、所定の電圧値で安定化される。

出力トランジスタＭ１とトランジスタＭ１０はカレントミラー回路を形成しており、出力トランジスタＭ１のドレイン電流、即ち電源回路５１の出力電流Ｉｏの大きさは、トランジスタＭ１０のドレイン電流の大きさに比例する。今、トランジスタＭ１０のドレイン電流を、検出用電流Ｉ_M1と呼ぶ。検出用電流Ｉ_M1は、ドライブ用トランジスタＭ３及び抵抗Ｒ３を介してグランドライン９に流れ込む。

差動アンプ４は、反転入力端子（−）の電位である検出電位Ｖ１と非反転入力端子（＋）の電位である基準電圧Ｖ２とを比較し、検出電位Ｖ１が基準電位Ｖ２を上回ると誤差増幅器７の出力電位、即ちドライブ用トランジスタＭ３のゲート電位を降下させる。これによって、出力電流Ｉｏの増加が制限される。

例えば、出力トランジスタＭ１の相互コンダクタンスｇｍ１が製造プロセスのばらつき等によって比較的大きくなった場合、同一の出力電流Ｉｏに対する出力トランジスタＭ１のゲート−ソース間電圧は比較的小さくなって検出用電流Ｉ_M1は比較的小さくなる。しかしながら、この場合、補正用トランジスタＭ２の相互コンダクタンスｇｍ２も大きくなるため、抵抗Ｒ３に流れ込む、補正用電流としての補正用トランジスタＭ２のドレイン電流は比較的大きくなる。これにより、検出用電流Ｉ_M1の小ささが相殺され、第１実施形態と同様の効果が得られる。

尚、当然ではあるが、相互コンダクタンスｇｍ１は、出力トランジスタＭ１のゲート電極（制御電極）における電圧（ソース電極を基準とした電圧）という物理量と、出力トランジスタＭ１のドレイン電流量（出力電流Ｉｏの大きさ）との関係を表している。また、検出用電流Ｉ_M1は、上述の説明からも明らかなように、出力トランジスタＭ１のドレイン電流（即ち、出力電流Ｉｏ）と相互コンダクタンスｇｍ１を反映した電流となる。

＜＜第８実施形態＞＞
次に、第２実施形態に対応する、電界効果トランジスタを用いた直流安定化電源回路５１ａ（以下、単に「電源回路５１ａ」という）を第８実施形態として説明する。図１８は、電源回路５１ａの回路図である。図１８において、図２及び図１７等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路５１ａは、図１７の電源回路５１の補正用トランジスタＭ２及び定電圧源２２を有して構成される補正回路を、補正用トランジスタＭ２及びトランジスタＭ１１並びに定電流源２３とを有して構成される補正回路に置換した構成となっており、その他の点における回路構成及び動作は図１７の電源回路５１と一致している。電源回路５１ａにおける、電源回路５１との相違点である補正回路の部分についてのみ説明する。

トランジスタＭ１１は、Ｐチャネル型のＭＯＳＦＥＴである。電源回路５１ａにおいて、補正用トランジスタＭ２とトランジスタＭ１１のソースは、共に入力端子１０に接続されている。補正用トランジスタＭ２のドレインは定電流源２３の入力側に接続されており、補正用トランジスタＭ２のドレイン電流は定電流となっている。トランジスタＭ１１のゲートとドレインは短絡され、それらは差動アンプ４の非反転入力端子（＋）に接続されている。そして、補正用トランジスタＭ２とトランジスタＭ１１のゲートは共通接続され、補正用トランジスタＭ２とトランジスタＭ１１はカレントミラー回路を形成している。

例えば、出力トランジスタＭ１の相互コンダクタンスｇｍ１が製造プロセスのばらつき等によって比較的大きくなった場合、同一の出力電流Ｉｏに対する出力トランジスタＭ１のゲート−ソース間電圧は比較的小さくなって検出用電流Ｉ_M1は比較的小さくなる。しかしながら、この場合、補正用トランジスタＭ２の相互コンダクタンスｇｍ２も大きくなり、補正用トランジスタＭ２のドレイン電流が定電流であることからして、補正用トランジスタＭ２のゲート−ソース間電圧は比較的小さくなる。このため、抵抗Ｒ４に流れ込むトランジスタＭ１１のドレイン電流も比較的小さくなって、検出用電流Ｉ_M1が比較的小さくなることによる出力ピーク電流のばらつきが低減される。

また、第２実施形態にて述べたように、抵抗Ｒ３及びＲ４を、外部信号等に応じて抵抗値を変化させることのできる可変抵抗としてもよい。図１９に、図１７の電源回路５１における抵抗Ｒ３及びＲ４を可変抵抗に変形した直流安定化電源回路５１ｂの回路図を示す。図１９において、図３及び図１７と同一の部分には同一の符号を付し、同一の部分の重複する説明を省略する。

＜＜第９実施形態＞＞
次に、第３実施形態に対応する、電界効果トランジスタを用いた直流安定化電源回路５１ｃ（以下、単に「電源回路５１ｃ」という）を第９実施形態として説明する。図２０は、電源回路５１ｃの回路図である。図２０において、図１７等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路５１ｃは、出力トランジスタＭ１と、トランジスタＭ１０と、ドライブ用トランジスタＭ３と、トランジスタＭ５並びに抵抗Ｒ３及びＲ４とを含んで構成される出力電流制限回路と、補正用トランジスタＭ２及び定電圧源２２を含んで構成される補正回路と、トランジスタＭ４と、分圧抵抗Ｒ１及びＲ２と、誤差増幅器７と、基準電圧源８と、を備えて構成される。トランジスタＭ４は、出力電流制限回路の構成要素と考えることができ、補正回路の構成要素と考えることもできる。トランジスタＭ４及びＭ５は、Ｎチャネル型のＭＯＳＦＥＴである。上述の如く、出力トランジスタＭ１と補正用トランジスタＭ２は特性類似性βを有するように形成される。

電源回路５１ｃにおける「入力端子１０、出力端子１１、出力トランジスタＭ１、トランジスタＭ１０、ドライブ用トランジスタＭ３、抵抗Ｒ１、抵抗Ｒ２、誤差増幅器７及び基準電圧源８の各素子間の接続関係」は、図１７の電源回路５１におけるそれと同じであるため、それらの素子間の接続関係の説明を（原則として）省略する。

トランジスタＭ４のドレインは、ドライブ用トランジスタＭ３のソースと接続されていると共に、自身のゲートと短絡されている。トランジスタＭ４とＭ５のゲートは共通接続されており、トランジスタＭ４とＭ５のソースは、それぞれ抵抗Ｒ３及びＲ４を介してグランドライン９に接続されている。トランジスタＭ５のドレインは、ドライブ用トランジスタＭ３のゲートと誤差増幅器７の出力端子に共通接続されている。

トランジスタＭ４及びＭ５は、カレントミラー回路の入力側の電流であるトランジスタＭ４のドレイン電流、すなわち検出用電流Ｉ_M1を比例倍した電流を、トランジスタＭ５のドレイン電流として出力するカレントミラー回路（検出用カレントミラー回路）を構成している。

そして、補正用トランジスタＭ２のゲートには、定電圧源２２から一定電圧が与えられていると共に、補正用トランジスタＭ２において、ソースは入力端子１０に接続され、ドレインはトランジスタＭ４と抵抗Ｒ３との接続点に接続されている。このため、補正用トランジスタＭ２のドレイン電流が補正回路からの補正用電流として機能し、図１７（第７実施形態）の電源回路５１と同様の効果が得られる。また、電源回路５１ｃにおいては、図１７における定電流源５を使用する必要がないため、回路が簡素化されている。

＜＜第１０実施形態＞＞
次に、第４実施形態に対応する、電界効果トランジスタを用いた直流安定化電源回路５１ｄ（以下、単に「電源回路５１ｄ」という）を第１０実施形態として説明する。図２１は、電源回路５１ｄの回路図である。図２１において、図２０等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路５１ｄは、出力トランジスタＭ１と、トランジスタＭ１０と、ドライブ用トランジスタＭ３と、トランジスタＭ５並びに抵抗Ｒ３及びＲ４とを含んで構成される出力電流制限回路と、補正用トランジスタＭ２、抵抗Ｒ３１並びにトランジスタＭ６及びＭ１１を含んで構成される補正回路と、トランジスタＭ４と、分圧抵抗Ｒ１及びＲ２と、誤差増幅器７と、基準電圧源８と、を備えて構成される。トランジスタＭ４は、出力電流制限回路の構成要素と考えることができ、補正回路の構成要素と考えることもできる。トランジスタＭ４、Ｍ５及びＭ６はＮチャネル型のＭＯＳＦＥＴであり、トランジスタＭ１１はＰチャネル型のＭＯＳＦＥＴである。

電源回路５１ｄにおける「入力端子１０、出力端子１１、出力トランジスタＭ１、トランジスタＭ１０、ドライブ用トランジスタＭ３、抵抗Ｒ１、抵抗Ｒ２、誤差増幅器７、基準電圧源８、トランジスタＭ４、トランジスタＭ５、抵抗Ｒ３、抵抗Ｒ４の各素子間の接続関係」は、図２０の電源回路５１ｃにおけるそれと同じであるため、それらの素子間の接続関係の説明を（原則として）省略する。

電源回路５１ｄにおいて、補正用トランジスタＭ２とトランジスタＭ１１のソースは、共に入力端子１０に接続されている。トランジスタＭ１１のゲートとドレインは短絡され、それらはトランジスタＭ６のドレインに接続されている。そして、補正用トランジスタＭ２とトランジスタＭ１１のゲートは共通接続され、補正用トランジスタＭ２とトランジスタＭ１１はカレントミラー回路を形成している。

トランジスタＭ４、Ｍ５及びＭ６のゲートは共通接続されており、トランジスタＭ６のソースは抵抗Ｒ３１を介してグランドライン９に接続されている。トランジスタＭ４及びＭ６は、カレントミラー回路の入力側の電流であるトランジスタＭ４のドレイン電流、すなわち検出用電流Ｉ_M1を比例倍した電流を、トランジスタＭ６のドレイン電流として出力するカレントミラー回路（補正用カレントミラー回路）を構成している。このカレントミラー回路の出力電流（トランジスタＭ６のドレイン電流）は、トランジスタＭ１１のドレイン電流となるため、補正用トランジスタＭ２のゲートにはトランジスタＭ４及びＭ６から成るカレントミラー回路（補正用カレントミラー回路）の出力電流に応じた電圧が加わることになる。

補正用トランジスタＭ２のドレインはトランジスタＭ４のソースと抵抗Ｒ３との接続点に接続されており、上記電圧（ゲート電圧）に応じた補正用トランジスタＭ２のドレイン電流が補正用電流として抵抗Ｒ３に流れ込む。このため、出力電流Ｉｏに制限をかける際における電源回路５１ｄの動作は、図１０の電源回路１ｄと同様となり、第４実施形態と同様の効果が得られる。

＜＜第１１実施形態＞＞
次に、第５実施形態に対応する、電界効果トランジスタを用いた直流安定化電源回路５１ｅ（以下、単に「電源回路５１ｅ」という）を第１１実施形態として説明する。図２２は、電源回路５１ｅの回路図である。図２２において、図２０等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路５１ｅは、図２０の補正用トランジスタＭ２と定電圧源２２とから成る補正回路を、補正用トランジスタＭ２及びＭ２１と定電圧源２２及び２４とから成る補正回路に置換した構成となっており、その他の点のおける回路構成及び動作は、図２０の電源回路５１ｃと一致しているため、一致点の説明を省略する。

補正用トランジスタＭ２１は、補正用トランジスタＭ２と同じものであり、出力トランジスタＭ１との関係において特性類似性βを有するように形成されている。

補正用トランジスタＭ２及びＭ２１のソースは、共に入力端子１０と出力トランジスタＭ１のソースに共通接続されており、補正用トランジスタＭ２及びＭ２１のドレインは、共にトランジスタＭ４のソースと抵抗Ｒ３との接続点に接続されている。補正用トランジスタＭ２及びＭ２１のゲートには、それぞれ、定電圧源２２及び２４からの一定の電圧が印加されている。定電圧源２２及び２４からの一定の電圧は、同じであっても良いし、異なっていても良い。

図２２の電源回路５１ｅの如く補正用トランジスタを複数設けることにより、出力トランジスタＭ１の相互コンダクタンスｇｍ１のばらつきに対して複数の補正をかけることができるため、相互コンダクタンスｇｍ１のばらつきに対する出力ピーク電流のばらつきは、より低減される。

＜＜第１２実施形態＞＞
次に、第６実施形態に対応する、電界効果トランジスタを用いた直流安定化電源回路５１ｆ（以下、単に「電源回路５１ｆ」という）を第１２実施形態として説明する。図２３は、電源回路５１ｆの回路図である。図２３において、図２１及び図２２等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路５１ｆは、図２１の「補正用トランジスタＭ２、抵抗Ｒ３１並びにトランジスタＭ６及びＭ１１を含んで構成される補正回路」を、「補正用トランジスタＭ２、抵抗Ｒ３２並びにトランジスタＭ６及びＭ１１と、補正用トランジスタＭ２１、抵抗Ｒ３３並びにトランジスタＭ７及びＭ２２と、を含んで構成される補正回路」に置換した構成となっており、その他の点のおける回路構成及び動作は、図２１の電源回路５１ｄと一致しているため、一致点の説明を省略する。

補正用トランジスタＭ２１は、補正用トランジスタＭ２と同じものであり、出力トランジスタＭ１との関係において特性類似性βを有するように形成されている。トランジスタＭ６及びＭ７はＮチャネル型のＭＯＳＦＥＴであり、トランジスタＭ１１及びＭ２２はＰチャネル型のＭＯＳＦＥＴである。

補正用トランジスタＭ２及びＭ２１のソースとトランジスタＭ１１及びＭ２２のソースは、全て入力端子１０と出力トランジスタＭ１のソースに共通接続されており、補正用トランジスタＭ２及びＭ２１のドレインは、共にトランジスタＭ４のソースと抵抗Ｒ３との接続点に接続されている。トランジスタＭ１１及びＭ２２の夫々において、ゲートとドレインは短絡されており、トランジスタＭ１１及びＭ２２のドレインは、それぞれトランジスタＭ６及びＭ７のドレインに接続されている。

補正用トランジスタＭ２とトランジスタＭ１１のゲートは共通接続され、補正用トランジスタＭ２１とトランジスタＭ２２のゲートは共通接続されている。トランジスタＭ４、Ｍ５、Ｍ６及びＭ７のゲートは全て共通接続され、トランジスタＭ６及びＭ７のソースは、それぞれ抵抗Ｒ３２及びＲ３３を介してグランドライン９に接続されている。

上記の如く電源回路５１ｆを構成することにより、第５や第６実施形態と同様の効果を得ることができる。

また、トランジスタＭ５の機能を担う素子を複数設けることによっても、出力電流制限回路が動作してから出力電圧Ｖｏがゼロになるまでの出力電流Ｉｏの値の幅を狭くすることができる。つまり、図２０等において、ゲートをトランジスタＭ４のゲートに、ドレインをドライブ用トランジスタＭ３のゲートに、ソースを抵抗（不図示）を介してグランドライン９に接続した１以上のＭＯＳＦＥＴ（不図示）を、トランジスタＭ５と別に設けることによっても、その幅を狭くすることができる。

また、第７実施形態においても、補正用トランジスタを複数設けるようにしてもよい。つまり例えば、図１７の電源回路５１において、図２４に示す如く、ソースとドレインが補正用トランジスタＭ２のそれらと共通接続された補正用トランジスタＭ２１を別途設けるようにし、補正用トランジスタＭ２１のゲート電圧が一定電圧となるように、補正用トランジスタＭ２１のゲートに定電圧源２４を接続するようにする。この場合、補正用トランジスタＭ２及びＭ２１のドレインが、図１７の差動アンプ４の反転入力端子（−）に接続されることになる。尚、図２４において、補正用トランジスタＭ２のゲートと補正用トランジスタＭ２１のゲートに印加する定電圧の値は、同じであってもよいし、異なっていてもよい。

同様に、第８実施形態においても、補正用トランジスタを複数設けるようにしてもよい。つまり例えば、図１８の電源回路５１ａにおいて、図２５に示す如く、各ソースが補正用トランジスタＭ２のソースと共通接続された補正用トランジスタＭ２１及びトランジスタＭ２２を別途設けるようにし、補正用トランジスタＭ２１のドレイン電流が定電流となるように、補正用トランジスタＭ２１のドレインに定電流源２５を接続するようにする。図２５において、補正用トランジスタＭ２１のゲートとトランジスタＭ２２のゲートは共通接続され、トランジスタＭ２２のドレインは自身のゲートとトランジスタＭ１１のドレインに接続されている。この場合、トランジスタＭ１１及びＭ２２のドレインが、図１８の差動アンプ４の非反転入力端子（＋）に接続されることになる。尚、図２５において、補正用トランジスタＭ２のドレインに流れる定電流の大きさと補正用トランジスタＭ２１のドレインに流れる定電流の大きさは、同じであってもよいし、異なっていてもよい。

第７及び第８実施形態において、補正用トランジスタを複数設けることにより、出力トランジスタＭ１の相互コンダクタンスｇｍ１のばらつきに対して複数の補正をかけることができるため、相互コンダクタンスｇｍ１のばらつきに対する出力ピーク電流のばらつきは、より低減される。尚、図２４及び図２５において、他の図と同一の部分には同一の符号を付してある。

＜＜第１３実施形態＞＞
第７〜第１２実施形態では、出力電流Ｉｏの制限に際して、出力電流Ｉｏと出力トランジスタＭ１の相互コンダクタンスｇｍ１とを反映した検出用電流Ｉ_M1を利用しているが、これに代えて、出力電流Ｉｏと出力トランジスタＭ１の相互コンダクタンスｇｍ１とを反映した電位を利用するようにしても構わない。例えば、この電位を、補正用トランジスタＭ２の相互コンダクタンスｇｍ２を反映した物理量を用いて補正し、これによって得られる補正後の電位を用いて出力電流Ｉｏの制限動作を行えば、上述の各実施形態と同様の効果を得ることができる。

検出用電流Ｉ_M1に代えて、上記のような電位を利用して出力電流Ｉｏの制限を行う場合、上述の各実施形態の回路構成は、適宜変更される。以下に、そのような変更を施した直流安定化電源回路の一例として第１３実施形態を説明する。図２６は、第１３実施形態に係る直流安定化電源回路５２（以下、単に「電源回路５２」という）の回路図である。図２６において、図１及び図１８等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路５２は、出力トランジスタＭ１と、トランジスタＭ１０と、差動アンプ４、定電流源５、抵抗Ｒ３及びＲ４を有して構成される出力電流制限回路と、補正用トランジスタＭ２、トランジスタＭ１１及び定電流源２３を有して構成される補正回路と、分圧抵抗Ｒ１及びＲ２と、誤差増幅器７と、基準電圧源８と、トランジスタＭ３１、Ｍ３２、Ｍ３３及びＭ３４と、を備えて構成される。尚、トランジスタＭ３１〜Ｍ３４を出力電流制限回路の構成要素と捉えることもできる。

トランジスタＭ３１及びＭ３２は、Ｐチャネル型のＭＯＳＦＥＴであり、トランジスタＭ３３及びＭ３４は、Ｎチャネル型のＭＯＳＦＥＴである。

入力端子１０には、外部から被安定化電圧である入力電圧Ｖｉ（例えば、直流の１２Ｖ）が供給される。入力端子１０は、出力トランジスタＭ１のソースと、補正用トランジスタＭ２のソースと、トランジスタＭ１０、Ｍ１１、Ｍ３１及びＭ３２のソースと、定電流源５の入力側とに共通接続されている。

出力トランジスタＭ１のドレインは、電源回路５２の出力電圧Ｖｏが出力されるべき出力端子１１に接続されていると共に、分圧抵抗Ｒ１とＲ２とから成る直列回路を介して０Ｖ電位（ＧＮＤ）に保たれているグランドライン９に接続されている。誤差増幅器７において、非反転入力端子（＋）には分圧抵抗Ｒ１とＲ２との接続点の電位が与えられ、反転入力端子（−）には基準電圧源８が出力するリファレンス電位Ｖｒｅｆが与えられている。

定電流源５の出力側は、抵抗Ｒ４を介してグランドライン９に接続されていると共に差動アンプ４の非反転入力端子（＋）に接続されている。定電流源５が出力する定電流（この定電流の大きさはＩ１）は、抵抗Ｒ４を介してグランドライン９に流れ込む。また、差動アンプ４の反転入力端子（−）は、トランジスタＭ１１のドレインと抵抗Ｒ３の一端に共通接続されている。抵抗Ｒ３の他端は、出力トランジスタＭ１のゲート、トランジスタＭ１０のゲート、差動アンプ４の出力端子、誤差増幅器７の出力端子及びトランジスタＭ３４のドレインに共通接続されている。また、トランジスタＭ１０において、ゲートとドレインは短絡されている。

トランジスタＭ１１のドレインとゲートは短絡され、補正用トランジスタＭ２とトランジスタＭ１１のゲートは共通接続されている。補正用トランジスタＭ２のドレインは定電流源２３を介してグランドライン９に接続されているため、補正用トランジスタＭ２のドレイン電流は定電流となっている。

トランジスタＭ３１とＭ３２のゲートは共通接続されており、トランジスタＭ３１において、ゲートとドレインは短絡されている。トランジスタＭ３１のドレインはグランドライン９に接続されている。

トランジスタＭ３３において、ゲートとドレインは短絡されており、ソースはグランドライン９に接続されている。そして、トランジスタＭ３３のドレインは、トランジスタＭ３２のドレインに接続されている。また、トランジスタＭ３３とＭ３４のゲートは共通接続されており、トランジスタＭ３４のソースはグランドライン９に接続されている。

トランジスタＭ３１とＭ３２はトランジスタＭ３１側を電流の入力側としたカレントミラー回路を形成しており、トランジスタＭ３３とＭ３４はトランジスタＭ３３側を電流の入力側としたカレントミラー回路を形成している。

上記のように構成された電源回路５２において、誤差増幅器７は、分圧抵抗Ｒ１とＲ２との接続点の電位がリファレンス電位Ｖｒｅｆと一致するように、出力トランジスタＭ１のゲート電位を制御することによって出力電流Ｉｏを制御する。これにより、出力電圧Ｖｏは、所定の電圧値で安定化される。

差動アンプ４は、反転入力端子（−）の電位と非反転入力端子（＋）の電位とを比較する。出力電流Ｉｏの増加に伴って出力トランジスタＭ１のゲート電位が低下することによって、反転入力端子（−）の電位が非反転入力端子（＋）の電位を下回ると、差動アンプ４は、誤差増幅器７の出力電位、即ち出力トランジスタＭ１のゲート電位を上昇させる。これによって、出力電流Ｉｏの増加が制限される。

電源回路５２において、出力トランジスタＭ１のゲート電位は、出力電流Ｉｏと出力トランジスタＭ１の相互コンダクタンスｇｍ１とを反映した反映電位として機能する。

例えば、出力トランジスタＭ１の相互コンダクタンスｇｍ１が製造プロセスのばらつき等によって比較的大きくなった場合、同一の出力電流Ｉｏに対する出力トランジスタＭ１のゲート−ソース間電圧は比較的小さくなって出力トランジスタＭ１のゲート電位は比較的高くなる（即ち、出力電流Ｉｏの制限がかかりにくい方向に向かう）。

しかしながら、この場合、出力トランジスタＭ１との関係において特性類似性βを有するように形成された補正用トランジスタＭ２の相互コンダクタンスｇｍ２も比較的大きくなるため、補正用トランジスタＭ２のゲート−ソース間電圧も比較的小さくなる。この結果、抵抗Ｒ３に流れ込むトランジスタＭ１１のドレイン電流が比較的小さくなって、抵抗Ｒ３における電圧降下が比較的小さくなる。

つまり、差動アンプ４の反転入力端子（−）の電位に着目した場合、相互コンダクタンスｇｍ１が比較的大きくなった場合における出力トランジスタＭ１のゲート電位の高まりは、抵抗Ｒ３における電圧降下の減少によって相殺される。このため、本実施形態のように電源回路を構成しても、他の実施形態と同様の効果を得ることができる。

尚、当然ではあるが、電源回路５２において、抵抗Ｒ３に流れ込むトランジスタＭ１１のドレイン電流（補正用電流）は、補正用トランジスタＭ２の相互コンダクタンスｇｍ２を反映した物理量である。そして、差動アンプ４の反転入力端子（−）の電位は、該物理量を用いて出力トランジスタＭ１のゲート電位（反映電位）を補正した電位と考えることができる。

また、電源回路５２における「補正用トランジスタＭ２、トランジスタＭ１１及び定電流源２３を有して構成される補正回路」を、「補正用トランジスタＭ２及び定電圧源２２を有して構成される補正回路」に置換するようにしてもよい。このような置換を施した変形回路としての直流安定化電源回路５２ａ（以下、単に「電源回路５２ａ」という）の回路図を図２７に示す。上記の置換に伴って、抵抗Ｒ３の両端を短絡するようにする（図２７では、両端が短絡された抵抗Ｒ３の図示は省略）。電源回路５２ａの補正用トランジスタＭ２において、ソースは入力端子１０に接続され、ドレインは差動アンプ４の非反転入力端子（＋）に接続され、ゲートには定電圧源２２からの定電圧が与えられている。

電源回路５２ａにおいて、特に記述しない部分の回路構成は、図２６の電源回路５２のそれと同じとなっている。図２７において、図１、図１７及び図２６等と同一の部分には同一の符号を付し、原則として同一の部分の重複する説明を省略する。

電源回路５２ａにおいて、例えば、出力トランジスタＭ１の相互コンダクタンスｇｍ１が製造プロセスのばらつき等によって比較的大きくなった場合、同一の出力電流Ｉｏに対する出力トランジスタＭ１のゲート−ソース間電圧は比較的小さくなって差動アンプ４の反転入力端子（−）の電位は比較的高くなるが、同時に補正用トランジスタＭ２のドレイン電流（補正用電流）が比較的大きくなって差動アンプ４の非反転入力端子（＋）の電位も比較的高くなる。このため、電源回路５２ａにおいても他の実施形態と同様の効果が得られる。

勿論、電源回路５２及び５２ａ（図２６及び図２７）においても、他の実施形態と同様に、補正用トランジスタとして複数の補正用トランジスタを設けるようにしてもよいし、抵抗Ｒ３及びＲ４を可変抵抗にするようにしてもよい（但し、図２７の電源回路５２ａでは、抵抗Ｒ４のみ）。

尚、電源回路５２及び５２ａでは、トランジスタＭ１０を設けてトランジスタＭ１０のドレイン電流を出力電流制限回路側に流すようにしているが、このような電流を流す必要は必ずしもなく、トランジスタＭ１０を省略する変形も可能である。

＜＜変形等＞＞
第１〜第６実施形態において、出力トランジスタＱ１や補正用トランジスタＱ２等を、ＮＰＮ型のバイポーラトランジスタに置換しても構わない。出力トランジスタをＮＰＮ型のバイポーラトランジスタとした場合、例えば、その出力トランジスタのコレクタが入力端子１０に接続される。補正用トランジスタをＮＰＮ型のバイポーラトランジスタとした場合、例えば、その補正用トランジスタのコレクタが入力端子１０に接続される。出力トランジスタＱ１や補正用トランジスタＱ２を、ＮＰＮ型のバイポーラトランジスタに置換した場合、その他の部分の回路構成も適宜変更される。

同様に、第７〜第１３実施形態において、出力トランジスタＭ１や補正用トランジスタＭ２等を、Ｎチャネル型のＭＯＳＦＥＴに置換しても構わない。出力トランジスタＭ１や補正用トランジスタＭ２を、Ｎチャネル型のＭＯＳＦＥＴに置換した場合、その他の部分の回路構成も適宜変更される。

また、各実施形態における電源回路において、バイポーラトランジスタとＭＯＳＦＥＴ等の電界効果トランジスタとを混在させても構わない。バイポーラトランジスタとＭＯＳＦＥＴを混在させる場合、各電源回路は、ＢｉＣＭＯＳプロセスによって形成することも可能である。

本発明に係る直流安定化電源回路（直流安定化電源装置）は、ＣＤ−ＲＯＭ（Compact Disk Read Only Memory）、ＤＶＤ−ＲＯＭ（Digital Versatile Disk Read Only Memory）、ＤＶＤ−ＲＡＭ（Digital Versatile Disk Random Access Memory）等に代表される記録媒体への記録や再生を行う記録媒体ドライブ装置、携帯電話機及び携帯情報端末等の電子機器などに好適である。

図２８に、本発明に係る直流安定化電源回路の一例として電源回路１（図１）を備えた、電子機器としての記録媒体ドライブ装置９０の外観図を示す。記録媒体ドライブ装置９０に内蔵された図示されない演算処理装置等の負荷は、電源回路１の出力電圧Ｖｏを駆動源として動作する。勿論、記録媒体ドライブ装置９０における電源回路１を、第２〜第１３実施形態の何れかの電源回路（電源回路１ａ等）に置換することもできる。

また、本発明に係る直流安定化電源回路、或いは本発明に係る直流安定化電源回路から出力トランジスタを除いた回路は、例えば、直流安定化電源用ＩＣ（電源用集積回路）として、利用される。

本発明の第１実施形態に係る直流安定化電源回路の回路図である。 本発明の第２実施形態に係る直流安定化電源回路の回路図である。 図１の直流安定化電源回路の変形例を示す回路図である。 従来の直流安定化電源回路と本発明に係る直流安定化電源回路における出力ピーク電流のばらつき要因依存性を示す図である。 従来の直流安定化電源回路の回路図である。 従来の直流安定化電源回路の回路図である。 従来の他の直流安定化電源回路の回路図である。 図１等の定電流源の回路図である。 本発明の第３実施形態に係る直流安定化電源回路の回路図である。 本発明の第４実施形態に係る直流安定化電源回路の回路図である。 本発明の第５実施形態に係る直流安定化電源回路の回路図である。 本発明の第６実施形態に係る直流安定化電源回路の回路図である。 図１等における、出力電流と出力電圧との関係図である。 図１の回路の一部の変形例を示す図である。 図２の回路の一部の変形例を示す図である。 図１等の出力トランジスタ及び補正用トランジスタに採用可能なトランジスタの断面構造図である。 本発明の第７実施形態に係る直流安定化電源回路の回路図である。 本発明の第８実施形態に係る直流安定化電源回路の回路図である。 図１７の直流安定化電源回路の変形例を示す回路図である。 本発明の第９実施形態に係る直流安定化電源回路の回路図である。 本発明の第１０実施形態に係る直流安定化電源回路の回路図である。 本発明の第１１実施形態に係る直流安定化電源回路の回路図である。 本発明の第１２実施形態に係る直流安定化電源回路の回路図である。 図１７の回路の一部の変形例を示す図である。 図１８の回路の一部の変形例を示す図である。 本発明の第１３実施形態に係る直流安定化電源回路の回路図である。 図２６の直流安定化電源回路の変形例を表す回路図である。 図１等の直流安定化電源回路を備えた記録媒体ドライブ装置の外観図である。

符号の説明

１、１ａ〜１ｆ ５１、５１ａ〜５１ｆ、５２、５２ａ 直流安定化電源回路
２、２ａ、２ｂ、２ｃ 出力電流制限回路
３、３ａ、３ｃ、３ｄ、３ｅ、３ｆ 補正回路
４ 差動アンプ
５、６ 定電流源
７ 誤差増幅器
８ 基準電圧源
９ グランドライン
１０ 入力端子
１１ 出力端子
Ｑ１、Ｍ１ 出力トランジスタ
Ｑ２、Ｍ２、Ｑ２１、Ｍ２１ 補正用トランジスタ
Ｑ３、Ｍ３ ドライブ用トランジスタ
Ｒ１、Ｒ２ 分圧抵抗
Ｒ３、Ｒ４ 抵抗
Ｉｏ 出力電流
Ｖ１ 検出電位
Ｖ２ 基準電位

Claims (30)

1. 入力端子と出力端子との間に出力トランジスタを備えた直流安定化電源回路において、
   前記出力トランジスタの出力電流を制限するための出力電流制限回路と、
   前記出力トランジスタの制御電極における物理量と出力電流との関係のばらつきに起因する前記出力電流の制限のばらつきを補正する補正回路と、を備え、
   前記補正回路は、前記出力トランジスタと同一の製造プロセスにて製造され、且つ、前記関係の製造プロセスばらつきが前記出力トランジスタと同じ傾向を有するように形成された補正用トランジスタを備え、その補正用トランジスタを用いることによって、前記関係のばらつきに起因する前記出力トランジスタの出力電流の制限のばらつきを補正する
   ことを特徴とする直流安定化電源回路。
2. 前記補正用トランジスタは、前記関係の温度依存性も前記出力トランジスタと同じ傾向を有するように形成されている
   ことを特徴とする請求項１に記載の直流安定化電源回路。
3. 入力端子と出力端子との間に出力トランジスタを備えた直流安定化電源回路において、
   前記出力トランジスタの出力電流を制限するための出力電流制限回路と、
   前記出力トランジスタの制御電極における物理量と出力電流との関係のばらつきに起因する前記出力電流の制限のばらつきを補正する補正回路と、を備え、
   前記出力トランジスタは、バイポーラトランジスタであって、
   制御電極における物理量と出力電流との前記関係とは、電流増幅率であり、
   前記補正回路は、前記出力トランジスタと同一の製造プロセスにて製造され、且つ、製造プロセスばらつきによって前記出力トランジスタの電流増幅率が増加するに従って、自身の電流増幅率も増加するように形成された補正用トランジスタを備え、
   その補正用トランジスタを用いることによって、前記出力トランジスタの電流増幅率のばらつきに起因する前記出力トランジスタの出力電流の制限のばらつきを補正する
   ことを特徴とする直流安定化電源回路。
4. 入力端子と出力端子との間に出力トランジスタを備えた直流安定化電源回路において、
   前記出力トランジスタの出力電流を制限するための出力電流制限回路と、
   前記出力トランジスタの制御電極における物理量と出力電流との関係のばらつきに起因する前記出力電流の制限のばらつきを補正する補正回路と、を備え、
   前記出力トランジスタは、電界効果トランジスタであって、
   制御電極における物理量と出力電流との前記関係とは、相互コンダクタンスであり、
   前記補正回路は、前記出力トランジスタと同一の製造プロセスにて製造され、且つ、製造プロセスばらつきによって前記出力トランジスタの相互コンダクタンスが増加するに従って、自身の相互コンダクタンスも増加するように形成された補正用トランジスタを備え、
   その補正用トランジスタを用いることによって、前記出力トランジスタの相互コンダクタンスのばらつきに起因する前記出力トランジスタの出力電流の制限のばらつきを補正する
   ことを特徴とする直流安定化電源回路。
5. 前記出力トランジスタは、バイポーラトランジスタであって、
   制御電極における物理量と出力電流との前記関係とは、電流増幅率であり、
   前記出力電流制御回路は、前記出力トランジスタのベース電流である検出用電流に基づいて、前記出力トランジスタの出力電流を制限する
   ことを特徴とする請求項１または請求項２に記載の直流安定化電源回路。
6. 前記出力トランジスタは、電界効果トランジスタであって、
   制御電極における物理量と出力電流の前記関係とは、相互コンダクタンスであり、
   前記出力電流制御回路は、前記出力トランジスタの出力電流と相互コンダクタンスとを反映した検出用電流に基づいて、前記出力トランジスタの出力電流を制限する
   ことを特徴とする請求項１または請求項２に記載の直流安定化電源回路。
7. 前記出力電流制御回路は、前記検出用電流に応じた検出電位を第１入力端子にて受け、その検出電位を第２入力端子に与えられた基準電位と比較する差動アンプを備え、前記差動アンプの出力を用いることによって前記出力トランジスタの出力電流を制限する
   ことを特徴とする請求項５または請求項６に記載の直流安定化電源回路。
8. 前記差動アンプは、前記検出電位が前記基準電位によりも大きい場合に、前記検出用電流に制限を加えることにより、前記出力トランジスタの出力電流を制限する
   ことを特徴とする請求項７に記載の直流安定化電源回路。
9. 前記出力電流制御回路は、前記検出用電流を比例倍して出力する検出用カレントミラー回路を備え、該検出用カレントミラー回路の出力電流を用いて、前記出力トランジスタの出力電流を制限する
   ことを特徴とする請求項５または請求項６に記載の直流安定化電源回路。
10. 前記検出電位は、前記第１入力端子に接続された第１抵抗に流れる電流によって決定されると共に、
    前記基準電位は、前記第２入力端子に接続された第２抵抗に流れる電流によって決定される
    ことを特徴とする請求項７または請求項８に記載の直流安定化電源回路。
11. 前記第１抵抗と前記第２抵抗は、同一の製造プロセスにて製造された同一の種類の抵抗である
    ことを特徴とする請求項１０に記載の直流安定化電源回路。
12. 前記第１抵抗と前記第２抵抗は、可変抵抗である
    ことを特徴とする請求項１０または請求項１１に記載の直流安定化電源回路。
13. 前記出力トランジスタ及び前記補正用トランジスタは、バイポーラトランジスタであって、
    制御電極における物理量と出力電流との前記関係とは、電流増幅率であり、
    前記出力電流制御回路は、前記出力トランジスタのベース電流である検出用電流と前記補正用トランジスタから得られる補正用電流とに基づいて、前記出力トランジスタの出力電流を制限する
    ことを特徴とする請求項１または請求項２に記載の直流安定化電源回路。
14. 前記補正回路は、前記補正用トランジスタのベースに定電流を流して、前記補正用トランジスタの出力電流を前記補正用電流として出力する
    ことを特徴とする請求項１３に記載の直流安定化電源回路。
15. 前記補正回路は、前記補正用トランジスタの出力電流を定電流にして、前記補正用トランジスタのベース電流を前記補正用電流として出力する
    ことを特徴とする請求項１３に記載の直流安定化電源回路。
16. 前記補正回路は、前記検出用電流を比例倍させた電流を前記補正用トランジスタのベース電流とするための補正用カレントミラー回路を備え、前記補正用トランジスタの出力電流を前記補正用電流として出力する
    ことを特徴とする請求項１３に記載の直流安定化電源回路。
17. 前記補正回路は、前記検出用電流を比例倍させた電流を前記補正用トランジスタの出力電流とするための補正用カレントミラー回路を備え、前記補正用トランジスタのベース電流を前記補正用電流として出力する
    ことを特徴とする請求項１３に記載の直流安定化電源回路。
18. 前記出力トランジスタ及び前記補正用トランジスタは、電界効果トランジスタであって、
    制御電極における物理量と出力電流との前記関係とは、相互コンダクタンスであり、
    前記出力電流制御回路は、前記出力トランジスタの出力電流と相互コンダクタンスとを反映した検出用電流と前記補正用トランジスタから得られる補正用電流とに基づいて、前記出力トランジスタの出力電流を制限する
    ことを特徴とする請求項１または請求項２に記載の直流安定化電源回路。
19. 前記補正回路は、前記補正用トランジスタのゲート電圧を定電圧にして、前記補正用トランジスタの出力電流を前記補正用電流として出力する
    ことを特徴とする請求項１８に記載の直流安定化電源回路。
20. 前記補正回路は、前記補正用トランジスタの出力電流を定電流にして、前記補正用トランジスタのゲート電圧に応じて流れる電流を前記補正用電流として出力する
    ことを特徴とする請求項１８に記載の直流安定化電源回路。
21. 前記補正回路は、前記検出用電流を比例倍して出力する補正用カレントミラー回路を備え、該補正用カレントミラー回路の出力電流に応じた電圧を前記補正用トランジスタのゲートに与えて、前記補正用トランジスタの出力電流を前記補正用電流として出力する
    ことを特徴とする請求項１８に記載の直流安定化電源回路。
22. 前記出力電流制御回路は、前記検出用電流に応じた検出電位を第１入力端子にて受け、その検出電位を第２入力端子に与えられた基準電位と比較する差動アンプを備え、
    前記差動アンプは、前記検出電位が前記基準電位によりも大きい場合に前記検出用電流に制限を加えることにより、前記出力トランジスタの出力電流を制限し、
    記補正用電流は、前記検出電位を上昇させるように流れる
    ことを特徴とする請求項１４または請求項１９に記載の直流安定化電源回路。
23. 前記出力電流制御回路は、前記検出用電流に応じた検出電位を第１入力端子にて受け、その検出電位を第２入力端子に与えられた基準電位と比較する差動アンプを備え、
    前記差動アンプは、前記検出電位が前記基準電位によりも大きい場合に前記検出用電流に制限を加えることにより、前記出力トランジスタの出力電流を制限し、
    前記補正用電流は、前記基準電位を上昇させるように流れる
    ことを特徴とする請求項１５または請求項２０に記載の直流安定化電源回路。
24. 前記出力電流制御回路は、前記検出用電流を比例倍して出力する検出用カレントミラー回路を備え、該検出用カレントミラー回路の出力電流を用いて、前記出力トランジスタの出力電流を制限し、
    前記検出用カレントミラー回路を形成する前記検出用カレントミラー回路の入力側の第１抵抗に、前記検出用電流だけでなく前記補正用電流も流れる
    ことを特徴とする請求項１６、請求項１７、請求項１９または請求項２１に記載の直流安定化電源回路。
25. 前記出力トランジスタは、電界効果トランジスタであって、
    制御電極における物理量と出力電流の前記関係とは、相互コンダクタンスであり、
    前記出力電流制御回路は、前記出力トランジスタの出力電流と相互コンダクタンスとを反映した反映電位に基づいて、前記出力トランジスタの出力電流を制限する
    ことを特徴とする請求項１または請求項２に記載の直流安定化電源回路。
26. 前記出力トランジスタは、電界効果トランジスタであって、
    制御電極における物理量と出力電流の前記関係とは、相互コンダクタンスであり、
    前記出力電流制御回路は、前記出力トランジスタの出力電流と相互コンダクタンスとを反映した反映電位と前記補正用トランジスタの相互コンダクタンスを反映した物理量とに基づいて、前記出力トランジスタの出力電流を制限する
    ことを特徴とする請求項１または請求項２に記載の直流安定化電源回路。
27. 前記補正用トランジスタは複数の補正用トランジスタにて形成されている
    ことを特徴とする請求項１〜請求項４及び請求項１３〜請求項２６の何れかに記載の直流安定化電源回路。
28. 前記補正用トランジスタは複数の補正用トランジスタにて形成されていると共に、
    前記補正用カレントミラー回路を形成するトランジスタは複数から成り、
    各補正用トランジスタに前記補正用カレントミラー回路を形成する各トランジスタが割り当てられる
    ことを特徴とする請求項１６、請求項１７または請求項２１に記載の直流安定化電源回路。
29. 前記出力トランジスタの一方の導通電極と前記補正用トランジスタの一方の導通電極は、外部からの入力電圧を受ける前記入力端子に共通接続されている
    ことを特徴とする請求項１〜請求項４及び請求項１３〜請求項２８の何れかに記載の直流安定化電源回路。
30. 請求項１〜請求項２９の何れかに記載の直流安定化電源回路を用いた
    ことを特徴とする電子機器。

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