JPH09321555A - 半導体集積回路の差動増幅器 - Google Patents
半導体集積回路の差動増幅器Info
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- JPH09321555A JPH09321555A JP13313196A JP13313196A JPH09321555A JP H09321555 A JPH09321555 A JP H09321555A JP 13313196 A JP13313196 A JP 13313196A JP 13313196 A JP13313196 A JP 13313196A JP H09321555 A JPH09321555 A JP H09321555A
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Abstract
(57)【要約】
【課題】 出力バイアス電圧を安定化させる。
【解決手段】 負荷抵抗５と６は同じ抵抗値であり、出
力端子ｏｕｔ１、ｏｕｔ２の出力バイアス電圧Ｖout1、
Ｖout2の平均電圧Ｖom（ここではＶom＝Ｖout1＝Ｖout
2）を検出端子ｄｔｃに出力するための抵抗１１と１２
は、負荷抵抗に比べて充分大きく、相等しい抵抗値を有
する。電圧比較器８は演算増幅器であり、その反転入力
端子（−）には出力バイアス電圧の設計値ＶrQが入力さ
れる。Ｖom＞ＶrQとなると、電圧比較器８の出力電圧が
上昇して電流源ＦＥＴ３のゲート電圧を上昇させ、電流
源ＦＥＴ３の動作電流Ｉｓが増加し、負荷抵抗に流れる
バイアス電流が増加し、Ｖomは降下してＶrQと同じ値に
制御される。またＶom＜ＶrQとなると、電圧比較器８の
出力電圧が降下してＩｓが減少するので、負荷抵抗のバ
イアス電流が減少し、Ｖomは降下してＶrQと同じ値に制
御される。
力端子ｏｕｔ１、ｏｕｔ２の出力バイアス電圧Ｖout1、
Ｖout2の平均電圧Ｖom（ここではＶom＝Ｖout1＝Ｖout
2）を検出端子ｄｔｃに出力するための抵抗１１と１２
は、負荷抵抗に比べて充分大きく、相等しい抵抗値を有
する。電圧比較器８は演算増幅器であり、その反転入力
端子（−）には出力バイアス電圧の設計値ＶrQが入力さ
れる。Ｖom＞ＶrQとなると、電圧比較器８の出力電圧が
上昇して電流源ＦＥＴ３のゲート電圧を上昇させ、電流
源ＦＥＴ３の動作電流Ｉｓが増加し、負荷抵抗に流れる
バイアス電流が増加し、Ｖomは降下してＶrQと同じ値に
制御される。またＶom＜ＶrQとなると、電圧比較器８の
出力電圧が降下してＩｓが減少するので、負荷抵抗のバ
イアス電流が減少し、Ｖomは降下してＶrQと同じ値に制
御される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて電界効果トランジスタ（以下、ＦＥＴと呼ぶ）等
を用いて構成される差動増幅器に関する。
おいて電界効果トランジスタ（以下、ＦＥＴと呼ぶ）等
を用いて構成される差動増幅器に関する。
【０００２】
【従来の技術】一般に、トランジスタとしてＦＥＴを用
いた差動増幅器においては、温度変動によるＦＥＴや負
荷抵抗の特性の変化や電源のレベル変動等により、差動
出力端子のバイアス電圧（以下、出力バイアス電圧と称
する）が設計値からずれてしまい、差動増幅器としての
所望の特性が得られなくなる場合があるので、出力バイ
アス電圧の安定化のための手段を設ける必要がある。
いた差動増幅器においては、温度変動によるＦＥＴや負
荷抵抗の特性の変化や電源のレベル変動等により、差動
出力端子のバイアス電圧（以下、出力バイアス電圧と称
する）が設計値からずれてしまい、差動増幅器としての
所望の特性が得られなくなる場合があるので、出力バイ
アス電圧の安定化のための手段を設ける必要がある。
【０００３】従来の半導体集積回路においては、例えば
特開平０７−１０６８７５号公報に記載されているよう
な差動増幅器を採用している。図３はこのような従来の
差動増幅器の一例を示す回路図である。図３に示す差動
増幅器は、差動ＦＥＴ１および２と、負荷抵抗５および
６と、電流源ＦＥＴ３により差動増幅回路を構成し、こ
れらに加えて、直列接続されて電源ＶDDと接地電位の間
に挿入され、バイアス検出回路を構成する抵抗７および
ＦＥＴ４と、演算増幅器による電圧比較器８とを備え
る。抵抗５、６と抵抗７、および電流源ＦＥＴ３とＦＥ
Ｔ４がそれぞれ同じ特性を有する。抵抗７およびＦＥＴ
４の接続点は電圧比較器８の非反転入力端子（＋）に接
続され、電圧比較器８の反転入力端子（−）は比較基準
電圧に接続される。電圧比較器８の出力端子は電流源Ｆ
ＥＴ３およびＦＥＴ４のゲート電極に接続される。
特開平０７−１０６８７５号公報に記載されているよう
な差動増幅器を採用している。図３はこのような従来の
差動増幅器の一例を示す回路図である。図３に示す差動
増幅器は、差動ＦＥＴ１および２と、負荷抵抗５および
６と、電流源ＦＥＴ３により差動増幅回路を構成し、こ
れらに加えて、直列接続されて電源ＶDDと接地電位の間
に挿入され、バイアス検出回路を構成する抵抗７および
ＦＥＴ４と、演算増幅器による電圧比較器８とを備え
る。抵抗５、６と抵抗７、および電流源ＦＥＴ３とＦＥ
Ｔ４がそれぞれ同じ特性を有する。抵抗７およびＦＥＴ
４の接続点は電圧比較器８の非反転入力端子（＋）に接
続され、電圧比較器８の反転入力端子（−）は比較基準
電圧に接続される。電圧比較器８の出力端子は電流源Ｆ
ＥＴ３およびＦＥＴ４のゲート電極に接続される。
【０００４】温度変動等によりバイアス検出電圧（ＦＥ
Ｔ４のドレイン電圧）が比較基準電圧よりも小さくなる
と、電圧比較器８の出力電圧が下降するので、ＦＥＴ４
に流れる電流が減少し、バイアス検出電圧は比較基準電
圧と等しくなる。またバイアス検出電圧が比較基準電圧
よりも大きくなると、電圧比較器８の出力電圧が上昇す
るので、ＦＥＴ４に流れる電流が増加し、バイアス検出
電圧は比較基準電圧と等しくなる。このように、バイア
ス検出電圧を比較基準電圧に等しくなるように制御し、
この電圧比較器８の出力電圧をＦＥＴ３のゲート電極に
も印加することにより、差動出力端子ｏｕｔ１、ｏｕｔ
２のバイアス電圧の変動を上記のバイアス検出電圧と同
様に抑えることができる。
Ｔ４のドレイン電圧）が比較基準電圧よりも小さくなる
と、電圧比較器８の出力電圧が下降するので、ＦＥＴ４
に流れる電流が減少し、バイアス検出電圧は比較基準電
圧と等しくなる。またバイアス検出電圧が比較基準電圧
よりも大きくなると、電圧比較器８の出力電圧が上昇す
るので、ＦＥＴ４に流れる電流が増加し、バイアス検出
電圧は比較基準電圧と等しくなる。このように、バイア
ス検出電圧を比較基準電圧に等しくなるように制御し、
この電圧比較器８の出力電圧をＦＥＴ３のゲート電極に
も印加することにより、差動出力端子ｏｕｔ１、ｏｕｔ
２のバイアス電圧の変動を上記のバイアス検出電圧と同
様に抑えることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、図３に
示す差動増幅器においては、製造ばらつきにより、抵抗
５、６と抵抗７、または電流源ＦＥＴ３とＦＥＴ４の特
性に差異を生じると、出力バイアス電圧は安定化されな
いという課題があった。
示す差動増幅器においては、製造ばらつきにより、抵抗
５、６と抵抗７、または電流源ＦＥＴ３とＦＥＴ４の特
性に差異を生じると、出力バイアス電圧は安定化されな
いという課題があった。
【０００６】本発明はこのような課題を解決するもので
あり、出力バイアス電圧の安定度の向上を図ることを目
的とするものである。
あり、出力バイアス電圧の安定度の向上を図ることを目
的とするものである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の差動増幅器は、各第１電極がそれぞれの負
荷抵抗を介して第１電源に接続され、第２電極が共通接
続され、各制御電極を差動入力端子とし、前記各第１電
極を差動出力端子とする一対のトランジスタと、前記差
動トランジスタの第２電極と第２電源の間に接続された
電流源トランジスタと、前記各差動出力端子のバイアス
電圧の加重平均電圧を検出するバイアス検出手段と、前
記加重平均電圧と予め設定されている基準電圧との差電
圧に応じて前記電流源トランジスタの制御電極に印加す
る電圧を変化させることにより、前記加重平均電圧を前
記基準電圧に等しくなるように制御するバイアス制御手
段とを備えたことを特徴とするものである。
めに本発明の差動増幅器は、各第１電極がそれぞれの負
荷抵抗を介して第１電源に接続され、第２電極が共通接
続され、各制御電極を差動入力端子とし、前記各第１電
極を差動出力端子とする一対のトランジスタと、前記差
動トランジスタの第２電極と第２電源の間に接続された
電流源トランジスタと、前記各差動出力端子のバイアス
電圧の加重平均電圧を検出するバイアス検出手段と、前
記加重平均電圧と予め設定されている基準電圧との差電
圧に応じて前記電流源トランジスタの制御電極に印加す
る電圧を変化させることにより、前記加重平均電圧を前
記基準電圧に等しくなるように制御するバイアス制御手
段とを備えたことを特徴とするものである。
【０００８】また請求項２に記載の差動増幅器は、前記
バイアス検出手段が、直列接続されて前記差動出力端子
間に挿入された２つの抵抗と、この２つの抵抗の接続点
と前記第１電源の間、またはこの接続点と第２電源の間
に挿入されたコンデンサからなり、前記２つの抵抗の接
続点を前記加重平均電圧の検出端子とし、前記２つの抵
抗の抵抗値をこれらの抵抗に流れる電流の最大値が前記
負荷抵抗に流れる電流の最小値よりも充分小さくなるよ
うな値としたものであり、前記バイアス制御手段が、前
記加重平均電圧が非反転入力端子に入力され、前記基準
電圧が反転入力端子に入力され、出力端子が前記電流源
トランジスタの制御電極に接続された演算増幅器からな
るものであることを特徴とするものである。
バイアス検出手段が、直列接続されて前記差動出力端子
間に挿入された２つの抵抗と、この２つの抵抗の接続点
と前記第１電源の間、またはこの接続点と第２電源の間
に挿入されたコンデンサからなり、前記２つの抵抗の接
続点を前記加重平均電圧の検出端子とし、前記２つの抵
抗の抵抗値をこれらの抵抗に流れる電流の最大値が前記
負荷抵抗に流れる電流の最小値よりも充分小さくなるよ
うな値としたものであり、前記バイアス制御手段が、前
記加重平均電圧が非反転入力端子に入力され、前記基準
電圧が反転入力端子に入力され、出力端子が前記電流源
トランジスタの制御電極に接続された演算増幅器からな
るものであることを特徴とするものである。
【０００９】請求項３に記載の差動増幅器は、前記第１
電源を接地電位としたことを特徴とするものである。
電源を接地電位としたことを特徴とするものである。
【００１０】従って本発明によれば、バイアス検出手段
により各差動出力端子のバイアス電圧（出力バイアス電
圧）の加重平均電圧を検出し、バイアス制御手段によ
り、前記加重平均電圧と予め設定されている基準電圧と
の差電圧に応じて電流源トランジスタの制御電極に印加
する電圧を変化させて電流源トランジスタに流れる電流
を変化させ、前記加重平均電圧を前記基準電圧に等しく
なるように制御することにより、出力バイアス電圧の変
動を抑えることができる。
により各差動出力端子のバイアス電圧（出力バイアス電
圧）の加重平均電圧を検出し、バイアス制御手段によ
り、前記加重平均電圧と予め設定されている基準電圧と
の差電圧に応じて電流源トランジスタの制御電極に印加
する電圧を変化させて電流源トランジスタに流れる電流
を変化させ、前記加重平均電圧を前記基準電圧に等しく
なるように制御することにより、出力バイアス電圧の変
動を抑えることができる。
【００１１】また請求項３に記載の差動増幅器によれ
ば、第１電源を接地電位とすることにより、電源の変動
による出力バイアス電圧の変動をなくすことができるの
で、さらに出力バイアス電圧を安定化させることができ
る。
ば、第１電源を接地電位とすることにより、電源の変動
による出力バイアス電圧の変動をなくすことができるの
で、さらに出力バイアス電圧を安定化させることができ
る。
【００１２】
第１の実施形態 図１は本発明の第１の実施形態を示す差動増幅器の回路
図である。この差動増幅器は、一対の差動トランジスタ
となるＮ型の差動ＦＥＴ１および２と、差動ＦＥＴ１の
負荷抵抗５と、差動ＦＥＴ２の負荷抵抗６と、定電流源
となるＮ型の電流源ＦＥＴ３と、出力バイアス電圧の平
均値を検出するための抵抗１１および１２と、演算増幅
器を用いた電圧比較器８と、コンデンサ１３とを有す
る。
図である。この差動増幅器は、一対の差動トランジスタ
となるＮ型の差動ＦＥＴ１および２と、差動ＦＥＴ１の
負荷抵抗５と、差動ＦＥＴ２の負荷抵抗６と、定電流源
となるＮ型の電流源ＦＥＴ３と、出力バイアス電圧の平
均値を検出するための抵抗１１および１２と、演算増幅
器を用いた電圧比較器８と、コンデンサ１３とを有す
る。
【００１３】図１の差動増幅器は、差動ＦＥＴ１のゲー
ト電極（制御電極）を差動入力端子ｉｎ１とし、ドレイ
ン電極（第１電極）を差動出力端子ｏｕｔ１とし、また
差動ＦＥＴ２のゲート電極（制御電極）を差動入力端子
ｉｎ２とし、ドレイン電極（第１電極）を差動出力端子
ｏｕｔ２とする。差動ＦＥＴ１のドレイン電極は負荷抵
抗５を介して正電源ＶDDに接続されており、差動ＦＥＴ
２のドレイン電極は負荷抵抗６を介して正電源ＶDDに接
続されている。差動ＦＥＴ１と２のソース電極（第２電
極）は共通接続され、電流源ＦＥＴ３のドレイン電極
（第１電極）に接続されており、電流源ＦＥＴ３のソー
ス電極（第２電極）は接地されている。尚、ここでは差
動ＦＥＴ１と２は同じ特性であり、また負荷抵抗５と６
は同じ抵抗値であるものとする。
ト電極（制御電極）を差動入力端子ｉｎ１とし、ドレイ
ン電極（第１電極）を差動出力端子ｏｕｔ１とし、また
差動ＦＥＴ２のゲート電極（制御電極）を差動入力端子
ｉｎ２とし、ドレイン電極（第１電極）を差動出力端子
ｏｕｔ２とする。差動ＦＥＴ１のドレイン電極は負荷抵
抗５を介して正電源ＶDDに接続されており、差動ＦＥＴ
２のドレイン電極は負荷抵抗６を介して正電源ＶDDに接
続されている。差動ＦＥＴ１と２のソース電極（第２電
極）は共通接続され、電流源ＦＥＴ３のドレイン電極
（第１電極）に接続されており、電流源ＦＥＴ３のソー
ス電極（第２電極）は接地されている。尚、ここでは差
動ＦＥＴ１と２は同じ特性であり、また負荷抵抗５と６
は同じ抵抗値であるものとする。
【００１４】さらに、一端が差動ＦＥＴ１のドレイン電
極に接続された抵抗１１の他端と、一端が差動ＦＥＴ２
のドレイン電極に接続された抵抗１２の他端とを接続
し、この抵抗１１と１２の接続点をｏｕｔ１の出力バイ
アス電圧Ｖout1とｏｕｔ２のバイアス電圧Ｖout2の平均
電圧Ｖomの検出端子ｄｔｃとし、抵抗１１と１２の抵抗
値は同じ値であるものとする。ここでは負荷抵抗５と６
は同じ抵抗値であるので、Ｖom＝Ｖout1＝Ｖout2とな
る。この構成は、単純に片側の出力端子のバイアス電圧
を検出する場合に比べて差動信号成分の影響を除去する
ことができるものとなっている。尚、抵抗１１と１２の
抵抗値は、差動増幅器の特性に影響を与えないように設
定すること、すなわち、抵抗５または６に流れる瞬時電
流の最小値に比べて、抵抗１１および１２に流れる瞬時
電流の最大値が無視できるほど小さくなるような値に設
定することが好ましい。
極に接続された抵抗１１の他端と、一端が差動ＦＥＴ２
のドレイン電極に接続された抵抗１２の他端とを接続
し、この抵抗１１と１２の接続点をｏｕｔ１の出力バイ
アス電圧Ｖout1とｏｕｔ２のバイアス電圧Ｖout2の平均
電圧Ｖomの検出端子ｄｔｃとし、抵抗１１と１２の抵抗
値は同じ値であるものとする。ここでは負荷抵抗５と６
は同じ抵抗値であるので、Ｖom＝Ｖout1＝Ｖout2とな
る。この構成は、単純に片側の出力端子のバイアス電圧
を検出する場合に比べて差動信号成分の影響を除去する
ことができるものとなっている。尚、抵抗１１と１２の
抵抗値は、差動増幅器の特性に影響を与えないように設
定すること、すなわち、抵抗５または６に流れる瞬時電
流の最小値に比べて、抵抗１１および１２に流れる瞬時
電流の最大値が無視できるほど小さくなるような値に設
定することが好ましい。
【００１５】コンデンサ１３は、抵抗１１および１２と
ともにバイアス検出手段を構成しており、一端が検出端
子ｄｔｃに接続され、他端が接地されており、同相信号
除去比が有限であるために平均電圧Ｖomに混入する同相
信号成分を除去するものである。
ともにバイアス検出手段を構成しており、一端が検出端
子ｄｔｃに接続され、他端が接地されており、同相信号
除去比が有限であるために平均電圧Ｖomに混入する同相
信号成分を除去するものである。
【００１６】電圧比較器８は、バイアス制御手段に該当
するものであり、反転入力端子（−）と非反転入力端子
（＋）と出力端子を有し、２つの入力端子の間が仮想接
地となる大きな利得Ａをもつ演算増幅器である。反転入
力端子（−）には比較基準電圧として出力バイアス電圧
Ｖout1、Ｖout2の設計値ＶrQが入力され、非反転入力端
子（＋）は検出端子ｄｔｃに接続され、出力端子は電流
源ＦＥＴ３のゲート電極に接続される。ｄｔｃからのＶ
omがＶrQと等しいときに、電流源ＦＥＴ３のゲートバイ
アス電圧の設計値ＶgQを出力し、ＶｄとＶrQが異なると
きは、出力電圧をＶgQからＡ×（Ｖｄ−ＶrQ）だけ変化
させて電流源ＦＥＴ３に流れる電流を変化させ、Ｖomを
ＶrQと等しい値になるように制御する。
するものであり、反転入力端子（−）と非反転入力端子
（＋）と出力端子を有し、２つの入力端子の間が仮想接
地となる大きな利得Ａをもつ演算増幅器である。反転入
力端子（−）には比較基準電圧として出力バイアス電圧
Ｖout1、Ｖout2の設計値ＶrQが入力され、非反転入力端
子（＋）は検出端子ｄｔｃに接続され、出力端子は電流
源ＦＥＴ３のゲート電極に接続される。ｄｔｃからのＶ
omがＶrQと等しいときに、電流源ＦＥＴ３のゲートバイ
アス電圧の設計値ＶgQを出力し、ＶｄとＶrQが異なると
きは、出力電圧をＶgQからＡ×（Ｖｄ−ＶrQ）だけ変化
させて電流源ＦＥＴ３に流れる電流を変化させ、Ｖomを
ＶrQと等しい値になるように制御する。
【００１７】尚、負荷抵抗５と６が異なる値に設計され
ているときには、コンデンサ１３は、Ｖomに混入する差
動信号成分も同時に除去する。またこのときは、Ｖomに
差動信号成分が混入することを回避するために、抵抗１
１と１２の抵抗比を負荷抵抗５と６の抵抗比に応じて設
定し、出力バイアス電圧の加重平均値を検出するように
しても良い。例えば、負荷抵抗５と６の抵抗比が１：２
のときは、抵抗１１と１２の抵抗比を１：２に設定し、
検出端子ｄｔｃから加重平均電圧（２Ｖout1＋Ｖout2）
／３を検出するようにしても良い。
ているときには、コンデンサ１３は、Ｖomに混入する差
動信号成分も同時に除去する。またこのときは、Ｖomに
差動信号成分が混入することを回避するために、抵抗１
１と１２の抵抗比を負荷抵抗５と６の抵抗比に応じて設
定し、出力バイアス電圧の加重平均値を検出するように
しても良い。例えば、負荷抵抗５と６の抵抗比が１：２
のときは、抵抗１１と１２の抵抗比を１：２に設定し、
検出端子ｄｔｃから加重平均電圧（２Ｖout1＋Ｖout2）
／３を検出するようにしても良い。
【００１８】次に、図１の差動増幅器の動作について説
明する。電流源ＦＥＴ３と負荷抵抗５および６の特性が
設計値に等しければ、出力バイアス電圧Ｖout1およびＶ
out2はともに設計値出力バイアス電圧（比較基準電圧）
ＶrQに等しく、従ってＶomはＶrQと等しく、電圧比較器
８の出力電圧は設計値ゲートバイアス電圧ＶgQとなり、
このとき電流源ＦＥＴ３に流れる電流Ｉｓは動作電流の
設計値ＩsQとなる。
明する。電流源ＦＥＴ３と負荷抵抗５および６の特性が
設計値に等しければ、出力バイアス電圧Ｖout1およびＶ
out2はともに設計値出力バイアス電圧（比較基準電圧）
ＶrQに等しく、従ってＶomはＶrQと等しく、電圧比較器
８の出力電圧は設計値ゲートバイアス電圧ＶgQとなり、
このとき電流源ＦＥＴ３に流れる電流Ｉｓは動作電流の
設計値ＩsQとなる。
【００１９】まず、温度変動により電流源ＦＥＴ３の特
性が変化した場合、あるいは製造ばらつきにより電流源
ＦＥＴ３の特性が設計値からずれた場合の動作について
説明する。尚、温度変動の場合は、差動ＦＥＴ１および
２の特性も同時に変化するが、差動ＦＥＴ１および２の
特性変化は出力バイアス電圧の変動には影響しない（差
動ＦＥＴ１および２の共通ソース電極の電位を変動させ
るだけである）。また温度変動の場合は、負荷抵抗５お
よび６の特性も同時に変化するが、これについては後述
する。
性が変化した場合、あるいは製造ばらつきにより電流源
ＦＥＴ３の特性が設計値からずれた場合の動作について
説明する。尚、温度変動の場合は、差動ＦＥＴ１および
２の特性も同時に変化するが、差動ＦＥＴ１および２の
特性変化は出力バイアス電圧の変動には影響しない（差
動ＦＥＴ１および２の共通ソース電極の電位を変動させ
るだけである）。また温度変動の場合は、負荷抵抗５お
よび６の特性も同時に変化するが、これについては後述
する。
【００２０】このとき、仮に電流源ＦＥＴ３のゲート電
極に設計値ゲートバイアス電圧ＶgQが印加されていて
も、電流Ｉｓは設計値動作電流ＩsQとはならず、これに
よりＶout1、Ｖout2は設計値出力バイアス電圧ＶrQとは
ならない。
極に設計値ゲートバイアス電圧ＶgQが印加されていて
も、電流Ｉｓは設計値動作電流ＩsQとはならず、これに
よりＶout1、Ｖout2は設計値出力バイアス電圧ＶrQとは
ならない。
【００２１】Ｖom＞ＶrQとなる温度変動または製造誤差
が生じた場合には、電圧比較器８の出力電圧が増加して
電流源ＦＥＴ３のゲート・ソース間電圧がＶgQよりも大
きくなる。これにより電流Ｉｓは増加し、負荷抵抗５お
よび６に流れるバイアス電流が増加するので、Ｖomは降
下する。電圧比較器８の入力端子間は仮想接地とみなす
ことができるので、電圧比較器８により形成される負帰
還ループにより、Ｖomすなわち出力バイアス電圧Ｖout1
およびＶout2は比較基準電圧ＶrQと等しい値に制御され
る。尚、このとき電流Ｉｓは電流源ＦＥＴ３の設計値動
作電流ＩsQと等しい値に制御される。
が生じた場合には、電圧比較器８の出力電圧が増加して
電流源ＦＥＴ３のゲート・ソース間電圧がＶgQよりも大
きくなる。これにより電流Ｉｓは増加し、負荷抵抗５お
よび６に流れるバイアス電流が増加するので、Ｖomは降
下する。電圧比較器８の入力端子間は仮想接地とみなす
ことができるので、電圧比較器８により形成される負帰
還ループにより、Ｖomすなわち出力バイアス電圧Ｖout1
およびＶout2は比較基準電圧ＶrQと等しい値に制御され
る。尚、このとき電流Ｉｓは電流源ＦＥＴ３の設計値動
作電流ＩsQと等しい値に制御される。
【００２２】またＶom＜ＶrQとなる温度変動または製造
誤差が生じた場合には、電圧比較器８の出力電圧がＶgQ
よりも小さくなり、電流Ｉｓが減少するので、負荷抵抗
５および６に流れるバイアス電流が減少し、Ｖout1およ
びＶout2は降下してＶrQと等しい値に制御され、電流Ｉ
ｓはＩsQと等しい値に制御される。
誤差が生じた場合には、電圧比較器８の出力電圧がＶgQ
よりも小さくなり、電流Ｉｓが減少するので、負荷抵抗
５および６に流れるバイアス電流が減少し、Ｖout1およ
びＶout2は降下してＶrQと等しい値に制御され、電流Ｉ
ｓはＩsQと等しい値に制御される。
【００２３】次に、温度変動により負荷抵抗５および６
の抵抗値が変化した場合、あるいは製造ばらつきにより
負荷抵抗５および６の抵抗値が設計値からずれた場合の
動作について説明する。このとき、仮に電流ＩｓがＩsQ
に等しい値であっても、Ｖout1およびＶout2はＶrQと等
しい値にはならない。
の抵抗値が変化した場合、あるいは製造ばらつきにより
負荷抵抗５および６の抵抗値が設計値からずれた場合の
動作について説明する。このとき、仮に電流ＩｓがＩsQ
に等しい値であっても、Ｖout1およびＶout2はＶrQと等
しい値にはならない。
【００２４】Ｖom＞ＶrQとなる製造誤差が生じた場合に
は、電圧比較器８の出力電圧はＶgQよりも増加し、電流
ＩｓはＩsQよりも増加するので、負荷抵抗５および６に
流れるバイアス電流が増加し、ＶomすなわちＶout1およ
びＶout2は降下してＶrQに等しい値に制御される。
は、電圧比較器８の出力電圧はＶgQよりも増加し、電流
ＩｓはＩsQよりも増加するので、負荷抵抗５および６に
流れるバイアス電流が増加し、ＶomすなわちＶout1およ
びＶout2は降下してＶrQに等しい値に制御される。
【００２５】またＶom＜ＶrQとなる製造誤差が生じた場
合には、電圧比較器８の出力電圧はＶgQよりも減少し、
電流ＩｓはＩsQよりも減少するので、負荷抵抗５および
６に流れるバイアス電流が減少し、ＶomすなわちＶout1
およびＶout2は上昇してＶrQに等しい値に制御される。
合には、電圧比較器８の出力電圧はＶgQよりも減少し、
電流ＩｓはＩsQよりも減少するので、負荷抵抗５および
６に流れるバイアス電流が減少し、ＶomすなわちＶout1
およびＶout2は上昇してＶrQに等しい値に制御される。
【００２６】尚、電流源ＦＥＴ３と負荷抵抗５および６
の特性が同時に変化した、あるいは設計値からずれた場
合にも、Ｖout1およびＶout2はＶrQに等しい値に制御さ
れることは言うまでもない。
の特性が同時に変化した、あるいは設計値からずれた場
合にも、Ｖout1およびＶout2はＶrQに等しい値に制御さ
れることは言うまでもない。
【００２７】このように上記第１の実施形態によれば、
抵抗１１および１２により出力バイアス電圧の平均電圧
Ｖomを直接検出し、電圧比較器８により、Ｖomと設計値
出力バイアス電圧（基準電圧）ＶrQとの差電圧に応じて
電流源ＦＥＴ３のゲートバイアスを変化させて電流源Ｆ
ＥＴ３の動作電流を変化させ、ＶomをＶrQと等しくなる
ように制御することにより、負荷抵抗５および６や電流
源ＦＥＴ３の特性の製造ばらつきや温度変化に対して出
力バイアス電圧Ｖout1およびＶout2の変動を抑えること
ができる。
抵抗１１および１２により出力バイアス電圧の平均電圧
Ｖomを直接検出し、電圧比較器８により、Ｖomと設計値
出力バイアス電圧（基準電圧）ＶrQとの差電圧に応じて
電流源ＦＥＴ３のゲートバイアスを変化させて電流源Ｆ
ＥＴ３の動作電流を変化させ、ＶomをＶrQと等しくなる
ように制御することにより、負荷抵抗５および６や電流
源ＦＥＴ３の特性の製造ばらつきや温度変化に対して出
力バイアス電圧Ｖout1およびＶout2の変動を抑えること
ができる。
【００２８】尚、上記第１の実施形態においては、差動
ＦＥＴ１および２、電流源ＦＥＴ３をＮ型としたが、こ
れに限定されることはなく、上記のＦＥＴをＰ型とし、
正電源ＶDDに替えて負電源を用いて構成しても良い。ま
た上記のトランジスタはＦＥＴに限定されることはな
く、バイポーラトランジスタを用いても良い。
ＦＥＴ１および２、電流源ＦＥＴ３をＮ型としたが、こ
れに限定されることはなく、上記のＦＥＴをＰ型とし、
正電源ＶDDに替えて負電源を用いて構成しても良い。ま
た上記のトランジスタはＦＥＴに限定されることはな
く、バイポーラトランジスタを用いても良い。
【００２９】第２の実施形態 図２は本発明の第２の実施形態を示す差動増幅器の回路
図であり、図１の要素と共通の要素には共通の符号を付
してある。
図であり、図１の要素と共通の要素には共通の符号を付
してある。
【００３０】図２に示す差動増幅器は、図１において、
負荷抵抗５と６の接続点を正電源ＶDDに接続せずに接地
し、電流源ＦＥＴ３のソース電極を接地せずに負電源Ｖ
EEに接続したものである。
負荷抵抗５と６の接続点を正電源ＶDDに接続せずに接地
し、電流源ＦＥＴ３のソース電極を接地せずに負電源Ｖ
EEに接続したものである。
【００３１】従って出力端子ｏｕｔ１およびｏｕｔ２の
出力バイアス電圧は負電圧となり、コンデンサ１３の極
性が反転し、電圧比較器の反転入力端子（−）に入力さ
れる比較基準電圧は負電圧となる。尚、動作は図１に示
す差動増幅器と同様である。
出力バイアス電圧は負電圧となり、コンデンサ１３の極
性が反転し、電圧比較器の反転入力端子（−）に入力さ
れる比較基準電圧は負電圧となる。尚、動作は図１に示
す差動増幅器と同様である。
【００３２】図１に示す差動増幅器においては、正電源
ＶDDのレベル変動によっても出力バイアス電圧が変動
し、この変動についても電圧比較器８による負帰還ルー
プによって制御していたが、上記第２の実施形態によれ
ば、正電源ＶDDを用いずに接地電位とすることによっ
て、電源のレベル変動による出力バイアス電圧の変動が
なくなるので、さらに出力バイアス電圧を安定化させる
ことができる。
ＶDDのレベル変動によっても出力バイアス電圧が変動
し、この変動についても電圧比較器８による負帰還ルー
プによって制御していたが、上記第２の実施形態によれ
ば、正電源ＶDDを用いずに接地電位とすることによっ
て、電源のレベル変動による出力バイアス電圧の変動が
なくなるので、さらに出力バイアス電圧を安定化させる
ことができる。
【００３３】尚、上記第２の実施形態における差動ＦＥ
Ｔ１および２、電流源ＦＥＴ３をＰ型とし、負電源ＶEE
に替えて正電源を用いて構成しても良い。また上記のト
ランジスタはＦＥＴに限定されることはなく、バイポー
ラトランジスタを用いても良い。
Ｔ１および２、電流源ＦＥＴ３をＰ型とし、負電源ＶEE
に替えて正電源を用いて構成しても良い。また上記のト
ランジスタはＦＥＴに限定されることはなく、バイポー
ラトランジスタを用いても良い。
【００３４】
【発明の効果】以上説明したように本発明によれば、各
差動出力端子のバイアス電圧の加重平均電圧を検出し、
前記加重平均電圧と予め設定されている基準電圧との差
電圧に応じて電流源トランジスタの制御電極に印加する
電圧を変化させ、前記加重平均電圧を前記基準電圧に等
しくなるように制御することにより、出力バイアス電圧
の変動を抑えることができるという効果を有する。
差動出力端子のバイアス電圧の加重平均電圧を検出し、
前記加重平均電圧と予め設定されている基準電圧との差
電圧に応じて電流源トランジスタの制御電極に印加する
電圧を変化させ、前記加重平均電圧を前記基準電圧に等
しくなるように制御することにより、出力バイアス電圧
の変動を抑えることができるという効果を有する。
【００３５】また請求項３に記載の差動増幅器によれ
ば、第１電源を接地電位とすることにより、電源の変動
による出力バイアス電圧の変動がなくなるので、さらに
出力バイアス電圧を安定化させることができるという効
果を有する。
ば、第１電源を接地電位とすることにより、電源の変動
による出力バイアス電圧の変動がなくなるので、さらに
出力バイアス電圧を安定化させることができるという効
果を有する。
【図１】本発明の第１の実施形態を示す差動増幅器の回
路図である。
路図である。
【図２】本発明の第１の実施形態を示す差動増幅器の回
路図である。
路図である。
【図３】従来の差動増幅器の一例を示す回路図である。
１、２ 差動ＦＥＴ ３ 電流源ＦＥＴ ５、６ 負荷抵抗 ８ 電圧比較器 １１、１２ 抵抗 １３ コンデンサ ｉｎ１、ｉｎ２ 差動入力端子 ｏｕｔ１、ｏｕｔ２ 差動出力端子 ｄｔｃ 検出端子
Claims (3)
- 【請求項１】 各第１電極がそれぞれの負荷抵抗を介し
て第１電源に接続され、第２電極が共通接続され、各制
御電極を差動入力端子とし、前記各第１電極を差動出力
端子とする一対のトランジスタと、 前記差動トランジスタの第２電極と第２電源の間に接続
された電流源トランジスタと、 前記各差動出力端子のバイアス電圧の加重平均電圧を検
出するバイアス検出手段と、 前記加重平均電圧と予め設定されている基準電圧との差
電圧に応じて前記電流源トランジスタの制御電極に印加
する電圧を変化させることにより、前記加重平均電圧を
前記基準電圧に等しくなるように制御するバイアス制御
手段とを備えたことを特徴とする半導体集積回路の差動
増幅器。 - 【請求項２】 前記バイアス検出手段は、 直列接続されて前記差動出力端子間に挿入された２つの
抵抗と、この２つの抵抗の接続点と前記第１電源の間、
またはこの接続点と第２電源の間に挿入されたコンデン
サからなり、前記２つの抵抗の接続点を前記加重平均電
圧の検出端子とし、前記２つの抵抗の抵抗値をこれらの
抵抗に流れる電流の最大値が前記負荷抵抗に流れる電流
の最小値よりも充分小さくなるような値としたものであ
り、 前記バイアス制御手段は、 前記加重平均電圧が非反転入力端子に入力され、前記基
準電圧が反転入力端子に入力され、出力端子が前記電流
源トランジスタの制御電極に接続された演算増幅器から
なるものであることを特徴とする請求項１に記載の半導
体集積回路の差動増幅器。 - 【請求項３】 前記第１電源を接地電位としたことを特
徴とする請求項１または２に記載の半導体集積回路の差
動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13313196A JPH09321555A (ja) | 1996-05-28 | 1996-05-28 | 半導体集積回路の差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13313196A JPH09321555A (ja) | 1996-05-28 | 1996-05-28 | 半導体集積回路の差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321555A true JPH09321555A (ja) | 1997-12-12 |
Family
ID=15097511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13313196A Pending JPH09321555A (ja) | 1996-05-28 | 1996-05-28 | 半導体集積回路の差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321555A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1263129A1 (en) * | 2001-05-21 | 2002-12-04 | Agilent Technologies, Inc. (a Delaware corporation) | DC feedback control circuit |
| JP2006033840A (ja) * | 2004-07-14 | 2006-02-02 | Sst Communications Corp | 適応バイアス型ミクサ |
| JP2006340266A (ja) * | 2005-06-06 | 2006-12-14 | Sony Corp | 差動信号伝送回路および差動信号伝送装置 |
| WO2008129629A1 (ja) * | 2007-04-11 | 2008-10-30 | Fujitsu Limited | ミキサ |
| CN103684411A (zh) * | 2012-09-03 | 2014-03-26 | 株式会社巨晶片 | 输出缓冲器电路 |
| JP2014515588A (ja) * | 2011-05-31 | 2014-06-30 | 日本テキサス・インスツルメンツ株式会社 | 同相フィードバックを備えた広帯域幅ｃ級増幅器 |
| JP2016134877A (ja) * | 2015-01-22 | 2016-07-25 | 株式会社メガチップス | 差動出力バッファ |
-
1996
- 1996-05-28 JP JP13313196A patent/JPH09321555A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1263129A1 (en) * | 2001-05-21 | 2002-12-04 | Agilent Technologies, Inc. (a Delaware corporation) | DC feedback control circuit |
| US6741134B2 (en) | 2001-05-21 | 2004-05-25 | Agilent Technologies, Inc. | DC feedback control circuit |
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| JP4657839B2 (ja) * | 2004-07-14 | 2011-03-23 | エスエスティー コミュニケイションズ コーポレイション | 適応バイアス型ミクサ |
| KR101118925B1 (ko) * | 2004-07-14 | 2012-02-27 | 마이크로칩 테크놀로지 인코포레이티드 | 적응적－바이어스된 혼합기 |
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| JP2014064272A (ja) * | 2012-09-03 | 2014-04-10 | Mega Chips Corp | 出力バッファ回路 |
| CN103684411B (zh) * | 2012-09-03 | 2018-04-03 | 株式会社巨晶片 | 输出缓冲器电路 |
| JP2016134877A (ja) * | 2015-01-22 | 2016-07-25 | 株式会社メガチップス | 差動出力バッファ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021105 |