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JP4640950B2 - Semiconductor device - Google Patents

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Description

本発明は、２層配線構造を有するパッケージ基板の一面に半導体デバイスが搭載され、他面に外部接続端子がアレイ状に配置された半導体装置に関する。   The present invention relates to a semiconductor device in which a semiconductor device is mounted on one surface of a package substrate having a two-layer wiring structure and external connection terminals are arranged in an array on the other surface.

特許文献１には２層配線基板を用いたボールグリッドアレイパッケージが示される。特許文献２にはボールグリッドアレイパッケージの裏面においてその周縁部に多数の信号ピンが配置され、中央部にセンターピンを配置した構造が示される。センターピンには半導体デバイスのコア用電源ピンとそれと対をなすグランドピンを割り当てることが記載される。   Patent Document 1 discloses a ball grid array package using a two-layer wiring board. Patent Document 2 shows a structure in which a large number of signal pins are arranged at the periphery of the back surface of the ball grid array package and a center pin is arranged at the center. It is described that the center pin is assigned a core power supply pin of a semiconductor device and a ground pin that is paired therewith.

特開平８−１７２１４１号公報JP-A-8-172141 特開２００３−１２４３８３号公報JP 2003-124383 A

本発明者はボールグリッドアレイ（ＢＧＡ）構造によるパッケージコストを低減することについて検討した。ボールグリッドアレイ構造の半導体装置のパッケージングには一括モールドパッケージプロセスを適用するのが一般的である。そうするとそのパッケージングコストはパッケージのサイズで決まる。パッケージサイズはその外部接続端子の数に依存するから、パッケージの外部接続端子数を減らすことが必要になる。マザーボードとの関係でパッケージ基板の外周縁に外部接続端子を複数列で周回させるようにしか配置できない場合には、パッケージ基板の裏面全体に外部接続端子を配置できる場合に比べてパッケージサイズが大きくなる。本発明者は特にその場合について検討した。マザーボード上では搭載した半導体装置の外部接続端子に接続する多数の配線をその周囲から外側に引き出さなければならない。マザーボードの配線層１層当たりで外側に引き出せる配線本数には制限があるから、マザーボードの配線層数が少なければ半導体装置側においてパッケージ基板の外周縁に沿って周回できる外部接続端子の列数も少なくなる。例えば、マザーボードの配線層数が４乃至６層程度の場合、これに搭載できるＢＧＡタイプのパッケージの外部接続端子は経験上４乃至５列程度までである。   The present inventor has studied to reduce the package cost by the ball grid array (BGA) structure. In general, a batch mold package process is applied to packaging a semiconductor device having a ball grid array structure. Then, the packaging cost is determined by the size of the package. Since the package size depends on the number of external connection terminals, it is necessary to reduce the number of external connection terminals of the package. When the external connection terminals can only be arranged around the outer periphery of the package substrate in a plurality of rows due to the motherboard, the package size becomes larger than when the external connection terminals can be arranged on the entire back surface of the package substrate. . The present inventor has particularly studied the case. On the motherboard, a large number of wirings connected to the external connection terminals of the mounted semiconductor device must be drawn out from the periphery. Since there is a limit to the number of wires that can be drawn to the outside per wiring layer of the mother board, if the number of wiring layers of the mother board is small, the number of external connection terminals that can circulate along the outer peripheral edge of the package substrate on the semiconductor device side is small. Become. For example, when the number of wiring layers of the mother board is about 4 to 6, the external connection terminals of the BGA type package that can be mounted on this are about 4 to 5 rows from experience.

本発者はパッケージ基板の外部接続端子を外周縁部と中央部の２種類に分類することによってパッケージサイズを小さくすることを検討した。この点については例えば特許文献２にも示唆があり、半導体デバイスのコア用電源端子とそのグランド端子をパッケージの中央部に配置する。しかしながら、パッケージ基板の配線層が２層の場合に、コア用電源とそのグランド電位の夫々に電源プレーンとグランドプレーンを形成して電源の安定性を図ろうとする場合には、そのための電源プレーンの配置や大きさに対して工夫する必要のあることが本発明者によって明らかにされた。   The present inventor considered reducing the package size by classifying the external connection terminals of the package substrate into two types, an outer peripheral edge portion and a central portion. This point is also suggested in, for example, Patent Document 2, in which the core power supply terminal of the semiconductor device and its ground terminal are arranged in the center of the package. However, when there are two wiring layers on the package substrate, when the power plane and the ground plane are formed for the core power supply and its ground potential, respectively, the stability of the power supply is to be improved. The inventor has made it necessary to devise the arrangement and size.

また、半導体デバイスのコア用電源端子とそのグランド端子をパッケージの中央部に配置するだけではパッケージサイズを然程小さくできない場合がある。そこで、本発明者は更にパッケージを小型化するための方策を考えた。外周縁部への配置に分類された外部接続端子に関しては、そのピッチや列数に対してはこれが搭載されるマザーボードとの関係で自由度が小さいことを考慮し、更に外周縁部に割り当てる端子数を減らすことについて検討した。その結果、半導体デバイスにおいてグランド電位供給に用いるボンディングパッドの数よりもパッケージ基板におけるグランド電位供給用の外部接続端子数を減らすことによって対処可能であることを見出した。   In some cases, the package size cannot be reduced by simply disposing the core power supply terminal and the ground terminal of the semiconductor device at the center of the package. Therefore, the present inventor has considered a measure for further downsizing the package. With regard to the external connection terminals classified as being arranged on the outer peripheral edge, considering that the degree of freedom is small with respect to the pitch and the number of rows in relation to the mother board on which they are mounted, the terminals assigned to the outer peripheral edge We examined reducing the number. As a result, it has been found that it is possible to cope with the problem by reducing the number of external connection terminals for supplying ground potential on the package substrate rather than the number of bonding pads used for supplying ground potential in the semiconductor device.

更に、２層程度のパッケージ基板における不所望な反りや曲がりを少なくするには、その表裏面における配線層のパターン密度（例えば残銅率）に大きな相違を生じないようにするだけでなく、パターン密度も場所によって大きく偏らないように工夫することの必要性が本発明者によって見出された。   Furthermore, in order to reduce undesired warping and bending in a package substrate of about two layers, not only does not make a great difference in the pattern density (for example, the remaining copper ratio) of the wiring layer on the front and back surfaces, but also the pattern The present inventor has found that it is necessary to devise so that the density does not greatly deviate from place to place.

本発明の目的は、２層配線構造を有するパッケージ基板の外部接続端子の数が少ない半導体装置を提供することにある。   An object of the present invention is to provide a semiconductor device in which the number of external connection terminals of a package substrate having a two-layer wiring structure is small.

本発明の別の目的は、２層配線構造を有するパッケージ基板において電源プレーンとグランドプレーンによる電源及びグランド電位の安定化を実現できる半導体装置を提供することにある。   Another object of the present invention is to provide a semiconductor device capable of realizing stabilization of power and ground potential by a power plane and a ground plane in a package substrate having a two-layer wiring structure.

本発明更に別の目的は、半導体デバイスにおいてグランド電位供給に用いるボンディングパッドの数よりもパッケージ基板におけるグランド電位供給用の外部接続端子数を減らすことが可能な半導体装置を提供することにある。   Still another object of the present invention is to provide a semiconductor device capable of reducing the number of external connection terminals for supplying a ground potential on a package substrate rather than the number of bonding pads used for supplying a ground potential in a semiconductor device.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

〔１〕本発明による代表的な一つの半導体装置（１）は、一方の面に第１配線層(Ｌ１)を有し他方の面に第２配線層(Ｌ２)を有するパッケージ基板（２）と、前記パッケージ基板の一方の面に搭載された半導体デバイス（３）と、前記パッケージ基板の他方の面に設けられた複数の個の外部接続端子(５Ｃ、５Ｅ)とを備える。前記半導体デバイスは外部と信号のインタフェースが可能にされた外部インタフェース回路(１１)と、前記外部インタフェース回路と信号のインタフェースが可能にされた内部回路(１２)とを有する。前記外部接続端子は、パッケージ基板の中央部にアレイ状に配置された複数の第１の外部接続端子(５Ｃ)と、パッケージ基板の外周縁部に複数列で配置された複数の第２の外部接続端子(５Ｅ)とに分けられる。前記第１の外部接続端子として、内部回路の動作用電源を供給するための内部回路用電源端子(ＶＤＤＣ)及び内部回路用グランド端子(ＧＮＤＣ)を有する。前記第２の外部接続端子として、外部との信号インタフェースを行う外部信号端子(ＳＩＧ)、外部インタフェース回路の動作用電源を供給するための外部インタフェース回路用電源端子(ＶＤＤＥ)及び外部インタフェース回路用グランド端子(ＧＮＤＥ)を有する。上記した手段によれば、パッケージ基板の外部接続端子を外周縁部と中央部の２種類に分類するから、全ての外部接続端子を外周縁部に配置した構成に比べてパッケージ基板サイズを小さくすることができる。中央部には内部回路用電源端子及び内部回路用グランド端子が割り当てられているから、夫々の端子は内部回路用電源と内部回路用グランドに大別してマザーボードの対応配線に接続されればよく、その接続は容易である。   [1] A typical semiconductor device (1) according to the present invention includes a package substrate (2) having a first wiring layer (L1) on one surface and a second wiring layer (L2) on the other surface. And a semiconductor device (3) mounted on one surface of the package substrate, and a plurality of external connection terminals (5C, 5E) provided on the other surface of the package substrate. The semiconductor device includes an external interface circuit (11) capable of interfacing signals with the outside, and an internal circuit (12) capable of interfacing signals with the external interface circuit. The external connection terminals include a plurality of first external connection terminals (5C) arranged in an array at the center of the package substrate and a plurality of second external terminals arranged in a plurality of rows on the outer peripheral edge of the package substrate. It is divided into a connection terminal (5E). The first external connection terminal includes an internal circuit power supply terminal (VDDC) and an internal circuit ground terminal (GNDC) for supplying operation power for the internal circuit. As the second external connection terminal, an external signal terminal (SIG) for performing a signal interface with the outside, an external interface circuit power supply terminal (VDDE) for supplying power for operating the external interface circuit, and an external interface circuit ground It has a terminal (GNDE). According to the above-described means, the external connection terminals of the package substrate are classified into two types, that is, the outer peripheral edge portion and the central portion. Therefore, the package substrate size is reduced as compared with the configuration in which all the external connection terminals are arranged on the outer peripheral edge portion. be able to. Since the internal circuit power supply terminal and the internal circuit ground terminal are assigned to the central portion, each terminal may be roughly divided into the internal circuit power supply and the internal circuit ground and connected to the corresponding wiring of the motherboard. Connection is easy.

そして、半導体装置は、２層のパッケージ基板において、前記第１の配線層には、前記内部回路用電源端子と内部回路用グランド端子の内で前記アレイ状配置の最内周に多く配置されている方の端子(ＶＤＤＣ)に接続する第１の電極プレーン(２０)を形成する。そして、前記第２の配線層には、前記第１の電源プレーンに重なる位置に中抜き状で形成された第２の電極プレーン(３０)を形成し、前記第２の電極プレーンは、前記内部回路用電源端子と内部回路用グランド端子の内で前記アレイ状配置の最外周に多く配置されている方の端子(ＧＮＤＣ)に接続される。これによれば、第１の電極プレーンと対応する外部接続端子（前記中央部のアレイ状配置の最内周に多く配置されている方の端子）との配線層間の接続に配線層内で大きな配線引き回しを必要としない。同様に、第２の電極プレーンと対応する外部接続端子（前記中央部のアレイ状配置の最外周に多く配置されている方の端子）との配線層間の接続に配線層内で大きな配線引き回しを必要としない。要するに、配線層が２層の場合にも、内部回路用電源とそのグランドの夫々に電源プレーンとグランドプレーンを形成して電源の安定性を図るとき、配線層間を渡るスルーホールなどを介する配線の引き回しを少なくすることができる。   In the two-layer package substrate, the semiconductor device is arranged on the first wiring layer in the innermost circumference of the array arrangement among the internal circuit power supply terminal and the internal circuit ground terminal. A first electrode plane (20) connected to the other terminal (VDDC) is formed. In the second wiring layer, a second electrode plane (30) formed in a hollow shape is formed at a position overlapping the first power supply plane, and the second electrode plane Of the circuit power supply terminal and the internal circuit ground terminal, it is connected to the terminal (GNDC) which is arranged more on the outermost periphery of the array arrangement. According to this, the connection between the wiring layers with the external connection terminals corresponding to the first electrode planes (terminals arranged more on the innermost circumference of the central array arrangement) is large in the wiring layer. Does not require wiring. Similarly, a large wiring route in the wiring layer is used for the connection between the wiring layers with the external connection terminals corresponding to the second electrode plane (terminals arranged on the outermost periphery of the central array). do not need. In short, even when there are two wiring layers, when forming a power plane and a ground plane for the internal circuit power supply and its ground, respectively, the stability of the power supply can be improved by using a through-hole between the wiring layers. The routing can be reduced.

本発明の具体的な一つの形態として、前記第２の電極プレーンの中抜き部分に前記第１の電極プレーンに接続する第３の電極プレーン(３１)を有する。第２の配線層における配線パターン密度の偏りを抑制し、また、第３の電極プレーンに接続する内部回路用電源又はグランドに安定化に資することができる。   As a specific form of the present invention, a third electrode plane (31) connected to the first electrode plane is provided in a hollow portion of the second electrode plane. The bias of the wiring pattern density in the second wiring layer can be suppressed, and the internal circuit power source or ground connected to the third electrode plane can contribute to stabilization.

本発明の具体的な別の一つの形態として、前記第１の電極プレーンは前記内部回路用グランド端子に接続する内部回路用グランドプレーン(２０)であり、前記第２の電極プレーンは内部回路用電源端子に接続する内部回路用電源プレーン(３０)である。半導体デバイスの基板側電位がグランドにされる場合に好適である。   As another specific form of the present invention, the first electrode plane is an internal circuit ground plane (20) connected to the internal circuit ground terminal, and the second electrode plane is for an internal circuit. An internal circuit power plane (30) connected to the power terminal. This is suitable when the substrate side potential of the semiconductor device is grounded.

本発明の具体的な別の一つの形態として、前記第２配線層は前記外部インタフェース回路用グランド端子(ＧＮＤＥ)に接続する外部インタフェース回路用グランドプレーン(３２)を前記内部回路用電源プレーンの外側に有する。外部インタフェース回路用グランド電位の安定化、第２の配線層における配線パターン密度の偏りを抑制するのに資することができる。更に、外部インタフェース回路用グランドプレーンにより外部インタフェース回路用グランド電位の安定化が図られる結果として、前記外部インタフェース回路用グランド端子の数を前記外部インタフェース回路用グランドプレーンに接続するボンディングパッドの数よりも少なくしても支障はない。このことが、パッケージ基板の周縁部に配置される外部接続端子数の更なる削減を可能にする。   As another specific form of the present invention, the second wiring layer has an external interface circuit ground plane (32) connected to the external interface circuit ground terminal (GNDE) outside the internal circuit power plane. Have. This can contribute to stabilization of the ground potential for the external interface circuit and suppression of the deviation of the wiring pattern density in the second wiring layer. Further, as a result of the stabilization of the ground potential for the external interface circuit by the ground plane for the external interface circuit, the number of the ground terminals for the external interface circuit is more than the number of bonding pads connected to the ground plane for the external interface circuit. There is no problem even if it is reduced. This makes it possible to further reduce the number of external connection terminals arranged on the periphery of the package substrate.

本発明の具体的な別の一つの形態として、前記外部インタフェース回路用電源端子(ＶＤＤＥ)及び外部インタフェース回路用グランド端子(ＧＮＤＥ)は第２の外部接続端子の中で最も内周部に配置される。これにより、外部インタフェース回路用電源と外部インタフェース回路用グランドとのカップリングが容易になる。更に、マザーボード上において信号端子に接続する信号配線を半導体装置の周囲に引き出すのにそれら外部インタフェース回路用電源端子及び外部インタフェース回路用グランド端子が邪魔になり難くなる。   As another specific form of the present invention, the external interface circuit power supply terminal (VDDE) and the external interface circuit ground terminal (GNDE) are arranged at the innermost periphery of the second external connection terminals. The This facilitates coupling between the external interface circuit power supply and the external interface circuit ground. Further, the external interface circuit power supply terminal and the external interface circuit ground terminal are unlikely to obstruct the extraction of the signal wiring connected to the signal terminal on the motherboard to the periphery of the semiconductor device.

本発明の具体的な別の一つの形態として、前記ボンディングパッドとして、内部回路用電源端子に接続する内部回路用電源パッド(２２)、内部回路用グランド端子に接続する内部回路用グランドパッド(２１)、外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源パッド(２４)、外部インタフェース回路用グランド端子に接続する外部インタフェース回路用グランドパッド(２３)、外部信号端子に接続する信号パッド(２８)を有する。このとき、外部インタフェース回路用電源パッド及び信号パッドは外部インタフェース回路用グランドパッドよりも前記半導体デバイスからの距離が短くない配置を有する。さらに、外部インタフェース回路用グランドパッドは内部回路用グランドパッド及び内部回路用電源パッドよりも半導体デバイスからの距離が短くない配置を有する。要するに、ボンディングパッドの配置に関してもパッケージ基板の中央部に設けた外部接続端子とパッケージ基板の周縁部に設けた外部接続端子との関係に反しない配置を保障する。これにより、対応する外部接続端子とボンディングパッドとを接続する経路が無用に長くなるのを抑制できる。   As another specific form of the present invention, as the bonding pads, an internal circuit power pad (22) connected to the internal circuit power terminal, and an internal circuit ground pad (21) connected to the internal circuit ground terminal are used. ), An external interface circuit power pad (24) connected to the external interface circuit power terminal, an external interface circuit ground pad (23) connected to the external interface circuit ground terminal, and a signal pad (28) connected to the external signal terminal ). At this time, the power supply pad and the signal pad for the external interface circuit have an arrangement in which the distance from the semiconductor device is not shorter than the ground pad for the external interface circuit. Further, the ground pad for the external interface circuit has an arrangement in which the distance from the semiconductor device is not shorter than the ground pad for the internal circuit and the power pad for the internal circuit. In short, with respect to the arrangement of the bonding pads, an arrangement that does not contradict the relationship between the external connection terminals provided at the center of the package substrate and the external connection terminals provided at the peripheral edge of the package substrate is ensured. Thereby, it can suppress that the path | route which connects a corresponding external connection terminal and a bonding pad becomes unnecessarily long.

本発明の具体的な別の一つの形態として、前記第１の配線層は、前記内部回路用グランドプレーンの外側に、前記外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源プレーン(２５)を有する。外部インタフェース回路用電源電圧の安定化、第１の配線層における配線パターン密度の偏りを抑制するのに資することができる。   As another specific form of the present invention, the first wiring layer is connected to the external interface circuit power supply terminal outside the internal circuit ground plane and connected to the external interface circuit power supply terminal (25). Have This can contribute to stabilization of the power supply voltage for the external interface circuit and suppression of the deviation of the wiring pattern density in the first wiring layer.

本発明の具体的な別の一つの形態として、前記内部回路用グランドプレーン、前記内部回路用電源プレーン、前記外部インタフェース回路用電源プレーンはメッシュ状に形成される。メッシュ状は、プレーンとそれ以外の部分における配線パターン密度の偏りをさらに抑制するのに資することができる。更にメッシュ状は、ソルダーレジストとの密着性を向上させる。前記外部インタフェース回路用グランドプレーンは、メッシュ状に形成された部分(３２Ａ)と、第１の配線層において外部インタフェース回路用電源プレーンの外側に形成された配線パターンに重なる当該配線パターンのレプリカパターン部分(３２Ｂ)とを有する。レプリカパターン部分は信号配線パターンからの帰還電流経路を確保する。   As another specific form of the present invention, the internal circuit ground plane, the internal circuit power plane, and the external interface circuit power plane are formed in a mesh shape. The mesh shape can contribute to further suppressing the deviation of the wiring pattern density between the plane and the other portions. Further, the mesh shape improves the adhesion with the solder resist. The external interface circuit ground plane includes a portion (32A) formed in a mesh shape and a replica pattern portion of the wiring pattern overlapping the wiring pattern formed outside the power supply plane for the external interface circuit in the first wiring layer. (32B). The replica pattern portion secures a feedback current path from the signal wiring pattern.

本発明の具体的な別の一つの形態として、前記レプリカパターン部分は、対応する前記配線パターンに交差する方向に形成されたブリッジパターン(３２Ｄ)を有する。前記レプリカパターン部分において部分的に電位差が発生するのを抑制することが可能になる。   As another specific form of the present invention, the replica pattern portion has a bridge pattern (32D) formed in a direction intersecting with the corresponding wiring pattern. It is possible to suppress a potential difference from being partially generated in the replica pattern portion.

本発明の具体的な別の一つの形態として、前記外部インタフェース回路用グランドプレーンは前記レプリカパターン部分に接続するスリット形成部分(３２Ｃ)を更に有する。前記外部インタフェース回路用グランド端子からの貫通導電部（８、９）を結合するには前記レプリカパターン部分よりも前記スリット形成部分の方が安定的になる。   As another specific form of the present invention, the external interface circuit ground plane further includes a slit forming portion (32C) connected to the replica pattern portion. In order to couple the through conductive portions (8, 9) from the external interface circuit ground terminal, the slit forming portion is more stable than the replica pattern portion.

前記メッシュ状はパッケージ基板の縁辺の向に対して大凡４５°の角度をもって形成された格子状パターンを有する。格子状パターンは、放射状に張られたボンディングワイヤと外部インタフェース用グランドプレーンとのカップリング状態を平均化する。   The mesh has a lattice pattern formed at an angle of about 45 ° with respect to the edge of the package substrate. The grid pattern averages the coupling state between the radially-bonded bonding wires and the external interface ground plane.

〔２〕本発明による代表的な別の一つの半導体装置は、一方の面に第１配線層を有し他方の面に第２配線層を有するパッケージ基板と、前記パッケージ基板の一方の面に搭載された半導体デバイスと、前記パッケージ基板の他方の面に設けられた複数の個の外部接続端子とを備える。前記パッケージ基板は、前記他方の面に、前記第２配線層に形成された配線に接続する複数個の外部接続端子を有し、外部接続端子の一部として電源端子とグランド端子を有する。前記電源端子に接続される電源プレーン又は前記グランド端子に接続されるグランドプレーンの少なくとも一方が前記第１の配線層に形成され、少なくとも他方が前記第２の配線層に形成される。前記電源プレーン及びグランドプレーンはメッシュ状に形成されている。メッシュ状は、プレーンとそれ以外の部分における配線パターン密度の偏りをさらに抑制するのに資することができる。更にメッシュ状は、ソルダーレジストとの密着性を向上させる。   [2] Another typical semiconductor device according to the present invention includes a package substrate having a first wiring layer on one surface and a second wiring layer on the other surface, and one surface of the package substrate. A semiconductor device mounted thereon; and a plurality of external connection terminals provided on the other surface of the package substrate. The package substrate has a plurality of external connection terminals connected to the wiring formed in the second wiring layer on the other surface, and has a power supply terminal and a ground terminal as a part of the external connection terminals. At least one of a power plane connected to the power terminal or a ground plane connected to the ground terminal is formed on the first wiring layer, and at least the other is formed on the second wiring layer. The power plane and the ground plane are formed in a mesh shape. The mesh shape can contribute to further suppressing the deviation of the wiring pattern density between the plane and the other portions. Further, the mesh shape improves the adhesion with the solder resist.

前記メッシュ状はパッケージ基板の縁辺の向に対して大凡４５°の角度をもって形成された格子状パターンを有する。格子状パターンは、放射状に張られたボンディングワイヤとグランドプレーン又は電源プレーンとのカップリング状態を平均化する。   The mesh has a lattice pattern formed at an angle of about 45 ° with respect to the edge of the package substrate. The grid pattern averages the coupling state between the radially-bonded bonding wires and the ground plane or the power plane.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、２層配線構造を有するパッケージ基板の外部接続端子の数を少なくすることができる。   That is, the number of external connection terminals of the package substrate having a two-layer wiring structure can be reduced.

２層配線構造を有するパッケージ基板において電源プレーンとグランドプレーンによる電源及びグランド電位の安定化に資することができる。   In the package substrate having the two-layer wiring structure, it is possible to contribute to stabilization of the power supply and the ground potential by the power supply plane and the ground plane.

半導体デバイスにおいてグランド電位供給に用いるボンディングパッドの数よりもパッケージ基板におけるグランド電位供給用の外部接続端子数を減らすことが可能である。   In the semiconductor device, the number of external connection terminals for ground potential supply on the package substrate can be reduced more than the number of bonding pads used for ground potential supply.

図１には本発明に係る半導体装置の縦断面構造の概略が示される。半導体装置１はボールグリッドアレイタイプのパッケージ構造を有する。パッケージ基板２の一面（表面）には、半導体デバイス３が搭載されている。半導体デバイス３はベアチップの形態とされる。パッケージ基板２の他面（裏面）には多数の外部接続端子としてのボール電極５Ｃ、５Ｅを備える。前記パッケージ基板２はガラス繊維を含有するエポキシ系樹脂などで構成されたコア層ＣＲＭの表面に第１配線層Ｌ１が形成され、裏面に第２配線層Ｌ２が形成される。コア層ＣＲＭは例えば０．８ｍｍ程度の厚みを有し、配線層Ｌ１，Ｌ２は例えば３０〜４０μｍ程度の厚みを有する。第１配線層Ｌ１には半導体デバイス３に導電性を有する複数のワイヤ（ボンディングワイヤ）７で接続されるボンディングパッド、ボンディングパッドに接続する配線パターンなどが形成される。ワイヤは、例えば金線からなる。また、半導体デバイス３と複数のワイヤ７は、例えばエポキシ系樹脂である樹脂封止体（封止体）４により封止されている。第２配線層Ｌ２にはボール電極（外部端子）５Ｃ，５Ｅが搭載されるランド（パッド）、及びランドに接続される配線パターンなどが形成される。配線パターンは、例えば銅合金（銅線）である。また、パッケージ基板２の表面側に形成された第１配線層Ｌ１と裏面側に形成された第２配線層Ｌ２とを電気的に接続するためのスルーホール（貫通孔、ビアホール）８がコア層ＣＲＭに形成されている。スルーホール８の内面には導電性メッキを施した導電部９が形成され、更にその内部（内側）を樹脂、あるいはソルダーレジストなどを埋め込み、その上下の配線層Ｌ１，Ｌ２若しくは金属パターンを導通させる。スルーホール８及びその導電部９により貫通導電部の一例を成す。   FIG. 1 shows an outline of a longitudinal sectional structure of a semiconductor device according to the present invention. The semiconductor device 1 has a ball grid array type package structure. A semiconductor device 3 is mounted on one surface (front surface) of the package substrate 2. The semiconductor device 3 is in the form of a bare chip. The other surface (back surface) of the package substrate 2 includes a plurality of ball electrodes 5C and 5E as external connection terminals. In the package substrate 2, a first wiring layer L1 is formed on the surface of a core layer CRM made of an epoxy resin containing glass fiber, and a second wiring layer L2 is formed on the back surface. The core layer CRM has a thickness of about 0.8 mm, for example, and the wiring layers L1 and L2 have a thickness of about 30 to 40 μm, for example. A bonding pad connected to the semiconductor device 3 by a plurality of conductive wires (bonding wires) 7 and a wiring pattern connected to the bonding pad are formed on the first wiring layer L1. The wire is made of, for example, a gold wire. Further, the semiconductor device 3 and the plurality of wires 7 are sealed by a resin sealing body (sealing body) 4 which is, for example, an epoxy resin. On the second wiring layer L2, lands (pads) on which the ball electrodes (external terminals) 5C and 5E are mounted, wiring patterns connected to the lands, and the like are formed. The wiring pattern is, for example, a copper alloy (copper wire). Further, a through hole (through hole, via hole) 8 for electrically connecting the first wiring layer L1 formed on the front surface side of the package substrate 2 and the second wiring layer L2 formed on the back surface side is a core layer. It is formed in CRM. A conductive portion 9 having conductive plating is formed on the inner surface of the through hole 8, and the inside (inside) thereof is filled with resin, solder resist or the like, and the upper and lower wiring layers L1, L2 or the metal pattern are made conductive. . The through hole 8 and the conductive portion 9 form an example of a through conductive portion.

パッケージ基板２の表面、及び裏面は通常の配線基板と同様に表面処理としてランド及びボンディングパッドを除き数十μmの厚さのソルダーレジスト（図示せず）を塗布している。このソルダーレジストによって不所望な短絡や表面の配線パターンの酸化を防止する。また、配線パターンは銅合金であるため、樹脂封止体４との密着力が低い。この結果、外部から湿気が半導体デバイスの内部に侵入、あるいはリフロー処理により樹脂封止体４とパッケージ基板２が剥離してしまうリフロークラックが生じる可能性がある。しかしながら、ソルダーレジストと樹脂封止体４との密着力は、配線パターンとソルダーレジストとの密着力よりも高いため、上記吸湿やリフロークラックの問題を抑制することができる。   The front and back surfaces of the package substrate 2 are coated with a solder resist (not shown) having a thickness of several tens of μm as a surface treatment except for lands and bonding pads, as in the case of a normal wiring substrate. This solder resist prevents unwanted short-circuiting and surface wiring pattern oxidation. Further, since the wiring pattern is a copper alloy, the adhesion with the resin sealing body 4 is low. As a result, moisture may enter the inside of the semiconductor device from the outside, or a reflow crack may occur in which the resin sealing body 4 and the package substrate 2 are peeled off due to the reflow process. However, since the adhesive force between the solder resist and the resin encapsulant 4 is higher than the adhesive force between the wiring pattern and the solder resist, the problems of moisture absorption and reflow cracks can be suppressed.

図２には半導体デバイスの基本構成をブロック図で示す。半導体デバイス３は、特に制限されないが、チップの外周縁に多数のボンディングパッド１０が配列され、その内側に、外部と信号のインタフェースが可能にされた外部インタフェース回路（Ｉ／Ｏ）１１を備え、更に内側には前記外部インタフェース回路１１と信号のインタフェースが可能にされた内部回路としてのコア回路（ＣＯＲ）１２を有する。ボンディングパッド１０には、アドレス、データ及び制御信号などの信号入出力端子、電源端子並びにグランド端子の機能が割り当てられる。   FIG. 2 is a block diagram showing the basic configuration of the semiconductor device. Although not particularly limited, the semiconductor device 3 includes an external interface circuit (I / O) 11 in which a large number of bonding pads 10 are arranged on the outer peripheral edge of the chip, and an internal signal interface is enabled on the inside. Furthermore, a core circuit (COR) 12 as an internal circuit capable of interfacing signals with the external interface circuit 11 is provided inside. Functions of signal input / output terminals such as addresses, data, and control signals, power supply terminals, and ground terminals are assigned to the bonding pads 10.

図３にはボール電極の平面的な配置を例示する。ボール電極はパッケージ基板２の中央部にアレイ状に配置された複数のボール電極（第１の外部接続端子）５Ｃと、パッケージ基板２の外周縁部に複数列で配置された複数のボール電極（第２の外部接続端子）５Ｅとに分けられる。ボール電極５Ｃは５行５列でマトリクス配置される。ボール電極５Ｅは４列で周回配置される。ボール電極５Ｅ，５Ｅ各々のピッチはマザーボードとの関係で所定値に規定され、例えば１．０ｍｍ程度とされる。   FIG. 3 illustrates a planar arrangement of the ball electrodes. The ball electrodes include a plurality of ball electrodes (first external connection terminals) 5C arranged in an array at the center of the package substrate 2 and a plurality of ball electrodes (first external connection terminals) arranged in a plurality of rows on the outer peripheral edge of the package substrate 2. Second external connection terminal) 5E. The ball electrodes 5C are arranged in a matrix of 5 rows and 5 columns. Ball electrodes 5E are arranged in four rows. The pitch of each of the ball electrodes 5E and 5E is defined to a predetermined value in relation to the mother board, and is about 1.0 mm, for example.

前記中央部のボール電極５Ｃには、コア回路の動作用電源を供給するためのコア回路用電源端子ＶＤＤＣ及びコア回路用グランド端子ＧＮＤＣを有する。コア回路用電源端子ＶＤＤＣは５行５列中の最外周に多く配置され、コア回路用グランド端子ＧＮＤＣは５行５列中の最内周に多く配置される。前記周縁部のボール電極５Ｅには、半導体装置１の外部との信号インタフェースを行う外部信号端子ＳＩＧ、外部インタフェース回路１１の動作用電源を供給するための外部インタフェース回路用電源端子ＶＤＤＥ及び外部インタフェース回路用グランド端子ＧＮＤＥを有する。   The central ball electrode 5C has a core circuit power supply terminal VDDC and a core circuit ground terminal GNDC for supplying power for operating the core circuit. Many core circuit power supply terminals VDDC are arranged on the outermost periphery in 5 rows and 5 columns, and many core circuit ground terminals GNDC are arranged on the innermost periphery in 5 rows and 5 columns. An external signal terminal SIG for performing a signal interface with the outside of the semiconductor device 1, an external interface circuit power supply terminal VDDE for supplying power for operation of the external interface circuit 11, and an external interface circuit are provided on the ball electrode 5 E at the peripheral portion. A ground terminal GNDE.

これによれば、パッケージ基板２のボール電極５Ｅ，５Ｃを外周縁部と中央部の２種類に分類するから、全てのボール電極を外周縁部に配置した構成に比べてパッケージ基板２のサイズを小さくすることができる。   According to this, since the ball electrodes 5E and 5C of the package substrate 2 are classified into two types, that is, an outer peripheral edge portion and a central portion, the size of the package substrate 2 can be reduced as compared with the configuration in which all the ball electrodes are arranged on the outer peripheral edge portion. Can be small.

上記したように、信号インタフェースを行う外部信号端子ＳＩＧ、外部インタフェース回路用電源端子ＶＤＤＥ及び外部インタフェース回路用グランド端子ＧＮＤＥは、マザーボードに２次実装した際、マザーボード側から信号及び動作用電源を供給するための外部インタフェースであり、これら端子の総数はコア回路用電源端子ＶＤＤ及びコア回路用グランド端子ＧＮＤＣの総数よりも多い。   As described above, the external signal terminal SIG for performing the signal interface, the external interface circuit power supply terminal VDDE, and the external interface circuit ground terminal GNDE supply signals and operation power from the motherboard side when they are secondarily mounted on the motherboard. The total number of these terminals is larger than the total number of core circuit power supply terminals VDD and core circuit ground terminals GNDC.

上記複数の外部インタフェース用の端子をパッケージ基板２の中央部に配置した場合、マザーボード側の配線パターンをパッケージ基板２の中央部下まで引き回さなければならない。しかしながら、パッケージ基板２の周縁部には複数のボール電極が配置されている。更には、コア用の外部端子の総数よりも多いため、半導体装置の小型化に伴い、マザーボード側の配線パターンとボール電極が接触しないように各ボール電極間を引き回すのは困難である。   When the plurality of external interface terminals are arranged in the central portion of the package substrate 2, the wiring pattern on the motherboard side must be routed to the lower portion of the central portion of the package substrate 2. However, a plurality of ball electrodes are arranged on the periphery of the package substrate 2. Furthermore, since it is larger than the total number of external terminals for the core, it is difficult to route between the ball electrodes so that the wiring pattern on the motherboard side and the ball electrodes do not come into contact with downsizing of the semiconductor device.

本実施の形態の場合、中央部にはコア回路用電源端子ＶＤＤＣ及びコア回路用グランド端子ＧＮＤＣが割り当てられているから、夫々の端子はコア回路用電源とコア回路用グランドに大別してマザーボード（図示せず）の対応電源プレーンに接続されればよく、その接続は容易である。また、周縁部に外部インタフェース用の端子を配置しているため、マザーボード側と対応する配線パターンとの引き回し、及び電気的な接続が容易となる。   In the case of the present embodiment, since the core circuit power supply terminal VDDC and the core circuit ground terminal GNDC are assigned to the central portion, the respective terminals are roughly divided into a core circuit power supply and a core circuit ground. It is only necessary to be connected to a corresponding power plane (not shown), and the connection is easy. In addition, since the terminals for the external interface are arranged at the peripheral edge, the wiring between the mother board side and the corresponding wiring pattern and the electrical connection are facilitated.

図４には図３の周縁部のボール電極配置を拡大して示している。図３及び図４より明らかなように、前記外部インタフェース回路用電源端子ＶＤＤＥ及び外部インタフェース回路用グランド端子ＧＮＤＥは周縁部の外部接続端子５Ｅの中で最も内周部に配置される。信号端子ＳＩＧは全体的に外周寄りに配置される。これにより、外部インタフェース回路用電源と外部インタフェース回路用グランドとのカップリングが容易になる。更に、マザーボード上において信号端子ＳＩＧに接続する信号配線を半導体装置１の周囲に引き出すのにそれら外部インタフェース回路用電源端子ＶＤＤＥ及び外部インタフェース回路用グランド端子ＧＮＤＥが邪魔になり難くなる。   FIG. 4 shows an enlarged arrangement of the ball electrodes at the peripheral edge of FIG. As is clear from FIGS. 3 and 4, the external interface circuit power supply terminal VDDE and the external interface circuit ground terminal GNDE are arranged at the innermost peripheral portion of the peripheral connection terminals 5E. The signal terminal SIG is disposed near the outer periphery as a whole. This facilitates coupling between the external interface circuit power supply and the external interface circuit ground. Furthermore, the external interface circuit power supply terminal VDDE and the external interface circuit ground terminal GNDE are not easily obstructed when the signal wiring connected to the signal terminal SIG is drawn out to the periphery of the semiconductor device 1 on the motherboard.

図５には配線層Ｌ１のパターンの一部が例示される。図６には配線層Ｌ２のパターンが例示される。図５及び図６の平面的な部位は大凡図４に示される部位に対応される。その対応を解り易くするために図６にはＶＤＤＣ、ＧＮＤＣ、ＶＤＤＥ、ＧＮＤＥの位置を示している。   FIG. 5 illustrates a part of the pattern of the wiring layer L1. FIG. 6 illustrates a pattern of the wiring layer L2. 5 and 6 corresponds to the part shown in FIG. In order to make the correspondence easier to understand, FIG. 6 shows the positions of VDDC, GNDC, VDDE, and GNDE.

前記配線層Ｌ１には、前記コア回路用電源端子ＶＤＤＣとコア回路用グランド端子ＧＮＤＣの内で前記５行５列のアレイ状配置の最内周に多く配置されている方の端子であるコア回路用グランド端子ＧＮＤＣに接続する第１の電極プレーンとしてのコア回路用グランドプレーン（ＣＯＲＧＰ）２０を有する。コア回路用グランドプレーン２０はパッケージ基板２の中央部に配置され、半導体デバイス３に重なる位置を採る。そして、裏面の配線層Ｌ２には、コア回路用グランドプレーン２０に重なる位置に中抜き状で形成された第２の電極プレーンとしてのコア回路用電源プレーン（ＣＯＲＶＰ）３０を有する。このコア回路用電源プレーン３０は、前記コア回路用電源端子ＶＤＤＣとコア回路用グランド端子ＧＮＤＣの内で前記５行５列のアレイ状配置の最外周に多く配置されている方の端子であるコア用電源端子ＶＤＤＣが搭載される。この様子は図６より明らかである。コア回路用電源プレーン３０の中抜き部分には第３の電極プレーンとしてのコア回路用グランドプレーン（ＣＯＲＧＰｓ）３１が形成される。図６より明らかなようにコア回路用グランドプレーン３１にはコア用グランド端子ＧＮＤＣが搭載される。コア回路用グランドプレーン（ＣＯＲＧＰｓ）３１はスルーホール８Ａ及びその導電部を介して図５のコア回路用グランドプレーン（ＣＯＲＧＰ）２０に接続する。図５においてコア回路用グランドプレーン（ＣＯＲＧＰ）２０から引き出されたコア回路用グランドパッド２１が複数個形成されている。図６のコア回路用電源プレーン３０はスルーホール８Ｂ及びその導電部を介して配線層Ｌ１に形成されたコア回路用電源パッド２２に接続する。コア回路用グランドパッド２１及びコア回路用電源パッド２２は半導体デバイス３上の対応するボンディングパッドにワイヤボンディングされる。   The wiring layer L1 is a core circuit which is a terminal which is more arranged on the innermost periphery of the array of 5 rows and 5 columns of the core circuit power supply terminal VDDC and the core circuit ground terminal GNDC. A core circuit ground plane (CORGP) 20 as a first electrode plane connected to the ground terminal for ground GNDC. The core circuit ground plane 20 is disposed at the center of the package substrate 2 and takes a position overlapping the semiconductor device 3. The wiring layer L2 on the back surface has a core circuit power plane (CORVP) 30 as a second electrode plane formed in a hollow shape at a position overlapping the core circuit ground plane 20. The core circuit power plane 30 is a core that is arranged on the outermost periphery of the 5 × 5 array arrangement among the core circuit power terminal VDDC and the core circuit ground terminal GNDC. Power supply terminal VDDC is mounted. This is apparent from FIG. A core circuit ground plane (CORGPs) 31 as a third electrode plane is formed in the hollow portion of the core circuit power plane 30. As is clear from FIG. 6, the core ground terminal GNDC is mounted on the core circuit ground plane 31. The core circuit ground plane (CORGPs) 31 is connected to the core circuit ground plane (CORGP) 20 of FIG. 5 through the through hole 8A and its conductive portion. In FIG. 5, a plurality of core circuit ground pads 21 led out from the core circuit ground plane (CORGP) 20 are formed. The core circuit power plane 30 in FIG. 6 is connected to the core circuit power pad 22 formed in the wiring layer L1 through the through hole 8B and the conductive portion thereof. The core circuit ground pad 21 and the core circuit power supply pad 22 are wire-bonded to corresponding bonding pads on the semiconductor device 3.

このように、中央部にアレイ状に配置されたボール電極５Ｃの内で最内周に多く配置されている方の端子であるコア回路用グランド端子ＧＮＤＣに接続するコア回路用グランドプレーン（ＣＯＲＧＰ）２０を表面の配線層Ｌ１に形成する。そして、最外周に多く配置されている方の端子であるコア回路用電源端子ＶＤＤＣに接続するコア回路用電源プレーン（ＣＯＲＶＰ）３０を裏面の配線層Ｌ２に形成する。これにより、コア回路用グランドプレーン（ＣＯＲＧＰ）２０と対応するコア用グランド端子ＧＮＤＣとを配線層間で接続するのに配線層内で大きな配線引き回しを必要としない。同様に、コア回路用電源プレーン（ＣＯＲＶＰ）３０と対応するコア用電源端子ＶＤＤＣとを接続するのに配線層内で大きな配線引き回しを必要としない。要するに、配線層がＬ１，Ｌ２の２層の場合にも、内部回路用電源とそのグランドの夫々に電源プレーン３０とグランドプレーン２０を形成して電源の安定性を図るとき、配線層間を渡る配線の引き回しを少なくすることができる。   As described above, the core circuit ground plane (CORGP) connected to the core circuit ground terminal GNDC, which is the terminal arranged more in the innermost circumference among the ball electrodes 5C arranged in an array at the center. 20 is formed on the wiring layer L1 on the surface. Then, a core circuit power plane (CORVP) 30 connected to the core circuit power terminal VDDC, which is the terminal arranged more on the outermost periphery, is formed in the wiring layer L2 on the back surface. This eliminates the need for a large wiring route in the wiring layer to connect the core circuit ground plane (CORGP) 20 and the corresponding core ground terminal GNDC between the wiring layers. Similarly, no large wiring is required in the wiring layer to connect the core circuit power supply plane (CORVP) 30 and the corresponding core power supply terminal VDDC. In short, even when the wiring layers are two layers of L1 and L2, when the power plane 30 and the ground plane 20 are formed on the internal circuit power source and its ground, respectively, to stabilize the power source, wiring between the wiring layers Can be reduced.

図６に示されるように、前記配線層Ｌ２は、前記外部インタフェース回路用グランド端子ＧＮＤＥに接続する外部インタフェース回路用グランドプレーン（ＩＯＧＰ）３２を前記コア回路用電源プレーン（ＣＯＲＶＰ）３０の外側に有する。詳細は後述すが、基本的にグランドプレーン及び電源プレーンはメッシュ状（網目状、隙間）を有し、特に外部インタフェース回路用グランドプレーン（ＩＯＧＰ）３２は図６に示されるようにそのパターンがスリット、レプリカパターン及びメッシュ状の部分から成る。外部インタフェース回路用グランドプレーン（ＩＯＧＰ）３２はスルーホール８Ｃ及びその導電部を介して図５の配線層Ｌ１に形成された外部インタフェース回路用グランドパッド２３に接続される。外部インタフェース回路用グランドパッド２３は半導体デバイス３上の対応するボンディングパッドにワイヤボンディングされる。   As shown in FIG. 6, the wiring layer L2 has an external interface circuit ground plane (IOGP) 32 connected to the external interface circuit ground terminal GNDE outside the core circuit power plane (CORVP) 30. . Although details will be described later, the ground plane and the power plane basically have a mesh shape (mesh shape, gap). In particular, the external interface circuit ground plane (IOGP) 32 has slits as shown in FIG. It consists of a replica pattern and a mesh-like part. The external interface circuit ground plane (IOGP) 32 is connected to the external interface circuit ground pad 23 formed in the wiring layer L1 of FIG. 5 through the through hole 8C and its conductive portion. The ground pad 23 for the external interface circuit is wire bonded to a corresponding bonding pad on the semiconductor device 3.

外部インタフェース回路用グランドプレーン（ＩＯＧＰ）３２は外部インタフェース回路用グランド電位の安定化に資する。その結果として、前記外部インタフェース回路用グランド端子ＧＮＤＥの数を前記外部インタフェース回路用グランドプレーン３２に接続するボンディングパッド２３の数よりも少なくしても支障はない。このことが、パッケージ基板２の周縁部に配置される外部接続端子５Ｅの数に対する更なる削減を可能にする。   The external interface circuit ground plane (IOGP) 32 contributes to stabilization of the external interface circuit ground potential. As a result, there is no problem even if the number of external interface circuit ground terminals GNDE is smaller than the number of bonding pads 23 connected to the external interface circuit ground plane 32. This makes it possible to further reduce the number of external connection terminals 5E arranged on the peripheral edge of the package substrate 2.

ここで、外部インタフェース回路用グランド端子ＧＮＤＥの数を減らしたとき、外部インタフェース回路からの外部出力に伴うノイズに対する影響について検討した。負荷を充電する出力動作においてノイズ発生の原因となるパッケージの実効インダクタンスは電源側のインダクタンスとなる。負荷を放電させる出力動作においてノイズ発生の原因となるパッケージの実効インダクタンスはグランド側のインダクタンスとなる。これを考慮して、２個の外部インタフェース回路用グランドパッド（ボンディングパッド）に１個の外部インタフェース回路用グランド端子（ボール電極）を割り当てたとき図７の実効インダクタンスをコンピュータ計算によって求めた。Ｓｉｇｎａｌは信号配線のインダクタンスを意味し、Ｖｃｃｑは電源配線、Ｖｓｓｑはグランド配線を意味し、縦軸の経路と横軸の経路による相互作用をＬ−Ｍａｔｒｉｘとして計算したインダクタンス値（ｎＨ）が示されている。外部インタフェース回路用電源側の実効インダクタンスＬｖｅｆｆは、電源側の自己インダクタンスＬｖｃｃｑと、電源と信号配線の相互インダクタンスＭｖｓとのカップリングによる実効インダクタンスとして求めることができ、Ｌｖｅｆｆ＝Ｌｖｃｃｑ−Ｍｖｓ＝６．２８２−４．５７３＝１．７ｎＨとされる。外部インタフェース回路用グランド側の実効インダクタンスＬｇｅｆｆは、グランド側の自己インダクタンスＬｖｓｓｑと、グランドと信号配線の相互インダクタンスＭｇｓとのカップリングによる実効インダクタンスとして求めることができ、Ｌｇｅｆｆ＝Ｌｖｓｓｑ−Ｍｇｓ＝５．８１５−４．２９８＝１．５ｎＨとされる。Ｌｖｅｆｆ＞Ｌｇｅｆであるからグランド側の実効インダクタンスの方が小さい。よって、外部インタフェース回路用グランド端子ＧＮＤＥの数を外部インタフェース回路用グランドパッドの１／２程度まで減らしても支障ないと判断できる。   Here, when the number of ground terminals GNDE for external interface circuits was reduced, the influence on noise accompanying external output from the external interface circuit was examined. The effective inductance of the package that causes noise in the output operation for charging the load is the inductance on the power supply side. In the output operation for discharging the load, the effective inductance of the package that causes noise is the inductance on the ground side. Considering this, when one external interface circuit ground terminal (ball electrode) is assigned to two external interface circuit ground pads (bonding pads), the effective inductance of FIG. 7 is obtained by computer calculation. “Signal” means the inductance of the signal wiring, “Vccq” means the power wiring, “Vssq” means the ground wiring, and the inductance value (nH) calculated by the interaction between the vertical axis path and the horizontal axis path as L-Matrix is shown. ing. The effective inductance Lveff on the power supply side for the external interface circuit can be obtained as an effective inductance obtained by coupling the self-inductance Lvccq on the power supply side and the mutual inductance Mvs between the power supply and the signal wiring. Lveff = Lvccq−Mvs = 6.282 −4.573 = 1.7 nH. The effective inductance Lgeff on the ground side for the external interface circuit can be obtained as an effective inductance obtained by coupling the self-inductance Lvssq on the ground side and the mutual inductance Mgs of the ground and the signal wiring. Lgeff = Lvssq−Mgs = 5.815 −4.298 = 1.5 nH. Since Lveff> Lgef, the effective inductance on the ground side is smaller. Therefore, it can be determined that there is no problem even if the number of external interface circuit ground terminals GNDE is reduced to about ½ of the external interface circuit ground pads.

図５に示されるように、配線層Ｌ１は、前記コア回路用グランドプレーン２０及びボンディングパッド２１〜２３の外側に、前記外部インタフェース回路用電源端子ＶＤＤＥに接続する外部インタフェース回路用電源プレーン（ＩＯＶＰ）２５を有する。外部インタフェース回路用電源プレーン（ＩＯＶＰ）２５からは外部インタフェース回路用電源パッド２４が引き出され、その先に延在する配線が図６に例示されるスルーホール８Ｄを介して前記外部インタフェース回路用電源端子ＶＤＤＥに接続される。外部インタフェース回路用電源パッド２４は半導体デバイス３上の対応するボンディングパッドにワイヤボンディングされる。   As shown in FIG. 5, the wiring layer L1 is connected to the external interface circuit power supply terminal VDDE outside the core circuit ground plane 20 and the bonding pads 21 to 23, and connected to the external interface circuit power supply terminal VDDE. 25. An external interface circuit power supply pad 24 is drawn out from the external interface circuit power supply plane (IOVP) 25, and a wiring extending beyond the external interface circuit power supply pad 24 is connected to the external interface circuit power supply terminal through a through hole 8D illustrated in FIG. Connected to VDDE. The external interface circuit power supply pad 24 is wire bonded to a corresponding bonding pad on the semiconductor device 3.

パッケージ基板２の表面と裏面には、複数のＣｕ配線パターンが形成されている。しかしながら、表面側のＣｕ配線パターンの総面積（総量）と、裏面側に形成されたＣｕ配線パターンの総量が異なると、線膨張係数差が生じ、パッケージ基板２が反ってしまう。そこで、レプリカパターン部分３２Ｂを形成することで、パッケージ基板２における表面に形成されたＣｕ配線パターンの総面積と裏面側に形成されたＣｕ配線パターンの総面積をほぼ均一に近づけることができ、パッケージ基板２の反り対策が可能となる。   A plurality of Cu wiring patterns are formed on the front and back surfaces of the package substrate 2. However, if the total area (total amount) of the Cu wiring patterns on the front surface side and the total amount of Cu wiring patterns formed on the back surface side are different, a difference in coefficient of linear expansion occurs and the package substrate 2 is warped. Therefore, by forming the replica pattern portion 32B, the total area of the Cu wiring pattern formed on the front surface of the package substrate 2 and the total area of the Cu wiring pattern formed on the back surface side can be made substantially uniform, and the package It is possible to take measures against warping of the substrate 2.

また、図５及び図６より明らかなように前記コア回路用グランドプレーン２０、３１、前記コア回路用電源プレーン３０、前記外部インタフェース回路用電源プレーン２５はメッシュ状に形成される。メッシュ状は、プレーンとそれ以外の部分における配線パターン密度の偏りを更に抑制するのに資することができる。更にメッシュ状は、ソルダーレジストとの密着性を向上させる。また、前記メッシュ状はパッケージ基板２の縁辺の向に対して大凡４５°の角度をもって形成された格子状パターンを有する。格子状パターンは、放射状に張られたボンディングワイヤと外部インタフェース用グランドプレーン３２とのカップリング状態を平均化するのに資する。   5 and 6, the core circuit ground planes 20 and 31, the core circuit power plane 30 and the external interface circuit power plane 25 are formed in a mesh shape. The mesh shape can contribute to further suppressing the deviation of the wiring pattern density between the plane and the other portions. Further, the mesh shape improves the adhesion with the solder resist. The mesh has a lattice pattern formed at an angle of about 45 ° with respect to the edge of the package substrate 2. The grid pattern contributes to averaging the coupling state between the radially-bonded bonding wires and the external interface ground plane 32.

また、各配線パターンは電解めっき法によりＣｕめっき膜が形成される。電解めっき法を用いるには、外部から電位を供給するための給電線が必要である。本実施の形態のパッケージ基板２の平面形状は、四角形である。パッケージ基板２の周縁部に配置された各配線パターンは、各辺から容易に給電線を引き回すことが可能である。しかしながら、パッケージ基板２の中心部に配置された配線パターンは、信号線がパッケージ基板２の各辺に配置されているため、同様に各辺から給電線を引き回すのは困難である。そこでコア回路用の配線パターンに関する電解めっき用の給電線４０は、図５に示すように、パッケージ基板２の表面側におけるコーナー部から電解めっき用の給電線を引き回している。また、コア回路用電源プレーン３０はパッケージ基板２の裏面側に配置しているため、図５、及び図6に示すように、スルーホール８Ｅを介して給電線４０を引き回している。これにより、中心部の配線パターン用の給電線４０も引き回すことが可能である。   Each wiring pattern is formed with a Cu plating film by electrolytic plating. In order to use the electrolytic plating method, a power supply line for supplying a potential from the outside is necessary. The planar shape of the package substrate 2 of the present embodiment is a quadrangle. Each wiring pattern disposed on the peripheral edge of the package substrate 2 can easily draw a power supply line from each side. However, since the signal line is arranged on each side of the package substrate 2 in the wiring pattern arranged in the center portion of the package substrate 2, it is difficult to draw the power supply line from each side in the same manner. Therefore, the electrolytic plating power supply line 40 related to the wiring pattern for the core circuit leads the electrolytic plating power supply line from the corner portion on the surface side of the package substrate 2 as shown in FIG. Further, since the power supply plane 30 for the core circuit is arranged on the back side of the package substrate 2, as shown in FIGS. 5 and 6, the power supply line 40 is routed through the through hole 8E. As a result, the power supply line 40 for the wiring pattern at the center can also be routed.

前記外部インタフェース回路用グランドプレーン３２は、図６に示されるように、メッシュ状に形成された部分３２Ａと、配線層Ｌ１において外部インタフェース回路用電源プレーン２５の外側に形成された配線パターン２６に重なる当該配線パターン２６のレプリカパターン部分３２Ｂと、前記レプリカパターン部分３２Ｂに接続するスリット形成部分３２Ｃとを有する。   As shown in FIG. 6, the external interface circuit ground plane 32 overlaps a mesh portion 32A and a wiring pattern 26 formed outside the external interface circuit power plane 25 in the wiring layer L1. The wiring pattern 26 has a replica pattern portion 32B and a slit forming portion 32C connected to the replica pattern portion 32B.

レプリカパターン部分３２Ｂは対応する信号配線パターン２６からの帰還電流経路を確保するのに役立つ。図８には外部インタフェース回路用グランドプレーンによるグランド電位の伝達経路を拡大して示してあり、図９には外部インタフェース回路用電源プレーンを介する電源の伝達経路が拡大して示してある。両者の倍率は等しくされている。図１０は図８のパターンと図９のパターンを重ねた状態を示す。図１０より明らかのようにレプリカパターン部分３２Ｂは信号配線パターン２６と形状的に整合している。前記レプリカパターン部分３２Ｂは、対応する前記配線パターン２６に交差する方向に形成されたブリッジパターン３２Ｄを有する。前記レプリカパターン部分３２Ｂにおいて部分的に電位差が発生するのを抑制することが可能になる。前記外部インタフェース回路用グランド端子ＧＮＤＥからのスルーホールを結合するには前記レプリカパターン部分３２Ｂよりも前記スリット形成部分３２Ｃの方が安定的になる。   The replica pattern portion 32B is useful for securing a feedback current path from the corresponding signal wiring pattern 26. FIG. 8 is an enlarged view of the ground potential transmission path by the external interface circuit ground plane, and FIG. 9 is an enlarged view of the power transmission path through the external interface circuit power plane. Both magnifications are made equal. FIG. 10 shows a state in which the pattern of FIG. 8 and the pattern of FIG. 9 are overlapped. As apparent from FIG. 10, the replica pattern portion 32 </ b> B is geometrically aligned with the signal wiring pattern 26. The replica pattern portion 32 </ b> B has a bridge pattern 32 </ b> D formed in a direction crossing the corresponding wiring pattern 26. It is possible to suppress partial occurrence of a potential difference in the replica pattern portion 32B. The slit forming portion 32C is more stable than the replica pattern portion 32B for coupling the through hole from the external interface circuit ground terminal GNDE.

図１１には配線層Ｌ１に形成された主なボンディングパッドの代表的な配置が示される。図１１には、コア回路用電源端子ＶＤＤＣに接続するコア回路用電源パッド２２、コア回路用グランド端子ＧＮＤＣに接続するコア回路用グランドパッド２１、外部インタフェース回路用電源端子ＶＤＤＥに接続する外部インタフェース回路用電源パッド２４、外部インタフェース回路用グランド端子ＧＮＤＥに接続する外部インタフェース回路用グランドパッド２３、外部信号端子ＳＩＧに接続する信号パッド２８が示されている。このとき、外部インタフェース回路用電源パッド２４及び信号パッド２８は外部インタフェース回路用グランドパッド２３よりも前記半導体デバイス３からの距離が短くない配置を有する。さらに、外部インタフェース回路用グランドパッド２３はコア回路用グランドパッド２１及びコア回路用電源パッド２２よりも半導体デバイス３からの距離が短くない配置を有する。図１１の構成ではボンディングパッド２１〜２３は半導体デバイス３の縁辺からの距離が略等しくなるように直線的に配置されている。そのような配置は要するに、ボンディングパッドの配置に関してもパッケージ基板２の中央部に設けた外部接続端子５Ｃとパッケージ基板２の周縁部に設けた外部接続端子５Ｅとの関係に反しない配置を保障することになる。これにより、対応する外部接続端子５とボンディングパッドとを接続する経路が無用に長くなるのを抑制することができる。   FIG. 11 shows a typical arrangement of main bonding pads formed on the wiring layer L1. FIG. 11 shows a core circuit power pad 22 connected to the core circuit power terminal VDDC, a core circuit ground pad 21 connected to the core circuit ground terminal GNDC, and an external interface circuit connected to the external interface circuit power terminal VDDE. A power supply pad 24 for external use, a ground pad 23 for external interface circuit connected to the ground terminal GNDE for external interface circuit, and a signal pad 28 connected to the external signal terminal SIG are shown. At this time, the power supply pad 24 for the external interface circuit and the signal pad 28 are arranged such that the distance from the semiconductor device 3 is not shorter than the ground pad 23 for the external interface circuit. Further, the external interface circuit ground pad 23 has an arrangement in which the distance from the semiconductor device 3 is not shorter than the core circuit ground pad 21 and the core circuit power supply pad 22. In the configuration of FIG. 11, the bonding pads 21 to 23 are linearly arranged so that the distances from the edge of the semiconductor device 3 are substantially equal. In short, such an arrangement assures an arrangement that does not contradict the relationship between the external connection terminals 5C provided at the center of the package substrate 2 and the external connection terminals 5E provided at the peripheral edge of the package substrate 2 with respect to the arrangement of the bonding pads. It will be. Thereby, it can suppress that the path | route which connects the corresponding external connection terminal 5 and the bonding pad becomes unnecessarily long.

図１２には上記ボンディングパッドの配置関係が部分断面図によって示される。Ｐ１で示されるようにコア回路用電源プレーン３０とコア回路用グランドプレーン２０はほぼ同一面積で、コア回路用電源パッド２２及びコア回路用グランドパッド２１よりもパッケージ基板の内側に配置される。また、Ｐ２で示されるように、外部インタフェース回路用グランドプレーン３２は少なくとも信号用のボンディングパッド２８に重なる位置まで延在されて、帰還電流経路を形成し易いようにされている。   FIG. 12 is a partial sectional view showing the positional relationship of the bonding pads. As indicated by P <b> 1, the core circuit power plane 30 and the core circuit ground plane 20 have substantially the same area, and are disposed more inside the package substrate than the core circuit power pad 22 and the core circuit ground pad 21. As indicated by P2, the external interface circuit ground plane 32 extends at least to a position overlapping the signal bonding pad 28 so that a feedback current path can be easily formed.

本実施の形態では、コア回路用電源プレーン３０はパッケージ基板２の裏面側に形成し、コア回路用グランドプレーン２０はパッケージ基板２の表面側に形成している。この理由として、図３で示したように、コア回路用電源端子ＶＤＤＣは５行５列中の最外周に多く配置され、コア回路用グランド端子ＧＮＤＣは５行５列中の最内周に多く配置されているためである。もし、コア回路用グランドプレーンをパッケージ基板２の裏面側に形成し場合、最内周に配置されたコア回路用グランド端子ＧＮＤＣと電気的に接続するためには、コア回路用グランド端子ＧＮＤＣの外側に多く配置されたコア回路用電源端子ＶＤＤＣの間を引き回さなければならない。しかしながら、図１２に示すように、コア回路用グランドプレーン２０をパッケージ基板２の表面側に形成した場合、スルーホール８を介すことで最内周に配置されたコア回路用グランド端子ＧＮＤＣとコア回路用グランドプレーン２０を効率良く電気的に接続することができる。   In the present embodiment, the core circuit power plane 30 is formed on the back surface side of the package substrate 2, and the core circuit ground plane 20 is formed on the front surface side of the package substrate 2. The reason for this is that, as shown in FIG. 3, many core circuit power supply terminals VDDC are arranged on the outermost periphery in 5 rows and 5 columns, and many core circuit ground terminals GNDC are located on the innermost periphery in 5 rows and 5 columns. It is because it is arranged. If the core circuit ground plane is formed on the back surface side of the package substrate 2, the outer side of the core circuit ground terminal GNDC is electrically connected to the core circuit ground terminal GNDC arranged on the innermost periphery. Must be routed between the core circuit power supply terminals VDDC arranged in large numbers. However, as shown in FIG. 12, when the core circuit ground plane 20 is formed on the surface side of the package substrate 2, the core circuit ground terminal GNDC and the core disposed on the innermost periphery through the through hole 8. The circuit ground plane 20 can be electrically connected efficiently.

図１３には一括モールドパッケージプロセスによって半導体装置の組み立てを行う場合のプロセスフローが断面図で示される。パッケージ基板２上に例えば絶縁性フィルムを介して半導体デバイス３を固定する（Ｓ１）。半導体デバイス３のボンディングパッドをパッケージ基板上で対応するボンディングパッドにワイヤボンディングで接続する（Ｓ２）。ボンディングされた半導体デバイス３はパッケージ基板２と共にモールド金型に挟まれ、内部空間の開口部から樹脂が充填される。樹脂が凝固した後に金型を取り外す。これによって樹脂モールドが完成する（Ｓ３）。パッケージ基板２の底面にはボール電極をマウントするランドが露出され、その部分に半田めっき、スクリーン印刷、又はリフローによる半田付けで、ボール電極５Ｅ，５Ｃが形成される（Ｓ４）。次いで、ダイシングブレードにより切断され（Ｓ５）、半導体装置１の個片に分割される（Ｓ６）。   FIG. 13 is a sectional view showing a process flow in the case of assembling a semiconductor device by a collective mold package process. The semiconductor device 3 is fixed on the package substrate 2 through, for example, an insulating film (S1). The bonding pads of the semiconductor device 3 are connected to the corresponding bonding pads on the package substrate by wire bonding (S2). The bonded semiconductor device 3 is sandwiched between the package substrate 2 and a mold and filled with resin from the opening in the internal space. Remove the mold after the resin has solidified. Thus, the resin mold is completed (S3). A land for mounting the ball electrode is exposed on the bottom surface of the package substrate 2, and the ball electrodes 5E and 5C are formed on the land by solder plating, screen printing, or soldering by reflow (S4). Next, it is cut by a dicing blade (S5) and divided into individual pieces of the semiconductor device 1 (S6).

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。   Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.

例えば、ボンディングパッド１０の配列は１列周回に限定されず複数列周回であってもよい。搭載される半導体デバイスは１個に限定されない。スタックされていても良い。上記説明では、中央部にアレイ状に配置されたボール電極５Ｃの内で最内周に多く配置されている方の端子であるコア回路用グランド端子ＧＮＤＣに接続するコア回路用グランドプレーン（ＣＯＲＧＰ）２０を表面の配線層Ｌ１に形成した。そして、最外周に多く配置されている方の端子であるコア回路用電源端子ＶＤＤＣに接続するコア回路用電源プレーン（ＣＯＲＶＰ）３０を裏面の配線層Ｌ２に形成した。本発明はそれに限定されず、其れとは逆にしてもよい。即ち、中央部ボール電極５Ｃの内で最外周に多く配置されている方の端子をコア回路用グランド端子ＧＮＤＣとしてもよい。この場合には最内周に多く配置されている方の端子はコア回路用電源端子ＶＤＤＣとなる。また、周縁部に配置した外部接続電極の周回列数と中央部に配置した外部接続電極のマトリクス配列数は適宜変更可能である。   For example, the arrangement of the bonding pads 10 is not limited to one row of turns, and may be a plurality of rows of turns. The number of semiconductor devices to be mounted is not limited to one. It may be stacked. In the above description, the core circuit ground plane (CORGP) connected to the core circuit ground terminal GNDC, which is the terminal arranged more in the innermost circumference among the ball electrodes 5C arranged in an array at the center. 20 was formed on the wiring layer L1 on the surface. Then, a core circuit power plane (CORVP) 30 connected to the core circuit power terminal VDDC, which is the terminal arranged more on the outermost periphery, was formed in the wiring layer L2 on the back surface. The present invention is not limited to this, and may be reversed. That is, the terminal arranged more on the outermost periphery in the central ball electrode 5C may be the core circuit ground terminal GNDC. In this case, the terminal arranged more on the innermost circumference is the core circuit power supply terminal VDDC. In addition, the number of circulation lines of the external connection electrodes arranged in the peripheral portion and the number of matrix arrangements of the external connection electrodes arranged in the central portion can be appropriately changed.

本発明に係る半導体装置の縦断面構造の概略を示す断面図である。It is sectional drawing which shows the outline of the longitudinal cross-section of the semiconductor device which concerns on this invention. 半導体デバイスの基本構成を例示するブロック図である。It is a block diagram which illustrates the basic composition of a semiconductor device. ボール電極の平面的な配置を例示する平面図である。It is a top view which illustrates planar arrangement | positioning of a ball electrode. 図３の周縁部のボール電極配置を拡大して示した平面図である。It is the top view which expanded and showed the ball electrode arrangement | positioning of the peripheral part of FIG. 配線層Ｌ１のパターンの一部を例示する平面図である。It is a top view which illustrates a part of pattern of wiring layer L1. 配線層Ｌ２のパターン一部を例示する平面図である。5 is a plan view illustrating a part of a pattern of a wiring layer L2. Ｌ−Ｍａｔｒｉｘの計算結果を示す説明図である。It is explanatory drawing which shows the calculation result of L-Matrix. 外部インタフェース回路用グランドプレーンによるグランド電位の伝達経路を拡大して示した平面図である。FIG. 4 is an enlarged plan view showing a ground potential transmission path by a ground plane for an external interface circuit. 外部インタフェース回路用電源プレーンを介する電源の伝達経路を拡大して示した平面図である。It is the top view which expanded and showed the transmission path of the power supply via the power supply plane for external interface circuits. 図８のパターンと図９のパターンを重ねた状態を示す平面図である。FIG. 10 is a plan view showing a state in which the pattern of FIG. 8 and the pattern of FIG. 9 are overlaid. 配線層Ｌ１に形成された主なボンディングパッドの代表的な配置を例示する平面図である。It is a top view which illustrates the typical arrangement | positioning of the main bonding pads formed in the wiring layer L1. ボンディングパッドの配置関係を縦断面で示す部分断面図である。It is a fragmentary sectional view which shows the arrangement | positioning relationship of a bonding pad with a longitudinal cross-section. 一括モールドパッケージプロセスによって半導体装置の組み立てを行う場合のプロセスフローを示す断面図である。It is sectional drawing which shows the process flow in the case of assembling a semiconductor device by a batch mold package process.

符号の説明Explanation of symbols

１ 半導体装置
２ パッケージ基板
Ｌ１ 第１の配線層
Ｌ２ 第２の配線層
ＣＲＭ コア層
３ 半導体デバイス
５Ｃ 中央部配置したボール電極
５Ｅ 周縁部に周回配置したボール電極
８ スルーホール
９ 導電部
１０ ボンディングパッド
１１ 外部インタフェース回路
１２ コア回路（内部回路）
ＶＤＤＣ コア回路用電源端子
ＧＮＤＣ コア回路用グランド端子
ＳＩＧ 外部信号端子
ＶＤＤＥ 外部インタフェース回路用電源端子
ＧＮＤＥ 外部インタフェース回路用グランド端子
ＳＩＧ 外部信号端子
２０ コア回路用グランドプレーン（ＣＯＲＧＰ）
２１ コア回路用グランドパッド
２２ コア回路用電源パッド
２４ 外部インタフェース回路用電源パッド
２５ 外部インタフェース回路用電源プレーン（ＩＯＶＰ）
２６ 配線パターン
２８ 信号パッド２８
３０ コア回路用電源プレーン（ＣＯＲＶＰ）
３１ コア回路用グランドプレーン（ＣＯＲＧＰｓ）
３２ 外部インタフェース回路用グランドプレーン（ＩＯＧＰ）
３２Ａ メッシュ状に形成された部分
３２Ｂ レプリカパターン部分
３２Ｃ スリット形成部分
３２Ｄ ブリッジパターン
４０ 給電線 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Package board | substrate L1 1st wiring layer L2 2nd wiring layer CRM Core layer 3 Semiconductor device 5C The ball electrode arrange | positioned in the center part 5E The ball electrode arrange | positioned around the periphery part 8 Through hole 9 Conductive part 10 Bonding pad 11 External interface circuit 12 Core circuit (internal circuit)
VDDC Core circuit power supply terminal GNDC Core circuit ground terminal SIG External signal terminal VDDE External interface circuit power supply terminal GNDE External interface circuit ground terminal SIG External signal terminal 20 Core circuit ground plane (CORGP)
21 Core circuit ground pad 22 Core circuit power pad 24 External interface circuit power pad 25 External interface circuit power plane (IOVP)
26 wiring pattern 28 signal pad 28
30 Core circuit power plane (CORVP)
31 Ground plane for core circuits (CORGPs)
32 Ground plane for external interface circuit (IOGP)
32A Mesh-formed portion 32B Replica pattern portion 32C Slit formation portion 32D Bridge pattern 40 Feed line

Claims (12)

一方の面に第１配線層を有し他方の面に第２配線層を有するパッケージ基板と、前記パッケージ基板の一方の面に搭載された半導体デバイスと、前記パッケージ基板の他方の面に設けられた複数の個の外部接続端子とを備えた半導体装置であって、
前記半導体デバイスは、外部と信号のインタフェースが可能にされた外部インタフェース回路と、前記外部インタフェース回路と信号のインタフェースが可能にされた内部回路とを有し、
前記外部接続端子は、パッケージ基板の中央部にアレイ状に配置された複数の第１の外部接続端子と、パッケージ基板の外周縁部に複数列で配置された複数の第２の外部接続端子とに分けられ、
前記第１の外部接続端子として、内部回路の動作用電源を供給するための内部回路用電源端子及び内部回路用グランド端子を有し、
前記第２の外部接続端子として、外部との信号インタフェースを行う外部信号端子、外部インタフェース回路の動作用電源を供給するための外部インタフェース回路用電源端子及び外部インタフェース回路用グランド端子を有し、
前記第１の配線層は、前記内部回路用電源端子と前記内部回路用グランド端子の内で前記アレイ状配置の最内周に多く配置されている方の端子に接続する第１の電極プレーンを有し、
前記第２の配線層は、前記第１の電極プレーンに重なる位置に中抜き状で形成された第２の電極プレーンを有し、
前記第２の電極プレーンは、前記内部回路用電源端子と前記内部回路用グランド端子の内で前記アレイ状配置の最外周に多く配置されている方の端子に接続する半導体装置。 A package substrate having a first wiring layer on one surface and a second wiring layer on the other surface; a semiconductor device mounted on one surface of the package substrate; and provided on the other surface of the package substrate. A semiconductor device comprising a plurality of external connection terminals,
The semiconductor device includes an external interface circuit that is possible to interface with the outside signal, and an internal circuit in which the made possible interfaces external interface circuit and signal,
The external connection terminals include a plurality of first external connection terminals arranged in an array at the center of the package substrate, and a plurality of second external connection terminals arranged in a plurality of rows on the outer peripheral edge of the package substrate. Divided into
The first external connection terminal has an internal circuit power supply terminal and an internal circuit ground terminal for supplying power for operation of the internal circuit,
As the second external connection terminal, an external signal terminal for performing a signal interface with the outside, an external interface circuit power supply terminal for supplying power for operating the external interface circuit, and an external interface circuit ground terminal,
Said first wiring layer, a first electrode plane connected to the terminals of those who are located more to the innermost circumference of said array arranged among said internal circuit power supply terminal said internal circuit ground terminal Have
The second wiring layer has a second electrode plane formed in a hollow shape at a position overlapping the first electrode plane,
The second electrode plane, a semiconductor device to be connected to the terminals of those who are located more to the outermost periphery of the array arrangement among said internal circuit power supply terminal said internal circuit ground terminal. 前記第２の電極プレーンの中抜き部分に前記第１の電極プレーンに接続する第３の電極プレーンを有する請求項１記載の半導体装置。   The semiconductor device according to claim 1, further comprising a third electrode plane connected to the first electrode plane in a hollow portion of the second electrode plane. 前記第１の電極プレーンは前記内部回路用グランド端子に接続する内部回路用グランドプレーンであり、
前記第２の電極プレーンは内部回路用電源端子に接続する内部回路用電源プレーンである請求項１記載の半導体装置。 The first electrode plane is an internal circuit ground plane connected to the internal circuit ground terminal;
2. The semiconductor device according to claim 1, wherein the second electrode plane is an internal circuit power plane connected to an internal circuit power supply terminal. 前記第２配線層は前記外部インタフェース回路用グランド端子に接続する外部インタフェース回路用グランドプレーンを前記内部回路用電源プレーンの外側に有する請求項３記載の半導体装置。   4. The semiconductor device according to claim 3, wherein the second wiring layer has an external interface circuit ground plane connected to the external interface circuit ground terminal outside the internal circuit power supply plane. 前記第１の配線層は複数のボンディングパッドを有し、前記ボンディングパッドは半導体デバイスにワイヤボンディングされ、
前記外部インタフェース回路用グランド端子の数は前記外部インタフェース回路用グランドプレーンに接続するボンディングパッドの数よりも少なくされた請求項４記載の半導体装置。 The first wiring layer has a plurality of bonding pads, and the bonding pads are wire bonded to a semiconductor device;
5. The semiconductor device according to claim 4, wherein the number of external interface circuit ground terminals is smaller than the number of bonding pads connected to the external interface circuit ground plane. 前記外部インタフェース回路用電源端子及び外部インタフェース回路用グランド端子は第２の外部接続端子の中で最も内周部に配置された請求項５記載の半導体装置。   6. The semiconductor device according to claim 5, wherein the external interface circuit power supply terminal and the external interface circuit ground terminal are arranged at an innermost portion of the second external connection terminals. 前記ボンディングパッドとして、内部回路用電源端子に接続する内部回路用電源パッド、内部回路用グランド端子に接続する内部回路用グランドパッド、外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源パッド、外部インタフェース回路用グランド端子に接続する外部インタフェース回路用グランドパッド、外部信号端子に接続する信号パッドを有し、
前記外部インタフェース回路用電源パッド及び前記信号パッドは前記外部インタフェース回路用グランドパッドよりも前記半導体デバイスからの距離が短くない配置を有し、
前記外部インタフェース回路用グランドパッドは前記内部回路用グランドパッド及び前記内部回路用電源パッドよりも前記半導体デバイスからの距離が短くない配置を有する請求項５記載の半導体装置。 As the bonding pads, internal circuit power pads connected to internal circuit power terminals, internal circuit ground pads connected to internal circuit ground terminals, external interface circuit power pads connected to external interface circuit power terminals, external It has a ground pad for external interface circuit connected to the ground terminal for interface circuit, a signal pad connected to external signal terminal,
The power pad for the external interface circuit and the signal pad have an arrangement in which the distance from the semiconductor device is not shorter than the ground pad for the external interface circuit,
6. The semiconductor device according to claim 5, wherein the external interface circuit ground pad is arranged such that a distance from the semiconductor device is not shorter than the internal circuit ground pad and the internal circuit power supply pad. 前記第１の配線層は、前記内部回路用グランドプレーンの外側に、前記外部インタフェース回路用電源端子に接続する外部インタフェース回路用電源プレーンを有する請求項７記載の半導体装置。   8. The semiconductor device according to claim 7, wherein the first wiring layer has an external interface circuit power plane connected to the external interface circuit power supply terminal outside the internal circuit ground plane. 前記内部回路用グランドプレーン、前記内部回路用電源プレーン、前記外部インタフェース回路用電源プレーンはメッシュ状に形成され、
前記外部インタフェース回路用グランドプレーンは、メッシュ状に形成された部分と、第１の配線層において外部インタフェース回路用電源プレーンの外側に形成された配線パターンに重なる当該配線パターンのレプリカパターン部分とを有する請求項８記載の半導体装置。 The internal circuit ground plane, the internal circuit power plane, and the external interface circuit power plane are formed in a mesh shape,
The ground plane for the external interface circuit has a portion formed in a mesh shape and a replica pattern portion of the wiring pattern overlapping the wiring pattern formed outside the power supply plane for the external interface circuit in the first wiring layer. The semiconductor device according to claim 8. 前記レプリカパターン部分は、対応する前記配線パターンに交差する方向に形成されたブリッジパターンを有する請求項９記載の半導体装置。   The semiconductor device according to claim 9, wherein the replica pattern portion has a bridge pattern formed in a direction intersecting with the corresponding wiring pattern. 前記外部インタフェース回路用グランドプレーンは前記レプリカパターン部分に接続するスリット形成部分を更に有し、
前記スリット形成部分に前記外部インタフェース回路用グランド端子からの貫通導電部が結合する請求項９記載の半導体装置。 The external interface circuit ground plane further has a slit forming portion connected to the replica pattern portion,
The semiconductor device according to claim 9, wherein a through conductive portion from the external interface circuit ground terminal is coupled to the slit forming portion. 前記メッシュ状はパッケージ基板の縁辺の向に対して大凡４５°の角度をもって形成された格子状パターンを有する請求項９記載の半導体装置。   10. The semiconductor device according to claim 9, wherein the mesh shape has a lattice pattern formed at an angle of about 45 degrees with respect to the direction of the edge of the package substrate.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216297A (en) * 1992-12-04 1994-08-05 Sgs Thomson Microelectron Inc Circuit assembly with interposed lead frame
JP2000307005A (en) * 1999-04-19 2000-11-02 Canon Inc Semiconductor integrated circuit, printed wiring board, and electronic equipment
JP2001024084A (en) * 1999-07-09 2001-01-26 Nec Corp Area array type semiconductor device
JP2003124383A (en) * 2001-10-18 2003-04-25 Hitachi Ltd Semiconductor and electronic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216297A (en) * 1992-12-04 1994-08-05 Sgs Thomson Microelectron Inc Circuit assembly with interposed lead frame
JP2000307005A (en) * 1999-04-19 2000-11-02 Canon Inc Semiconductor integrated circuit, printed wiring board, and electronic equipment
JP2001024084A (en) * 1999-07-09 2001-01-26 Nec Corp Area array type semiconductor device
JP2003124383A (en) * 2001-10-18 2003-04-25 Hitachi Ltd Semiconductor and electronic devices

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