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JP4638958B1 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

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Abstract

【課題】異種基板上に高品質半導体結晶からなる島状のＧａＮ系半導体層を基板の湾曲を抑えて成長させることができ、しかもＧａＮ系半導体層が極めて厚くてもクラックなどの発生を抑えることができ、大面積の半導体素子を容易に実現することができる半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、ＧａＮ系半導体と異なる物質からなる基板１１と、基板１１上に直接または間接的に設けられ、一つまたは複数のストライプ状の開口１２ａを有する成長マスク１２と、成長マスク１２を用いて基板１１上に（０００１）面方位に成長された一つまたは複数の島状のＧａＮ系半導体層１３とを有する。成長マスク１２のストライプ状の開口１２ａはＧａＮ系半導体層１３の〈１−１００〉方向に平行な方向に延在している。
【選択図】図１

Description

この発明は、半導体素子およびその製造方法に関し、特に、窒化ガリウム（ＧａＮ）系半導体を用いた半導体素子に適用して好適なものである。
低価格な異種基板の上に、付加価値の高い半導体が高品質で得られれば産業上の価値は非常に高いことから、その実現のために古くから研究開発が行われてきている。特に、シリコン（Ｓｉ）基板上のガリウムヒ素（ＧａＡｓ）系半導体薄膜成長やサファイア基板上のＧａＮ系半導体薄膜成長においては、所謂バッファ層技術を用いて比較的良好な半導体薄膜が得られ、すでに実用化されている。しかしながら、従来のバッファ層技術では、成長された半導体薄膜には欠陥や貫通転位が非常に多く存在するため、発光ダイオード（ＬＥＤ）など限られたデバイスへの適用に止まっている。
この状況に新しいブレークスルーをもたらした技術が選択成長（Selective Area Growth 、ＳＡＧ）技術である。例えば、A.Usuiらは、サファイア基板上に公知のバッファ層技術を適用してＧａＮ層を成長させた基板をベース基板として、その上に成長マスクとして二酸化シリコン（ＳｉＯ2 ）からなる絶縁膜をストライプ状に配置し、この絶縁膜のない部分（ウインドウ）にＧａＮ層を選択的に成長させ、引き続いてＧａＮ層を絶縁膜上に横方向成長させることによりＧａＮ層中の貫通転位を劇的に減少させた（非特許文献１）。この技術は、Ｓｉ基板上のＧａＡｓ成長においてすでに１９８２年に試みられている（非特許文献２）。この手法は、絶縁膜によって下地層からの貫通転位の伝播を遮断し、この絶縁膜上へのＧａＮ層の横方向成長によって貫通転位を劇的に減少させることを目的としているので、横方向成長を強調するため、この手法をＥＬＯ(Epitaxial Lateral Overgrowth)と呼称することが多い。
また、中間層として薄いＡｌＧａＮ層を積層したＳｉ基板上のＧａＮの選択成長は１９８８年に Y.Kawaguchiらによってすでに報告されているが、これによると基本的にＥＬＯが可能であり、ＧａＮの結晶方位と下地Ｓｉ基板との方位関係が与えられている（非特許文献３）。
さて、ＧａＮ系半導体をＥＬＯ法により成長させる場合に用いる成長マスクは、一般的に、幅が３〜１０μｍのストライプ状のマスク部と幅がマスク部と同程度のストライプ状のウインドウとにより構成されている。この場合、ウインドウから成長マスク上に横方向成長したＧａＮ層が隣のウインドウから横方向成長したＧａＮ層と突き当たって合体し、成長マスクを覆い、一体のＧａＮ層を形成する。こうして得られるＧａＮ層は、ウインドウ領域では底面からの貫通転位の成長により、また、合体した部分は格子不整合による転位が多いので、これらの部分は素子の活性領域として使用できず、ストライプ上の限られた領域にストライプ形状の活性領域を形成せざるを得ない。この方法は、狭ストライプの半導体レーザの製造に応用する試みがなされているが、実用化には至っていない。
A.Usui,H.Sunakawa,A.Sasaki,and A.Yamaguchi:Jpn.J.Appl.Phys.,36,L899(1997) B-Y.Ysauer et.al.:Appl.Phys.Lett.,41,347(1982) Y.Kawaguchi et.al.,Jpn.J.Appl.Phys.,37(1998)p.L966
一般に、ベース基板と半導体層とは物質が異なるので、熱膨張係数が互いに異なり、半導体層の成長後に基板温度を室温に復帰させたときに上部の半導体層に圧縮または引っ張り応力が生じ、基板全体が大きく湾曲する。例えば、サファイア基板上にＧａＮ層をＥＬＯ法により成長させる場合は基板は上に凸となる。逆に、Ｓｉ基板やシリコンカーバイド（ＳｉＣ）基板などの上にＧａＮ層をＥＬＯ法により成長させる場合は基板は下に凸となる。この基板の湾曲は半導体層が厚くなれば非常に顕著となり、甚だしい場合には半導体層にクラック（ひび割れ）が入ってしまう。また、基板の湾曲は、半導体層にクラックが入らないまでも、素子を形成するためのリソグラフィー工程を著しく困難にしてしまう。また、ＧａＮ層のうち貫通転位の少ない絶縁膜上の部分は、従来技術では数μｍ程度の狭い領域に限られているため、半導体レーザなどの数μｍ幅のストライプ素子しか製造することができなかった。
この発明は、従来技術が有する上記の課題を一挙に解決することを目的とする。
すなわち、この発明が解決しようとする課題は、異種基板上に高品質半導体結晶からなる島状のＧａＮ系半導体層を基板の湾曲を抑えて成長させることができ、しかもＧａＮ系半導体層が極めて厚くてもクラックなどの発生を抑えることができ、大面積の半導体素子を容易に実現することができる半導体素子およびその製造方法を提供することである。
上記課題を解決するために、この発明は、
ＧａＮ系半導体と異なる物質からなる基板と、
上記基板上に直接または間接的に設けられ、一つまたは複数のストライプ状の開口を有する成長マスクと、
上記成長マスクを用いて上記基板上に（０００１）面方位に成長された一つまたは複数の島状のＧａＮ系半導体層とを有し、
上記成長マスクの上記ストライプ状の開口は上記ＧａＮ系半導体層の〈１−１００〉方向に平行な方向に延在していることを特徴とする半導体素子である。
この半導体素子において、成長マスクはＧａＮ系半導体と異なる物質からなる基板上に直接、すなわち直接接して設けられ、あるいは、ＧａＮ系半導体からなる中間層などを介して間接的に設けられる。ＧａＮ系半導体と異なる物質からなる基板の例を挙げると、サファイア基板やＳｉ基板などであるが、これらに限定されるものではなく、ＧａＮ系半導体層を（０００１）面方位に成長させることができる限り、どのような基板であってもよい。この半導体素子においては、典型的には、島状のＧａＮ系半導体層の側面は（１−１０α）面（αは任意の整数）、（１１−２β）面（βは任意の整数）もしくはこれらと結晶学的に等価な面により形成され、あるいは、島状のＧａＮ系半導体層の側面は（１−１０α）面（αは任意の整数）を含む。成長マスクは、例えばＳｉＯ2 膜やＳｉＮ膜などの絶縁膜により形成される。成長マスクは、好適な一つの例では、ＧａＮ系半導体層の〈１１−２０〉方向に平行な第１の方向およびＧａＮ系半導体層の〈１−１００〉方向に平行な第２の方向にそれぞれ第１の周期および第２の周期で周期的に配列され、第２の方向に延在する複数のストライプ状の開口と、第１の方向の互いに隣接する一対のストライプ状の開口の間の領域の二等分線上に、第２の方向の互いに隣接する一対のストライプ状の開口の互いに対向する末端部とそれぞれ所定距離重なり合うように設けられた補助的なストライプ状の開口とを有する。必要に応じて、補助的なストライプ状の開口を設けなくてもよい。成長マスクは、他の好適な一つの例では、ＧａＮ系半導体層の〈１１−２０〉方向に平行な第１の方向に周期的に配列され、ＧａＮ系半導体層の〈１−１００〉方向に平行な第２の方向に延在する複数のストライプ状の開口と、第１の方向に上記ストライプ状の開口と同じ周期でかつ上記ストライプ状の開口に対して半周期ずれて周期的に配列され、第２の方向の上記ストライプ状の開口の末端部と所定距離重なり合うように第２の方向に延在する複数のストライプ状の開口とを有する。ＧａＮ系半導体層は半導体素子に応じて適宜構成されるが、一般的には、ｎ型層、アンドープ層およびｐ型層のうちの少なくとも一つを含む２層以上の層で構成される。ＧａＮ系半導体層を構成する層は、具体的には、例えば、ＧａＮ層、ＡｌＧａＮ層、ＡｌＧａＩｎＮ層、ＩｎＧａＮ層などである。半導体素子が複数のＧａＮ系半導体層を有する場合、互いに隣接する島状のＧａＮ系半導体層同士の間隔は一般的には３０μｍ以下、好適には１０μｍ以下であるが、これに限定されるものではない。この半導体素子においては、この半導体素子の種類に応じた数の電極が所定の部位に設けられる。この半導体素子は、例えば、ショットキーダイオード、発光ダイオード、半導体レーザ、フォトダイオード、トランジスタなどであるが、これらに限定されるものではない。
また、この発明は、
ＧａＮ系半導体と異なる物質からなる基板上に直接または間接的に複数のストライプ状の開口を有する成長マスクを形成する工程と、
上記成長マスクを用いて上記基板上に複数の島状のＧａＮ系半導体層を（０００１）面方位に、かつ上記ＧａＮ系半導体層の〈１−１００〉方向が上記成長マスクの上記ストライプ状の開口に平行な方向に延在するように成長させる工程とを有する半導体素子の製造方法である。
上記の半導体素子の製造方法の発明においては、その性質に反しない限り、上記の半導体素子の発明に関連して説明したことが成立する。
上記の半導体素子の製造方法は、基板上にＧａＮ系半導体層を成長させた後、このＧａＮ系半導体層の上面側に第１の支持基板を接着し、この第１の支持基板およびＧａＮ系半導体層を上記基板から剥離する工程をさらに有することもあり、加えて、第１の支持基板およびＧａＮ系半導体層を上記基板から剥離した後、ＧａＮ系半導体層の露出した面に一つまたは複数の電極を形成する工程をさらに有することもある。上記の半導体素子の製造方法は、必要に応じて、基板上にＧａＮ系半導体層を成長させた後、このＧａＮ系半導体層の上面側に第１の支持基板を接着する前に、このＧａＮ系半導体層の上面に一つまたは複数の電極を形成する工程、あるいは、成長マスクの少なくとも一部、好適にはほぼ全部、最も好適には全部を除去する工程、あるいは、それらの両工程をさらに有する。また、必要に応じて、ＧａＮ系半導体層と接着される側の第１の支持基板の主面に導体薄膜または導体線路が形成される。上記の半導体素子の製造方法は、必要に応じて、第１の支持基板およびＧａＮ系半導体層を上記基板から剥離した後、このＧａＮ系半導体層の露出した面側に第２の支持基板を接着する工程をさらに有することもある。第１の支持基板および第２の支持基板は、元素半導体、化合物半導体、金属、合金、窒化物系セラミックス、酸化物系セラミックス、ダイヤモンド、カーボン、プラスチックなどからなり、これらの材料からなる単層構造のものであっても多層構造のものであってもよい。第１の支持基板および第２の支持基板の接着には、はんだなどの接着用金属や有機系の接着剤などを用いることができ、必要に応じて選ばれる。
この発明によれば、成長マスクのストライプ状の開口から成長マスク上に横方向成長する島状のＧａＮ系半導体層の結晶性は極めて高く、高品質半導体結晶からなるＧａＮ系半導体層を得ることができる。また、複数の島状のＧａＮ系半導体層を成長させる場合、それらは互いに分離した状態で、すなわち孤立して形成されるため、各ＧａＮ系半導体層に発生する引っ張り応力または圧縮応力はこのＧａＮ系半導体層内だけに限定され、他のＧａＮ系半導体層にはこれらの引っ張り応力または圧縮応力の影響が及ばない。また、成長マスクとＧａＮ系半導体層とは化学結合していないので、ＧａＮ系半導体層内の応力は、成長マスクとＧａＮ系半導体層との界面で起きる滑りによって緩和することができる。また、島状のＧａＮ系半導体層同士の間に間隙が存在することにより、複数の島状のＧａＮ系半導体層が成長した基板全体として柔軟性があり、外力が加わったときに容易に変形し、撓むことができる。従って、基板に反り、湾曲、変形などが僅かに存在していても、小さな外力によってそれらを容易に矯正することが可能であり、真空チャッキングによる基板のハンドリングなどが可能となり、半導体素子の製造プロセスを容易に実行することができる。以上により、高品質半導体結晶からなる島状のＧａＮ系半導体層を基板の湾曲を抑えて成長させることができ、しかもＧａＮ系半導体層が極めて厚くてもクラックなどの発生を抑えることができ、大面積の半導体素子を容易に実現することができる。
この発明の第１の実施の形態によるＧａＮ系半導体素子の製造方法を説明するための断面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の製造方法において用いられる成長マスクの一例を示す平面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の製造方法において用いられる成長マスクの他の例を示す平面図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の製造方法においてＧａＮ系半導体層同士の合体を防止するための第２の方法を説明するための略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の製造方法においてＧａＮ系半導体層同士の合体を防止するための第３の方法を説明するための略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の製造方法においてＧａＮ系半導体層同士の合体を防止するための第３の方法を説明するための略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の製造方法においてＧａＮ系半導体層同士の合体を防止するための第４の方法を説明するための略線図である。 この発明の第１の実施の形態によるＧａＮ系半導体素子の製造方法において図２に示す成長マスクを用いて成長させたＧａＮ系半導体層の表面の走査型電子顕微鏡像を示す図面代用写真である。 補助ストライプウインドウが形成されていない成長マスクを用いて成長させたＧａＮ系半導体層の表面の走査型電子顕微鏡像を示す図面代用写真である。 ＧａＮ（０００１）面成長におけるストライプウインドウの長手方向の、〈１１−２０〉方向からの角度による横方向成長量の変化を測定するために形成した成長マスクを示す平面図である。 ＧａＮ（０００１）面成長におけるストライプウインドウの長手方向の、〈１１−２０〉方向からの角度による横方向成長量の変化を測定した結果を示す略線図である。 この発明の第２の実施の形態によるＧａＮ系ショットキーダイオードの製造方法を説明するための断面図である。 この発明の第２の実施の形態によるＧａＮ系ショットキーダイオードの製造方法を説明するための断面図である。 この発明の第２の実施の形態によるＧａＮ系ショットキーダイオードの製造方法を説明するための平面図である。 この発明の第３の実施の形態によるＧａＮ系ショットキーダイオードの製造方法を説明するための断面図である。 この発明の第４の実施の形態によるＧａＮ系ショットキーダイオードの製造方法を説明するための断面図である。 この発明の第５の実施の形態によるＧａＮ系ＭＩＳＦＥＴの製造方法を説明するための断面図である。 この発明の第７の実施の形態によるＧａＮ系半導体素子の製造方法を説明するための断面図である。 この発明の第７の実施の形態によるＧａＮ系半導体素子の製造方法を説明するための断面図である。 この発明の第７の実施の形態によるＧａＮ系半導体素子の製造方法を説明するための断面図である。 この発明の第７の実施の形態によるＧａＮ系半導体素子の製造方法を説明するための断面図である。 この発明の第７の実施の形態によるＧａＮ系半導体素子の製造方法を説明するための断面図である。 この発明の第７の実施の形態によるＧａＮ系半導体素子の製造方法を説明するための斜視図である。 この発明の第７の実施の形態によるＧａＮ系半導体素子の製造方法においてベース基板から剥離されたＧａＮ系半導体層の表面の走査型電子顕微鏡像を示す図面代用写真である。 図２４に示すＧａＮ系半導体層の端部および中央部を拡大した走査型電子顕微鏡像を示す図面代用写真である。 この発明の第８の実施の形態によるＧａＮ系ショットキーダイオードの製造方法を説明するための断面図である。 この発明の第９の実施の形態による大面積パワーＧａＮ系ショットキーダイオードの製造方法を説明するための平面図である。 この発明の第１１の実施の形態によるＧａＮ系発光ダイオードの製造方法を説明するための断面図である。 この発明の第１２の実施の形態による２端子・３端子ＧａＮ系複合半導体素子の製造方法を説明するための断面図である。 図２９に示す２端子・３端子ＧａＮ系複合半導体素子の等価回路を示す略線図である。
以下、発明を実施するための形態（以下、実施の形態と言う。）について説明する。
第１の実施の形態
第１の実施の形態によるＧａＮ系半導体素子およびその製造方法について説明する。
この第１の実施の形態においては、図１Ａに示すように、まず、ベース基板１１上に、複数のストライプ状の開口（以下、ストライプウインドウと言う）１２ａおよび、必要に応じてこれに加えて後述の複数の補助的なストライプ状の開口（以下、補助ストライプウインドウと言う）を有する成長マスク１２を形成する。ベース基板１１としては、ＧａＮ系半導体と異なる物質からなる基板、例えばＣ面サファイア基板や（１１１）面方位のＳｉ基板などの上に例えばＧａＮ層などのＧａＮ系半導体層を（０００１）面方位に成長させたものを用いてもよいし、Ｃ面サファイア基板をそのまま用いてもよい。Ｃ面サファイア基板や（１１１）面方位のＳｉ基板などの上に成長させるＧａＮ層などのＧａＮ系半導体層の厚さは例えば１〜２μｍとするが、これに限定されるものではない。成長マスク１２は、例えば、ベース基板１１上に例えばプラズマ化学気相成長（ＣＶＤ）法などにより絶縁膜、例えばＳｉＯ2 膜を形成した後、このＳｉＯ2 膜を所定のフォトマスクを用いたフォトリソグラフィーおよびエッチングによりパターニングすることにより形成することができる。このＳｉＯ2 膜の厚さは例えば０．３μｍとするが、これに限定されるものではない。この成長マスク１２のストライプウインドウ１２ａおよび補助ストライプウインドウの形状、配置などについては後述する。
次に、図１Ｂに示すように、成長マスク１２を用いて気相成長法、例えば有機金属化学気相成長（ＭＯＣＶＤ）法によりＧａＮ系半導体層１３を（０００１）面方位に島状に成長させる。この場合、まず、ストライプウインドウ１２ａに露出したベース基板１１の表面にＧａＮ系半導体が選択成長し、引き続いて成長マスク１２上に横方向成長することにより成長マスク１２上にＧａＮ系半導体層１３が成長する。この成長の際には、島状のＧａＮ系半導体層１３が隣接する島状のＧａＮ系半導体層１３と衝突する前に成長を停止させる。一つの島状のＧａＮ系半導体層１３をいくつのストライプウインドウ１２ａから成長させるかは必要に応じて決めることができる。図１Ｂにおいては、一つのストライプウインドウ１２ａから一つの島状のＧａＮ系半導体層１３が成長する場合が図示されているが、二つ以上のストライプウインドウ１２ａから一つの島状のＧａＮ系半導体層１３を成長させてもよい。ＧａＮ系半導体層１３は、製造すべきＧａＮ系半導体素子に応じて、ｎ型層、アンドープ層およびｐ型層のうちの少なくとも一つを含む２層以上の層で構成されている。
次に、こうして成長マスク１２上に成長した島状の各ＧａＮ系半導体層１３を必要に応じて加工し、さらに必要な電極（図示せず）を形成する。
この後、上述のようにして素子構造が形成されたベース基板１１を例えば一つのチップに一つの島状のＧａＮ系半導体層１３が含まれるようにチップ化し、目的とするＧａＮ系半導体素子を製造する。
成長マスク１２の詳細について説明する。成長マスク１２の二つの例を図２および図３に示す。
図２に示す成長マスク１２は、（０００１）面方位のＧａＮ系半導体層１３の〈１１−２０〉方向に平行な第１の方向およびＧａＮ系半導体層１３の〈１−１００〉方向に平行な第２の方向にそれぞれ周期ｐ1 およびｐ2 で周期的に配列され、第２の方向に延在する複数のストライプウインドウ１２ａを有する。成長マスク１２はさらに、第１の方向の互いに隣接する一対のストライプウインドウ１２ａの間の領域の二等分線上に、第２の方向の互いに隣接する一対のストライプウインドウ１２ａの互いに対向する末端部とそれぞれ長さｑだけ重なり合うように設けられた補助ストライプウインドウ１２ｂを有する。この補助ストライプウインドウ１２ｂは、後述のように、ＧａＮ系半導体層１３の〈１−１００〉方向の両端部の盛り上がりを防止するためのものである。ストライプウインドウ１２ａの長さはａ、幅はｂ、補助ストライプウインドウ１２ｂの長さはｃ、幅はｄである。成長マスク１２のうちのストライプウインドウ１２ａおよび補助ストライプウインドウ１２ｂ以外の部分がマスク部１２ｃとなる。ストライプウインドウ１２ａの長さａは例えば２００〜２０００μｍ、幅ｂは例えば２〜２０μｍ、ストライプウインドウ１２ａの周期ｐ1 は例えば６〜１２０μｍ、周期ｐ2 は例えば５０５〜１０５０μｍ、補助ストライプウインドウ１２ｂの長さｃは概略（（ｐ2 −ａ）＋（ｐ1 −ｂ−ｄ）÷ｔａｎ３０°）程度で与えられるが、例えばａ＝８００μｍ、ｂ＝５μｍ、ｄ＝５μｍ、ｐ1 ＝５５μｍ、ｐ2 ＝８１０μｍのときは８０〜９０μｍである。幅ｄは例えば幅ｂと同じである。マスク部１２ｃの幅は例えば、ｐ1 −ｂであるので５０μｍ、補助ストライプウインドウ１２ｂとストライプウインドウ１２ａとの重なり合いの長さｑは（ｐ1 −ｂ−ｄ）÷ｔａｎ３０°÷２であるので上記設定の場合、３５〜４０μｍである。
図３に示す成長マスク１２は、（０００１）面方位のＧａＮ系半導体層１３の〈１１−２０〉方向に平行な第１の方向に周期ｐ1 で周期的に配列され、ＧａＮ系半導体層１３の〈１−１００〉方向に平行な第２の方向に延在する複数のストライプウインドウ１２ａを有する。成長マスク１２はさらに、後述のようにＧａＮ系半導体層１３の〈１−１００〉方向の両端部の盛り上がりを防止するために、第１の方向にストライプウインドウ１２ａと同じ周期ｐ1 でかつストライプウインドウ１２ａに対して半周期ｐ1 ／２ずれて周期的に配列され、第２の方向のストライプウインドウ１２ａの末端部と長さｒだけ重なり合うように第２の方向に延在する複数のストライプウインドウ１２ａを有する。ストライプウインドウ１２ａの長さａは例えば２００〜２０００μｍ、幅ｂは例えば２〜２０μｍ、ストライプウインドウ１２ａの周期ｐ1 は例えば６〜１２０μｍ、マスク部１２ｃの幅は例えば、ｐ1 −ｂであるので、例えばｐ1 ＝５５μｍ、ｂ＝５μｍとするとき５０μｍである。ストライプウインドウ１２ａの末端部同士の重なり合いの長さｒは（ｐ1 −ｂ−ｄ）÷ｔａｎ３０°÷２であるので、例えばｐ1 ＝５５μｍ、ｂ＝５μｍ、ｄ＝５μｍとするとき３５〜４０μｍである。
図２または図３に示す成長マスク１２を用いてＧａＮ系半導体層１３を成長させると、次のような効果を得ることができる。
詳細は後述するが、ＧａＮ系半導体の（０００１）面成長においては、その面に平行な方向の横方向成長速度は〈１１−２０〉方向が最も大きく、〈１−１００〉方向が最も小さい。図２または図３に示す成長マスク１２においては、ストライプウインドウ１２ａの長手方向が〈１−１００〉方向であるため、このストライプウインドウ１２ａの両端ではＧａＮ系半導体の成長速度が小さく、〈１−１００〉方向の相対する島状のＧａＮ系半導体層１３同士が合体せず、島状のＧａＮ系半導体層１３同士を分離することができる。このとき、〈１−１００〉方向の島状のＧａＮ系半導体層１３の大きさはストライプウインドウ１２ａの長さａとほぼ等しくなる。
他方、ストライプウインドウ１２ａから〈１１−２０〉方向への横方向成長速度は非常に大きいので、〈１１−２０〉方向の島状のＧａＮ系半導体層１３同士が合体しないようにする必要がある。そのための第１の方法では、〈１１−２０〉方向のストライプウインドウ１２ａとストライプウインドウ１２ａとの間隔、すなわち〈１１−２０〉方向のマスク部１２ｃの幅（ｐ1 −ｂ）を設計上の、ＧａＮ系半導体層１３の〈１１−２０〉方向の幅よりも大きくする。この方法では、ＧａＮ系半導体層１３の〈１１−２０〉方向に直交する方向の側面は（１１−２０）面または傾斜した（１１−２β）面（βは任意の整数）となる。
第２の方法では、図４に示すように、〈１１−２０〉方向の設計上のＧａＮ系半導体層１３の両端部の直ぐ内側の部分の成長マスク１２に、成長速度が最も小さい〈１−１００〉方向と等価な方向の辺を有するジグザグ形状のストライプウインドウ１２ａを形成する。こうすることで、ＧａＮ系半導体層１３の〈１１−２０〉方向への横方向成長速度を大幅に減少させることができ、〈１１−２０〉方向の島状のＧａＮ系半導体層１３同士の合体を防止することができる。この方法では、ＧａＮ系半導体層１３の〈１１−２０〉方向の両端部の側面は、ジグザグの（１−１００）面または傾斜した（１−１０α）面（αは任意の整数）となる。
第３の方法では、図５に示すように、〈１１−２０〉方向の設計上のＧａＮ系半導体層１３の両端部の直ぐ内側の部分の成長マスク１２に、成長速度が最も小さい〈１−１００〉方向に平行な直線部と〈１１−２０〉方向に平行な直線部とを交互に有する段差形状の辺をマスク部１２ｃの両側に有するようにストライプウインドウ１２ａを形成する。この場合、ＧａＮ系半導体層１３を成長させると、図６に示すように、ストライプウインドウ１２ａのマスク部１２ｃの両側の辺の〈１−１００〉方向に平行な直線部ではＧａＮ系半導体層１３は〈１１−２０〉方向に成長してゆくが、〈１−１００〉方向に平行な直線部と〈１１−２０〉方向に平行な直線部とが交差する角では〈１１−２０〉方向の成長ができず、この角では成長の遅い（１−１０α）面（αは任意の整数）が支配的に出現する結果、ＧａＮ系半導体層１３の〈１１−２０〉方向の両端部の側面はジグザグの（１−１００）面となる。図５においては、マスク部１２ｃの両側のストライプウインドウ１２ａの互いに対向する一対の辺の凹凸は〈１−１００〉方向に互いに半周期ずれているが、このずれ量は特に限定されるものではなく、例えば、〈１−１００〉方向に互いに１周期ずれてもよい。
第３の方法では、図７に示すように、成長マスク１２において、〈１−１００〉方向に延在するストライプウインドウ１２ａに沿って、〈１−１００〉方向に平行な辺および〈１１−２０〉方向に平行な辺からなる正方形または長方形のドット状の開口（以下、ドットウインドウと言う）１２ｄを〈１−１００〉方向に、好適には等間隔で、互いに離して複数形成する。この場合、ＧａＮ系半導体層１３を成長させると、ドットウインドウ１２ｄの位置でＧａＮ系半導体層１３の成長が阻害され、その結果、成長の遅い（１−１０α）面（αは任意の整数）が支配的に出現する。
ところで、成長速度の小さい面を含む面で取り囲まれた島状のＧａＮ系半導体層１３において、成長速度の小さい面同士が対向するＧａＮ系半導体層１３とＧａＮ系半導体層１３との間隔が大きいと、次のような不都合が生じる。すなわち、ＧａＮ系半導体層１３とＧａＮ系半導体層１３との間の領域の成長マスク１２のマスク部１２ｃでは、原料ガスがそこで消費されないのでガス濃度が高まり、ＧａＮ系半導体層１３とＧａＮ系半導体層１３とを結ぶ方向に濃度勾配が生じ、この濃度勾配による拡散により、ＧａＮ系半導体層１３のエッジ部分に原料ガスが多く供給される。その結果、ＧａＮ系半導体層１３のエッジ部分の厚さが他の部分に比べて大きくなり、盛り上がった形状となる。より具体的には、成長速度が最も小さい〈１−１００〉方向におけるＧａＮ系半導体層１３とＧａＮ系半導体層１３との間の領域の成長マスク１２のマスク部１２ｃでは、原料ガスがそこで消費されないのでガス濃度が高まり、〈１−１００〉方向に濃度勾配が生じ、この濃度勾配による拡散により、ＧａＮ系半導体層１３の〈１−１００〉方向のエッジ部分に原料ガスが多く供給される。その結果、ＧａＮ系半導体層１３の〈１−１００〉方向のエッジ部分の厚さが他の部分に比べて大きくなり、盛り上がった形状となる。このＧａＮ系半導体層１３のエッジ部分の特異的な盛り上がりは、ＧａＮ系半導体素子の構造上不都合を生じるだけでなく、フォトリソグラフィーなどの後の製造プロセスに支障が生じる。
上述のエッジ部分の特異的な盛り上がりによる島状のＧａＮ系半導体層１３の厚さの不均一性を防ぐには、ＧａＮ系半導体層１３とＧａＮ系半導体層１３とが極力接近し、成長の初期から原料ガスの面内不均一性が生じないようにする必要がある。このために、図２に示す成長マスク１２においては、〈１１−２０〉方向の互いに隣接する一対のストライプウインドウ１２ａの間の領域の二等分線上に、〈１−１００〉方向の互いに隣接する一対のストライプウインドウ１２ａの互いに対向する末端部とそれぞれ長さｑだけ重なり合うように、言い換えると、四つのストライプウインドウ１２ａの末端部が四つ近接している領域の中心部に補助ストライプウインドウ１２ｂを形成し、この補助ストライプウインドウ１２ｂからも島状のＧａＮ系半導体層１３が成長することによる原料ガスの消費によってガス濃度の面内均一性を得るようにしている。また、図３に示す成長マスク１２においては、ストライプウインドウ１２ａを〈１１−２０〉方向に互いに半周期ｐ1 ／２ずらして配列し、かつ〈１−１００〉方向のストライプウインドウ１２ａの末端部同士が長さｒだけ重なり合うように、言い換えると、〈１１−２０〉方向に互いに半周期ｐ1 ／２ずれて配列されたストライプウインドウ１２ａ同士を〈１−１００〉方向に長さｒだけくい込ませることによってガス濃度の面内均一性を得るようにしている。
図２に示す成長マスク１２を用いてＭＯＣＶＤ法により島状に成長させたＧａＮ系半導体層１３、ここではＧａＮ層の表面の走査型電子顕微鏡像（ＳＥＭ像）を図８に示す。ただし、ベース基板１１としてはＣ面サファイア基板上に厚さ２μｍのＧａＮ層を成長させたものを用いた。成長マスク１２は厚さ０．３μｍのＳｉＯ2 膜により形成し、ストライプウインドウ１２ａの長さａは８００μｍ、幅ｂは５μｍ、ストライプウインドウ１２ａの周期ｐ1 は５５μｍ、周期ｐ2 は８１０μｍ、マスク部１２ｃの幅は５０μｍ、補助ストライプウインドウ１２ｂの長さｃは８０μｍ、幅ｄは５μｍ、〈１−１００〉方向のストライプウインドウ１２ａとストライプウインドウ１２ａとの間隔は１０μｍ、ストライプウインドウ１２ａの末端部と補助ストライプウインドウ１２ｂとの重なり合いの長さｑは３５μｍである。補助ストライプウインドウ１２ｂの長さｃ＝８０μｍは、マスク部１２ｃの幅５０μｍをｔａｎ３０°で除して求めたものである。島状に成長させたＧａＮ層の厚さは５μｍである。このＧａＮ層の成長は温度１１００℃、圧力３０ｋＰａで行った。このＧａＮ層の成長時には、原料ガスとしてトリメチルガリウム（ＴＭＧ）およびアンモニア（ＮＨ3 ）を用い、キャリアガスとして水素（Ｈ2 ）および窒素（Ｎ2 ）を用いた。図８に示すように、各ストライプウインドウ１２ａを中心として細長い六角形の島状にＧａＮ系半導体層１３が成長しており、各補助ストライプウインドウ１２ｂを中心として菱形の島状にＧａＮ系半導体層１３が成長しており、細長い六角形の島状のＧａＮ系半導体層１３の〈１−１００〉方向のエッジ部での盛り上がりが抑えられている。図８中の矢印は〈１−１００〉方向を示す。一方、補助ストライプウインドウ１２ｂを設けていない成長マスク１２を用いて島状に成長させたＧａＮ系半導体層１３の表面のＳＥＭ像を図９に示す。図９に示すように、細長い六角形の島状のＧａＮ系半導体層１３の〈１−１００〉方向の両端のエッジ部が盛り上がっている。
〈１−１００〉方向と直交する方向の面によって島状のＧａＮ系半導体層１３の一側面を形成する場合、上述のように側面成長が停止するのであるから、隣接するＧａＮ系半導体層１３同士の間隔が大きい場合、〈１−１００〉方向のＧａＮ系半導体層１３のエッジ部の厚さが大きくなり、後のフォトリソグラフィー工程において支障が生じる。従って、隣接するＧａＮ系半導体層１３同士の間隔を極力小さくする必要がある。実験によれば、その間隔は２０μｍ以下であって、望ましくは１０μｍ以下である。
次に、ＧａＮ系半導体の（０００１）面成長においては、その面に平行な方向の横方向成長速度は〈１１−２０〉方向が最も大きく、〈１−１００〉方向が最も小さくなることについて詳細に説明する。
ベース基板としてＣ面サファイア基板上にＭＯＣＶＤ法により厚さ２μｍのＧａＮ層を成長させたものを用いた。次に、このベース基板上にプラズマＣＶＤ法により厚さ０．３μｍのＳｉＯ2 膜を形成した。次に、図１０に示すように、フォトリソグラフィーおよびエッチングにより長さ８００μｍ、幅２０μｍのストライプウインドウ１２ａを角度１０°毎に扇状に形成した。図１０の横軸方向が角度０°である。この角度０°の方向はストライプウインドウ１２ａの長手方向が〈１１−２０〉方向となる方向であり、ストライプウインドウ１２ａからＧａＮがジャスト〈１−１００〉方向に成長する方向である。こうしてベース基板上に扇状にストライプウインドウ１２ａが形成されたものを再びＭＯＣＶＤ装置内に導入し、ＭＯＣＶＤ法により、ストライプウインドウ１２ａからＧａＮ層を選択成長させ、成長マスク１２上のＧａＮ層の横方向成長量（長さ）を測定した。このＧａＮ層の成長は温度１１００℃、圧力３０ｋＰａで行った。このＧａＮ層の成長時には、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用いた。その結果を図１１に示す。図１１の横軸はストライプウインドウ１２ａの長手方向の、ＧａＮ〈１１−２０〉方向からの角度、縦軸は成長マスク１２上の横方向成長量を示す。図１１に示すように、ストライプウインドウ１２ａの長手方向の、〈１１−２０〉方向からの角度が３０°および９０°である場合、言い換えると、ストライプウインドウ１２ａの長手方向が〈１−１００〉方向である場合には、〈１１−２０〉方向の成長マスク１２上のＧａＮ層の横方向成長量は約１４μｍである。これに対して、ストライプウインドウ１２ａの長手方向の、〈１１−２０〉方向からの角度が０°および６０°である場合、言い換えると、ストライプウインドウ１２ａの長手方向が〈１１−２０〉方向である場合には、〈１−１００〉方向の成長マスク１２上の横方向成長量は約３μｍと極めて小さい。従って、ＧａＮ層は〈１−１００〉方向には実質的に成長しないと言うことができる。なお、この〈１−１００〉方向のＧａＮ層の側面は傾斜している傾向にあり、（１−１０α）面で、αは−２から２の間にあった。α＝０が垂直面である。従って、島状のＧａＮ系半導体層を成長させる場合には（１−１００）面で区画することが可能である。
この第１の実施の形態によれば、成長マスク１２の複数のストライプウインドウ１２ａから成長マスク１２上に成長したＧａＮ系半導体層１３の結晶性は極めて良好である。また、複数の島状のＧａＮ系半導体層１３は互いに分離した状態で形成されているため、成長時および室温復帰時に各ＧａＮ系半導体層１３に発生する引っ張り応力または圧縮応力はこのＧａＮ系半導体層１３内だけに限定され、他のＧａＮ系半導体層１３にはこれらの引っ張り応力または圧縮応力の影響が及ばない。また、成長マスク１２とＧａＮ系半導体層１３とは化学結合していないので、ＧａＮ系半導体層１３内の応力は成長マスク１２とＧａＮ系半導体層１３との界面で起きる滑りによって緩和することができる。また、島状のＧａＮ系半導体層１３同士の間に間隙が存在することにより、ＧａＮ系半導体層１３が成長したベース基板１１全体として柔軟性があり、外力が加わったときに容易に変形し、撓むことができる。従って、ベース基板１１に反り、湾曲、変形などが僅かに存在していても、小さな外力によってそれらを容易に矯正することが可能となり、真空チャッキングによるベース基板１１のハンドリングなどが可能となり、ＧａＮ系半導体素子の製造プロセスを容易に実行することができる。
以上により、高品質半導体結晶からなる島状のＧａＮ系半導体層１３をベース基板１１の湾曲を抑えて成長させることができ、しかもＧａＮ系半導体層１３が極めて厚くてもクラックなどの発生を抑えることができ、大面積のＧａＮ系半導体素子を容易に実現することができる。
第２の実施の形態
第２の実施の形態によるＧａＮ系ショットキーダイオードおよびその製造方法について説明する。
まず、第１の実施の形態と同様にして、図１２Ａに示すように、ベース基板２１上に成長マスク２２を形成する。ベース基板２１としてはＣ面サファイア基板上に厚さ２μｍのＧａＮ層を成長させたものを用いた。成長マスク２２は、図２に示す成長マスク１２と同様にストライプウインドウ２２ａおよび補助ストライプウインドウ（図示せず）を有し、〈１１−２０〉方向の設計上のＧａＮ系半導体層の両端部の直ぐ内側の部分の成長マスク２２のストライプウインドウ２２ａは図４に示すように〈１−１００〉方向と等価な方向の辺を有するジグザグ形状を有する。例えば、成長マスク２２は厚さ０．３μｍのＳｉＯ2 膜により形成し、ストライプウインドウ２２ａの長さａは８００μｍ、幅ｂは５μｍ、ストライプウインドウ２２ａの周期ｐ1 は５５μｍ、周期ｐ2 は８１０μｍ、マスク部の幅は５０μｍ、補助ストライプウインドウの長さｃは８０μｍ、幅ｄは５μｍ、〈１−１００〉方向のストライプウインドウ２２ａとストライプウインドウ２２ａとの間隔は５μｍ、ストライプウインドウ２２ａの末端部と補助ストライプウインドウ２２ｂとの重なり合いの長さｑは３５μｍである。
次に、図１２Ｂに示すように、成長マスク２２を用いてＭＯＣＶＤ法によりｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層２３を（０００１）面方位に島状に成長させる。このｎ+ 型ＧａＮ層２３の厚さは例えば８μｍ、不純物濃度は例えば５×１０18ｃｍ-3とする。このｎ+ 型ＧａＮ層２３とｎ+ 型ＧａＮ層２３との間隔は例えば約１０μｍである。このｎ+ 型ＧａＮ層２３の成長は、例えば、温度１１００℃、圧力３０ｋＰａで行う。このｎ+ 型ＧａＮ層２３の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｎ型ドーパントとして窒素で希釈したシラン（ＳｉＨ4 ）を用いた。この場合、一つの島状のｎ+ 型ＧａＮ層２３は５本のストライプウインドウ２２ａから成長したものである。また、これらの５本のストライプウインドウ２２ａのうちの〈１１−２０〉方向の両側の２本のストライプウインドウ１２ａは図４に示すようなジグザグ形状を有し、ｎ+ 型ＧａＮ層２３の〈１１−２０〉方向への横方向成長を停止させる役目を果たしている。次に、縦方向への成長が促進されるように成長圧力を例えば８０ｋＰａに増加させ、結晶成長条件を調節してＭＯＣＶＤ法によりｎ+ 型ＧａＮ層２３上にｎ型ＧａＮ層２４を成長させる。このｎ型ＧａＮ層２４の厚さは例えば５μｍ、不純物濃度は例えば１×１０16ｃｍ-3とする。こうしてｎ型ＧａＮ層２４を成長させた後のｎ+ 型ＧａＮ層２３およびｎ型ＧａＮ層２４の全体の〈１１−２０〉方向の間隔は例えば約５μｍである。図１２Ｂに示すように、ｎ+ 型ＧａＮ層２３およびｎ型ＧａＮ層２４には、ストライプウインドウ２２ａの直上の部分および互いに隣接するストライプウインドウ２２ａから横方向成長したｎ+ 型ＧａＮ層２３同士が会合した部分に貫通転位２５が形成される。
次に、図１３Ａに示すように、例えばプラズマＣＶＤ法により全面に絶縁膜、例えば厚さが１μｍのＳｉＯ2 膜２６を形成した後、このＳｉＯ2 膜２６をフォトリソグラフィーおよびエッチングにより所定形状にパターニングし、ｎ型ＧａＮ層２４を部分的に露出させる。次に、こうして所定形状にパターニングされたＳｉＯ2 膜２６をマスクとしてｎ型ＧａＮ層２４を例えば塩素系のエッチングガスを用いた誘導結合プラズマ（ＩＣＰ）−反応性イオンエッチング（ＲＩＥ）によりエッチング除去し、ｎ+ 型ＧａＮ層２３を露出させる。
次に、図１３Ｂに示すように、例えば真空蒸着法により全面にオーミック金属膜を形成した後、このオーミック金属膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングし、露出したｎ+ 型ＧａＮ層２３上にオーミック電極２７を形成する。この後、例えば８００℃、３０秒のＲＴＡ（Rapid thermal annealing)を行い、オーミック電極２７をｎ+ 型ＧａＮ層２３とオーミック接触させる。オーミック金属膜としては、例えば、下から順にチタン（Ｔｉ）／アルミニウム（Ａｌ）／チタン（Ｔｉ）／金（Ａｕ）の多層膜を用い、各膜の厚さは例えば、一層目のＴｉ膜は１０ｎｍ、Ａｌ膜は３００ｎｍ、三層目のＴｉ膜は３０ｎｍ、Ａｕ膜は５００ｎｍとする。
次に、ＳｉＯ2 膜２６をフォトリソグラフィーおよびエッチングにより所定形状にパターニングし、貫通転位２５以外の部分のｎ型ＧａＮ層２４を部分的に露出させる。次に、フォトリソグラフィーにより形成されたレジストパターン（図示せず）をそのまま残した状態で、例えば真空蒸着法により全面にショットキー電極形成用の金属膜を形成する。この後、レジストパターンをその上に形成されたショットキー電極形成用の金属膜とともに除去する（リフトオフ）。こうして、ｎ型ＧａＮ層２４と接触した状態でショットキー電極２８が形成される。ショットキー電極形成用の金属膜としては、例えば、ニッケル（Ｎｉ）／金（Ａｕ）の二層膜を用い、各膜の厚さは例えばＮｉ膜は５０ｎｍ、Ａｕ膜は１０００ｎｍとする。ショットキー電極２８はＳｉＯ2 膜２６により貫通転位２５と直接接触するのが防止されているため、貫通転位２５に沿っての電流リークを防止することができる。
次に、図１４に示すように、オーミック電極２７上にＡｕからなるパッド電極２９を形成し、ショットキー電極２８上にＡｕからなるパッド電極３０を形成する。
この後、上述のようにしてダイオード構造が形成されたベース基板２１を例えば一つのチップに一つの島状のｎ+ 型ＧａＮ層２３およびｎ型ＧａＮ層２４が含まれるようにチップ化し、目的とするＧａＮ系ショットキーダイオードを製造する。
第２の実施の形態によれば、ＧａＮ系ショットキーダイオードにおいて第１の実施の形態と同様な利点を得ることができる。
第３の実施の形態
第３の実施の形態によるＧａＮ系ショットキーダイオードおよびその製造方法について説明する。
まず、第１の実施の形態と同様にして、図１５Ａに示すように、ベース基板３１上に成長マスク３２を形成する。ベース基板３１としてはＣ面サファイア基板上に厚さ２μｍのＧａＮ層を成長させたものを用いた。成長マスク３２は、成長マスク１２と同様にストライプウインドウ３２ａおよび補助ストライプウインドウ（図示せず）を有する。例えば、成長マスク３２は厚さ０．３μｍのＳｉＯ2 膜により形成し、ストライプウインドウ３２ａの長さａは１０００μｍ、幅ｂは１０μｍ、ストライプウインドウ３２ａの周期ｐ1 は９０μｍ、周期ｐ2 は１０１０μｍ、マスク部の幅は８０μｍ、補助ストライプウインドウの長さｃは１２０μｍ、幅ｄは１０μｍ、〈１−１００〉方向のストライプウインドウ３２ａとストライプウインドウ３２ａとの間隔は１０μｍ、ストライプウインドウ３２ａの末端部と補助ストライプウインドウ３２ｂとの重なり合いの長さｑは５５μｍである。
次に、成長マスク３２を用いてＭＯＣＶＤ法によりｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層３３を（０００１）面方位に島状に成長させる。このｎ+ 型ＧａＮ層３３の厚さは例えば１０μｍ、不純物濃度は例えば５×１０18ｃｍ-3とする。このｎ+ 型ＧａＮ層３３とｎ+ 型ＧａＮ層３３との間隔は例えば約１０μｍである。このｎ+ 型ＧａＮ層３３の成長は、例えば、温度１１００℃、圧力３０ｋＰａで行う。このｎ+ 型ＧａＮ層３３の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｎ型ドーパントとして窒素で希釈したＳｉＨ4 を用いる。この場合、一つの島状のｎ+ 型ＧａＮ層３３は一つのストライプウインドウ３２ａから成長したものである。次に、縦方向への成長が促進されるように結晶成長条件を調節してＭＯＣＶＤ法によりｎ+ 型ＧａＮ層３３上にｎ型ＧａＮ層３４を成長させる。このｎ型ＧａＮ層３４の厚さは例えば５μｍ、不純物濃度は例えば１×１０16ｃｍ-3とする。こうしてｎ型ＧａＮ層３４を成長させた後のｎ+ 型ＧａＮ層３３およびｎ型ＧａＮ層３４の全体の〈１１−２０〉方向の間隔は例えば約５μｍである。ｎ+ 型ＧａＮ層３３およびｎ型ＧａＮ層３４には、ストライプウインドウ３２ａの直上の部分に貫通転位が形成されるが、その図示は省略する。
次に、例えばプラズマＣＶＤ法により全面に絶縁膜、例えば厚さが１μｍのＳｉＯ2 膜３５を形成した後、このＳｉＯ2 膜３５をフォトリソグラフィーおよびエッチングにより所定形状にパターニングし、ｎ型ＧａＮ層３４を部分的に露出させる。次に、こうして所定形状にパターニングされたＳｉＯ2 膜３５をマスクとしてｎ型ＧａＮ層３４を例えば塩素系のエッチングガスを用いたＩＣＰ−ＲＩＥによりエッチング除去し、図１５Ｂに示すように、ｎ+ 型ＧａＮ層３３を露出させる。
次に、例えば真空蒸着法により全面にオーミック金属膜を形成した後、このオーミック金属膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングし、露出したｎ+ 型ＧａＮ層３３上にオーミック電極３６を形成する。この後、例えば８００℃、３０秒のＲＴＡを行い、オーミック電極３６をｎ+ 型ＧａＮ層３３とオーミック接触させる。オーミック金属膜としては、例えば、下から順にＴｉ／Ａｌ／Ｔｉ／Ａｕの多層膜を用い、各膜の厚さは例えば、一層目のＴｉ膜は１０ｎｍ、Ａｌ膜は３００ｎｍ、三層目のＴｉ膜は３０ｎｍ、Ａｕ膜は５００ｎｍとする。
次に、ＳｉＯ2 膜３５をフォトリソグラフィーおよびエッチングにより所定形状にパターニングし、ｎ型ＧａＮ層３４を部分的に露出させる。次に、フォトリソグラフィーにより形成されたレジストパターン（図示せず）をそのまま残した状態で、例えば真空蒸着法により全面にショットキー電極形成用の金属膜を形成する。この後、レジストパターンをその上に形成されたショットキー電極形成用の金属膜とともに除去する（リフトオフ）。こうして、ｎ型ＧａＮ層３４と接触した状態でショットキー電極３７が形成される。ショットキー電極形成用の金属膜としては、例えば、Ｎｉ／Ａｕの二層膜を用い、各膜の厚さは例えばＮｉ膜は５０ｎｍ、Ａｕ膜は５００ｎｍとする。
次に、ショットキー電極３７上にこのショットキー電極３７より大きいパッド電極３８を形成し、オーミック電極３６上にパッド電極３９を形成する。
この後、上述のようにしてダイオード構造が形成されたベース基板３１を例えば一つのチップに一つの島状のｎ+ 型ＧａＮ層３３およびｎ型ＧａＮ層３４が含まれるようにチップ化し、目的とするＧａＮ系ショットキーダイオードを製造する。
第３の実施の形態によれば、ＧａＮ系ショットキーダイオードにおいて第１の実施の形態と同様な利点を得ることができる。
第４の実施の形態
第４の実施の形態によるＧａＮ系ショットキーダイオードおよびその製造方法について説明する。
まず、図１６Ａに示すように、（１１１）面方位のＳｉ基板４１ａ上に、例えば、厚さ５ｎｍのＡｌＮ膜と厚さ２０ｎｍのＧａＮ膜とを交互に積層した例えば厚さが約１μｍ程度のＡｌＮ／ＧａＮ多層膜４１ｂを成長させたベース基板４１上に第１の実施の形態と同様にして成長マスク４２を形成する。成長マスク４２は、成長マスク１２と同様にストライプウインドウ４２ａおよび補助ストライプウインドウ（図示せず）を有する。例えば、成長マスク４２は厚さ０．３μｍのＳｉＯ2 膜により形成し、ストライプウインドウ４２ａの長さａは１０００μｍ、幅ｂは１０μｍ、ストライプウインドウ４２ａの周期ｐ1 は９０μｍ、周期ｐ2 は１０１０μｍ、マスク部の幅は８０μｍ、補助ストライプウインドウの長さｃは１２０μｍ、幅ｄは１０μｍ、〈１−１００〉方向のストライプウインドウ４２ａとストライプウインドウ４２ａとの間隔は１０μｍ、ストライプウインドウ４２ａの末端部と補助ストライプウインドウ４２ｂとの重なり合いの長さｑは５５μｍである。
次に、成長マスク４２を用いてＭＯＣＶＤ法によりｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層４３を（０００１）面方位に島状に成長させる。このｎ+ 型ＧａＮ層４３の厚さは例えば８μｍ、不純物濃度は例えば５×１０18ｃｍ-3とする。このｎ+ 型ＧａＮ層４３とｎ+ 型ＧａＮ層４３との間隔は例えば約１０μｍである。このｎ+ 型ＧａＮ層４３の成長は、例えば、温度１１００℃、圧力３０ｋＰａで行う。このｎ+ 型ＧａＮ層４３の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｎ型ドーパントとして窒素で希釈したＳｉＨ4 を用いる。この場合、一つの島状のｎ+ 型ＧａＮ層４３は一つのストライプウインドウ４２ａから成長したものである。次に、縦方向への成長が促進されるように成長圧力を例えば８０ｋＰａに増加させ、結晶成長条件を調節してＭＯＣＶＤ法によりｎ+ 型ＧａＮ層４３上にｎ型ＧａＮ層４４を成長させる。このｎ型ＧａＮ層４４の厚さは例えば５μｍ、不純物濃度は例えば１×１０16ｃｍ-3とする。こうしてｎ型ＧａＮ層４４を成長させた後のｎ+ 型ＧａＮ層４３およびｎ型ＧａＮ層４４の全体の〈１１−２０〉方向の間隔は例えば約５μｍである。図１６Ａに示すように、ｎ+ 型ＧａＮ層４３およびｎ型ＧａＮ層４４には、ストライプウインドウ４２ａの直上の部分に貫通転位４５が形成される。
次に、図１６Ｂに示すように、例えば有機ＳＯＧ（Spin on glass)液（図示せず）を塗布してｎ+ 型ＧａＮ層４３およびｎ型ＧａＮ層４４の間の隙間を埋めて表面を平坦化した後、例えばプラズマＣＶＤ法により全面に絶縁膜、例えば厚さが１μｍのＳｉＯ2 膜４６を形成した後、このＳｉＯ2 膜４６をフォトリソグラフィーおよびエッチングにより所定形状にパターニングし、貫通転位４５の上の部分のＳｉＯ2 膜４６のみ残す。
次に、例えば真空蒸着法により全面にショットキー電極形成用の金属膜を形成してショットキー電極としての上部電極４７を形成する。ショットキー電極形成用の金属膜としては、例えば、Ｎｉ／Ａｕの二層膜を用い、各膜の厚さは例えばＮｉ膜は５０ｎｍ、Ａｕ膜は５００ｎｍとする。
次に、ベース基板４１のＳｉ基板４１ａを裏面側から研磨などにより例えば厚さ５０〜１００μｍ程度に薄層化した後、成長マスク４２のストライプウインドウ４２ａに対応する部分のＳｉ基板４１ａに例えば幅が約２０μｍ程度のストライプ状のビアホール４８を形成し、このビアホール４８の底部のＡｌＮ／ＧａＮ多層膜４１ｂを露出させる。
次に、ビアホール４８を通じてＡｌＮ／ＧａＮ多層膜４１ｂを例えば塩素系エッチングガスを用いたプラズマエッチングにより除去し、引き続いてビアホール４８を通じて成長マスク４２をエッチング除去してｎ+ 型ＧａＮ層４３を露出させる。
次に、Ｓｉ基板４１ａの裏面側から例えば真空蒸着法によりオーミック金属膜を形成して下部電極４９を形成する。オーミック金属膜としては、例えば、Ｔｉ／Ａｌ／ＮｉＡｕ多層膜を用いる。
この後、上述のようにしてダイオード構造が形成されたベース基板４１を例えば一つのチップに一つの島状のｎ+ 型ＧａＮ層４３およびｎ型ＧａＮ層４４が含まれるようにチップ化し、目的とするＧａＮ系ショットキーダイオードを製造する。
なお、必要に応じて、ビアホール４８の内部を例えばＡｕ、Ｃｕなどをメッキすることにより完全に埋めてＳｉ基板４１ａの裏面側の表面を平坦化した後に下部電極４９を形成するようにしてもよい。このようにビアホール４８の内部をＡｕ、Ｃｕなどで埋めることにより熱伝導性を向上させることができ、ＧａＮ系ショットキーダイオードの動作時の発熱による温度上昇を抑えることができる。
第４の実施の形態によれば、ＧａＮ系ショットキーダイオードにおいて第１の実施の形態と同様な利点を得ることができる。
第５の実施の形態
第５の実施の形態によるＧａＮ系ＭＩＳ（金属−絶縁体−半導体）電界効果トランジスタ（ＦＥＴ）およびその製造方法について説明する。
まず、図１７Ａに示すように、（１１１）面方位のＳｉ基板５１ａ上に、例えば厚さ５ｎｍのＡｌＮ膜と厚さ２０ｎｍのＧａＮ膜とを交互に積層した例えば厚さが約１μｍ程度のＡｌＮ／ＧａＮ多層膜５１ｂを成長させたベース基板５１上に第１の実施の形態と同様にして成長マスク５２を形成する。成長マスク５２は、成長マスク１２と同様にストライプウインドウ５２ａおよび補助ストライプウインドウ（図示せず）を有する。例えば、成長マスク５２は厚さ０．３μｍのＳｉＯ2 膜により形成し、ストライプウインドウ５２ａの長さａは１０００μｍ、幅ｂは１０μｍ、ストライプウインドウ５２ａの周期ｐ1 は９０μｍ、周期ｐ2 は１０１０μｍ、マスク部の幅は８０μｍ、補助ストライプウインドウの長さｃは１２０μｍ、幅ｄは１０μｍ、〈１−１００〉方向のストライプウインドウ５２ａとストライプウインドウ５２ａとの間隔は１０μｍ、ストライプウインドウ５２ａの末端部と補助ストライプウインドウ５２ｂとの重なり合いの長さｑは５５μｍである。
次に、成長マスク５２を用いてＭＯＣＶＤ法によりｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層５３を（０００１）面方位に島状に成長させる。このｎ+ 型ＧａＮ層５３の厚さは例えば８μｍ、不純物濃度は例えば５×１０18ｃｍ-3とする。このｎ+ 型ＧａＮ層５３とｎ+ 型ＧａＮ層５３との間隔は例えば約１０μｍである。このｎ+ 型ＧａＮ層５３の成長は、例えば、１１００℃、３０ｋＰａで行う。このｎ+ 型ＧａＮ層５３の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｎ型ドーパントとして窒素で希釈したＳｉＨ4 を用いる。この場合、一つの島状のｎ+ 型ＧａＮ層５３は一つのストライプウインドウ５２ａから成長したものである。次に、縦方向への成長が促進されるように成長圧力を例えば８０ｋＰａに増加させ、結晶成長条件を調節してＭＯＣＶＤ法によりｎ+ 型ＧａＮ層５３上にｎ型ＧａＮ層５４を成長させる。このｎ型ＧａＮ層５４の厚さは例えば５μｍ、不純物濃度は例えば１×１０16ｃｍ-3とする。こうしてｎ型ＧａＮ層５４を成長させた後のｎ+ 型ＧａＮ層５３およびｎ型ＧａＮ層５４の全体の〈１１−２０〉方向の間隔は例えば約５μｍである。
次に、図１７Ｂに示すように、ｎ型ＧａＮ層５４の成長に引き続いて、例えばｐ型不純物としてマグネシウム（Ｍｇ）がドープされたｐ+ 型ＧａＮ層５６を全面に成長させた後、このｐ+ 型ＧａＮ層５６をフォトリソグラフィーおよびエッチングにより所定形状にパターニングする。このｐ+ 型ＧａＮ層５６の厚さは例えば約５００ｎｍ、不純物濃度は例えば５×１０19ｃｍ-3とする。このｐ+ 型ＧａＮ層５６の成長は、例えば、温度１１００℃、圧力３０ｋＰａで行う。このｐ+ 型ＧａＮ層５６の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｐ型ドーパントとしてビス（シクロペンタジエニル）マグネシウム（Ｃｐ2 Ｍｇ）を用いる。このｐ+ 型ＧａＮ層５６のエッチングは、例えば塩素系のエッチングガスを用いたＩＣＰ−ＲＩＥにより行う。
次に、例えばＭＯＣＶＤ法により、所定形状にパターニングされたｐ+ 型ＧａＮ層５６を覆うように全面にｎ型不純物としてＳｉがドープされたｎ型ＧａＮ層５７を成長させ、引き続いて同じくｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層５８を成長させる。ｎ型ＧａＮ層５７の厚さは例えば１０００ｎｍ、不純物濃度は例えば１×１０17ｃｍ-3とし、ｎ+ 型ＧａＮ層５８の厚さは例えば１００ｎｍ、不純物濃度は例えば５×１０18ｃｍ-3とする。
次に、ｎ型ＧａＮ層５７およびｎ+ 型ＧａＮ層５８をフォトリソグラフィーおよびエッチングにより所定形状にパターニングした後、フォトリソグラフィーおよびエッチングによりｎ+ 型ＧａＮ層５８の一部を除去する。このエッチングは、例えば塩素系のガスを用いたＩＣＰ−ＲＩＥにより行う。
次に、例えばプラズマＣＶＤ法により例えばＳｉＯ2 膜やＳｉＮ膜などの絶縁膜を全面に形成した後、この絶縁膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングしてｎ型ＧａＮ層５７上にゲート絶縁膜５９を形成する。このゲート絶縁膜５９の厚さは例えば約５０ｎｍ程度とする。
次に、例えば真空蒸着法により全面にＮｉ膜を形成した後、このＮｉ膜を例えばフォトリソグラフィーおよびエッチングにより所定形状にパターニングすることによりゲート絶縁膜５９上にゲート電極６０を形成する。
次に、例えば真空蒸着法により全面にＴｉ／Ａｌ／Ａｕ多層膜を形成した後、このＴｉ／Ａｌ／Ａｕ多層膜を例えばフォトリソグラフィーおよびエッチングにより所定形状にパターニングすることによりｎ+ 型ＧａＮ層５８上にソース電極６１を形成する。
次に、ベース基板５１のＳｉ基板５１ａを裏面側から研磨などにより例えば厚さ５０〜１００μｍ程度に薄層化した後、成長マスク５２のストライプウインドウ５２ａに対応する部分のＳｉ基板５１ａに例えば幅が約２０μｍ程度のストライプ状のビアホール６２を形成し、このビアホール６２の底部にＡｌＮ／ＧａＮ多層膜５１ｂを露出させる。
次に、ビアホール６２を通じてＡｌＮ／ＧａＮ多層膜５１ｂを例えば塩素系エッチングガスを用いたプラズマエッチングにより除去し、引き続いてビアホール６２を通じて成長マスク５２をエッチング除去してｎ+ 型ＧａＮ層５３を露出させる。
次に、ベース基板５１の裏面側から例えば真空蒸着法によりオーミック金属膜を形成してドレイン電極６３を形成する。オーミック金属膜としては、例えば、Ｔｉ／Ａｌ／ＮｉＡｕ多層膜を用いる。
以上により、目的とするＧａＮ系ＭＩＳＦＥＴが製造される。
なお、必要に応じて、ｎ+ 型ＧａＮ層５８は、例えば、ｎ型ＡｌＧａＮ層またはノンドープのＡｌＧａＮ層で置き換えることができる。
また、必要に応じて、ビアホール６２の内部を例えばＡｕ、Ｃｕなどをメッキすることにより完全に埋めてベース基板５１の裏面側の表面を平坦化した後にドレイン電極６３を形成するようにしてもよい。このようにビアホール６２の内部をＡｕ、Ｃｕなどで埋めることにより熱伝導性を向上させることができ、ＧａＮ系ＭＩＳＦＥＴの動作時の発熱による温度上昇を抑えることができる。
このＧａＮ系ＭＩＳＦＥＴの動作について説明する。
このＧａＮ系ＭＩＳＦＥＴにおいては、ｎ+ 型ＧａＮ層５８がソース領域、ｎ+ 型ＧａＮ層５３がドレイン領域、ｎ型ＧａＮ層５４、５７がチャネル領域となる。チャネル領域としてのｎ型ＧａＮ層５７の下部には、高不純物濃度のｐ+ 型ＧａＮ層５６が設けられている。ゲート電極６０のソース電極６１側の端部の直下にはｎ+ 型ＧａＮ層５８が形成されていないため、チャネル領域としてのｎ型ＧａＮ層５７にはｐ+ 型ＧａＮ層５６による空乏層が広がる。このため、このＧａＮ系ＭＩＳＦＥＴはノーマリーオフ構造である。ゲート電極６０に正（＋）のバイアス電圧を印加することにより、このゲート電極６０の直下のゲート絶縁膜５９との界面付近のｎ型ＧａＮ層５７に電子が誘起され、その結果、ソース電極６１とドレイン電極６３との間にチャネルが形成されるため、このＧａＮ系ＭＩＳＦＥＴはオン状態となり、ソース電極６１とドレイン電極６３との間に電流が流れる。このＧａＮ系ＭＩＳＦＥＴにおいては、ｐ+ 型ＧａＮ層５６が持つ高いエネルギー障壁により、高いドレイン耐圧を得ることができる。また、高不純物濃度のｎ+ 型ＧａＮ層５８がソース領域を形成しているため、ソース抵抗を小さくすることができる。また、ｐ+ 型ＧａＮ層５６の下のｎ型ＧａＮ層５４の厚さは５μｍ程度と薄いにもかかわらず、ＧａＮの破壊電圧は３００Ｖ／μｍと十分に大きいため、高いドレイン耐圧を得ることができる。
この第５の実施の形態によれば、ＧａＮ系ＭＩＳＦＥＴにおいて第１の実施の形態と同様な利点を得ることができる。
第６の実施の形態
第６の実施の形態においては、第３の実施の形態によるＧａＮ系ショットキーダイオードの製造方法において、特に、ベース基板３１としてＣ面サファイア基板を用いる場合について説明する。
まず、第３の実施の形態と同様にして、図１５Ａに示すように、ベース基板３１としてのＣ面サファイア基板上に直接、成長マスク３２を形成する。
次に、こうして成長マスク３２を形成したＣ面サファイア基板をＭＯＣＶＤ装置に導入し、例えば、Ｈ2 とＮ2 との混合ガスからなるキャリアガス中において１１００℃で５分間保持することにより表面清浄化を行う。
次に、例えば、温度を５５０℃まで下げた後、ＮＨ3 およびＴＭＧを供給し、厚さが約３０ｎｍのアモルファス状のＧａＮ層を成長させる。
次に、ＮＨ3 を流しながら温度を１１５０℃に上昇させ、この温度で１０分間保持した後、例えば１０５０〜１１００℃の温度でＴＭＧおよびＳｉＨ4 を供給し、ｎ+ 型ＧａＮ層３３およびｎ型ＧａＮ層３４を成長させる。こうすることで、島状のｎ+ 型ＧａＮ層３３およびｎ型ＧａＮ層３４を成長させることができる。
この後の工程は第３の実施の形態と同様である。
この第６の実施の形態によれば、第３の実施の形態と同様な利点に加えて、ベース基板３１としてＣ面サファイア基板そのものを用いることができるため、Ｃ面サファイア基板上にＧａＮ層を成長させる必要がなく、その分だけＧａＮ系ショットキーダイオードの製造工程の簡略化を図ることができ、ＧａＮ系ショットキーダイオードの製造コストの低減を図ることができるという利点も得ることができる。
第７の実施の形態
第７の実施の形態によるＧａＮ系半導体素子の製造方法について説明する。
この第７の実施の形態においては、第１の実施の形態と同様にして、図１８Ａに示すように、ベース基板１１上に図３に示す成長マスク１２を用いてＧａＮ系半導体層１３を（０００１）面方位に島状に成長させた後、このＧａＮ系半導体層１３の上面（以下、「第１の面１３ａ」と称する。）上に必要な第１の電極１４を形成する。この第１の電極１４の材料およびこの第１の電極１４の形成方法は必要に応じて選ばれる。この第１の電極１４の材料は、この第１の電極１４がオーミック電極であるかショットキー電極であるか、あるいは、この第１の電極１４がコンタクトするＧａＮ系半導体層１３の最上層の導電型に応じて適宜選ばれる。具体的には、この第１の電極１４は、例えば、下から順にＮｉ／Ａｕ／Ｎｉの多層膜を用い、各膜の厚さは例えば、一層目のＮｉ膜は５ｎｍ、Ａｕ膜は５００ｎｍ、二層目のＮｉ膜は１００ｎｍとする。また、この第１の電極１４は、例えば、真空蒸着法やスパッタリング法などにより全面に第１の電極１４の形成用の金属膜または合金膜を形成した後、これらの金属膜または合金膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングすることにより形成する。図１８Ａにおいては、第１の電極１４は、ＧａＮ系半導体層１３の第１の面１３ａの周辺部を除いた部分、例えば縁から６μｍ以上内側の部分に形成されているが、ＧａＮ系半導体層１３の第１の面１３ａの全体に形成してもよい。
次に、図１８Ｂに示すように、成長マスク１２をウエットエッチング法などにより除去する。例えば、成長マスク１２がＳｉＯ2 膜からなる場合には、バッファードフッ酸を用いたウエットエッチングにより除去する。この成長マスク１２の除去は必須ではないが、後述のＧａＮ系半導体層１３の分離の歩留まりを向上させるために有効である。
次に、図１９に示すように、接着用金属１５を一方の主面に形成した第１の支持基板１６を用意し、この第１の支持基板１６の接着用金属１５をベース基板１１上のＧａＮ系半導体層１３の第１の面１３ａ上に形成した第１の電極１４と対向させる。接着用金属１５としては、はんだを用いることができ、より具体的には、例えばＡｕ／Ｓｎはんだ薄膜を用いる。また、第１の支持基板１６としては、例えば、Ｓｉなどの元素半導体、ＳｉＣ、 ＧａＡｓ、ＧａＰ、ＡｌＮ、ＧａＮ、ＺｎＯなどの化合物半導体、各種の金属、合金、窒化物系セラミックス、酸化物系セラミックス、ダイヤモンド、カーボン、プラスチックなどからなるものを用いることができ、必要に応じて選ばれる。第１の支持基板１６の典型的な例を挙げると、Ｓｉ基板である。
次に、図２０に示すように、第１の支持基板１６の接着用金属１５をベース基板１１上のＧａＮ系半導体層１３上に形成した第１の電極１４と接触させ、この状態で加熱を行って接着用金属１５を溶融させることにより第１の電極１４と溶着する。こうして、ベース基板１１上のＧａＮ系半導体層１３の第１の面１３ａ上に形成した第１の電極１４に第１の支持基板１６が接着される。例えば、接着用金属１５としてＡｕ／Ｓｎはんだ薄膜を用い、第１の電極１４が上述のＮｉ膜、Ａｕ膜およびその上のＮｉ膜からなる多層金属膜からなる場合には、第１の支持基板１６の接着用金属１５を第１の電極１４と接触させた状態で約２５０℃に加熱することにより、接着用金属１５を溶融させて第１の電極１４と溶着し、この第１の電極１４に第１の支持基板１６を接着する。
次に、図２１に示すように、上述のようにして接着により一体となったベース基板１１および第１の支持基板１６をベース基板１１とＧａＮ系半導体層１３との間で剥離する。具体的には、例えば、一体となったベース基板１１および第１の支持基板１６に超音波を当てて刺激することによりベース基板１１とＧａＮ系半導体層１３との間で剥離する。あるいは、一体となったベース基板１１および第１の支持基板１６の端面の一部に機械的な力を加えて刺激することによりベース基板１１とＧａＮ系半導体層１３との間で剥離するようにしてもよい。こうしてベース基板１１とＧａＮ系半導体層１３との間で剥離されることにより露出するＧａＮ系半導体層１３の面を第２の面１３ｂと称する。
次に、図２２に示すように、ＧａＮ系半導体層１３の第２の面１３ｂ上に必要な第２の電極１７を形成する。この第２の電極１７の材料およびこの第２の電極１７の形成方法は必要に応じて選ばれる。この第２の電極１７の材料は、この第２の電極１７がオーミック電極であるかショットキー電極であるか、あるいは、この第２の電極１７がコンタクトするＧａＮ系半導体層１３の最上層の導電型に応じて適宜選ばれる。具体的には、この第２の電極１７は、例えば、下から順にＴｉ／Ａｌ／Ａｕの多層膜を用い、各膜の厚さは例えば、Ｔｉ膜は５ｎｍ、Ａｌ膜は４５ｎｍ、Ａｕ膜は１０ｎｍとする。また、この第２の電極１７は、例えば、真空蒸着法やスパッタリング法などにより全面に第２の電極１７の形成用の金属膜または合金膜を形成した後、これらの金属膜または合金膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングすることにより形成する。図２２においては、第２の電極１７は、ＧａＮ系半導体層１３の第２の面１３ｂの全体に形成されているが、ＧａＮ系半導体層１３の第２の面１３ｂの周辺部を除いた部分、例えば縁から６μｍ以上内側の部分に形成してもよい。第２の電極１７がオーミック電極である場合には、必要に応じて、ＧａＮ系半導体層１３の第２の面１３ｂ上に第２の電極１７を形成した後、この第２の電極１７にレーザー光を照射してレーザーアニールを行うことにより、ＧａＮ系半導体層１３に対して第２の電極１７をより低抵抗でオーミック接触させることができる。例えば、第２の電極１７が上述のＴｉ膜、Ａｌ膜およびＡｕ膜からなる合計の厚さが５０ｎｍの多層金属膜からなる場合、波長２６６ｎｍのレーザー光を用いることにより、この多層金属膜の光透過率は〜２０％程度と低くレーザー光が十分に吸収されるため、ＧａＮ系半導体層１３と第２の電極１７との界面を十分に加熱することができ、十分なレーザーアニールを行うことができる。
次に、図２３に示すように、接着用金属（図示せず）を一方の主面に形成した第２の支持基板１８を用意し、この第２の支持基板１８の接着用金属を第１の支持基板１６上のＧａＮ系半導体層１３の第２の面１３ｂ上に形成した第２の電極１７と接触させ、この状態で加熱を行って接着用金属を溶融させることにより第２の電極１７と溶着する。こうして、第１の支持基板１６上のＧａＮ系半導体層１３の第２の面１３ｂに形成した第２の電極１７に第２の支持基板１８が接着される。例えば、接着用金属としてＡｕ／Ｓｎはんだ薄膜を用い、第２の電極１４が上述のＮｉ膜、Ａｕ膜およびその上のＮｉ膜からなる多層金属膜からなる場合には、第２の支持基板１８の接着用金属を第２の電極１７と接触させた状態で約２５０℃に加熱することにより、接着用金属を溶融させて第２の電極１７と溶着し、この第２の電極１７に第２の支持基板１８を接着する。接着用金属としては、はんだを用いることができ、より具体的には、例えばＡｕ／Ｓｎはんだ薄膜を用いる。また、第２の支持基板１８としては、第１の支持基板１６と同様に、例えば、Ｓｉなどの元素半導体、ＳｉＣ、 ＧａＡｓ、ＧａＰ、ＡｌＮ、ＧａＮ、ＺｎＯなどの化合物半導体、各種の金属、合金、窒化物系セラミックス、酸化物系セラミックス、ダイヤモンド、カーボン、プラスチックなどからなるものを用いることができ、必要に応じて選ばれるが、中でも放熱性に富む、例えばＣｕなどの金属または合金を用いることが好ましい。第２の支持基板１８の典型的な例を挙げると、Ｃｕ板（厚さは例えば１ｍｍ）にＡｕメッキおよびＡｕ／Ｓｎはんだ薄膜を形成したもの、あるいは、金属線路が形成されたＡｌＮセラミック基板である。
以上により、図２３に示すように、ＧａＮ系半導体層１３の第１の面１３ａに第１の電極１４が、第２の面１３ｂに第２の電極１７が形成された２端子ＧａＮ系半導体素子、具体的にはＧａＮ系ダイオードが、第１の支持基板１６と第２の支持基板１８との間に挟まれた状態で形成されている。第１の電極１４および第２の電極１７はアノードまたはカソードである。このＧａＮ系ダイオードは、ｐｎ接合ダイオードまたはショットキーダイオードであり、ｐｎ接合ダイオードでは第１の電極１４および第２の電極１７ともにオーミック電極、ショットキーダイオードでは第１の電極１４および第２の電極１７のうちの一方がショットキー電極、他方がオーミック電極である。第１の支持基板１６と第２の支持基板１８との間の間隔は例えば２０μｍ程度である。
ベース基板１１を剥離した後の第１の支持基板１６上のＧａＮ系半導体層１３側の表面のＳＥＭ像の一例を図２４に示す。ただし、ベース基板１１としては、Ｃ面サファイア基板上に厚さ２μｍのＧａＮ層を成長させたものを用いた。ＧａＮ系半導体層１３としてはＧａＮ層を成長させた。成長マスク１２としては図３に示すものと同様なパターンを有するものを用いた。成長マスク１２はプラズマＣＶＤ法により形成した厚さ０．３μｍのＳｉＯ2 膜により形成し、ストライプウインドウ１２ａの長さａは１２００μｍ、幅ｂは５μｍ、ストライプウインドウ１２ａの周期ｐ1 は８５μｍ、マスク部１２ｃの幅は８０μｍ、ストライプウインドウ１２ａの末端部同士の重なり合いの長さｒは６５μｍである。第１の支持基板１６としてＳｉ基板を用い、その上に接着用金属１５としてＡｕ／Ｓｎはんだ薄膜を形成した。ＧａＮ層の成長に際しては、まず、成長マスク１２を形成したベース基板１１上に従来公知の技術により低温ＧａＮバッファ層（図示せず）を成長させた。具体的には、ＭＯＣＶＤ法により、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、温度５３０℃で厚さ３０ｎｍの低温ＧａＮバッファ層を成長させた。この後、ＴＭＧの供給を停止し、例えば、温度を１１５０℃に上昇させた後、再びＴＭＧを供給し、圧力３０ｋＰａでＧａＮの成長を行った。こうして島状にＧａＮ層を成長させた。このＧａＮ層の厚さは１５μｍである。図２４に示すように、剥離によって出現したストライプ状の島状のＧａＮ層の群が見える。図２４のストライプ状の島状のＧａＮ層の端部の拡大図を図２５Ａに、この島状のＧａＮ層の中央部の拡大図を図２５Ｂに示す。
図３に示す成長マスク１２のストライプウインドウ１２ａの幅ｂおよびマスク部１２ｃの幅を種々に変化させて、ベース基板１１からのＧａＮ系半導体層１３の剥離の程度を調べた結果について説明する。成長マスク１２はプラズマＣＶＤ法により形成した厚さ０．３μｍのＳｉＯ2 膜により形成した。ベース基板１１、ＧａＮ系半導体層１３、このＧａＮ系半導体層１３の成長条件、第１の支持基板１６および接着用金属１５については図２４に示す試料と同様である。ＧａＮ系半導体層１３としてのＧａＮ層の第１の面１３ａには、第１の電極１４としてＮｉ／Ａｕ／Ｎｉの多層膜（各膜の厚さは、一層目のＮｉ膜は５ｎｍ、Ａｕ膜は５００ｎｍ、二層目のＮｉ膜は１００ｎｍ）を形成した。ＧａＮ系半導体層１３としてのストライプ状のＧａＮ層とこれに隣接するストライプ状のＧａＮ層との間隔は概ね５〜８μｍ程度となるようにした。周期ｐ1 が１０μｍ以下であると隣接するＧａＮ層同士が合体しやすいので、これを防止するために、成長マスク１２に図５に示すような部分を形成した。ストライプウインドウ１２ａの幅ｂは１μｍ、３μｍ、５μｍ、１０μｍ、２０μｍの５水準に変化させ、マスク部１２ｃの幅は３μｍ、５μｍ、１０μｍ、５０μｍ、８０μｍ、１００μｍの６水準に変化させた。
ベース基板１１としてのサファイア基板から剥離されたストライプ状のＧａＮ層の本数を数え、総本数に対する割合を計測した。表１にその結果を示す。なお、表１の斜線部は実験を行っていない部分である。
表１より、ストライプウインドウ１２ａの幅ｂが２０μｍではＧａＮ層を殆ど剥離することができないことが分かる。その理由は、ＧａＮ層の第１の面１３ａに対する第１の電極１４としてのＮｉ／Ａｕ／Ｎｉ多層膜の接着強度と幅ｂが２０μｍのストライプウインドウ１２ａにおけるサファイア基板とＧａＮ層との接着強度とを比較した場合、後者の方が前者よりも強いためであると考えられる。ストライプ状のＧａＮ層の幅は実用的には１５０μｍ程度以下であるから、ストライプウインドウ１２ａの幅ｂは２０μｍ以下であることが望ましいと言える。また、表１より、マスク部１２ｃの幅がストライプウインドウ１２ａの幅ｂよりも小さいときは、ＧａＮ層を剥離することができないことが分かる。このことから、成長マスク１２における（ストライプウインドウ１２ａの幅ｂ／マスク部１２ｃの幅）≦１であることが望ましいと言える。
この第７の実施の形態によれば、第１の実施の形態と同様な利点に加えて、以下のような種々の利点を得ることができる。すなわち、ベース基板１１上に成長させたＧａＮ系半導体層１３の第１の面１３ａに第１の支持基板１６を接着し、この第１の支持基板１６およびＧａＮ系半導体層１３をベース基板１１から剥離し、その後、ＧａＮ系半導体層１３の第２の面１３ｂに第２の支持基板１８を接着している。このため、例えば、第２の支持基板１８として高熱伝導性基板を用いることにより、第１の支持基板１６と第２の支持基板１８との間に挟まれた２端子ＧａＮ系半導体素子の放熱性の大幅な向上を図ることができ、高放熱性２端子ＧａＮ系半導体素子を実現することができる。
また、この第７の実施の形態によれば、サファイア基板上にＧａＮ系半導体層を成長させた後にサファイア基板を剥離する方法として従来より用いられているレーザーリフト技術を用いる必要がないため、レーザーリフトオフ技術を用いる場合の種々の問題がない。すなわち、レーザーリフトオフ技術では、パルス高出力レーザーにより発振される波長２６６ｎｍのレーザー光をサファイア基板側から照射し、サファイア基板とＧａＮ系半導体層との界面から数１００ｎｍの深さまでのＧａＮ系半導体層の吸収により、その部分の温度を急激に高温に上昇させて熱分解し、生成した窒素（Ｎ2 ）ガスの圧力によりサファイア基板とＧａＮ系半導体層との界面でサファイア基板が剥離する。このレーザーリフトオフ技術は、局部的にサファイア基板を剥離するのには有効であるものの、発生する窒素ガスの圧力制御に難点があるため、大面積にわたりサファイア基板を剥離しようとすると、剥離の圧力がサファイア基板の面内で不均一となり、局部的に圧力が上昇することによる不均一な押し上げ効果により、ＧａＮ系半導体層にクラックが発生したり破壊が起こってしまう。このため、ＧａＮ系半導体層を無傷に保ったまま、レーザー光の照射面積全面にわたってサファイア基板を剥離することは困難であった。これに対し、この第７の実施の形態によれば、ＧａＮ系半導体層１３を無傷に保ったまま、サファイア基板などのベース基板１１をベース基板１１の全面にわたってＧａＮ系半導体層１３から容易に剥離することができるので、これらの問題がない。また、レーザーリフトオフ技術では、高価なパルス高出力レーザーを用いる必要があるのに対し、この第７の実施の形態によれば、このようなパルス高出力レーザーを用いる必要がないため、ＧａＮ系半導体素子の製造コストの低減を図ることができる。
第８の実施の形態
第８の実施の形態による縦伝導型ＧａＮ系ショットキーダイオードの製造方法について説明する。
まず、図２６に示すように、ベース基板３１上に、図３に示す成長マスク１２と同様な成長マスク３２を形成する。
次に、成長マスク３２を用いてＭＯＣＶＤ法によりｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層３３を（０００１）面方位に島状に成長させる。この場合、一つの島状のｎ+ 型ＧａＮ層３３は一つのストライプウインドウ３２ａから成長したものである。このｎ+ 型ＧａＮ層３３とｎ+ 型ＧａＮ層３３との間隔は例えば約１０μｍである。このｎ+ 型ＧａＮ層３３の成長は、例えば、温度は１１００℃、圧力は横方向の成長モードが主体となる３０ｋＰａで行う。このｎ+ 型ＧａＮ層３３の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｎ型ドーパントとして窒素で希釈したＳｉＨ4 を用いる。原料ガス供給条件（例えば、ＴＭＧの供給量とＮＨ3 の供給量との比など）の制御により、例えば、ｎ+ 型ＧａＮ層３３の幅７０μｍに対してｎ+ 型ＧａＮ層３３の厚さが約１５μｍ程度となるようにする。ｎ+ 型ＧａＮ層３３の不純物濃度は例えば１×１０18ｃｍ-3とする。
次に、ＳｉＨ4 の供給量を減少させ、さらに成長圧力を例えば６０ｋＰａとし、かつＴＭＧ供給量を例えば２倍に増加させ、縦方向成長が主体となる成長条件でＭＯＣＶＤ法によりｎ+ 型ＧａＮ層３３上にｎ型ＧａＮ層３４を成長させる。このｎ型ＧａＮ層３４の厚さは例えば５μｍ、不純物濃度は例えば３×１０16ｃｍ-3とする。こうしてｎ型ＧａＮ層３４を成長させた後のｎ+ 型ＧａＮ層３３の側面からの横方向へのｎ型ＧａＮ層３４の張り出し距離は片側で約４μｍである。ｎ+ 型ＧａＮ層３３およびｎ型ＧａＮ層３４には、ストライプウインドウ３２ａの直上の部分に貫通転位が形成される。
次に、例えばプラズマＣＶＤ法により全面に絶縁膜、例えば厚さが１μｍのＳｉＯ2 膜３５を形成した後、このＳｉＯ2 膜３５をフォトリソグラフィーおよびエッチングにより所定形状にパターニングし、ｎ型ＧａＮ層３４の上面のｎ型ＧａＮ層３４の側面から約５μｍの範囲の周辺部およびストライプウインドウ３２ａの直上の幅８μｍの部分にストライプ状のＳｉＯ2 膜３５を形成する。このＳｉＯ2 膜３５は、後述のショットキー電極３７の端部における電界集中を緩和するためのフィールドプレート（field plate)としての役割を果たすために設けられたものである。
次に、例えば真空蒸着法により全面にショットキー電極形成用の金属膜を形成した後、この金属膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングする。この金属膜としては、Ｎｉ／Ａｕ／Ｎｉ／Ａｕの多層膜（各膜の厚さは、一層目のＮｉ膜は２０ｎｍ、一層目のＡｕ膜は１００ｎｍ、二層目のＮｉ膜は２０ｎｍ、二層目のＡｕ膜は５００ｎｍ）を形成した。こうして、ＳｉＯ2 膜３５の開口部においてｎ型ＧａＮ層３４と接触した状態でショットキー電極３７が形成される。ここで、Ｎｉ／Ａｕ／Ｎｉ／Ａｕ多層膜における二層目のＮｉ膜は、第１の支持基板１６の一方の主面に形成する接着用金属１５として用いられるＡｕ／Ｓｎはんだ薄膜からのＳｎの拡散を防ぐためのバリア層として設けられている。
この後、第７の実施の形態と同様にして、接着用金属１５が形成された第１の支持基板１６の接着、ベース基板３１の剥離、接着用金属が形成された第２の支持基板１８の接着などの工程を実行して、目的とするＧａＮ系ショットキーダイオードを製造する。こうして製造されるＧａＮ系ショットキーダイオードにおいては、ｎ型ＧａＮ層３４の一方の面にショットキー電極３７が、ｎ+ 型ＧａＮ層３３の一方の面にオーミック電極が形成されている。従って、このＧａＮ系ショットキーダイオードでは、ショットキー電極３７とオーミック電極との間をｎ+ 型ＧａＮ層３３およびｎ型ＧａＮ層３４の積層方向、言い換えれば縦方向に電流が流れる。すなわち、このＧａＮ系ショットキーダイオードは縦方向伝導型である。
この第８の実施の形態によれば、縦方向伝導型ＧａＮ系ショットキーダイオードにおいて第７の実施の形態と同様な利点を得ることができる。
第９の実施の形態
第９の実施の形態による大面積パワーＧａＮ系ショットキーダイオードの製造方法について説明する。
まず、図２７に示すように、ベース基板（図示せず）上に成長マスク７１を形成する。この成長マスク７１は、最終的に一つの素子となる長方形のチップ領域７２毎に、図２に示す成長マスク１２のストライプウインドウ１２ａと同様なストライプウインドウ７１ａを有する。一つのチップ領域７２には、〈１１−２０〉方向にストライプウインドウ７１ａが複数本、例えば６００本含まれる。例えば、ストライプウインドウ７１ａの長さａは１２００μｍ、幅ｂは１μｍ、マスク部７１ｃの幅は３μｍ、ストライプウインドウ７１ａの周期ｐ1 は４μｍである。この場合、例えば、チップ領域７２の大きさは、〈１１−２０〉方向は２４００μｍ、〈１−１００〉方向は１３００μｍである。この場合、成長マスク７１は、ストライプウインドウ７１ａに加えて、互いに隣接するチップ領域７２の互いに対向する一対の辺に沿って、各ストライプウインドウ７１ａから成長する島状のＧａＮ系半導体層１３同士が〈１１−２０〉方向において合体しないようにするための合体防止用ウインドウ７１ｄを有する。この合体防止用ウインドウ７１ｄは、ストライプウインドウ７１ａと同様な形状のウインドウの一辺に、例えば２０μｍのピッチで形成され、〈１１−２０〉方向および〈１−１００〉方向に平行な辺を有する大きさｓ1 ×ｓ2 （例えば、ｓ1 ＝４μｍ、ｓ2 ＝１０μｍ）の長方形のウインドウを設けたものにより構成されている。互いに隣接するチップ領域７２の互いに対向する一対の辺に沿って形成された合体防止用ウインドウ７１ｄ間の間隔は例えば１５μｍである。
次に、成長マスク７１を用いてＭＯＣＶＤ法によりｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層７３を（０００１）面方位に島状に成長させる。このｎ+ 型ＧａＮ層７３の成長は、例えば、温度は１１００℃、圧力は成長が縦方向および横方向ともに進む成長モードとなる６０ｋＰａで行う。この場合、各チップ領域７２において各ストライプウインドウ７１ａから成長するｎ+ 型ＧａＮ層７３同士が合体し、全体として一つの大きなｎ+ 型ＧａＮ層７３が得られる。このｎ+ 型ＧａＮ層７３の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｎ型ドーパントとして窒素で希釈したＳｉＨ4 を用いた。ｎ+ 型ＧａＮ層７３の不純物濃度は例えば１×１０18ｃｍ-3とする。例えば、ｎ+ 型ＧａＮ層７３の厚さが１０μｍに達したときに、ＳｉＨ4 の供給量を減少させ、ｎ型ＧａＮ層を厚さ約８μｍ成長させた。ｎ型ＧａＮ層の不純物濃度は例えば１×１０16ｃｍ-3とする。
合体防止用ウインドウ７１ｄがｎ+ 型ＧａＮ層７３の〈１１−２０〉方向の成長を阻害する理由は、図５に示す成長マスク１２を用いた場合と本質的に同様である。すなわち、この合体防止用ウインドウ７１ｄを起点としてｎ+ 型ＧａＮ層７３に成長速度の遅い｛１−１００｝面が形成される。｛１−１００｝面は｛１１−２０｝面と３０°または９０°傾いており、図２７に示すように三角形状となるため、成長が停止する。この結果、図２７に示すように、互いに隣接するチップ領域７２の間のｎ+ 型ＧａＮ層７３およびｎ型ＧａＮ層が素子分離帯部分を介して互いに分離される。
この後、第７の実施の形態と同様にして、接着用金属１５が形成された第１の支持基板１６の接着、ベース基板の剥離、接着用金属が形成された第２の支持基板１８の接着などの工程を実行して、目的とする大面積パワーＧａＮ系ショットキーダイオードを製造する。こうして製造される大面積パワーＧａＮ系ショットキーダイオードにおいては、ｎ型ＧａＮ層７４の一方の面にショットキー電極が、ｎ+ 型ＧａＮ層７３の一方の面にオーミック電極が形成されている。従って、この大面積パワーＧａＮ系ショットキーダイオードでは、ショットキー電極とオーミック電極との間をｎ+ 型ＧａＮ層７３およびｎ型ＧａＮ層の積層方向、言い換えれば縦方向に電流が流れる。すなわち、この大面積パワーＧａＮ系ショットキーダイオードは縦方向伝導型である。
この第９の実施の形態によれば、縦方向伝導型の大面積パワーＧａＮ系ショットキーダイオードにおいて第７の実施の形態と同様な利点を得ることができる。
第１０の実施の形態
第１０の実施の形態によるＧａＮ系ショットキーダイオードの製造方法について説明する。
まず、第４の実施の形態と同様な（１１１）面方位のＳｉ基板４１ａ上に、例えば厚さ３０ｎｍのＡｌＮ膜および厚さ２０ｎｍのＧａＮ膜を例えばＭＯＣＶＤ法により例えば１１００℃の温度で順次成長させ、こうして得られたベース基板上に第１の実施の形態と同様にして成長マスク４２を形成する。成長マスク４２は、第１の実施の形態の成長マスク１２と同様にストライプウインドウ４２ａおよび補助ストライプウインドウ（図示せず）を有する。例えば、成長マスク４２は厚さ０．３μｍのＳｉＯ2 膜により形成し、ストライプウインドウ４２ａの長さａは１０００μｍ、幅ｂは１０μｍ、ストライプウインドウ４２ａの周期ｐ1 は９０μｍ、周期ｐ2 は１０１０μｍ、マスク部の幅は８０μｍ、補助ストライプウインドウの長さｃは１２０μｍ、幅ｄは１０μｍ、〈１−１００〉方向のストライプウインドウ４２ａとストライプウインドウ４２ａとの間隔は１０μｍ、ストライプウインドウ４２ａの末端部と補助ストライプウインドウ４２ｂとの重なり合いの長さｑは５５μｍである。
次に、成長マスク４２を用いてＭＯＣＶＤ法によりｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層４３を（０００１）面方位に島状に成長させる。このｎ+ 型ＧａＮ層４３の厚さは例えば８μｍ、不純物濃度は例えば５×１０18ｃｍ-3とする。このｎ+ 型ＧａＮ層４３とｎ+ 型ＧａＮ層４３との間隔は例えば約１０μｍである。このｎ+ 型ＧａＮ層４３の成長は、例えば、温度１１００℃、圧力３０ｋＰａで行う。このｎ+ 型ＧａＮ層４３の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｎ型ドーパントとして窒素で希釈したＳｉＨ4 を用いる。この場合、一つの島状のｎ+ 型ＧａＮ層４３は一つのストライプウインドウ４２ａから成長したものである。次に、縦方向への成長が促進されるように成長圧力を例えば８０ｋＰａに増加させ、結晶成長条件を調節してＭＯＣＶＤ法によりｎ+ 型ＧａＮ層４３上にｎ型ＧａＮ層４４を成長させる。このｎ型ＧａＮ層４４の厚さは例えば５μｍ、不純物濃度は例えば１×１０16ｃｍ-3とする。こうしてｎ型ＧａＮ層４４を成長させた後のｎ+ 型ＧａＮ層４３およびｎ型ＧａＮ層４４の全体の〈１１−２０〉方向の間隔は例えば約５μｍである。図１６Ａに示すように、ｎ+ 型ＧａＮ層４３およびｎ型ＧａＮ層４４には、ストライプウインドウ４２ａの直上の部分に貫通転位４５が形成される。
この後、ｎ型ＧａＮ層４４上にショットキー電極（図示せず）を形成し、さらに、第７の実施の形態と同様にして、接着用金属１５が形成された第１の支持基板１６の接着、ベース基板の剥離、接着用金属が形成された第２の支持基板の接着などの工程を実行して、目的とするＧａＮ系ショットキーダイオードを製造する。
この第１０の実施の形態によれば、ＧａＮ系ショットキーダイオードにおいて第７の実施の形態と同様な利点を得ることができる。
第１１の実施の形態
第１１の実施の形態によるＧａＮ系発光ダイオードの製造方法について説明する。
まず、第１の実施の形態と同様にして、図２８に示すように、ベース基板８１上に成長マスク８２を形成する。ベース基板８１としては、Ｃ面サファイア基板上に厚さ２μｍのＧａＮ層を成長させたものを用いる。成長マスク８２は、成長マスク１２と同様にストライプウインドウ８２ａおよび補助ストライプウインドウ（図示せず）を有する。例えば、成長マスク８２は厚さ０．３μｍのＳｉＯ2 膜により形成し、ストライプウインドウ８２ａの長さａは１０００μｍ、幅ｂは１０μｍ、ストライプウインドウ８２ａの周期ｐ1 は９０μｍ、周期ｐ2 は１０１０μｍ、マスク部の幅は８０μｍ、補助ストライプウインドウの長さｃは１２０μｍ、幅ｄは１０μｍ、〈１−１００〉方向のストライプウインドウ３２ａとストライプウインドウ３２ａとの間隔は１０μｍ、ストライプウインドウ３２ａの末端部と補助ストライプウインドウ３２ｂとの重なり合いの長さｑは５５μｍである。
次に、成長マスク８２を用いてＭＯＣＶＤ法によりｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層８３を（０００１）面方位に島状に成長させる。このｎ+ 型ＧａＮ層８３の厚さは例えば１０μｍ、不純物濃度は例えば５×１０18ｃｍ-3とする。このｎ+ 型ＧａＮ層８３とｎ+ 型ＧａＮ層８３との間隔は例えば約１０μｍである。このｎ+ 型ＧａＮ層８３の成長は、例えば、温度１１００℃、圧力３０ｋＰａで行う。このｎ+ 型ＧａＮ層８３の成長時には、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｎ型ドーパントとして窒素で希釈したＳｉＨ4 を用いる。この場合、一つの島状のｎ+ 型ＧａＮ層８３は一つのストライプウインドウ３２ａから成長したものである。次に、縦方向への成長が促進されるように結晶成長条件を調節してＭＯＣＶＤ法によりｎ+ 型ＧａＮ層８３上にｎ型ＧａＮ層８４を成長させる。このｎ型ＧａＮ層８４の厚さは例えば５μｍ、不純物濃度は例えば１×１０16ｃｍ-3とする。こうしてｎ型ＧａＮ層８４を成長させた後のｎ+ 型ＧａＮ層８３およびｎ型ＧａＮ層８４の全体の〈１１−２０〉方向の間隔は例えば約５μｍである。ｎ+ 型ＧａＮ層８３およびｎ型ＧａＮ層８４には、ストライプウインドウ８２ａの直上の部分に貫通転位が形成されるが、その図示は省略する。
引き続いて、ＭＯＣＶＤ法により、ｎ型ＧａＮ層８４上に例えばＩｎＧａＮ／ＧａＮ多重量子井戸構造（ＭＱＷ）を有する発光層８５およびｐ+ 型ＧａＮ層８６を成長させる。発光層８５の厚さは一般には５０ｎｍ以下、ｐ+ 型ＧａＮ層８６の厚さは例えば１００ｎｍ程度と非常に薄いので、これらの発光層８５およびｐ+ 型ＧａＮ層８６のｎ型ＧａＮ層８４の側面への成長は殆ど無視できる。
次に、例えばプラズマＣＶＤ法により全面に絶縁膜、例えば厚さが１μｍのＳｉＯ2 膜３５を形成した後、このＳｉＯ2 膜８７をフォトリソグラフィーおよびエッチングにより所定形状にパターニングし、ｐ+ 型ＧａＮ層８６を部分的に露出させる。
次に、例えば真空蒸着法により全面にオーミック金属膜を形成した後、この金属膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングする。こうして、ｐ+ 型ＧａＮ層８６と接触した状態でｐ側電極８８が形成される。オーミック金属膜としては、例えば、Ｎｉ／Ａｕの二層膜を用い、各膜の厚さは例えばＮｉ膜は５０ｎｍ、Ａｕ膜は５００ｎｍとする。
この後、第７の実施の形態と同様にして、接着用金属１５が形成された第１の支持基板１６の接着、ベース基板８１の剥離を行う。
次に、ベース基板８１の剥離によって露出したｎ+ 型ＧａＮ層８３の表面に透明オーミック電極として例えばＺｎＯ薄膜を形成する。
以上により、目的とするＧａＮ系発光ダイオードを製造することができる。
第１１の実施の形態によれば、ＧａＮ系発光ダイオードにおいて第１および第７の実施の形態と同様な利点を得ることができる。
第１２の実施の形態
第１２の実施の形態による２端子・３端子ＧａＮ系複合半導体素子の製造方法について説明する。
まず、第１の実施の形態と同様にして、図２９に示すように、ベース基板９１上に成長マスク９２を形成する。ベース基板９１としては、例えば、Ｃ面サファイア基板上に厚さ２μｍのＧａＮ層を成長させたものを用いる。成長マスク９２は、成長マスク１２と同様にストライプウインドウ９２ａおよび補助ストライプウインドウ（図示せず）を有する。例えば、成長マスク９２は厚さ０．３μｍのＳｉＯ2 膜により形成し、ストライプウインドウ９２ａの長さａは１０００μｍ、幅ｂは５μｍ、ストライプウインドウ９２ａの周期ｐ1 は９０μｍ、周期ｐ2 は１０１０μｍ、マスク部の幅は８０μｍ、補助ストライプウインドウの長さｃは１２０μｍ、幅ｄは１０μｍ、〈１−１００〉方向のストライプウインドウ９２ａとストライプウインドウ９２ａとの間隔は１０μｍ、ストライプウインドウ９２ａの末端部と補助ストライプウインドウ９２ｂとの重なり合いの長さｑは５５μｍである。
次に、成長マスク９２を用いてＭＯＣＶＤ法によりｎ型不純物としてＳｉがドープされたｎ+ 型ＧａＮ層９３を（０００１）面方位に島状に成長させる。このｎ+ 型ＧａＮ層９３の厚さは例えば１５μｍ、不純物濃度は例えば１×１０17ｃｍ-3とする。このｎ+ 型ＧａＮ層９３とｎ+ 型ＧａＮ層９３との間隔は例えば約５〜１０μｍである。このｎ+ 型ＧａＮ層９３の成長は、例えば、温度１１００℃、圧力３０ｋＰａで行う。このｎ+ 型ＧａＮ層９３の成長時には、例えば、原料ガスとしてＴＭＧおよびＮＨ3 を用い、キャリアガスとしてＨ2 およびＮ2 を用い、ｎ型ドーパントとして窒素で希釈したＳｉＨ4 を用いる。この場合、一つの島状のｎ+ 型ＧａＮ層９３は一つのストライプウインドウ９２ａから成長したものである。次に、縦方向への成長が促進されるように結晶成長条件を調節してＭＯＣＶＤ法によりｎ+ 型ＧａＮ層９３上にｎ型ＧａＮ層９４を成長させる。このｎ型ＧａＮ層９４の厚さは例えば４μｍ、不純物濃度は例えば１×１０16ｃｍ-3とする。こうしてｎ型ＧａＮ層９４を成長させた後のｎ+ 型ＧａＮ層９３およびｎ型ＧａＮ層９４の全体の〈１１−２０〉方向の間隔は例えば約５μｍである。ｎ+ 型ＧａＮ層９３およびｎ型ＧａＮ層９４には、ストライプウインドウ９２ａの直上の部分に貫通転位が形成されるが、その図示は省略する。
引き続いて、ＭＯＣＶＤ法により、ｎ型ＧａＮ層９４上にｐ+ 型ＧａＮ層９５を成長させる。このｐ+ 型ＧａＮ層９５の厚さは例えば約５００ｎｍ、不純物濃度は例えば１×１０19ｃｍ-3とする。次に、このｐ+ 型ＧａＮ層９５のうちの後述の３端子素子（トランジスタ）のゲートの直下の部分をエッチングにより除去する。
次に、ＭＯＣＶＤ法により、全面にｎ型ＧａＮ層９６およびＡｌＧａＮ層９７を順次成長させる。ｎ型ＧａＮ層９６の厚さは例えば約８００ｎｍ、不純物濃度は例えば１×１０17ｃｍ-3とする。ＡｌＧａＮ層９７の厚さは例えば３０ｎｍ、Ａｌ組成は例えば０．２５とする。
次に、３端子素子（トランジスタ）をエンハンスモード型とするために、ゲート部分のＡｌＧａＮ層９７をドライエッチングにより除去する。ＡｌＧａＮ層９７とｎ型ＧａＮ層９６との界面近傍には２次元電子ガスが生成されるが、このようにゲート部分のＡｌＧａＮ層９７を除去することにより、ゲート部分に２次元電子ガスが存在しなくなり、かつ、ｐ+ 型ＧａＮ層９５によるバンド引き上げ効果により、ゲート下のｎ型ＧａＮ層９６が空乏化する。
次に、例えばプラズマＣＶＤ法により全面に絶縁膜、例えば厚さが２０ｎｍのＳｉＯ2 膜を形成した後、このＳｉＯ2 膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングする。こうして、ゲート部分のｎ型ＧａＮ層９６上にＳｉＯ2 膜からなるゲート絶縁膜９８を形成する。
次に、例えば真空蒸着法により全面にショットキー電極形成用の金属膜を形成した後、この金属膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングする。この金属膜としては、例えば、Ｎｉ／Ａｕ二層膜（各膜の厚さは、一層目のＮｉ膜は５０ｎｍ、一層目のＡｕ膜は５００ｎｍ）を形成する。こうして、ゲート絶縁膜９８上にゲート電極９９が形成される。
次に、ｎ型ＧａＮ層９６をフォトリソグラフィーおよびドライエッチングにより所定形状にパターニングし、ｐ+ 型ＧａＮ層９５を部分的に露出させる。
次に、成長マスク９２のストライプウインドウ９２ａの直上の部分のｐ+ 型ＧａＮ層９５をエッチング除去する。これは、２端子素子と３端子素子との間の素子分離を行うためである。
次に、例えば真空蒸着法により全面にオーミック金属膜を形成した後、この金属膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングする。この金属膜としては、例えば、Ｎｉ／Ａｕ二層膜（各膜の厚さは、例えば、一層目のＮｉ膜は５０ｎｍ、一層目のＡｕ膜は５００ｎｍ）を形成する。こうして、２端子素子部分においてｐ+ 型ＧａＮ層９５上にアノード電極１００が形成されるとともに、３端子素子部分においてｐ+ 型ＧａＮ層９５上にｎ型ＧａＮ層９６と接した状態でオーミック電極１０１が形成される。
次に、例えば真空蒸着法により全面にオーミック金属膜を形成した後、この金属膜をフォトリソグラフィーおよびエッチングにより所定形状にパターニングする。この金属膜としては、例えば、Ｔｉ／Ａｌ／Ａｕの多層膜（各膜の厚さは、例えば、Ｔｉ膜は５ｎｍ、Ａｌ膜は４５ｎｍ、Ａｕ膜は１０ｎｍ）を形成する。こうして、３端子素子部分においてオーミック電極１０１およびＡｌＧａＮ層９７上にソース電極１０２が形成される。この３端子素子は縦型のエンハンスメント型絶縁ゲートＦＥＴである。また、２端子素子はｐｎ接合ダイオードである。この２端子・３端子ＧａＮ系複合半導体素子の等価回路を図３０に示す。図３０に示すように、回路的には、エンハンスメント型絶縁ゲートＦＥＴのドレインとｐｎ接合ダイオードのアノードとが共通接続されている。エンハンスメント型絶縁ゲートＦＥＴのソース電極１０２はｐ+ 型ＧａＮ層９５とコンタクトしているので、この部分はダイオードとなっている。
この後、第７の実施の形態と同様にして、接着用金属１５が形成された第１の支持基板１６の接着、ベース基板９１の剥離、接着用金属が形成された第２の支持基板１８の接着を行う。第１の支持基板１６としては、例えば、ＡｌＮ基板を用いる。このＡｌＮ基板の主面には、ゲート電極９９、ソース電極１０２に加えてｐｎ接合ダイオードのアノード電極１００にコンタクトする線路が形成されており、さらにその上にＡｕ／Ｓｎのはんだが約１μｍ程度の厚さに形成されている。第２の支持基板１８としては、例えば、Ａｕめっき銅板を用いる。このＡｕめっき銅板を、ベース基板９１の剥離により露出したｎ+ 型ＧａＮ層９３の面に接着する。
以上により、２端子・３端子ＧａＮ系複合半導体素子が完成する。
なお、第１の支持基板１６としてのＡｌＮ基板の主面にソース電極１０２とアノード電極１００とを一体に形成してもよい。このようにすると、この２端子・３端子ＧａＮ系複合半導体素子により、パワー回路の代表的なユニット回路を構成することができる。
第１２の実施の形態によれば、２端子・３端子ＧａＮ系複合半導体素子において第１および第７の実施の形態と同様な利点を得ることができる。
以上、この発明の実施の形態について具体的に説明したが、この発明は、上述の実施の形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施の形態において挙げた数値、構造、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、材料などを用いてもよい。
１１、２１、３１、４１、５１、８１、９１…ベース基板、１２、２２、３２、４２、５２、７１、８２、９２…成長マスク、１２ａ、２２ａ、３２ａ、４２ａ、５２ａ、７１ａ、８２ａ、９２ａ…ストライプウインドウ、１２ｂ…補助ストライプウインドウ、１２ｃ…マスク部、１３…ＧａＮ系半導体層、１４…第１の電極、１５…接着用金属、１６…第１の支持基板、１７…第２の電極、１８…第２の支持基板

Claims (8)

  1. ＧａＮ系半導体と異なる物質からなる基板上に直接または間接的に成長マスクを形成する工程と、
    上記成長マスクを用いて上記基板上に複数の島状のＧａＮ系半導体層を（０００１）面方位に成長させる工程とを有し、
    上記成長マスクは、上記ＧａＮ系半導体層の〈１１−２０〉方向に平行な第１の方向および上記ＧａＮ系半導体層の〈１−１００〉方向に平行な第２の方向にそれぞれ第１の周期および第２の周期で周期的に配列され、上記第２の方向に延在する複数のストライプ状の開口と、上記第１の方向の互いに隣接する一対の上記ストライプ状の開口の間の領域の二等分線上に、上記第２の方向の互いに隣接する一対の上記ストライプ状の開口の互いに対向する末端部とそれぞれ所定距離重なり合うように設けられた補助的なストライプ状の開口とを有し、
    上記ＧａＮ系半導体層の〈１−１００〉方向が上記成長マスクの上記ストライプ状の開口に平行な方向に延在し、かつ上記ＧａＮ系半導体層の側面が（１−１０α）面（αは任意の整数）、（１１−２β）面（βは任意の整数）もしくはこれらと結晶学的に等価な面により形成され、または、上記ＧａＮ系半導体層の側面が（１−１０α）面（αは任意の整数）を含むことを特徴とする半導体素子の製造方法。
  2. 上記ＧａＮ系半導体層はｎ型層、アンドープ層およびｐ型層のうちの少なくとも一つを含む２層以上の層で構成されていることを特徴とする請求項１記載の半導体素子の製造方法。
  3. 上記基板上に上記ＧａＮ系半導体層を成長させた後、上記ＧａＮ系半導体層の上面側に第１の支持基板を接着し、この第１の支持基板および上記ＧａＮ系半導体層を上記基板から剥離する工程をさらに有することを特徴とする請求項１記載の半導体素子の製造方法。
  4. 上記基板上に上記ＧａＮ系半導体層を成長させた後、上記ＧａＮ系半導体層の上面側に上記第１の支持基板を接着する前に、上記ＧａＮ系半導体層の上面に一つまたは複数の電極を形成する工程をさらに有することを特徴とする請求項３記載の半導体素子の製造方法。
  5. 上記基板上に上記ＧａＮ系半導体層を成長させた後、上記ＧａＮ系半導体層の上面側に上記第１の支持基板を接着する前に、上記成長マスクの少なくとも一部を除去する工程をさらに有することを特徴とする請求項３記載の半導体素子の製造方法。
  6. 上記第１の支持基板および上記ＧａＮ系半導体層を上記基板から剥離した後、上記ＧａＮ系半導体層の露出した面に一つまたは複数の電極を形成する工程をさらに有することを特徴とする請求項３記載の半導体素子の製造方法。
  7. 上記ＧａＮ系半導体層と接着される側の上記第１の支持基板の主面に一つまたは複数の導体薄膜または導体線路が形成されていることを特徴とする請求項３記載の半導体素子の製造方法。
  8. 上記第１の支持基板および上記ＧａＮ系半導体層を上記基板から剥離した後、上記ＧａＮ系半導体層の露出した面側に第２の支持基板を接着する工程をさらに有することを特徴とする請求項３記載の半導体素子の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113490995A (zh) * 2019-02-28 2021-10-08 京瓷株式会社 半导体元件的制造方法以及半导体元件体
WO2021221055A1 (ja) 2020-04-28 2021-11-04 京セラ株式会社 半導体素子の製造方法
WO2021220690A1 (ja) 2020-04-27 2021-11-04 京セラ株式会社 半導体素子の製造方法及び半導体装置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278193B2 (en) 2008-10-30 2012-10-02 Soitec Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same
US8637383B2 (en) * 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
CN103053013A (zh) * 2011-04-20 2013-04-17 松下电器产业株式会社 半导体层叠基板、半导体芯片和半导体层叠基板的制造方法
JP5742712B2 (ja) 2011-12-29 2015-07-01 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2013251304A (ja) * 2012-05-30 2013-12-12 Furukawa Co Ltd 積層体および積層体の製造方法
CN104247012B (zh) 2012-10-01 2017-08-25 富士电机株式会社 半导体装置及其制造方法
JP6222540B2 (ja) * 2013-02-04 2017-11-01 株式会社パウデック 絶縁ゲート型電界効果トランジスタの製造方法
CN103346084B (zh) * 2013-07-09 2016-12-28 苏州捷芯威半导体有限公司 氮化镓肖特基二极管及其制造方法
CN103346083B (zh) * 2013-07-09 2016-10-05 苏州捷芯威半导体有限公司 氮化镓肖特基二极管及其制造方法
KR20150014641A (ko) * 2013-07-30 2015-02-09 서울반도체 주식회사 질화갈륨계 다이오드 및 그 제조 방법
US9905658B2 (en) * 2013-11-26 2018-02-27 Nxp Usa, Inc. Transistors with field plates resistant to field plate material migration and methods of their fabrication
US9673286B2 (en) 2013-12-02 2017-06-06 Infineon Technologies Americas Corp. Group III-V transistor with semiconductor field plate
US9177967B2 (en) * 2013-12-24 2015-11-03 Intel Corporation Heterogeneous semiconductor material integration techniques
JP6597381B2 (ja) * 2016-02-22 2019-10-30 住友電気工業株式会社 炭化珪素基板の製造方法、炭化珪素エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法
EP3619748B1 (en) * 2017-05-05 2024-04-17 The Regents of The University of California Method of removing a substrate
CN111095483B (zh) * 2017-09-15 2023-11-28 加利福尼亚大学董事会 利用切割技术移除衬底的方法
EP3803980A4 (en) * 2018-05-30 2022-02-23 The Regents of the University of California METHOD FOR REMOVING SEMICONDUCTOR LAYERS FROM A SEMICONDUCTOR SUBSTRATE
WO2020186080A1 (en) * 2019-03-12 2020-09-17 The Regents Of The University Of California Method for removing a bar of one or more devices using supporting plates
WO2020186205A1 (en) * 2019-03-13 2020-09-17 The Regents Of The University Of California Substrate for removal of devices using void portions
US20220359196A1 (en) * 2019-09-30 2022-11-10 Kyocera Corporation Method for manufacturing semiconductor element, and semiconductor device
US20220376132A1 (en) * 2019-09-30 2022-11-24 Kyocera Corporation Method for manufacturing semiconductor element
CN114830296A (zh) 2019-10-23 2022-07-29 加利福尼亚大学董事会 在外延横向过度生长区域的翼上制造用于垂直腔表面发射激光器的谐振腔和分布式布拉格反射器反射镜的方法
WO2021111521A1 (ja) * 2019-12-03 2021-06-10 日本電信電話株式会社 半導体層の形成方法
US20230140914A1 (en) * 2020-03-30 2023-05-11 Kyocera Corporation Method for manufacturing semiconductor element, semiconductor element body, and semiconductor element substrate
WO2021246527A1 (ja) * 2020-06-05 2021-12-09 株式会社Flosfia 半導体装置の製造方法
US20240234141A9 (en) 2021-02-26 2024-07-11 Kyocera Corporation Semiconductor substrate, method for manufacturing the same, apparatus for manufacturing the same, and template substrate
CN116918032A (zh) * 2021-02-26 2023-10-20 京瓷株式会社 模板基板及其制造方法、制造装置、半导体基板及其制造方法、制造装置
WO2023182194A1 (ja) * 2022-03-24 2023-09-28 京セラ株式会社 半導体基板の製造方法および製造装置
WO2023189872A1 (ja) * 2022-03-28 2023-10-05 京セラ株式会社 半導体基板、テンプレート基板、半導体基板の製造方法および製造装置
WO2023190336A1 (ja) * 2022-03-28 2023-10-05 京セラ株式会社 発光素子並びにその製造方法および製造装置
WO2024116849A1 (ja) * 2022-11-29 2024-06-06 株式会社ジャパンディスプレイ 整流素子

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316582A (ja) * 1995-05-19 1996-11-29 Nec Corp 半導体レーザ
JP2000228565A (ja) * 1999-02-08 2000-08-15 Toshiba Corp 窒化物系半導体レーザ装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3189877B2 (ja) * 1997-07-11 2001-07-16 日本電気株式会社 低転位窒化ガリウムの結晶成長方法
JPH1192296A (ja) * 1997-09-24 1999-04-06 Mitsubishi Cable Ind Ltd ＧａＮ系結晶成長用基板およびその用途
CN1175473C (zh) * 1997-10-30 2004-11-10 住友电气工业株式会社 GaN单晶衬底及其制造方法
CA2321118C (en) * 1998-02-27 2008-06-03 North Carolina State University Methods of fabricating gallium nitride semiconductor layers by lateral overgrowth through masks, and gallium nitride semiconductor structures fabricated thereby
JP3650531B2 (ja) * 1998-08-24 2005-05-18 三菱電線工業株式会社 ＧａＮ系結晶基材およびその製造方法
JP4032538B2 (ja) * 1998-11-26 2008-01-16 ソニー株式会社 半導体薄膜および半導体素子の製造方法
JP4462249B2 (ja) * 2005-09-22 2010-05-12 ソニー株式会社 発光ダイオードの製造方法、集積型発光ダイオードの製造方法および窒化物系ｉｉｉ−ｖ族化合物半導体の成長方法
US20070170441A1 (en) * 2006-01-26 2007-07-26 Toshiyuki Takizawa Nitride semiconductor device and method for manufacturing the same
JP2010037185A (ja) * 2008-07-07 2010-02-18 Sumitomo Electric Ind Ltd ＧａＮ結晶基板およびその製造方法、半導体エピタキシャル層付ＧａＮ結晶基板、ならびに半導体デバイスおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316582A (ja) * 1995-05-19 1996-11-29 Nec Corp 半導体レーザ
JP2000228565A (ja) * 1999-02-08 2000-08-15 Toshiba Corp 窒化物系半導体レーザ装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113490995A (zh) * 2019-02-28 2021-10-08 京瓷株式会社 半导体元件的制造方法以及半导体元件体
EP3933886A4 (en) * 2019-02-28 2022-09-28 Kyocera Corporation SEMICONDUCTOR ELEMENT MANUFACTURING METHOD AND SEMICONDUCTOR ELEMENT BODY
US12132142B2 (en) 2019-02-28 2024-10-29 Kyocera Corporation Method of manufacturing semiconductor element, and semiconductor element body
CN113490995B (zh) * 2019-02-28 2025-02-25 京瓷株式会社 半导体元件的制造方法
WO2021220690A1 (ja) 2020-04-27 2021-11-04 京セラ株式会社 半導体素子の製造方法及び半導体装置
WO2021221055A1 (ja) 2020-04-28 2021-11-04 京セラ株式会社 半導体素子の製造方法

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