JP4621635B2 - 直列セルの電圧バランス補正回路 - Google Patents

Description

本発明は、直列セルの電圧バランス補正回路に関し、とくに、二次電池やキャパシタ等の蓄電セルを多数直列接続して使用する場合に用いて有効な技術に関する。

二次電池やキャパシタなどの蓄電セルは多数を直列に接続して使用する場合が多い。たとえば電気自動車の動力電源あるいや負荷平準化用の蓄電システムなどでは、数十〜数百のセルを直列接続して使用する場合が多い。

このような場合、セル間に電圧バラツキが生じると、特定のセルに電圧が集中することによりセルの寿命が短くなってしまうという問題が生じる。この問題は直列接続数が多くなるほど顕著になる。したがって、蓄電セルの直列接続使用では、各セルの電圧の均等化が重要な課題となる。

直列接続された蓄電セルの電圧を均等化させる有効な手段としては、図１２の（ａ）に示すように、インダクタＬ１、第１および第２のスイッチング素子Ｓ１，Ｓ２、および２相パルス発生器１１を用いた電圧バランス補正回路が知られている（たとえば特許文献１，２参照）。

同図において、インダクタＬ１は、その一端が、直列接続順で前後する第１のセルＢ１と第２のセルＢ２の中間接続点Ｎ１に接続されている。第１のスイッチング素子Ｓ１は、上記インダクタＬ１の他端と２つのセルＢ１，Ｂ２の一方の直列接続端との間に介在して開閉回路を形成する。

同様に、第２のスイッチング素子Ｓ２は、上記インダクタＬ１の他端と２つのセルＢ１，Ｂ２の他方の直列接続端との間に介在して開閉回路を形成する。２相パルス発生器１１は、互いに相補の方形波パルス信号＋Φ１，−Φ１（正負符号は論理または位相極性を示す）を発生して第１と第２のスイッチング素子Ｓ１，Ｓ２を相補的にオン・オフさせる。

同図の（ｂ）は上記電圧バランス補正回路の主要部における動作波形チャートを示す。同図において、第１のセルＢ１の電圧が第２のセルＢ２よりも高い場合（Ｂ１＞Ｂ２）は、Ｓ１がオンのときに、第１のセルＢ１からインダクタＬ１に、Ｂ１−Ｓ１−Ｌ１−Ｎ１の電流経路でインダクタ電流Ｌｉが実線矢印方向に充電（蓄積）される。

この後、Ｓ１がオフでＳ２がオンになると、インダクタＬ１に充電されたインダクタ電流Ｌｉが、Ｎ１−Ｂ２−Ｓ２−Ｌ１の電流経路で放電される。この放電は、第２のセルＢ２を充電しながら行われる。

上記とは反対に、第２のセルＢ２の電圧が第１のセルＢ１のそれよりも高い場合（Ｂ１＜Ｂ２）は、Ｓ２がオンのときに、第２のセルＢ２からインダクタＬ１に、Ｂ２−Ｎ１−Ｌ１−Ｓ２の電流経路でインダクタ電流Ｌｉが破線矢印方向に充電される。

この後、Ｓ２がオフでＳ１がオンになると、インダクタＬ１に充電されたインダクタ電流Ｌｉが、Ｓ１−Ｂ１−Ｎ１−Ｌ１の電流経路で放電される。この放電は、第１のセルＢ１を充電しながら行われる。

上記のように、２つのセルＢ１，Ｂ２間では、インダクタＬ１を介した電気エネルギーの授受が行われる。これにより、各セルＢ１，Ｂ２の電圧が均等化される。

この均等化動作において、インダクタ電流ｉＬは放電により時間と共に減少するが、この放電電流がゼロになると、今度はその放電電流とは逆方向の充電電流が流れるようになる。したがって、２つのセルＢ１，Ｂ２の電圧がほぼ等しいバランス状態（Ｂ１≒Ｂ２）にある場合、Ｓ１，Ｓ２のオン期間ごとに、インダクタ電流ｉＬの放電と充電がほぼ等量ずつ行われるようになる。つまり、インダクタＬ１を介して行われる電気エネルギーの授受が、２つのセルＢ１，Ｂ２間でほぼ等量ずつ行われる。これにより、電圧バランス状態が維持される。
特開２００１−１８５２２９ 特開２００６−６７７４２

上述した電圧バランス補正回路には次のような問題のあることが本発明者によって明らかとされた。
すなわち、上述した電圧バランス補正回路では、たとえば図１２の（ｂ）に示すように、２つのセルＢ１，Ｂ２の電圧がほぼ等しくなるバランス状態になった場合でも、インダクタ電流ｉＬの充電と放電が、そのバランス状態になる前と同じように行われている。つまり、電圧バランス補正回路は、バランス補正の必要性の有無あるいは程度にかかわらず、常にフル稼動状態にある。

しかし、インダクタ電流ｉＬの充電と放電には、たとえばインダクタＬ１やスイッチング素子Ｓ１，Ｓ２に寄生する抵抗等のインピーダンス成分による何がしかの電力損失をともなう。このため、上述した電圧バランス補正回路には無駄な電力損失が多いという問題があった。

本発明は、以上のような技術背景を鑑みたものであって、その目的は、直列接続された複数の蓄電セルの電圧を、大きな電力損失をともなうことなく、効率良く均等化させることができる直列セルの電圧バランス補正回路を提供することにある。

本発明の上記以外の目的および構成については、本明細書の記述および添付図面からあきらかになるであろう。

第１発明に係る直列セルの電圧バランス補正回路は、つぎの事項（１）〜（７）により特定されるものである。
（１）直列接続された第１と第２の蓄電セルと、インダクタと、第１と第２のスイッチング素子と、スイッチング制御手段を備えること
（２）インダクタは、第１セルと第２セルの共通接続点に一端が接続されること
（３）第１スイッチング素子は、第１セルの他端と上記インダクタの他端間に接続されること
（４）第２スイッチング素子は、第２セルの他端と上記インダクタの他端間に接続されること
（５）スイッチング制御手段は、第１セル電圧と第２セル電圧の差に対応した差分情報を検出する検出回路と、この検出回路の出力に基づいて第１スイッチング素子と第２スイッチング素子を制御する駆動回路を備えること
（６）駆動回路は、第１セル電圧が第２セル電圧より高い場合、第１スイッチング素子をオン・第２スイッチング素子をオフとし、つぎに第１スイッチング素子をオフ・第２スイッチングをオンとする動作と、両スイッチング素子をオフにする動作を繰り返し、かつ、第１セル電圧と第２セル電圧の差が小さいほど当該動作の繰り返し周期に対する両スイッチング素子のオフ時間を大きくすること
（７）駆動回路は、第２セル電圧が第１セル電圧より高い場合、第２スイッチング素子をオン・第１スイッチング素子をオフとし、つぎに第２スイッチング素子をオフ・第１スイッチングをオンとする動作と、両スイッチング素子をオフにする動作を繰り返し、かつ、第１セル電圧と第２セル電圧の差が小さいほど当該動作の繰り返し周期に対する両スイッチング素子のオフ時間を大きくすること

第１発明において、典型的には、検出回路は、第１セルと第２セルの直列電圧を等分割する分圧回路の分圧電圧と、第１セルと第２セルの共通接続点の電圧との電圧差を検出する構成とする。別の構成としては、前記インダクタの両端電圧を検出する構成の検出回路としたり、あるいは、第１と第２のスイッチング素子にそれぞれ直列に介在する電流検出回路によって前記インダクタ電流を検出する構成の検出回路を採用することができる。

第２発明に係る直列セルの電圧バランス補正回路は、つぎの事項（11）〜（21）により特定されるものである。
（11）直列接続された第１と第２の蓄電セルと、インダクタと、第１と第２のスイッチング素子と、スイッチング制御手段を備えること
（12）インダクタは、第１セルと第２セルの共通接続点に一端が接続されること
（13）第１スイッチング素子は、第１セルの他端と上記インダクタの他端間に接続されること
（14）第２スイッチング素子は、第２セルの他端と上記インダクタの他端間に接続されること
（15）スイッチング制御手段は、波形発生手段と、比較駆動手段を含むこと
（16）波形発生手段は、第１〜第４の変動基準電圧を生成すること
（17）第１変動基準電圧は、所定の高レベル基準電圧から第１中間レベル電圧に向けて線形減少することを周期的に繰り返す鋸波状の非正弦波電圧であること
（18）第２変動基準電圧は、第１変動基準電圧に対して半周期の位相差で出現し、第１中間レベル電圧から上記高レベル基準電圧に向けて線形増加することを周期的に繰り返す鋸波状の非正弦波電圧であること
（19）第３変動基準電圧は、第２変動基準電圧に対して同相で出現し、所定の低レベル基準電圧から第２中間レベル電圧に向けて線形増加することを周期的に繰り返す鋸波状の非正弦波電圧であること
（20）第４変動基準電圧は、第３変動基準電圧に対して半周期の位相差で出現し、第２中間レベル電圧から上記低レベル基準電圧に向けて線形減少することを周期的に繰り返す鋸波状の非正弦波電圧であること
（21）比較駆動手段は、第１変動基準電圧がセル間電圧差よりも低レベルである期間に第１スイッチング素子をオンとし、第２変動基準電圧がセル間電圧差よりも低レベルである期間に第２スイッチング素子をオンとし、第３変動基準電圧がセル間電圧差よりも高レベルである期間に第２スイッチング素子をオンとし、第４変動基準電圧がセル間電圧差よりも高レベルである期間に第１スイッチング素子をオンとすること

直列接続された複数の蓄電セルの電圧を、大きな電力損失をともなうことなく、効率良く均等化させることができる。

上記以外の作用／効果については、本明細書の記述および添付図面からあきらかになるであろう。

図１は、本発明の技術が適用された電圧バランス補正回路の第１実施形態を示す。同図に示す電圧バランス補正回路は、直列接続された複数の蓄電セルの各電圧を均等化させるものであって、インダクタＬ１、第１および第２のスイッチング素子Ｓ１，Ｓ２、および補正制御回路２０を備える。

インダクタＬ１は、その一端が、直列接続順で前後する第１のセルＢ１と第２のセルＢ２の中間接続点Ｎ１に接続する。その他端は、第１および第２の２つのスイッチング素子Ｓ１，Ｓ２の共通接続点に接続されている。

第１のスイッチング素子Ｓ１は、上記２つのセルＢ１，Ｂ２の一方Ｂ１の直列接続端と上記インダクタＬ１の他端との間に介在して開閉回路を形成する。第２のスイッチング素子Ｓ２は、上記２つのセルＢ１，Ｂ２の他方の直列接続端と上記インダクタＬ１の他端との間に介在して開閉回路を形成する。

補正制御回路２０は、抵抗Ｒ１，Ｒ２、アナログ差動増幅回路２１、可変パルス発生回路１２により構成されている。抵抗Ｒ１，Ｒ２は、上記２つのセルＢ１，Ｂ２の直列電圧を等分割する分圧回路を形成する。このため、抵抗Ｒ１とＲ２は等値に設定されている。

差動増幅回路２１は、セルＢ１，Ｂ２の中間接続点Ｎ１に現れる電圧Ｖｍと抵抗Ｒ１，Ｒ２の分圧電圧Ｖｎとの電圧差Ｖｘ（＝Ｖｍ−Ｖｎ）を所定利得でリニア増幅伝達する。

可変パルス発生回路１２は、第１および第２のスイッチング素子Ｓ１，Ｓ２を交互にオン・オフさせる一定周期のパルス信号Φ１，Φ２を生成するとともに、図２に示すように、その制御パルス信号Φ１，Φ２のデューティ幅ｔｗ（Ｓ１およびＳ２のオン期間）を上記電圧差Ｖｘに応じて可変制御するように構成されている。

図２は、上記バランス補正回路の要部における動作波形チャートを示す。同図において、（ａ）と（ｅ）は、第１のセルＢ１と第２のセルＢ２間に比較的大きな電圧差が現れた場合の動作（Ｂ１＞Ｂ２またはＢ１＜Ｂ２）を示す。

この場合、第１および第２のスイッチング素子Ｓ１，Ｓ２は一定周期（ｔｗ＋ｔｄ）で交互にオン・オフさせられる。これにより、一方のセルＢ１（またはＢ２）からインダクタＬ１にインダクタ電流ｉＬを充電させる充電期間と、そのインダクタ電流ｉＬで他方のセルＢ２（またはＢ１）充電する放電期間とが交互に切換設定される。

さらに、Ｓ１，Ｓ２のいずれかがオンとなる充放電期間（ｔｗ）が、Ｓ１，Ｓ２が共にオフとなる休止期間ｔｄに比べて十分に大きくなるように設定される。これにより、インダクタＬ１を介して行われるセルＢ１（またはＢ２）からセルＢ２（またはＢ１）への充電量（電気エネルギー）が大きくなって、両セルＢ１，Ｂ２間の電圧が急速に均等化されるようになる。

（ｂ）と（ｄ）はそれぞれ、２つのセルＢ１，Ｂ２の電圧差が縮小した場合（Ｂ１≒Ｂ２）の動作を示す。この場合、スイッチング素子Ｓ１，Ｓ２は一定周期でオン・オフされるが、Ｓ１，Ｓ２のいずれかがオンとなる充放電期間（ｔｗ）は短縮され、代わりに、Ｓ１，Ｓ２が共にオフとなる休止期間ｔｄが長く設定される。

（ｃ）は、セルＢ１，Ｂ２の電圧が完全にバランスした場合の動作（Ｂ１≒Ｂ２）を示す。この場合、スイッチング素子Ｓ１，Ｓ２は共にオフ状態を継続し、インダクタＬ１への充放電がまったく行われない休止期間ｔｄだけとなる。

上記ように、２つのセルＢ１，Ｂ２間の電圧差Ｖｘが縮小したときに、第１および第２のスイッチング素子Ｓ１，Ｓ２を共にオフにさせる休止期間ｔｄを置くことにより、電力損失を増大させる過剰動作を回避させることができる。これにより、直列接続された複数の蓄電セルの電圧を、大きな電力損失をともなうことなく、効率良く均等化させることができる。

また、上記構成では、インダクタ電流ｉＬの放電期間と充電期間を一定周期で切換設定するとともに、その充電期間および放電期間のデューティ幅ｔｗの伸縮によってＳ１，Ｓ２が共にオフとなる休止期間ｔｄを可変設定するようにしているが、これにより、セルＢ１，Ｂ２の電圧バランスは常に一定周期で監視され、電圧バランスの補正が必要な状態になった場合は、その補正の動作が直ちに過不足なく適正に行われる。

さらに、図１に示した回路では、スイッチング素子Ｓ１，Ｓ２にそれぞれ、電流方向に応じてスイッチング動作する整流ダイオードＤ１，Ｄ２が並列接続されている。このダイオードＤ１，Ｄ２は、セルＢ１，Ｂ２の電圧に対しては逆方向となるが、インダクタ電流ｉＬに対しては順方向となる。

スイッチＳ１，Ｓ２が共にオフとなった期間にインダクタ電流ｉＬが残留していた場合、その残留インダクタ電流ｉＬはダイオードＤ１またはＤ２を通して流れ続けることができる。これにより、インダクタＬにいったん生じたインダクタ電流ｉＬを電圧均等化動作に無駄なく利用できるとともに、そのインダクタ電流ｉＬを遮断した場合に生じるサージ電圧の発生を確実に抑えることができる。

スイッチング素子Ｓ１，Ｓ２としてはパワーＭＯＳ−ＦＥＴの使用が好適である。パワーＭＯＳ−ＦＥＴには通常、そのソース・ドレインに並列なダイオードが等価的に形成されている。このダイオードは寄生ダイオードまたは内部ダイオードなどと呼ばれているが、このダイオードを上記ダイオードＤ１，Ｄ２として利用することにより、回路構成の簡単化および素子数の低減が可能になる、
図３は、本発明による電圧バランス補正回路の第２実施形態を示す。同図において、（ａ）はバランス補正回路の要部を示す回路図、（ｂ）はその一部の動作波形チャートを示す。

この実施形態の基本的構成は上述した実施形態と同様である。その相違点に着目して説明すると、同図に示す電圧バランス補正回路は、（ａ）に示すように、多出力の波形発生回路３１、電圧比較回路４１〜４４、論理ゲート（ＯＲ論理）４５，４６などを用いて構成された可変パルス発生回路１３を備えている。

波形発生回路３１は、三角波発生回路３２、アナログゲート（あるいはアナログスイッチ）３３、位相反転およびレベルシフト回路３４などを用いて構成され、クロック発生回路３５から与えられる基準クロック信号ＣＫに同期して、（ｂ）に示すように、以下に示す第１〜第４の変動基準電圧ｆ１〜ｆ４を生成する。

第１の変動基準電圧ｆ１：電圧が所定の高レベル基準電圧ＶＨから第１の中間レベル電圧ＶＨＭに向けて線形減少することを周期的に繰り返す鋸波状の非正弦波電圧。
第２の変動基準電圧ｆ２：上記第１の変動基準電圧ｆ１に対して半周期の位相差で出現し、電圧が上記第１の中間レベル電圧ＶＭＨから上記高レベル基準電圧ＶＨに向けて線形増加することを周期的に繰り返す鋸波状の非正弦波電圧。
第３の変動基準電圧ｆ３：上記第２の変動基準電圧ｆ２に対して同相で出現し、電圧が所定の低レベル基準電圧ＶＬから第２の中間レベル電圧ＶＭＬに向けて線形増加することを周期的に繰り返す鋸波状の非正弦波電圧。
第４の変動基準電圧ｆ４：上記第３の変動基準電圧ｆ３に対して半周期の位相差で出現し、電圧が上記第２の中間レベル電圧ＶＭＬから上記低レベル基準電圧ＶＬに向けて線形減少することを周期的に繰り返す鋸波状の非正弦波電圧。

電圧比較回路４１〜４４は、直列接続順で前後する２つのセルＢ１，Ｂ２間の電圧差Ｖｘを上記変動基準電圧ｆ１〜ｆ４とそれぞれに電圧比較する。比較結果は２値論理信号ｐ１〜ｐ４として出力される。論理ゲート（ＯＲ論理）４５，４６は上記比較結果ｐ１〜ｐ４に基づいて、第１および第２のスイッチング素子Ｓ１，Ｓ２をオン・オフ制御するパルス信号Φ１，Φ２を論理生成する。

この場合、ｆ１＜ＶｘのときはＳ１がオンとなり、ｆ２＜ＶｘのときはＳ２がオンとなる。また、ｆ３＞ＶｘのときはＳ２がオンとなり、ｆ４＞ＶｘのときはＳ１がオンとなる。

電圧差Ｖｘは、前述した実施形態と同様、抵抗Ｒ１，Ｒ２とアナログ差動増幅回路２１を用いて検出される。

図４は、図３に示した波形発生回路３１の動作波形チャートを示す。図３および図４において、クロック発生回路３５からは、２相の基準クロック信号ＣＫ（ＣＫ１，ＣＫ２）が波形発生回路３１に与えられる。このクロック信号ＣＫ（ＣＫ１，ＣＫ２）は一定の周期ｔａとデューティ幅ｗ１，ｗ２を有する。

波形発生回路３１では、まず、三角波発生回路３２が上記クロック信号ＣＫ（ＣＫ１，ＣＫ２）に同期して２相三角波状電圧ｇ１０，ｇ２０を生成する。一方の相の三角波状電圧ｇ１０は、アナログゲート３３にて半周期ごとにスイッチング振り分けされることにより、第１と第２の鋸波状電圧ｇ１１，ｇ１２に分離される。

この鋸波状電圧ｇ１１，ｇ１２が位相反転およびレベルシフト回路３４で上記第１および第２の変動基準電圧ｆ１，ｆ２に変換される。他方の相の三角波状電圧ｇ２０は、半周期ごとにスイッチング振り分けされることにより、上記第３および第４の変動基準電圧ｆ１，ｆ２に変換される。

図５は、図３に示したバランス補正回路の動作波形チャートを示す。同図において、（ａ）は、第１のセルＢ１の電圧が第２のセルＢ２のそれよりも高い場合（Ｂ１＞Ｂ２）の動作波形を示す。この場合、Ｖｘ＞ｆ１となる期間とＶｘ＞ｆ２となる期間が交互に現れ、Ｖｘ＞ｆ１の期間ではＳ１がオンとなり、Ｖｘ＞ｆ２の期間ではＳ２がオンとなる。

（ｂ）は、第１のセルＢ１の電圧が第２のセルＢ２のそれよりも低い場合（Ｂ１＜Ｂ２）の動作波形を示す。この場合、Ｖｘ＜ｆ４となる期間とＶｘ＜ｆ３となる期間が交互に現れ、Ｖｘ＜ｆ４の期間ではＳ１がオンとなり、Ｖｘ＜ｆ３の期間ではＳ２がオンとなる。

（ｃ）は、第１のセルＢ１と第２のセルＢ２がほぼ同電圧の場合（Ｂ１≒Ｂ２）の動作波形を示す。この場合、Ｖｘは２つのセルＢ１，Ｂ２の中間電圧Ｖｎ付近にあり、ｆ１とｆ２のどちらの電圧に対しても常に低く、かつｆ４とｆ３のどちらの電圧に対しても常に高い状態にある。したがって、Ｓ１，Ｓ２はどちらもオンとならず、共にオフ状態を維持する。

上記により、インダクタ電流ｉＬの放電期間と充電期間を一定周期で切換設定するとともに、その充電期間および放電期間のデューティ幅の伸縮によってＳ１，Ｓ２が共にオフとなる休止期間ｔｄが可変設定される。

また、この実施形態では、ｆ１，ｆ２の低レベル側ピーク電圧である第１の中間レベル電圧ＶＭＨが、ｆ３，ｆ４の高レベル側ピーク電圧である第２の中間レベル電圧ＶＭＬよりも高く、両中間レベル電圧ＶＭＨとＶＭＬの間には所定の電圧差幅Ｖｈが設定されている。

これにより、セルＢ１，Ｂ２の電圧がほぼバランス状態にあって均等化動作の必要がないときには、Ｓ１，Ｓ２のどちらもがオンしない完全な非動作状態が確実に維持される。この非動作状態では、インダクタＬでのインダクタ電流ｉＬの充放電がまったく行われず、いわゆる無効電流を皆無にすることができる。

上記非動作状態が生じる条件は、上記電圧差幅Ｖｈによって任意に設定することができる。これにより、セルＢ１，Ｂ２の電圧バランス補正を任意の精度で効率良く行わせることができる。

図６は、本発明による電圧バランス補正回路の第３実施形態をその要部における動作波形チャートによって示す。この実施形態もその基本的構成は上述した実施形態（図３参照）と同様である。その相違点に着目して説明すると、同図に示す実施形態では、第２および第４の変動基準電圧ｆ２，ｆ４の波形傾斜が第１および第３の変動基準電圧ｆ１，ｆ２のそれよりも急となるように構成されている。

この実施形態では、同図の（ａ）または（ｂ）に示すよう、電圧均等化動作が行われる場合に、インダクタ電流ｉＬの充電期間ｔａに比べて、その放電期間ｔｂが短縮されている。インダクタ電流ｉＬの放電期間ｔｂは、電圧の低いセル（Ｂ１またはＢ２）への充電期間であるが、このセル（Ｂ１またはＢ２）への充電電流は、インダクタ電流ｉＬの放電開始直後に多く集中する。

すなわち、第１のセルＢ１の電圧が第２のセルＢ２のそれよりも高い場合（Ｂ１＞Ｂ２）は、（ａ）に示すように、Ｓ１のオンによってＢ１からインダクタＬにインダクダ電流ｉＬが充電された後、Ｓ２のオンによってそのインダクタ電流ｉＬがＢ２に充電される。この充電電流はＳ２のオン直後が最大ピークで、その後は時間とともに減少する。

また、第１のセルＢ１の電圧が第２のセルＢ２のそれよりも低い場合（Ｂ１＜Ｂ２）は、（ｂ）に示すように、Ｓ２のオンによってＢ２からインダクタＬにインダクダ電流ｉＬが充電された後、Ｓ１のオンによってそのインダクタ電流ｉＬがＢ１に充電される。この充電電流もＳ１のオン直後が最大ピークで、その後は時間とともに減少する。

したがって、同図の（ａ）または（ｂ）に示すように、セル（Ｂ１またはＢ２）に充電電流を供給するインダクタ電流ｉＬの放電期間ｔｂは、そのインダクタ電流ｉＬの充電期間ｔａより短くしても、セル（Ｂ１またはＢ２）への充電効果（充電量）はそれほど減らない。

これにより、インダクタ電流ｉＬの放電期間ｔｂすなわちセル（Ｂ１またはＢ２）への充電期間を短縮させても、（ｃ）に示すようなバランス状態へ速やかに移行させることができる。このことは、インダクタ電流ｉＬの充放電による均等化動作のサイクルを短縮化して、セル電圧のバランス補正動作を高速化させるのに有効である。

図７は、本発明による電圧バランス補正回路の第４実施形態を示す。上述した実施形態との相違点に着目すると、この実施形態では、２つのセルＢ１，Ｂ２間の電圧差Ｖｘを比較回路４１〜４４に入力させるまでの信号伝達経路に、直流利得を選択的に増大させる増幅回路２２を設けたことを特徴とする。

増幅回路２２は、たとえば同図に示すように、電圧差Ｖｘを増幅伝達するアナログ差動増幅回路２１に抵抗Ｒ１１，Ｒ１２とキャパシタＣｔによる積分時定数を設けることにより簡単に形成することができる。

これにより、電圧差Ｖｘをゼロに収束させるフィードバック制御ループの直流利得が増大し、その電圧差Ｖｘがゼロ付近に収束したときの状態を安定に維持させることができる。

図８は、本発明による電圧バランス補正回路の第５実施形態を示す。上述した実施形態との相違点に着目すると、この実施形態では、（ａ）に示すように、２つのセルＢ１，Ｂ２間の電圧差Ｖｘを比較回路４１〜４４に入力させる際に、その入力電圧Ｖｘを、前記高レベル基準電圧ＶＨよりも低い高レベル制限電圧ＶＨＬと前記低レベル基準電圧ＶＬよりも高い低レベル制限電圧ＶＬＬの範囲内に抑える電圧制限回路２３を設けたことを特徴とする。

セルＢ１，Ｂ２の電圧が大きく異なっていた場合、比較回路４１〜４４に入力される電圧差Ｖｘが、前記変動基準電圧ｆ１〜ｆ４の電圧レンジを越え、Ｓ１，Ｓ２が同時にオンとなって貫通電流が流れてしまう恐れが生じる。

しかし、この実施形態では、（ｂ）に示すように、比較回路４１〜４４に入力される電圧差Ｖｘの電圧レンジが確実に変動基準電圧ｆ１〜ｆ４の電圧レンジ内となるように制限されるので、Ｓ１，Ｓ２の同時オンは確実に防止される。そして、セルＢ１，Ｂ２の電圧がそれぞれどのように異なっても、それを補正する均等化動作を確実に行わせることができる。

図９は、本発明による電圧バランス補正回路の第６実施形態を示す。この実施形態では、前記休止期間ｔｄ（図２参照）を可変設定するための制御パラメータとして、インダクタ電流ｉＬを用いることを特徴とする。

インダクタ電流ｉＬを検出するため、スイッチング素子Ｓ１，Ｓ２に電流検出回路２５を直列に介在させてある。この電流検出回路２５は、スイッチング素子Ｓ１，Ｓ２をなすＭＯＳ−ＦＥＴの一部に形成されている。

スイッチング素子Ｓ１，Ｓ２はパワーＭＯＳ−ＦＥＴを用いて形成されているが、このパワーＭＯＳ−ＦＥＴは、半導体基板上に集積形成されたＭＯＳ−ＦＥＴセル群によって形成されている。このＭＯＳ−ＦＥＴセル群の一部を用いて上記電流検出回路２５を形成することにより、回路の簡単化および素子数の低減による低コスト化をはかることができる。

同図に示す回路は、上記電流検出回路２５の検出に基づいてスイッチング素子Ｓ１，Ｓ２のオン期間を可変設定する可変パルス発生回路１４が設けられている。この可変パルス発生回路１４は、インダクタ電流ｉＬの放電モードすなわちセルＢ１またはＢ２の充電モードにおいて、そのインダクタ電流ｉＬがゼロになった時点でスイッチング素子Ｓ１またはＳ２をオンからオフに切り替える。

インダクタ電流ｉＬは、電圧の高いセル（Ｂ１またはＢ２）によって充電され、この充電されたインダクタ電流ｉＬが電圧の低いセル（Ｂ２またはＢ１）に充電電流として流れながら放電されるが、セルＢ１，Ｂ２間の電圧差がそれほど大きくない場合、インダクタ電流ｉＬ（実線矢印方向）によるセル（Ｂ２またはＢ１）の充電は早期に終わり、その後は、電圧の低いセル（Ｂ２またはＢ１）から逆方向にインダクタ電流ｉＬ（破線矢印方向）が充電されるようになる。

この逆方向のインダクタ電流ｉＬは、セルＢ１，Ｂ２の電圧均等化に寄与しない無効電流である。この無効電流は、インダクタ電流ｉＬがゼロになった時点でスイッチング素子Ｓ１，Ｓ２のオン期間を終了させることにより回避することができる。

このように、この実施形態では、インダクタ電流ｉＬを制御パラメータにして前記休止期間ｔｄを可変設定することにより、インダクタＬｉに無効電流が流れることによる電力損失を効果的に抑制することができる。

図１０は、本発明による電圧バランス補正回路の第７実施形態を示す。この実施形態では、前記休止期間ｔｄ（図２参照）を可変設定するための制御パラメータとして、インダクタＬの両端に現れるインダクタ電圧Ｖｉを用いることを特徴とする。

このため、同図のバランス補正回路では、インダクタＬの両端からインダクタ電圧Ｖｉを検出するアナログ差動増幅回路２７と、そのインダクタ電圧Ｖｉに基づいてスイッチング素子Ｓ１，Ｓ２のオン期間を可変設定する可変パルス発生回路１５を備えている。

インダクタ電流ｉＬは、Ｌの端子電圧を積分した値に比例している事から、可変パルス発生回路１５は、その演算値がゼロとなった時点から次のインダクタ電流ｉＬの充電開始までの間を、スイッチング素子Ｓ１，Ｓ２が共にオフとなる休止期間とするように動作する。

これにより、第６実施形態の場合と同様、インダクタＬｉに無効電流が流れることによる電力損失を効果的に抑制することができる。

図１１は、上述してきた電圧バランス補正回路を３個以上の多直列セルＢ１〜Ｂ６，・・・に適用する場合の結線例を示す。同図に示すように、３個以上の多直列セルＢ１〜Ｂ６，・・・における電圧バランス補正は、セル間の接続点ごとにインダクタＬを設置するとともに、インダクタＬごとに第１および第２のスイッチング素子Ｓ１，Ｓ２を設置し、さらに各スイッチング素子Ｓ１，Ｓ２の組ごとに上述した補正制御回路２０を設けることにより、すべてのセルＢ１〜Ｂ６，・・・間で電圧バランス補正を行わせることができる。

以上、本発明をその代表的な実施形態に基づいて説明したが、本発明は上述した以外にも種々の態様が可能である。たとえば、第１〜第４の変動基準電圧ｆ１〜ｆ４は、デジタルデータとして記憶された電圧波形情報を所定のサンプリング期間ごとにＤＡ変換して出力させることによっても簡単に生成することができる。

直列接続された複数の蓄電セルの電圧を、大きな電力損失をともなうことなく、効率良く均等化させることができる。

本発明による電圧バランス補正回路の第１実施形態を示す回路図である。 図１に示したバランス補正回路の要部における動作波形チャートである。 本発明による電圧バランス補正回路の第２実施形態を示す回路図およびその構成部分の動作波形チャートである。 図３に示した波形発生回路の動作波形チャートである。 図３に示したバランス補正回路の動作波形チャートである。 本発明による電圧バランス補正回路の第３実施形態を示す動作波形チャートである。 本発明による電圧バランス補正回路の第４実施形態を示す回路図である。 図８は、本発明による電圧バランス補正回路の第５実施形態を示す回路図および動作波形チャートである。 本発明による電圧バランス補正回路の第６実施形態を示す回路図である。 本発明による電圧バランス補正回路の第７実施形態を示す回路図である。 本発明の電圧バランス補正回路を３個以上の多直列セルに適用する場合を示す回路図である。 従来の電圧バランス補正回路の構成を示す回路図および動作波形チャートである。

符号の説明

１２〜１５ 可変パルス発生回路 ２０ 補正制御回路
２１ 差動増幅回路 ２２ 増幅回路
２３ 電圧制限回路 ２５ 電流検出回路
２７ 差動増幅回路 ３１ 波形発生回路
３２ 三角波発生回路 ３３ アナログゲート
３４ 位相反転およびレベルシフト回路 ３５ クロック発生回路
４１〜４４ 電圧比較回路 ４５，４６ 論理ゲート（ＯＲ論理）
Ｂ１〜Ｂ６ セル ＣＫ 基準クロック信号
Ｃｔ キャパシタＣｔ（時定数） Ｄ１，Ｄ２ ダイオード
ｆ１〜ｆ４ 第１〜第４の変動基準電圧 ｉＬ インダクタ電流
Ｌ１ インダクタ Ｎ１ 中間接続点
ｐ１〜ｐ４ ２値論理信号（比較出力） Ｒ１，Ｒ２ 抵抗（分圧回路）
Ｒ１１，Ｒ１２ 抵抗（時定数） Ｓ１，Ｓ２ スイッチング素子
ｔａ インダクタ電流ｉＬの充電期間 ｔｂ インダクタ電流ｉＬの放電期間
Ｖｘ セルの電圧差 ＶＨ 高レベル基準電圧
ＶＬ 低高レベル基準電圧 ＶＭＨ 第１の中間レベル電圧
ＶＭＬ 第２の中間レベル電圧 Ｖｈ 電圧差幅（オフセット）
ＶＨＬ 高レベル制限電圧 ＶＬＬ 低レベル制限電圧
Ｖｉ インダクタ電圧Ｖｉ Φ１，Φ２ パルス信号

Claims (10)

1. 直列接続された第１と第２の蓄電セルと、インダクタと、第１と第２のスイッチング素子と、スイッチング制御手段を備え、
   インダクタは、第１セルと第２セルの共通接続点に一端が接続され、
   第１スイッチング素子は、第１セルの他端と上記インダクタの他端間に接続され、
   第２スイッチング素子は、第２セルの他端と上記インダクタの他端間に接続され、
   スイッチング制御手段は、第１セル電圧と第２セル電圧の差に対応した差分情報を検出する検出回路と、この検出回路の出力に基づいて第１スイッチング素子と第２スイッチング素子を制御する駆動回路を備え、
   駆動回路は、第１セル電圧が第２セル電圧より高い場合、第１スイッチング素子をオン・第２スイッチング素子をオフとし、つぎに第１スイッチング素子をオフ・第２スイッチングをオンとする動作と、両スイッチング素子をオフにする動作を繰り返し、かつ、第１セル電圧と第２セル電圧の差が小さいほど当該動作の繰り返し周期に対する両スイッチング素子のオフ時間を大きくし、
   駆動回路は、第２セル電圧が第１セル電圧より高い場合、第２スイッチング素子をオン・第１スイッチング素子をオフとし、つぎに第２スイッチング素子をオフ・第１スイッチングをオンとする動作と、両スイッチング素子をオフにする動作を繰り返し、かつ、第１セル電圧と第２セル電圧の差が小さいほど当該動作の繰り返し周期に対する両スイッチング素子のオフ時間を大きくする
   直列セルの電圧バランス補正回路。
2. 請求項１において、検出回路は、第１セルと第２セルの直列電圧を等分割する分圧回路の分圧電圧と、第１セルと第２セルの共通接続点の電圧との電圧差を検出する、直列セルの電圧バランス補正回路。
3. 請求項１において、検出回路は前記インダクタの両端電圧を検出する、直列セルの電圧バランス補正回路。
4. 請求項１において、検出回路は、第１と第２のスイッチング素子にそれぞれ直列に介在する電流検出回路によって前記インダクタの電流を検出する、直列セルの電圧バランス補正回路。
5. 請求項４において、第１と第２のスイッチング素子はそれぞれ半導体基板上に集積形成されたＭＯＳ−ＦＥＴ群によって形成され、前記電流検出回路は、当該ＭＯＳ−ＦＥＴセル群の一部を用いて形成されている、直列セルの電圧バランス補正回路。
6. 直列接続された第１と第２の蓄電セルと、インダクタと、第１と第２のスイッチング素子と、スイッチング制御手段を備え、
   インダクタは、第１セルと第２セルの共通接続点に一端が接続され、
   第１スイッチング素子は、第１セルの他端と上記インダクタの他端間に接続され、
   第２スイッチング素子は、第２セルの他端と上記インダクタの他端間に接続され、
   スイッチング制御手段は、波形発生手段と、比較駆動手段を含み、
   波形発生手段は、第１〜第４の変動基準電圧を生成し、
   第１変動基準電圧は、所定の高レベル基準電圧から第１中間レベル電圧に向けて線形減少することを周期的に繰り返す鋸波状の非正弦波電圧であり、
   第２変動基準電圧は、第１変動基準電圧に対して半周期の位相差で出現し、第１中間レベル電圧から上記高レベル基準電圧に向けて線形増加することを周期的に繰り返す鋸波状の非正弦波電圧であり、
   第３変動基準電圧は、第２変動基準電圧に対して同相で出現し、所定の低レベル基準電圧から第２中間レベル電圧に向けて線形増加することを周期的に繰り返す鋸波状の非正弦波電圧であり、
   第４変動基準電圧は、第３変動基準電圧に対して半周期の位相差で出現し、第２中間レベル電圧から上記低レベル基準電圧に向けて線形減少することを周期的に繰り返す鋸波状の非正弦波電圧であり、
   比較駆動手段は、第１変動基準電圧がセル間電圧差よりも低レベルである期間に第１スイッチング素子をオンとし、第２変動基準電圧がセル間電圧差よりも低レベルである期間に第２スイッチング素子をオンとし、第３変動基準電圧がセル間電圧差よりも高レベルである期間に第２スイッチング素子をオンとし、第４変動基準電圧がセル間電圧差よりも高レベルである期間に第１スイッチング素子をオンとする
   直列セルの電圧バランス補正回路。
7. 請求項６において、第１中間レベル電圧が第２中間レベル電圧よりも高く、両電圧間に所定の電圧差幅が設定されている、直列セルの電圧バランス補正回路。
8. 請求項６または７において、第２変動基準電圧および第４変動基準電圧の波形傾斜が第１変動基準電圧および第３変動基準電圧のそれよりも急である、直列セルの電圧バランス補正回路。
9. 請求項６〜８のいずれかにおいて、比較駆動手段は、セル間電圧差を増幅し、第１〜第４の変動基準電圧と比較する、直列セルの電圧バランス補正回路。
10. 請求項６〜９のいずれかにおいて、比較駆動手段は、セル間電圧差を電圧制限回路により所定の範囲内に抑えて第１〜第４の変動基準電圧と比較する、直列セルの電圧バランス補正回路。

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