JP4618688B2 - 半導体装置およびセンス信号の生成方法 - Google Patents

Description

本発明は、半導体装置およびセンス信号の生成方法に関する。より特定すれば、本発明は高精度のカスコード回路を備えた半導体装置およびセンス信号の生成方法に関する。

半導体メモリは、その電源を消去すると情報も消えてしまう揮発性のものと、電源を消しても情報が保持される不揮発性のものとに大別される。後者の不揮発性メモリの代表として、データ消去を一斉に行うことで書き換え時間を短縮化したフラッシュメモリが知られている。このようなフラッシュメモリの電流電圧変換には、以下のようなカスコード回路が用いられていた。

図１は従来のカスコード回路を示す図である。図１に示されるように、従来のカスコード回路１は、リファレンスセルおよびコアセルのデータ線に対してカスコード接続されたトランジスタ対２および３と、増幅用の抵抗４と、トランジスタ５を含む。カスコード接続されたトランジスタ対２および３とカスコードプルアップ素子である抵抗４によって、リード時のセルのドレイン電圧となるデータ線電圧ＤＡＴＡＢが決まり、ワード線によって選択されたセルの電流に依存したセンスアンプ入力電圧Ｓａｉｎを供給する。

図２はカスコード回路の従来例でのセンスアンプ入力電圧振幅を説明する図である。同図２（ａ）は図１のカスコード回路と読み出すメモリセルとの接続を示す図、同図（ｂ）は（ａ）を簡略して示した図である。同図（ａ）において符号６および７はトランジスタ、８はメモリセルをそれぞれ示す。

日本国公開特許公報 特開平９−１７１６９７号 日本国公開特許公報 特開平１１−１２０７７７号 日本国公開特許公報 特開２００１−２５０３９１号

しかしながら、従来例のカスコード回路１では、図２に示すようにセンスアンプ入力電圧Ｓａｉｎは定性的には（ＶＣＣ−Ｉ・ＲＬ）で決まる。したがって、センスアンプ入力電圧Ｓａｉｎの振幅はデータ線電圧ＤＡＴＡＢから電源電圧ＶＣＣまでの（ＶＣＣ−ＤＡＴＡＢ）に制限される。つまり、このカスコード回路１を使用して大きいセンスアンプ入力電圧Ｓａｉｎの振幅をとるためには、第１に電源電圧ＶＣＣを高くするか、もしくは、第２にデータ線電圧ＤＡＴＡＢを低くするという２つの手段が考えられる。

しかしながら、電源電圧ＶＣＣは低消費電力の観点から低下する傾向にある。このため、電源電圧ＶＣＣを高くすることは難しい。また、データ線電圧ＤＡＴＡＢを低くすると確かにセンスアンプ入力電圧Ｓａｉｎの振幅は大きくとれるが、セルのビット線の電圧も低下することから、センスする期間に十分応答できる電流を取るためにはデータ線電圧ＤＡＴＡＢにも限界がある。

また、不揮発性記憶装置における大容量化に対する要求から、多値セルが採用されている。この多値コアセルに格納するデータとして多値データを扱うことで、１セル当たりに多ビットの情報を記憶させることができる。したがって等価的にビットコストを削減できる。しかし、多値の複数のレベルを表現するために、コアセルの読み出し電流とリファレンスセルの基準となる電流との差、すなわち電流マージンは、従来のＳＬＣ（Single Level Cell）に比べ、小さくなっている。将来において、多値のレベルが多くなればなる程電流マージンは小さくなる。また、繰り返しになるが、電源電圧が低くなればなる程電流マージンは小さくなる。

また特許文献１記載の回路では、基準電圧をコアセル側のトランジスタのゲート電圧として供給するものであるが、この基準電圧はコアセルのトランジスタのゲートや配線の影響を受けてしまうため、リファレンス側とコア側の回路のマッチングが取りにくいという問題がある。また特許文献２記載の回路は、多値コアセルに対する比較回路について提案するものであるが、電源電圧振幅の範囲を有効に利用していないため、低電源動作可能な回路を提供することができないという問題がある。

また特許文献３記載の回路では、基準電圧をコアセル側のトランジスタのゲート電圧として供給するようにしているが、差動増幅器に入る基準電位とゲート電圧がショートされているため、基準電圧がコアセルのトランジスタのゲートや配線の影響を受けてしまう。このため、リファレンス側とコア側でマッチングが取りにくいという問題がある。

そこで、本発明は前述した従来における課題を解決し、回路のマッチングが取り易く低電圧電源動作可能な高精度のカスコード回路を備えた半導体装置およびセンス信号の生成方法を提供することを目的とする。

上記課題を解決するために、本発明は、リファレンスセルのデータ線に流れるリファレンス電流を増幅する第１のカレントミラーと増幅された該リファレンス電流によって第１の電位を生成する第２のカレントミラーとを含む第１のカスコード回路と、コアセルのデータ線に流れるコアセル電流を増幅する第３のカレントミラーと前記第２のカレントミラーから増幅された前記リファレンス電流に対応する電圧をゲート電圧として受け、該第３のカレントミラーによって増幅された該コアセル電流と増幅された該リファレンス電流の差によって第２の電位を生成するトランジスタを含む第２のカスコード回路とを含む半導体装置である。
第１のカレントミラーはそれぞれ増幅されたリファレンス電流を流す第１および第２の分岐を有し、第２のカレントミラーは、該第２の分岐を流れる電流から第１の電位を生成するとともに第２の分岐を流れる電流のミラー電流を前記第１の分岐に流れさせてリファレンスセンス出力電位を生成する。該トランジスタは、第３のカレントミラーに該増幅されたコアセル電流を受けるように結合されかつゲートに増幅されたリファレンス電流から生成された第１の電位に対応する電圧を受けて、第３のカレントミラーから与えられた増幅されたコアセル電流と前記増幅されたリファレンス電流の差に基づく第２の電位をコアセルセンス出力電位として生成する。

本発明によれば、第１の電位と、コアセル電流とリファレンス電流の差によって生成した第２の電位を用いることで、電源電位と接地電位のフルレンジの電圧を取り扱うことができる。このため、電源電圧振幅の範囲を有効に使用できる。これにより、実行的なセンスアンプの切り分け精度をあげることができる。すなわち、微小な電流マージンに対してもセンスが可能となると言える。また第１の電位は第２のカスコード回路の影響を受けずに生成されるため、第１のカスコード回路と第２のカスコード回路のマッチングが取り易い。したがって、回路のマッチングが取り易く、低電圧動作可能な高精度のカスコード回路を備えた半導体装置を提供できる。

本発明は、上記構成において、前記第１または第２のカスコード回路は、前記第１または第３のカレントミラーを構成するトランジスタの経路以外の経路に前記データ線をプリチャージするプリチャージ回路を含む。本発明によれば、データ線をプリチャージすることで、データ線を早く安定点に持っていくことができる。したがって、データ線充電電流によるセンスマージンの劣化を抑えることができる。よって高速な読み出しが可能となる。

本発明は、上記構成において、前記プリチャージ回路は、所定の信号を受けてセンス期間前またはセンス期間初期のプリチャージ期間に前記データ線をプリチャージする。本発明によれば、センス期間にデータ線の充電のための電流を流さないように、あるいは、減らすことができる。

本発明は、上記構成において、更に、前記センス期間または前記プリチャージ期間に関する情報を記憶するメモリを含む。本発明によれば、メモリに記憶されたセンス期間またはプリチャージ期間に関する情報をパッケージ後に書き換えることで、パッケージ後にセンス期間およびプリチャージ期間を設定できる。

本発明は、上記構成において、更に、リファレンスセンス出力およびコアセルセンス出力電圧に基づいて信号を出力するセンスアンプ回路を含む。本発明によれば、複数の電流レベルに対して微小電流値の大小を判定できる。また本発明は、従来技術と異なり、リファレンススセンス出力（Ｓａｒｅｆ）とゲート電圧（ＮＧ）はショートしていないため、基準電位となるリファレンスセンス出力（Ｓａｒｅｆ）は、センスアンプ回路の入力ゲートの影響しかを受けない。したがって、リファレンス側はコア側と同じような回路構成をとることができる。よって従来の回路よりもマッチングが取り易い。

本発明は、上記構成において、更に、リファレンスセンス出力およびコアセルセンス出力電圧に基づいて信号を出力するセンスアンプ回路と、該センスアンプ回路から出力された信号をコアセルの記憶状態に応じた情報に変換する変換回路とを含む。これによりＩＯデータを生成できる。

本発明は、上記構成において、前記第１または第２のカスコード回路は更に、前記データ線に対してカスコード接続されたトランジスタ対を含む。本発明は、上記構成において、前記コアセルは、複数の異なるしきい値を持つメモリセルである。本発明によれば、リファレンスセルの電流レベルに対してリファレンス電圧を生成するので、さまざまな電流レベルにおいて微小な電流マージンのセンスをする必要のある、多値セルデータの読み出しにも対応できる。

本発明は、上記構成において、前記コアセルは、複数の異なるしきい値を持つメモリセルであり、前記第２のカスコード回路は、前記コアセルの持つしきい値の数に応じた数の前記第２の電位を生成するトランジスタを含む。本発明によれば、それぞれのリファレンスセルの電流値に対してコアセルの電流値との差分を増幅することができ、多値に応じた第２の電位を生成できる。

本発明は、上記構成において、前記第３のカレントミラーを構成するトランジスタの数は、第１のカレントミラーを構成するトランジスタの数と同じである。本発明によれば、回路のマッチングが取り易くなる。また第２の電位を生成するトランジスタのゲート電圧を高速に駆動することができる。

本発明は、セルのデータ線を流れるセル電流を増幅するカレントミラーと、前記セル電流によって第１の電位を生成する回路と、前記カレントミラーを構成するトランジスタの経路以外の経路に前記データ線をプリチャージするプリチャージ回路とを含む半導体装置である。本発明によれば、例えばセンス期間前の一定期間にデータ線をプリチャージすることで、データ線を早く安定点に持っていくことができる。これにより、センス期間にデータ線の充電のための電流を流さないように、あるいは、減らすことができる。したがって、データ線充電電流によるセンスマージンの劣化を抑えることができる。よって高速な読み出しが可能となる。前記半導体装置は、半導体記憶装置により構成される。

本発明によれば、回路のマッチングが取り易く低電圧電源動作可能な高精度のカスコード回路を備えた半導体装置およびセンス信号の生成方法を提供することができる。

従来のカスコード回路を示す図である。 カスコード回路の従来例でのセンスアンプ入力電圧振幅を説明する図である。 実施例１に係る半導体装置を示す図である。 実施例１に係るカスコード回路の概要を説明する図である。 センスアンプ回路を示す図である。 ＭＬＣにおける読み出し時のコアセル電流及びリファレンス電流の関係を示す図である。 実施例２に係る半導体装置を示す図である。 実施例２に係るカスコード回路の概略図である。 実施例３に係るコアセル用カスコード回路を示す図である。 セルデータ読み出し時のタイミングチャートを示す図である。

以下、添付の図面を参照して本発明の実施例を説明する。

図３に実施例１に係る半導体装置を示す図である。図３に示されるように、半導体装置１０は、リファレンスセル用カスコード回路（ＳＡＲ）２０、複数のコアセル用カスコード回路（ＣＡＳ）３０、複数のセンスアンプ回路（Ｓ／Ａ）４０を含む。半導体装置１０は、単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。

図３では、ＳＬＣ（Single Level Cell）の読み出しのための回路構成を示している。ＳＬＣでは一つのリファレンスに対してセルデータの読み出しが行われる。このため、リファレンスセル用カスコード回路２０が用意されている。リファレンスセルのドレイン端子にデータ線ＤＡＴＡＢｒｅｆを介して接続されている。リファレンスセル用カスコード回路２０は、リファレンス電圧ＳａｒｅｆおよびＮＭＯＳゲート電圧ＮＧを生成する。

また、１６個のコアセル用カスコード回路３０が用意されており、同じワード線で選択される１６個のコアセルのドレイン端子にデータ線ＤＡＴＡＢ（１５：０）を介して接続されている。さらに、リファレンスセル用カスコード回路２０から供給されるＮＭＯＳゲート電圧ＮＧをそれぞれのコアセル用カスコード回路３０が入力として受け取り、コアセルの読み出し電流からリファレンスセルの読み出し電流を引いた差分を増幅した電圧としてセンスアンプ入力電圧Ｓａｉｎ（１５：０）を生成する。１６個のセンスアンプ回路４０は、リファレンス電圧Ｓａｒｅｆおよび対応するセンスアンプ入力電圧Ｓａｉｎ（ｎ）（ｎ＝０−１５）を受け取り、電圧の大小に応じた値“０”あるいは“１”をＤＳＩ（ｎ）（ｎ＝０−１５）に出力する。

次に、各カスコード回路について具体的に説明する。図４は、実施例１に係るカスコード回路の概要を説明する図である。符号２０はリファレンスセル用カスコード回路、３０はコアセル用カスコード回路、４０はセンスアンプ回路をそれぞれ示す。リファレンスセル用カスコード回路２０は、リファレンスセル１２のデータ線２８に対してカスコード接続されたトランジスタ２１および２２と、ＰＭＯＳトランジスタ２３乃至２５で構成されたＰＭＯＳカレントミラーと、リファレンス電流ｉｒｅｆによってリファレンス電位（第１の電位）Ｓａｒｅｆを生成するとともに、ＮＭＯＳトランジスタ２６および２７で構成されるＮＭＯＳカレントミラーと、抵抗２９を含む。

リファレンス用のカスコード回路２０は、ＰＭＯＳカレントミラーによって増幅したリファレンス電流ｉｒｅｆをＮＭＯＳカレントミラーのＮＭＯＳトランジスタ２７に供給することでノードＮＧの電位を生成し、これをＮＭＯＳトランジスタ３５のゲート電圧ＮＧとしてコアセル用カスコード回路３０に供給すると同時に、増幅されたリファレンス電流ｉｒｅｆをＮＭＯＳトランジスタ２６に供給して、リファレンス電圧Ｓａｒｅｆを生成する。ノードＮＧの電位は、リファレンス電圧Ｓａｒｅｆを生成するトランジスタ２４とは別のトランジスタ２５によって生成する構成としている。これにより、ノードＮＧをＳａｒｅｆとは別に高速で充電することができる。

コアセル用カスコード回路３０は、コアセル１１のデータ線３６に対してカスコード接続されたトランジスタ３１および３２と、ＰＭＯＳトランジスタ３３および３４で構成されたＰＭＯＳカレントミラーと、リファレンスセル用カスコード回路２０から出力されたＮＭＯＳゲート電圧ＮＧを入力として受けるＮＭＯＳトランジスタ３５と、抵抗３７を含む。コアセル用のカスコード回路３０は、ＮＭＯＳゲート電圧ＮＧを入力として受けるＮＭＯＳトランジスタ３５と、コアセル電流を増幅するＰＭＯＳカレントミラーとによって、コアセル電流Ｉｃｏｒｅとリファレンス電流ｉｒｅｆの差を増幅したセンスアンプ入力電圧（第２の電位）Ｓａｉｎを生成する。

従来のカスコード回路では、センスアンプ入力電圧の振幅が（ＶＣＣ−ＤＡＴＡＢ）で制限されていた。本実施例のコアセル用カスコード回路３０では、ノードｂをセンスアンプ入力電圧として使用せず、ＰＭＯＳカレントミラーのゲートに接続する。すなわち、カスコード回路３０の出力段をトランジスタ３３および３４からなるＰＭＯＳカレントミラーで構成する。これにより、セル電流ｉｃｏｒｅをそのまま増幅して伝えることができる。

次にセンスアンプ回路４０について説明する。図５は、センスアンプ回路４０を示す図である。図５に示されるように、センスアンプ回路４０は、ＰＭＯＳトランジスタ４１乃至４９、ＮＭＯＳトランジスタ５０乃至５５およびインバータ５６乃至５８を含む。センスアンプ入力電位Ｓａｉｎおよびリファレンス電位Ｓａｒｅｆに対し、２段のＰＭＯＳトランジスタ構成の差動対と増幅段によって差を増幅する構成であり、トランジスタ５３のゲートにＥＱの制御信号およびＰＭＯＳトランジスタ４９のゲートおよびＮＭＯＳトランジスタ５４のゲートに接続されたインバータ５６にＬＴの制御信号が入力されている。

インバータ５７および５８により構成されるＤＳＩのラッチ部に２つの入力電圧の大小判定結果がラッチされる。尚、ＰＭＯＳトランジスタ４１乃至４３のゲートに入力されるＶｒ１はアナログ基準電圧である。なお、符号３００はＣＡＭ（不揮発性の内部参照メモリ：Content Addressable Memory）である。ＣＡＭ３００は制御回路（図示省略）により書き込みあるいは読み出し動作が行われる。このＣＡＭ３００は、クロックパルスＥＱＣとセンス期間を規定するパルスＥＱに関する情報を記憶する。

上記構成により、センスアンプ回路４０は、リファレンス電圧Ｓａｒｅｆおよびセンスアンプ入力電圧Ｓａｉｎを比較し、それらの電圧の大小に対して“０”あるいは“１”のＤＳＩを出力する。例えば、センスアンプ回路４０は、センスアンプ入力電圧Ｓａｉｎ＞リファレンス電圧Ｓａｒｅｆに対して、ＤＳＩ＝“０”、センスアンプ入力電圧Ｓａｉｎ＜リファレンス電圧Ｓａｒｅｆに対して、ＤＳＩ＝“１”を出力する。（Ｉｃｏｒｅ−Ｉｒｅｆ）＞０のときに“０”を出力するので、Ｉｃｏｒｅ＞Ｉｒｅｆで“０”、Ｉｃｏｒｅ＜Ｉｒｅｆで“１”を出力することになる。したがって、セル電流の比較が正しく行われていることが確認できる。

ここで、ＳａｉｎおよびＳａｒｅｆはセンスアンプ回路４０の入力電圧であり、センスアンプ入力ゲートに対して増幅された電流を供給することで、ＶＳＳ〜ＶＣＣ間のフルレンジの電圧を取りうる。つまり、従来のカスコード回路でセンスアンプ入力電圧が（ＶＣＣ−ＤＡＴＡＢ）の範囲でしか供給できないといった、データ線電圧ＤＡＴＡＢで制御されるようなことが、本発明のカスコード回路３０では生じない。（ＶＣＣ−ＶＳＳ）のフルレンジでセンスアンプ入力電圧を供給できるのである。したがって、センスアンプ入力電圧として、電源電圧振幅の範囲を有効に使用できる。このため、実行的なセンスアンプの切り分け精度をあげることができる。すなわち、微小な電流マージンに対してもセンスが可能となると言える。ここで、図４に示すカスコード回路２０及び３０において、それぞれのノードｂが駆動する負荷を合わせると尚良い。これはカスコード回路２０及び３０において、トランジスタ２４、２５及び３４の数やサイズを調整することで両回路のマッチングを取ることができる。その際、同様にしてトランジスタ２６、２７及び３５の数やサイズを調整する。

以上実施例１によれば、ＳＬＣの読み出しにおいても低電源電圧状況下や微小な電流マージンのセンスを必要とする場合でもセルデータの読み出しが可能となる。

次に、実施例２について説明する。図６は、ＭＬＣ（２ビット／セル）における読み出し時のコアセル電流及びリファレンス電流の関係を示す図である。ＭＬＣでは、メモリセルが複数の異なるしきい値を持つように構成されている。図６において、横軸はゲート電圧（閾値分布については閾値）、縦軸はドレイン電流（閾値分布については分布度数）を示す。セルの閾値分布は２ビットを現すため、“０”、“１”、“２”、“３”の４つの状態のいずれかにある。

例えば、ＬＥＶＥＬ１の閾値を有するコアセルが選択され、読み出しを行なう場合を考える。３つのリファレンスセルｒｅｆ（２：０）及び選択されたコアセルｃｏｒｅのゲート電極には読み出し時のワード線ＷＬ電圧が印加されている。尚、ワード線電圧はＬＥＶＥＬ３のセルが電流をほぼ流さなくなる値に設定されている。従って、リファレンスセルｒｅｆ（２：０）及び選択されたコアセルｃｏｒｅのセル電流はそれぞれ、Ｉｒｅｆ（２：０）及びｉｃｏｒｅとなる。

ここでは、コアセルがＬＥＶＥＬ１の閾値を有するため、その電流には、Ｉｃｏｒｅ≦ｉｒｅｆ０，ｉｃｏｒｅ≧Ｉｒｅｆ１，ｉｃｏｒｅ≧ｉｒｅｆ２の関係がある。このセル電流の大小関係を判定することで、コアセルの有する閾値が４つの状態のいずれにあるかという情報を読み出すことが可能となる。すなわち、２ビットの情報を得ることになる。

図７は実施例２に係る半導体装置１００を示す図である。図７に示されるように、半導体装置１００は、複数のリファレンスセル用カスコード回路（ＳＡＲ）１２０、複数のコアセル用カスコード回路（ＣＡＳ）１４０、複数のセンスアンプ（Ｓ／Ａ）４０、変換器１６０を含む。なお、実施例１と同一箇所については同一符号を付している。

３つのリファレンスセルのドレイン端子にデータ線ＤＡＴＡＢｒｅｆ（２：０）を介して接続されたリファレンスセル用カスコード回路１２０は、それぞれリファレンス電圧Ｓａｒｅｆ（２：０）およびＮＭＯＳゲート電圧ＮＧ（２：０）を出力する。同時に選択される８つのコアセルのドレイン端子に、データ線ＤＡＴＡＢ（７：０）を介して接続された８個のコアセル用カスコード回路１４０は、それぞれＮＭＯＳゲート電圧ＮＧ（２：０）も入力として受けており、対応する一つのコアセルの読み出し電流に応じて、３つのセンスアンプ入力電圧Ｓａｉｎ（２：０）を供給する。

この３ビットの読み出されたデータは３ビット−２ビット変換器１６０によってセルの状態に応じた２ビットの情報に変換され２ＩＯ分のデータとなる。２値４レベルのＭＬＣ（Multi Level Cell）では、１つのセルの状態として４つの状態を持っている。このため、選択されたセルがどの状態にあるかを読み出すために１つのコアセルに対して３つのリファレンスセルとの比較が行われる。

次に実施例２に係るカスコード回路について説明する。図８は実施例２に係るカスコード回路の概略図である。１２０はリファレンスセル用カスコード回路、１４０はコアセル用カスコード回路をそれぞれ示している。

リファレンスセル用カスコード回路１２０は、リファレンスセル１１２のデータ線１３１に対してカスコード接続されたトランジスタ１２１および１２２と、ＰＭＯＳトランジスタ１２３乃至１２６で構成されたＰＭＯＳカレントミラーと、リファレンス電流ｉｒｅｆによってリファレンス電位Ｓａｒｅｆ（ｎ）を生成するとともに、ＮＭＯＳトランジスタ１２７乃至１２９で構成されるＮＭＯＳカレントミラーと、抵抗１３０とを含む。

ＰＭＯＳカレントミラーによって増幅したリファレンス電流ｉｒｅｆをＮＭＯＳカレントミラーのＮＭＯＳトランジスタ１２８、１２９に供給することでノードＮＧ（ｎ）の電位を生成し、ＮＭＯＳトランジスタ１４７乃至１４９のいずれかのゲート電圧ＮＧ（ｎ）として供給すると同時に、増幅されたリファレンス電流ｉｒｅｆをＮＭＯＳトランジスタ１２７に供給して、リファレンス電圧Ｓａｒｅｆ（ｎ）を生成する。ノードＮＧ（ｎ）の電位は、リファレンス電圧Ｓａｒｅｆ（ｎ）を生成するトランジスタ１２７とは別のトランジスタ１２５及び１２６によって生成する構成としている。これにより、ノードＮＧ（ｎ）をＳａｒｅｆ（ｎ）とは別に高速で充電することができる。コアセル用カスコード回路１４０は、コアセル１１１のデータ線１５１に対してカスコード接続されたトランジスタ１４１および１４２と、ＰＭＯＳトランジスタ１４３乃至１４６で構成されたＰＭＯＳカレントミラーと、リファレンスセル用カスコード回路１２０から出力されたＮＭＯＳゲート電圧ＮＧ（２：０）を入力として受けるＮＭＯＳトランジスタ１４７乃至１４９と、抵抗１５０と含む。

図４に示したカスコード回路と原理的には等価であるが、いくつかの点で異なっている。まず、コアセル用カスコード回路１４０は入力として、図７に示した３つのリファレンスセル用カスコード回路１２０からくるＮＭＯＳゲート電圧ＮＧ（２：０）を受ける。このため、電圧Ｓａｉｎを生成するトランジスタとして３つのトランジスタ１４７乃至１４９が設けられている。これは３つのリファレンスセルデータとの比較を行うためである。これにより、それぞれのリファレンスセルの電流値に対してコアセルの電流値との差分を増幅することができ、出力として３つのセンスアンプの入力電圧Ｓａｉｎ（２：０）を供給する。

カレントミラーの部分のみ３つ用意する構成により、コアセル用のカスコード回路１４０にはカスコード部分が一つだけ良いことになる。また、リファレンスセル用カスコード回路１２０は、３つのリファレンスセルに対して各１個ずつ計３個用意されている。

実施例２のリファレンス用カスコード回路１２０が実施例１のリファレンスセル用カスコード回路２０と異なる点は、ノードｂからみたカレントミラー用のＰＭＯＳトランジスタ１２３乃至１２６のゲートの数をコアセル用のカスコード回路１４０のカレントミラー用のＰＭＯＳトランジスタ１４３乃至１４６のゲートの数と同じにしている点である。これにより、リファレンス用カスコード回路１２０とコアセル用カスコード回路１４０は、ノードｂから見た負荷が近くなるので、回路のマッチングが取り易くなる。また、コアセル用カスコード回路１４０は、ゲート電圧ＮＧ（ｎ）を駆動するＰＭＯＳトランジスタ１４３乃至１４６が実施例１の場合に比べて２倍になっている。これにより２次的な効果としてＮＭＯＳゲート電圧ＮＧ（ｎ）を高速に駆動することができる。

実施例２によれば、ＭＬＣの読み出しにおいても低電源電圧状況下や微小な電流マージンのセンスを必要とする場合でもセルデータの読み出しが可能となる。

次に、実施例３について説明する。データ線の充電が遅い場合、センス期間に選択されたセルの電流以外にデータ線ＤＡＴＡＢの充電のための電流がＰＭＯＳカレントミラーのＰＭＯＳトランジスタの電流として流れることになる。すると電流を流さないセルに対してセンスのためのマージンが小さくなってしまうことになる。これを避けるために発明されたのが図９に示した実施例３に係るカスコード回路である。

図９は、実施例３に係るコアセル用カスコード回路を示す図である。コアセル用カスコード回路２３０は、コアセルのデータ線２３１に対してカスコード接続されたトランジスタ２３３および２３４と、ＰＭＯＳトランジスタ２３５および２３６で構成されたＰＭＯＳカレントミラーと、抵抗２３７乃至２３９と、ＰＭＯＳトランジスタ２４０と、ＮＭＯＳトランジスタ２４１と、インバータ２４２を含む。ＰＭＯＳトランジスタ２４０、ＮＭＯＳトランジスタ２４１、インバータ２４２が、データ線ＤＡＴＡＢをプリチャージするプリチャージ回路を構成する。信号ＥＱＣを受けたインバータ２４２が駆動するＰＭＯＳトランジスタ２４０はＮＭＯＳトランジスタ２４１を介してデータ線ＤＡＴＡＢに接続される。ＮＭＯＳトランジスタ２４１のゲートは抵抗２３９とＮＭＯＳトランジスタ２３３の間のノードａａに接続されている。

プリチャージ回路は、カレントミラーを構成するＰＭＯＳトランジスタ２３５および２３６の経路以外の経路に設けられており、センス期間（ＥＱ）直前の一定期間（ＥＱＣ）にデータ線ＤＡＴＡＢを駆動する。センス期間の初期あるいはセンス期間に入る前にＨＩＧＨになるクロックパルスＥＱＣによって、ＰＭＯＳトランジスタ２４０を駆動してデータ線ＤＡＴＡＢを充電プリチャージすることができる構成となっている。これにより、センス期間にデータ線ＤＡＴＡＢの充電のための電流を流さないように、あるいは、減らすことができる。よって、データ線充電電流によるセンスマージンの劣化を抑えることができる。この構成はリファレンスセル用カスコード回路にも適応でき、また、実施例１や実施例２の場合にも適応できることは言うまでもない。

図１０はセルデータの読み出し時のタイミングチャートを示す図である。図５で説明したセンスアンプ回路４０を参照しつつ説明する。アドレスＡｄｄｒｅｓｓの変化を検知する回路により生成されるパルスＡＴＤからセルデータの読み出しが始まる。ワード線電圧が選択セルのゲートに印加されるタイミングで、パルスＡＴＤがＬＯＷとなり信号ＥＱ及びＥＱＣがＨＩＧＨとなる。クロックパルスＥＱＣとセンス期間を規定するパルスＥＱは、センス期間の初期あるいはセンス期間に入る前にＨＩＧＨになるパルスである。信号ＥＱＣがＨＩＧＨでコアセル及びリファレンスセルのデータ線電圧ＤＡＴＡＢがプリチャージされる。

その後信号ＥＱがＬＯＷになり、センスアンプ回路４０がセンスアンプ入力電位Ｓａｉｎとセンスアンプ入力電圧Ｓａｒｅｆの比較結果を増幅し、同時に信号ＬＴがＬｏｗとなる。信号ＬＴの立ち上がりで比較結果をインバータ５７および５８からなるラッチにラッチし、読み出しデータが出力される。

ここで、ＴａはパルスＥＱＣのクロックパルス幅、およびＴｂはパルスＥＱＣの立下りからパルスＥＱの立下りまでの幅、をそれぞれＣＡＭ３００によってトリミングを行えるようにすることで、チップごとに最適なクロック幅およびセンス期間を設定できる。ＣＡＭ３００は、パルスＥＱＣの立下りからパルスＥＱの立下りまでの幅Ｔｂをセンス期間（ＥＱ）に関する情報として、パルスＥＱＣのクロックパルス幅Ｔａをプリチャージ期間（ＥＱＣ）に関する情報として書き換え可能に記憶する。

実施例３によれば、セルのデータ線を流れるセル電流を増幅するカレントミラーと、セル電流によって第１の電位を生成する回路と、カレントミラーを構成するＰＭＯＳトランジスタの経路以外の経路にセンス期間直前の一定期間にデータ線ＤＡＴＡＢを駆動するプリチャージ回路を具備することで、データ線ＤＡＴＡＢをプリチャージしかつ、高速な読み出しが可能となる。また、センス期間（ＥＱ）およびプリチャージ期間（ＥＱＣ）を独立にトリミングできる機構を有することで、パッケージ後に、チップごとに最適なプリチャージ期間およびセンス期間を設定できる。

なお、リファレンスセル用カスコード回路、コアセル用のカスコード回路、電圧Ｓａｒｅｆ、電圧Ｓａｉｎ、ＣＡＭ３００、変換器１６０が請求の範囲における第１のカスコード回路、第２のカスコード回路、第１の電位、第２の電位、メモリ、変換回路にそれぞれ対応する。またクロックパルスＥＱＣが請求の範囲における所定の信号に対応する。

以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

Claims (12)

1. リファレンスセルのデータ線に流れるリファレンス電流を増幅する第１のカレントミラーと前記第１のカレントミラーに結合されて増幅された該リファレンス電流から第１の電位を生成する第２のカレントミラーとを含む第１のカスコード回路を備え、前記第１のカレントミラーはそれぞれ前記増幅されたリファレンス電流を流す第１および第２の分岐を有し、前記第２のカレントミラーは、前記第２の分岐を流れる電流から前記第１の電位を生成するとともに前記第２の分岐を流れる電流のミラー電流を前記第１の分岐に流れさせてリファレンスセンス出力電位を生成し、
   コアセルのデータ線に流れるコアセル電流を増幅する第３のカレントミラーと、前記第３のカレントミラーに該増幅された電流を受けるように結合されかつゲートに前記増幅されたリファレンス電流から生成された第１の電位に対応する電圧を受けて、前記第３のカレントミラーから与えられた前記増幅されたコアセル電流と前記増幅されたリファレンス電流の差に基づく第２の電位をコアセルセンス出力電位として生成するトランジスタを含む第２のカスコード回路を更に備える
   半導体装置。
2. 前記第１または第２のカスコード回路は、前記第１または第３のカレントミラーを構成するトランジスタの経路以外の経路に前記データ線をプリチャージするプリチャージ回路を含む請求項１記載の半導体装置。
3. 前記プリチャージ回路は、所定の信号を受けてセンス期間前またはセンス期間初期のプリチャージ期間に前記データ線をプリチャージする請求項２記載の半導体装置。
4. 前記半導体装置は更に、前記センス期間または前記プリチャージ期間に関する情報を記憶するメモリを含む請求項３記載の半導体装置。
5. 前記半導体装置は更に、前記リファレンスセンス出力電位および前記コアセルセンス出力電位に基づいて信号を出力するセンスアンプ回路を含む請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 前記半導体装置は更に、前記リファレンスセルセンス出力電位および前記コアセルセンス出力電位に基づいて信号を出力するセンスアンプ回路と、
   前記センスアンプ回路から出力された信号を前記コアセルの記憶状態に応じた情報に変換する変換回路とを含む請求項１から請求項４のいずれか一項に記載の半導体装置。
7. 前記第１または第２のカスコード回路は更に、前記データ線に対してカスコート接続されたトランジスタ対を含む請求項１から請求項６のいずれか一項に記載の半導体装置。
8. 前記コアセルは、複数の異なるしきい値を持つメモリセルである請求項１から請求項７のいずれか一項に記載の半導体装置。
9. 前記コアセルは、複数の異なるしきい値を持つメモリセルであり、
   前記第２のカスコード回路は、前記コアセルの持つしきい値の数に応じた数の前記第２の電位を生成するトランジスタを含む請求項１から請求項７のいずれか一項に記載の半導体装置。
10. 前記第３のカレントミラーを構成するトランジスタの数は、第１のカレントミラーを構成するトランジスタの数と同じである請求項１から請求項９のいずれか一項に記載の半導体装置。
11. 前記第１カレントミラーを構成するトランジスタの経路以外の経路に前記データ線をプリチャージするプリチャージ回路を含む請求項１記載の半導体装置。
12. 前記半導体装置は、半導体記憶装置である請求項１から請求項１１のいずれか一項に記載の半導体装置。

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