JP4606531B2

JP4606531B2 - Field effect semiconductor device

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Publication number: JP4606531B2
Application number: JP22262299A
Authority: JP
Inventors: 芳弘杉山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-08-05
Filing date: 1999-08-05
Publication date: 2011-01-05
Anticipated expiration: 2019-08-05
Also published as: JP2001053271A

Description

【０００１】
【発明の属する技術分野】
本発明は、電流−電圧特性に於けるキンク効果が抑制され、高周波特性や雑音特性が改善された電界効果半導体装置に関する。
【０００２】
一般に、高い周波数帯で動作させる半導体装置としては電界効果半導体装置が多用されていて、例えば、高電子移動度トランジスタ（ｈｉｇｈｅｌｅｃｔｒｏｎｍｏｂｉｌｉｔｙｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）、或いは、ＳＯＩＭＯＳＦＥＴ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）などが知られている。
【０００３】
図１５は従来のＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴ及びＳＯＩＭＯＳＦＥＴなどの電界効果半導体装置を表す図であり、（Ａ）はＨＥＭＴの要部切断側面を、また、（Ｂ）はＳＯＩＭＯＳＦＥＴの要部切断側面及びエネルギ・バンド・ダイヤグラムをそれぞれ示している。
【０００４】
図１５（Ａ）に於いて、１は面指数が（００１）である半絶縁性ＩｎＰ基板、２はｉ−ＩｎＡｌＡｓバッファ層、３はｉ−ＩｎＧａＡｓチャネル層、３Ａは二次元電子ガス、４はｉ−ＩｎＡｌＡｓ電子供給層、４Ａはｎ−ＩｎＡｌＡｓデルタ・ドープ層、５はソース電極、６はドレイン電極、７はゲート電極、８は合金化層をそれぞれ示している。
【０００５】
図１５（Ｂ）に於いて、１１はＳｉ半導体基板、１２はＳｉＯ₂絶縁膜、１３はＳｉ半導体層、１３ＳはＳｉＧｅソース領域、１３Ｄはドレイン領域、１４はゲート絶縁膜、１５はソース電極、１６はドレイン電極、１７はゲート電極をそれぞれ示してあり、また、付記されたエネルギ・バンド・ダイヤグラムはドレイン電圧を印加した状態を線Ｘ−Ｘに沿った断面で見たものであり、Ｅ_Vは価電子帯の上端、Ｅ_Cは伝導帯の下端をそれぞれ示している。
【０００６】
ところで、図１５（Ａ）に見られるようなＩｎＰ基板１上に形成したＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴでは、キンクと呼ばれる特性が顕著に観測されている。
【０００７】
このキンクは、種々な原因で発生するのであるが、静特性、即ち、ドレイン電流−ソース・ドレイン間電圧の特性に於ける平坦部分（飽和状態の部分）に折れ曲がったような特性が現れる現象であって、高周波特性の劣化や雑音発生の原因になる。
【０００８】
ＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴは、４０〔ＧＨｚ〕或いはそれ以上の時分割多重化（ｔｉｍｅ−ｄｉｖｉｓｉｏｎｍｕｌｔｉｐｌｅｘｉｎｇ：ＴＤＭ）を行なう場合のキー・デバイスとして有望視されているところであり、その実現には、キンク効果の抑制が重要であるとされている。
【０００９】
近年、時間依存のキンク効果を等価回路解析に依って説明できることが報告されている（要すれば、「Ｍ．Ｈ．Ｓｏｍｅｒｖｉｌｌｅｅｔ．ａｌ．（ＩＥＤＭ９８）」、を参照）。
【００１０】
それに依ると、ドレイン近傍に於ける高電界に依って、ソースから注入された二次元電子チャネル中の電子は加速され、衝突イオン化現象が起こり、それに依って生成された電子・正孔対は電界に依って互いに反対方向に走行することになる。
【００１１】
図１６は問題点を説明する為のＨＥＭＴ及びエネルギ・バンドを表す図であって、（Ａ）はＨＥＭＴの要部切断側面を、また、（Ｂ）はエネルギ・バンド・ダイヤグラムをそれぞれ示し、図１５に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、また、図１６では、半絶縁性ＩｎＰ基板１を省略してある。
【００１２】
図に於いて、Ｓはソース、Ｄはドレイン、Ｇはゲート、白丸は正孔、黒丸は電子をそれぞれ示し、そして、星印は衝突イオン化が起こっていることを表している。
【００１３】
図１６の（Ｂ）に見られるように、ソースＳの近傍では、エネルギ・バンドが若干持ち上がった状態にある為、衝突イオン化で生成された正孔は図示されているように滞留し易くなり、その滞留した正孔はｉ−ＩｎＡｌＡｓ電子供給層４に於ける表面準位と再結合することで消滅し、それに依ってキンク効果が発生するとされている。
【００１４】
ところで、ＩｎＧａＡｓのエネルギ・バンド・ギャップは０．７６〔ｅＶ〕程度であって、ＧａＡｓに於けるそれの約半分程度であり、一般に衝突イオン化率はエネルギ・バンド・ギャップが小さいほど大きくなる傾向にある。
【００１５】
図１７は衝突イオン化率の電界強度依存性を説明する為の線図であり、向かって左側の図にはＳｉＣ、Ｓｉ、Ｇｅについて示され、同じく右側の図には種々な化合物について示されていて、横軸には電界強度を、また、縦軸にはイオン化率をそれぞれ採ってある（要すれば、「Ｓ．Ｍ．Ｓｚｅ，ＰｈｙｓｉｃｓｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ，２ｎｄｅｄ．，ｐ．４７」、を参照）。
【００１６】
図からすると、エネルギ・バンド・ギャップが小さい半導体材料ほど衝突イオン化率は大きいことが明瞭に看取され、従って、デバイスの微細化を進行させた場合、ＧａＡｓ系ＨＥＭＴに於いてはそれほど考慮する必要がなかった衝突イオン化について、ＩｎＧａＡｓ系ＨＥＭＴに於いては考慮せざるを得ない状況になることが理解されよう。
【００１７】
現在、ＩｎＧａＡｓ系ＨＥＭＴとしては、ゲート長３０〔ｎｍ〕のものが試作されているので、その寄生容量や寄生インダクタンスの最適化を行なって、ソース・ゲート間及びゲート・ドレイン間の寸法を縮小した場合、ソース・ドレイン間が０．１〔μｍ〕程度のものも実現できる筈である。
【００１８】
このようなＨＥＭＴに於いて、ソース・ドレイン間電圧を１．５〔Ｖ〕、ゲート電圧を１〔Ｖ〕程度とした場合、チャネル方向電界は１５０〔ｋＶ／ｃｍ〕以上、ゲート・ドレイン近傍ではゲート電圧に依る電界が加わる為、電界強度は更に増大する。
【００１９】
このような状況では、図１７から明らかなように、ＩｎＧａＡｓに於ける衝突イオン化がＳｉに於ける電子に依る衝突イオン化と同程度以上になり、電界が増大するにつれて衝突イオン化率は大きくなる。
【００２０】
図１６について説明した衝突イオン化率の増大はＨＥＭＴに関してであるが、ソースの近傍に正孔が滞留してキンク効果発生の原因になっているデバイスとしては、前記した図１５（Ｂ）に見られるような完全空乏化ＳＯＩＭＯＳＦＥＴが挙げられる。
【００２１】
そこで、図１５（Ｂ）に見られるＭＯＳＦＥＴでは、Ｓｉ半導体層１３に於けるソース領域形成予定部分にＧｅをイオン注入し、且つ、アニールすることでＳｉＧｅからなるソース領域１３Ｓを形成してあり、そのＳｉＧｅとチャネル部分のＳｉとでヘテロ界面を生成させるようにしている。
【００２２】
一般には、ＳｉＧｅの禁制帯はＳｉのそれに比較して小さく、且つ、バンド不連続は伝導帯には殆どなくて価電子帯に生成されていることから、滞留する正孔はソース電極１５に吸い込まれ、そこで電子と再結合するのだ、としている（要すれば「Ｍ．Ｙｏｓｈｉｍｉｅｔ．ａｌ．，ＩＥＤＭ９４」を参照）。
【００２３】
ここで、図１５（Ｂ）に見られるＭＯＳＦＥＴを挙げて説明した理由は、該ＭＯＳＦＥＴの基本的技術思想に見るべきものがあり、本発明では、その考え方を一部利用していることに依る。
【００２４】
【発明が解決しようとする課題】
本発明では、電界効果半導体装置のソースに於ける抵抗の上昇を招来することなく、衝突イオン化に起因する正孔が容易にソース電極に吸収されるようにし、正孔と表面準位との再結合に依るキンク効果の発生を抑制して高周波特性や雑音特性を改善しようとする。
【００２５】
【課題を解決するための手段】
例えば、ＩｎＰに格子整合するＩｎＧａＡｓと同じくＧａＡｓＳｂとは、禁制帯が互いにずれた状態で重なる、スタガード・バンド・ラインナップ、いわゆるタイプIIヘテロ接合を形成することが知られている（要すれば、「Ｙ．Ｓｕｇｉｙａｍａｅｔ．ａｌ．，“ＩｎＧａＡｓ／ＧａＡｓＳｂＨｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓＬａｔｔｉｃｅ−ＭａｔｃｈｅｄｔｏＩｎＰＧｒｏｗｎｂｙＭｏｌｅｃｕｌａｒＢｅａｍｅｐｉｔａｘｙ”，Ｊ．ＣｒｙｓｔａｌＧｒｏｗｔｈ９５（１９８９）ｐｐ．３６３−３６６）」、を参照）。
【００２６】
本発明者は、上記技術をＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴに於けるソース端に応用することで正孔の滞留を抑制することが可能になるであろうことを推測した。
【００２７】
然しながら、そのようにした場合、ゲート幅方向のソース／チャネル端を全てＧａＡｓＳｂ／ＩｎＧａＡｓヘテロ接合に置き換えた場合、ヘテロ界面に於ける界面再結合が問題になる筈であり、また、ｎ−ＧａＡｓＳｂのショットキ接合に於けるバリヤ高さがスタガード・バンド・ラインナップの分だけ高くなる為、コンタクト抵抗が増加する可能性もある。
【００２８】
本発明では、ソース領域のソース端に於いて、ｎ−ＧａＡｓＳｂ領域を一箇所以上配置し、滞留する正孔を該ｎ−ＧａＡｓＳｂ領域に吸収させ、そこで多数キャリヤである電子と再結合させるようにすることで、正孔とＩｎＡｌＡｓ表面準位との再結合に起因するキンク効果を抑制することが基本になっている。
【００２９】
図１は本発明の原理を説明する為の電界効果半導体装置に関わる説明図であって、（Ａ）は要部切断平面、（Ｂ）は要部切断側面をそれぞれ表している。
【００３０】
図に於いて、２１は面指数が（００１）である半絶縁性ＩｎＰ基板、２２はｉ−ＩｎＡｌＡｓバッファ層、２３はｉ−ＩｎＧａＡｓチャネル層、２３Ａはチャネル層２３のソース領域に選択的に形成されたｎ−ＧａＡｓＳｂ領域（第二の供給層）、２３Ｂはｉ−ＩｎＧａＡｓとｎ−ＧａＡｓＳｂとで生成されたヘテロ界面に於けるチャネル層２３側に生成された高濃度電子蓄積層、２３Ｃはチャネル層２３に生成されたチャネル、２４はｉ−ＩｎＡｌＡｓスペーサ層、２５はｎ−ＩｎＡｌＡｓデルタ・ドープ層（電子供給層：第一の供給層）、２６はｉ−ＩｎＡｌＡｓバリヤ層、２７はゲート電極をそれぞれ示している。
【００３１】
図２は図１に示した電界効果半導体装置の所要断面で見たエネルギ・バンド・ダイヤグラムであり、（Ａ）は図１に於けるＸ１−Ｘ１に沿う断面で見たエネルギ・バンド・ダイヤグラム、（Ｂ）は図１に於けるＸ２−Ｘ２に沿う断面で見たエネルギ・バンド・ダイヤグラム、（Ｃ）は図１に於けるＹ−Ｙに沿う断面で見たエネルギ・バンド・ダイヤグラムである。尚、図１５及び図１６に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとし、また、Ｅ_Fはフェルミ・レベルを示している。
【００３２】
図１に於けるＸ１−Ｘ１に沿う断面は、ソース・ゲート・ドレインを結ぶラインがＩｎＧａＡｓからなるチャネル２３Ｃを横断するものであり、通常のＨＥＭＴと全く同じ状態であり、これに対応する図２（Ａ）に見られるエネルギ・バンド・ダイヤグラムから知得されるところは、図１６について説明した従来のＨＥＭＴと全く同じである。
【００３３】
図１に於けるＸ２−Ｘ２に沿う断面は、同様にチャネル２３Ｃを横断するものではあるが、その断面はソース領域に形成されたｎ−ＧａＡｓＳｂ領域２３Ａを通っているので、ソース端、即ち、ｎ−ＧａＡｓＳｂ領域２３Ａとｉ−ＩｎＧａＡｓからなるチャネル２３Ｃとの界面はタイプIIヘテロ接合構造をなし、これに対応する図２（Ｂ）に見られるエネルギ・バンド・ダイヤグラムから看取できるように正孔が落ち込み易い構造になっている。
【００３４】
図１に於けるＹ−Ｙに沿う断面は、ｉ−ＩｎＧａＡｓチャネル層２３に於けるソース領域にｎ−ＧａＡｓＳｂ領域２３Ａが形成されているので、ｉ−ＩｎＧａＡｓチャネル層２３の部分とｎ−ＧａＡｓＳｂ領域２３Ａとがライン・アンド・スペース状に並んでいる状態にあって、その界面は変調ドープ構造であることから、界面のｉ−ＩｎＧａＡｓチャネル層２３側には周囲即ちｉ−ＩｎＧａＡｓチャンネル層２３に比較して高濃度の電子蓄積層２３Ｂ（太い破線）が生成され、図２（Ｃ）に見られるエネルギ・バンド・ダイヤグラムには、第一の供給層であるｎ−ＩｎＡｌＡｓデルタ・ドープ層２５及び第二の供給層であるｎ−ＧａＡｓＳｂ領域２３Ａに依って電子がＧａＡｓＳｂ／ＩｎＧａＡｓ界面に蓄積する様子が示されている。
【００３５】
この構成によれば、界面再結合の影響を低減することが可能であり、ソースにｎ−ＧａＡｓＳｂ領域２３Ａを再成長することに依るソース抵抗増大を抑止するのに有効である。尚、図２（Ｃ）には、第１の供給層であるｎ−ＩｎＡｌＡｓデルタ・ドープ層２５のエネルギ・バンド（破線）も含めて示してある。
【００３６】
前記したところから、本発明に依る電界効果半導体装置に於いては、
（１）
第一の化合物半導体からなる基板（例えば半絶縁性ＩｎＰ基板３１）上に積層形成された該基板と同種或いは格子定数が略等しい第二の化合物半導体からなるバッファ層（例えばｉ−ＩｎＡｌＡｓバッファ層３２）及び該基板と格子定数が略等しく且つ禁制帯幅が該バッファ層に比較して小さい第三の化合物半導体からなるチャネル層（例えばｉ−ＩｎＧａＡｓチャネル層３３）及び該チャネル層との間にヘテロ界面を生成する第二の化合物半導体からなる第一の供給層（例えばｎ−ＩｎＡｌＡｓデルタ・ドープ層３５）とを備えるｎチャネル高電子移動度トランジスタに於いて、ソース電極（例えばソース電極４０Ｓ）下方のチャネル層に在るソース領域内に選択的に形成されて該チャネル層との間にタイプIIヘテロ構造を生成し且つ該第一の供給層と該チャネル層との界面に於ける該チャネル層側に生成される二次元電子ガスと連続する二次元電子ガス（例えば高濃度電子蓄積層３３Ｂ）を生成する第四の化合物半導体からなる第二の供給層（例えばｎ−ＧａＡｓＳｂ領域３３Ａ）を備え、該第二の供給層は全ての側面に於いて該チャネル層に接すると共に上面は該第一の供給層に接してなり該第一の供給層及び該第二の供給層は共に伝導型がｎ型であることを特徴とするか、或いは、
【００３８】
（２）
前記（１）に於いて、一つ以上のゲート電極（例えばゲート電極３９Ｇ）を備え且つ第一の化合物半導体がＩｎＰ及び第二の化合物半導体がＩｎＡｌＡｓ及び第三の化合物半導体がＩｎＧａＡｓ及び第四の化合物半導体がＧａＡｓＳｂであることを特徴とする。
【００３９】
前記手段を採ることに依り、電界効果半導体装置のソースに於ける抵抗の上昇を招来することなく、衝突イオン化に起因する正孔がソース近傍に滞留せずに容易にソース電極に吸収され、正孔と表面準位との再結合に依るキンク効果の発生が抑制されて高周波特性や雑音特性を改善することができる。
【００４０】
【発明の実施の形態】
図３は本発明に於ける一実施の形態である電界効果半導体装置（ＨＥＭＴ）を説明する為の説明図であって、（Ａ）は要部切断平面、（Ｂ）は要部切断側面をそれぞれ表している。尚、（Ｂ）は（Ａ）に見られる線Ｘ−Ｘに沿って切断した面を表している。また、図３及び以下の図に於いて、要部切断平面を表す（Ａ）では、要部切断側面を表す（Ｂ）に見られる要素を省略して簡明にしてあり、例えば図３（Ａ）は、図３（Ｂ）に見られる半導体層の一部を省略して表されている。
【００４１】
図に於いて、３１は面指数が（００１）である半絶縁性ＩｎＰ基板、３２はｉ−ＩｎＡｌＡｓバッファ層、３３はｉ−ＩｎＧａＡｓチャネル層、３３Ａはｉ−ＩｎＧａＡｓチャネル層３３のソース領域に形成されたｎ−ＧａＡｓＳｂ領域、３３Ｂはｉ−ＩｎＧａＡｓとｎ−ＧａＡｓＳｂとのヘテロ界面に於けるｉ−ＩｎＧａＡｓチャネル層３３側に生成された高濃度電子蓄積層、３３Ｃはｉ−ＩｎＧａＡｓチャネル層３３に於けるチャネル、３４はｉ−ＩｎＡｌＡｓスペーサ層、３５はｎ−ＩｎＡｌＡｓデルタ・ドープ層（電子供給層：第一の供給層）、３６はｉ−ＩｎＡｌＡｓバリヤ層、３７はｎ⁺−ＩｎＡｌＡｓコンタクト層、３８はｎ⁺−ＩｎＧａＡｓからなるコンタクト層、３９Ｇはゲート電極、４０Ｓはソース電極、４１Ｄはドレイン電極をそれぞれ示している。
【００４２】
図４乃至図１４は図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図であり、（Ａ）は図３に於ける線Ｘ−Ｘに沿った要部切断側面を、また、（Ｂ）は図３に於ける線Ｙ−Ｙに沿った要部切断側面をそれぞれ示し、以下、各図を参照しつつ説明する。
【００４３】
図４参照
４−（１）
ＭＢＥ（ｍｏｌｅｃｕｌａｒｂｅａｍｅｐｉｔａｘｙ）法を適用することに依り、半絶縁性ＩｎＰ基板３１上にｉ−ＩｎＡｌＡｓバッファ層３２、ｉ−ＩｎＧａＡｓチャネル層３３、ｉ−ＩｎＡｌＡｓスペーサ層３４、ｎ−ＩｎＡｌＡｓデルタ・ドープ層３５、ｉ−ＩｎＡｌＡｓバリヤ層３６、ｎ⁺−ＩｎＡｌＡｓコンタクト層３７、ｎ⁺−ＩｎＧａＡｓコンタクト層３８を順に積層成長させる。尚、３３Ｃはチャネル（二次元電子ガス）を示している。
【００４４】
前記成長した各半導体層に関する主要なデータを例示すると以下の通りである。

【００４５】
この場合、各半導体層を成長させる場合の基板温度は基本的に５２０〔℃〕であり、例外として、デルタ・ドープ層などｎ−ＩｎＡｌＡｓは４８０〔℃〕で、また、ｎ−ＩｎＧａＡｓは４２０〔℃〕でそれぞれ成長させた。
【００４６】
この電界効果半導体装置に於いて、リセス内にゲートを形成する構造にする場合、ｎ⁺−ＩｎＡｌＡｓコンタクト層３７とｉ−ＩｎＡｌＡｓ層３６層との間にＩｎＰ層を介挿するとエッチングを自動停止させることが可能になってリセスの形成が正確且つ容易になる。尚、その場合、成膜技術としては、ガス・ソースＭＢＥ法やＭＯＶＰＥ（ｍｅｔａｌｏｒｇａｎｉｃｖａｐｏｒｐｈａｓｅｅｐｉｔａｘｙ）法を適用して良い。
【００４７】
図５参照
５−（１）
ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さが２００〔ｎｍ〕程度のＳｉＯ₂層５１を形成する。
【００４８】
５−（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ソース領域形成予定部分に少なくとも一つのストライプ開口５２Ａをもつか、或いは、複数の場合にはライン・アンド・スペース状のストライプ開口５２Ａをもつレジスト層５２を形成する。
【００４９】
図６参照
６−（１）
エッチャントをＮＨ₄Ｆ：ＨＦ＝１０：１のフッ化アンモニア溶液とするウエット・エッチング法を適用することに依り、レジスト層５２をマスクとしてＳｉＯ₂層５１のエッチングを行なってストライプ開口５２Ａと同じパターンの開口５１Ａを形成する。
【００５０】
図７参照
７−（１）
レジスト膜５２を除去してから、クエン酸系エッチング液（異方性エッチング用）及びフッ酸系エッチング液（等方性エッチング用）を用いたウエット・エッチング法を適用することに依って、ＳｉＯ₂膜５１をマスクとしてｎ⁺−ＩｎＧａＡｓコンタクト層３８の表面からｉ−ＩｎＧａＡｓチャネル層３３とｉ−ＩｎＡｌＡｓバッファ層３２との界面に達するエッチングを行なって穴３３Ｈを形成する。尚、クエン酸系エッチング液として具体的には、クエン酸：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：３：２を、また、フッ酸系エッチング液として具体的には、ＨＦ：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝５：８０：１８００をぞれぞれ用いた。尚、クエン酸系エッチング液に依ればＩｎＧａＡｓを選択的にエッチングすることができる。
【００５１】
図８参照
８−（１）
ガス・ソースＭＢＥ法を適用することに依り、アルシン（ＡｓＨ₃）雰囲気中に於いて穴３３Ａ内に表出されている半導体面上の自然酸化膜を除去してから、引き続いてガス・ソースＭＢＥ法を適用することに依って、穴３３Ｈ内にＩｎＰに格子整合する厚さ１０〔ｎｍ〕のｎ−ＧａＡｓＳｂ（ｎ＝１×１０¹⁸〔cm^-3〕）領域３３Ａを形成する。尚、ガス・ソースＭＢＥ法は他の成膜法、例えばＭＯＶＰＥ（ｍｅｔａｌｏｒｇａｎｉｃｖａｐｏｒｐｈａｓｅｅｐｉｔａｘｙ）法を適用するなど、他の技法に代替して良い。
【００５２】
８−（２）
引き続き、ガス・ソースＭＢＥ法を適用して厚さ５〔ｎｍ〕のｉ−ＩｎＡｌＡｓスペーサ層、厚さ３〔ｎｍ〕のｎ−ＩｎＡｌＡｓデルタ・ドープ層、厚さ５〔ｎｍ〕のｉ−ＩｎＡｌＡｓバリヤ層、厚さ１０〔ｎｍ〕のｎ⁺−ＩｎＡｌＡｓコンタクト層、厚さ１０〔ｎｍ〕のｎ⁺−ＩｎＧａＡｓコンタクト層を選択成長し穴３３Ｈを埋めて平坦化する。尚、ここで成長した各半導体層は、図を簡明にする為、当初に形成したｉ−ＩｎＡｌＡｓスペーサ層３４、ｎ−ＩｎＡｌＡｓデルタ・ドープ層３５、ｉ−ＩｎＡｌＡｓバリヤ層３６、ｎ⁺−ＩｎＡｌＡｓコンタクト層３７、ｎ⁺−ＩｎＧａＡｓコンタクト層３８とそれぞれ一体化して表してある。
【００５３】
図９参照
９−（１）
エッチャントをフッ化アンモニウム系溶液とするウエット・エッチング法を適用することに依ってＳｉＯ₂層５１を除去してから、プラズマＣＶＤ法を適用することに依り、厚さ１００〔ｎｍ〕程度のＳｉＯ₂からなる絶縁層５３を形成する。
【００５４】
図１０参照
１０−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極形成予定部分に開口５４ＡをもつＥＢ（ｅｌｅｃｔｒｏｎｂｅａｍ）露光用レジスト層５４を形成する。
【００５５】
１０−（２）
エッチャントをフッ化アンモニウム溶液とするウエット・エッチング法を適用することに依り、レジスト層５４をマスクとしてＳｉＯ₂層５３のエッチングを行い、開口５４Ａと同じパターンの開口５３Ａを形成する。
【００５６】
図１１参照
１１−（１）
開口５４Ａをもつレジスト層５４をそのまま残した状態でスパッタリング法を適用することに依り、厚さが２００〔ｎｍ〕のＷＳｉ層を形成する。
【００５７】
１１−（２）
レジスト層５４を溶解・除去するリフト・オフ法を適用してＷＳｉ層のパターニングを行なってゲート電極３９Ｇを形成する。
【００５８】
図１２参照
１２−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ソース電極及びドレイン電極各形成予定部分に開口５６Ｓ及び５６ＤをもつＥＢ露光用レジスト層５６を形成する。
【００５９】
図１３参照
１３−（１）
エッチャントをフッ化アンモニウム溶液とするウエット・エッチング法を適用することに依り、レジスト層５６をマスクとしてＳｉＯ₂層５３のエッチングを行い、開口５６Ｓ及び開口５６Ｄと同じパターンの開口５３Ｓ及び開口５３Ｄを形成する。
【００６０】
図１４参照
１４−（１）
開口５６Ｓ及び開口５６Ｄをもつレジスト層５６をそのまま残した状態で真空蒸着法を適用することに依り、厚さが５０〔ｎｍ〕／２００〔ｎｍ〕のＡｕＧｅ／Ａｕ層を形成する。
【００６１】
１４−（２）
レジスト層５６を溶解・除去するリフト・オフ法を適用してＡｕＧｅ／Ａｕ層のパターニングを行なってソース電極４０Ｓ及びドレイン電極４０Ｄを形成する。
【００６２】
１４−（３）
温度を４００〔℃〕、時間を１〔分〕として、ソース電極４０Ｓ及びドレイン電極４０Ｄの合金化熱処理を行なう。
【００６３】
前記工程を経て得られたＨＥＭＴは、キンク効果が抑制された良好な静特性を示し、高周波特性や雑音特性は優れていた。
【００６４】
本発明は、前記実施の形態に限られず、特許請求の範囲を逸脱しない範囲で多くの改変を実現することが可能であり、例えば、前記実施の形態では、ダブル・ゲートのＨＥＭＴについて説明したが、必要ならばシングル・ゲートにしても良いことは勿論である。
【００６５】
【発明の効果】
本発明に依る電界効果半導体装置では、ｎチャネル高電子移動度トランジスタに於いて、ソース電極下方のチャネル層に在るソース領域内に選択的に形成されて該チャネル層との間にタイプIIヘテロ構造を生成し且つ該第一の供給層と該チャネル層との界面に於ける該チャネル層側に生成される二次元電子ガスと連続する二次元電子ガスを生成する第四の化合物半導体からなる第二の供給層を備え、該第二の供給層は全ての側面に於いて該チャネル層に接すると共に上面は該第一の供給層に接してなり該第一の供給層及び該第二の供給層は共に伝導型がｎ型であることを特徴とする。
【００６６】
前記構成を採ることに依り、電界効果半導体装置のソースに於ける抵抗の上昇を招来することなく、衝突イオン化に起因する正孔がソース近傍に滞留せずに容易にソース電極に吸収され、正孔と表面準位との再結合に依るキンク効果の発生が抑制されて高周波特性や雑音特性を改善することができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の電界効果半導体装置に関わる説明図である。
【図２】図１に示した電界効果半導体装置の所要断面で見たエネルギ・バンド・ダイヤグラムである。
【図３】本発明に於ける一実施の形態である電界効果半導体装置（ＨＥＭＴ）を説明する為の説明図である。
【図４】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図５】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図６】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図７】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図８】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図９】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１０】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１１】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１２】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１３】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１４】図３に付いて説明した電界効果半導体装置を製造する工程を説明する為の工程要所に於ける要部切断側面図である。
【図１５】従来のＩｎＧａＡｓ／ＩｎＡｌＡｓ系ＨＥＭＴ及びＳＯＩＭＯＳＦＥＴなどの電界効果半導体装置を表す図である。
【図１６】問題点を説明する為のＨＥＭＴ及びエネルギ・バンドを表す図である。
【図１７】衝突イオン化率の電界強度依存性を説明する為の線図である。
【符号の説明】
３１半絶縁性ＩｎＰ基板
３２ｉ−ＩｎＡｌＡｓバッファ層
３３ｉ−ＩｎＧａＡｓチャネル層
３３Ａｎ−ＧａＡｓＳｂ領域
３３Ｂ高濃度電子蓄積層
３３Ｃチャネル
３４ｉ−ＩｎＡｌＡｓスペーサ層
３５ｎ−ＩｎＡｌＡｓデルタ・ドープ層（電子供給層：第一の供給層）
３６ｉ−ＩｎＡｌＡｓバリヤ層
３７ｎ⁺−ＩｎＡｌＡｓコンタクト層
３８ｎ⁺−ＩｎＧａＡｓからなるコンタクト層
３９Ｇゲート電極
４０Ｓソース電極
４１Ｄドレイン電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a field effect semiconductor device in which a kink effect in current-voltage characteristics is suppressed and high frequency characteristics and noise characteristics are improved.
[0002]
In general, a field effect semiconductor device is widely used as a semiconductor device that operates in a high frequency band. For example, a high electron mobility transistor (HEMT) or an SOIMOSFET (silicon on insulator metal oxide semiconductor) is used. and the like).
[0003]
15A and 15B are diagrams showing a field effect semiconductor device such as a conventional InGaAs / InAlAs-based HEMT and SOIMOSFET, where FIG. 15A shows a main-part cut side of HEMT, and FIG. 15B shows a main-part cut side and energy of SOIMOSFET.・ Band diagrams are shown respectively.
[0004]
In FIG. 15A, 1 is a semi-insulating InP substrate having a plane index of (001), 2 is an i-InAlAs buffer layer, 3 is an i-InGaAs channel layer, 3A is a two-dimensional electron gas, 4 is An i-InAlAs electron supply layer, 4A represents an n-InAlAs delta doped layer, 5 represents a source electrode, 6 represents a drain electrode, 7 represents a gate electrode, and 8 represents an alloying layer.
[0005]
In FIG. 15B, 11 is a Si semiconductor substrate, and 12 is SiO.₂Insulating film, 13 is a Si semiconductor layer, 13S is a SiGe source region, 13D is a drain region, 14 is a gate insulating film, 15 is a source electrode, 16 is a drain electrode, and 17 is a gate electrode. The energy band diagram shows a state where a drain voltage is applied as viewed in a cross section along line XX._VIs the upper end of the valence band, E_CIndicates the lower end of the conduction band.
[0006]
By the way, in the InGaAs / InAlAs HEMT formed on the InP substrate 1 as shown in FIG. 15A, a characteristic called kink is remarkably observed.
[0007]
This kink is caused by various causes, but is a phenomenon in which a static characteristic, that is, a characteristic that is bent in a flat portion (saturated portion) in the drain current-source-drain voltage characteristic appears. As a result, high frequency characteristics are deteriorated and noise is generated.
[0008]
InGaAs / InAlAs-based HEMTs are promising as key devices for time-division multiplexing (TDM) of 40 [GHz] or higher, and the realization of the kink effect It is said that the suppression of
[0009]
In recent years, it has been reported that the time-dependent kink effect can be explained by equivalent circuit analysis (see “MH Somerville et al. (IEDM98)” if necessary).
[0010]
Accordingly, due to the high electric field in the vicinity of the drain, the electrons in the two-dimensional electron channel injected from the source are accelerated and a collision ionization phenomenon occurs, and the electron-hole pair generated thereby becomes an electric field. Depending on the driving direction, they will run in opposite directions.
[0011]
FIG. 16 is a diagram showing a HEMT and an energy band for explaining the problem, wherein (A) shows a cut side of the main part of the HEMT, and (B) shows an energy band diagram. The same symbols as those used in FIG. 15 represent the same parts or have the same meaning, and the semi-insulating InP substrate 1 is omitted in FIG.
[0012]
In the figure, S is a source, D is a drain, G is a gate, white circles are holes, black circles are electrons, and an asterisk indicates that impact ionization occurs.
[0013]
As shown in FIG. 16B, in the vicinity of the source S, since the energy band is slightly raised, the holes generated by impact ionization are likely to stay as shown in the figure. The staying holes disappear by recombination with the surface level in the i-InAlAs electron supply layer 4, and the kink effect is generated accordingly.
[0014]
By the way, the energy band gap of InGaAs is about 0.76 [eV], which is about half that of GaAs, and generally the impact ionization rate tends to increase as the energy band gap decreases. is there.
[0015]
FIG. 17 is a diagram for explaining the dependence of the impact ionization rate on the electric field strength. In the left figure, SiC, Si, and Ge are shown, and in the right figure, various compounds are shown. The horizontal axis represents the electric field strength, and the vertical axis represents the ionization rate (if necessary, “SM Sze, Physics of Semiconductor Devices, 2nd ed., P. 47”). reference).
[0016]
From the figure, it can be clearly seen that the semiconductor material with a smaller energy band gap has a higher impact ionization rate. Therefore, when device miniaturization is advanced, it is necessary to consider so much in the GaAs HEMT. It will be understood that the impact ionization that has not occurred must be considered in InGaAs-based HEMTs.
[0017]
Currently, an InGaAs HEMT with a gate length of 30 [nm] has been prototyped, and the parasitic capacitance and parasitic inductance have been optimized to reduce the size between the source and gate and between the gate and drain. In this case, a source / drain gap of about 0.1 [μm] should be realized.
[0018]
In such a HEMT, when the source-drain voltage is 1.5 [V] and the gate voltage is about 1 [V], the electric field in the channel direction is 150 [kV / cm] or more, and in the vicinity of the gate and drain. Since an electric field depending on the gate voltage is applied, the electric field strength further increases.
[0019]
In this situation, as is apparent from FIG. 17, the impact ionization in InGaAs is equal to or higher than the impact ionization due to electrons in Si, and the impact ionization rate increases as the electric field increases.
[0020]
The increase in the collision ionization rate described with reference to FIG. 16 is related to the HEMT, but a device in which holes stay in the vicinity of the source and cause the occurrence of the kink effect can be seen in FIG. 15B described above. Such a fully depleted SOIMOSFET can be mentioned.
[0021]
Therefore, in the MOSFET shown in FIG. 15B, the source region 13S made of SiGe is formed by ion-implanting Ge into the source region formation scheduled portion in the Si semiconductor layer 13 and annealing. A heterointerface is generated by the SiGe and Si in the channel portion.
[0022]
In general, the forbidden band of SiGe is smaller than that of Si, and the band discontinuity is hardly generated in the conduction band and is generated in the valence band, so that the staying holes are sucked into the source electrode 15. It recombines with electrons there (see “M. Yoshimi et.al., IEDM94” if necessary).
[0023]
Here, the reason described with reference to the MOSFET shown in FIG. 15B is that there is something to be seen in the basic technical idea of the MOSFET, and in the present invention, this is based on a partial use of the idea. .
[0024]
[Problems to be solved by the invention]
In the present invention, holes caused by impact ionization are easily absorbed by the source electrode without causing an increase in resistance at the source of the field effect semiconductor device, and the re-establishment of the holes and the surface states is performed. It tries to improve high frequency characteristics and noise characteristics by suppressing the occurrence of kink effect due to coupling.
[0025]
[Means for Solving the Problems]
For example, GaAsSb as well as InGaAs lattice-matched to InP is known to form a staggered band lineup, a so-called type II heterojunction where the forbidden bands overlap each other (if necessary, “ Y. Sugiyama et.al., “InGaAs / GaAsSb Heterostructures Lattice-Matched to InP Growth Molecular Beam epitaxy”, J. Crystal Growth 95 (1989) 6).
[0026]
The present inventor presumed that it would be possible to suppress the retention of holes by applying the above technique to the source end in an InGaAs / InAlAs HEMT.
[0027]
However, in such a case, if all the source / channel ends in the gate width direction are replaced with GaAsSb / InGaAs heterojunctions, interface recombination at the heterointerface should be a problem, and the n-GaAsSb Since the barrier height at the Schottky junction increases by the staggered band lineup, the contact resistance may increase.
[0028]
In the present invention, at least one n-GaAsSb region is arranged at the source end of the source region, and the staying holes are absorbed in the n-GaAsSb region and recombined with electrons which are majority carriers there. By doing so, it is fundamental to suppress the kink effect resulting from recombination of holes and InAlAs surface levels.
[0029]
1A and 1B are explanatory diagrams relating to a field effect semiconductor device for explaining the principle of the present invention, wherein FIG. 1A shows a main part cutting plane and FIG. 1B shows a main part cutting side surface.
[0030]
In the figure, 21 is a semi-insulating InP substrate having a plane index of (001), 22 is an i-InAlAs buffer layer, 23 is an i-InGaAs channel layer, and 23A is selectively formed in the source region of the channel layer 23. The n-GaAsSb region (second supply layer) 23B is a high-concentration electron storage layer generated on the channel layer 23 side at the heterointerface generated by i-InGaAs and n-GaAsSb, and 23C is a channel The channel formed in the

layer

23, 24 is an i-InAlAs spacer layer, 25 is an n-InAlAs delta-doped layer (electron supply layer: first supply layer), 26 is an i-InAlAs barrier layer, 27 is a gate electrode Each is shown.
[0031]
2 is an energy band diagram viewed from a required cross section of the field effect semiconductor device shown in FIG. 1, and FIG. 2A is an energy band diagram viewed from a cross section along X1-X1 in FIG. (B) is an energy band diagram seen in the section along X2-X2 in FIG. 1, and (C) is an energy band diagram seen in the section along YY in FIG. The symbols used in FIGS. 15 and 16 represent the same parts or have the same meaning, and E_FIndicates the Fermi level.
[0032]
The cross section taken along the line X1-X1 in FIG. 1 is such that the line connecting the source, gate, and drain crosses the channel 23C made of InGaAs, and is in exactly the same state as a normal HEMT. The information obtained from the energy band diagram shown in (A) is exactly the same as the conventional HEMT described with reference to FIG.
[0033]
The cross section along X2-X2 in FIG. 1 similarly crosses the channel 23C. However, since the cross section passes through the n-GaAsSb region 23A formed in the source region, the source end, ie, The interface between the n-GaAsSb region 23A and the channel 23C made of i-InGaAs has a type II heterojunction structure. As can be seen from the energy band diagram shown in FIG. The structure is easy to drop.
[0034]
The cross section along YY in FIG. 1 shows that the n-GaAsSb region 23A is formed in the source region of the i-InGaAs channel layer 23, so that the portion of the i-InGaAs channel layer 23 and the n-GaAsSb region 23A is in a line-and-space arrangement, and the interface has a modulation-doped structure. Therefore, the i-InGaAs channel layer 23 side of the interface is compared with the surrounding, i.e., i-InGaAs channel layer 23. As a result, a high-concentration electron storage layer 23B (thick broken line) is generated, and the energy band diagram shown in FIG. 2C shows the n-InAlAs delta doped layer 25 and the first supply layer. It is shown that electrons accumulate at the GaAsSb / InGaAs interface due to the n-GaAsSb region 23A which is the second supply layer.
[0035]
According to this configuration, it is possible to reduce the influence of interface recombination, and it is effective to suppress an increase in source resistance due to regrowth of the n-GaAsSb region 23A in the source. FIG. 2C also shows the energy band (broken line) of the n-InAlAs delta doped layer 25 that is the first supply layer.
[0036]
  From the above, in the field effect semiconductor device according to the present invention,
(1)
  A buffer layer (for example, i-InAlAs buffer layer 32) made of a second compound semiconductor having the same kind or substantially the same lattice constant as that of the substrate laminated on the substrate (for example, semi-insulating InP substrate 31) made of the first compound semiconductor. And a channel layer (for example, i-InGaAs channel layer 33) made of a third compound semiconductor having a lattice constant substantially equal to that of the substrate and a forbidden band width smaller than that of the buffer layer, and the channel layer. In an n-channel high electron mobility transistor comprising a first supply layer (eg, n-InAlAs delta doped layer 35) made of a second compound semiconductor that generates an interface, below the source electrode (eg, source electrode 40S) In the channel layerExisting sourceTwo-dimensionally formed in the region to form a type II heterostructure with the channel layer and generated on the channel layer side at the interface between the first supply layer and the channel layer A second supply layer (for example, n-GaAsSb region 33A) made of a fourth compound semiconductor that generates a two-dimensional electron gas (for example, high-concentration electron storage layer 33B) that is continuous with the electron gas;The second supply layer is in contact with the channel layer on all sides and the upper surface is in contact with the first supply layer. Both the first supply layer and the second supply layer are of the conductive type. n-typeOr
[0038]
(2)
  In (1), one or more gate electrodes (for example, gate electrode 39G) are provided, the first compound semiconductor is InP, the second compound semiconductor is InAlAs, the third compound semiconductor is InGaAs, and the fourth compound semiconductor. The compound semiconductor is GaAsSb.
[0039]
By adopting the above-described means, the positive hole due to impact ionization is easily absorbed by the source electrode without staying in the vicinity of the source without causing an increase in resistance at the source of the field effect semiconductor device. Occurrence of the kink effect due to recombination between the hole and the surface level is suppressed, and high frequency characteristics and noise characteristics can be improved.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
3A and 3B are explanatory views for explaining a field effect semiconductor device (HEMT) according to an embodiment of the present invention, in which FIG. 3A shows a main part cutting plane, and FIG. 3B shows a main part cutting side surface. Represents each. In addition, (B) represents the surface cut | disconnected along line XX seen in (A). Further, in FIG. 3 and the following drawings, (A) representing the main part cutting plane is simplified by omitting elements found in (B) representing the main part cutting side surface, for example, FIG. ) Is shown by omitting a part of the semiconductor layer seen in FIG.
[0041]
In the figure, 31 is a semi-insulating InP substrate having a plane index of (001), 32 is an i-InAlAs buffer layer, 33 is an i-InGaAs channel layer, and 33A is formed in the source region of the i-InGaAs channel layer 33. The n-GaAsSb region 33B is a high concentration electron storage layer formed on the i-InGaAs channel layer 33 side at the heterointerface between i-InGaAs and n-GaAsSb, and 33C is the i-InGaAs channel layer 33. , An i-InAlAs spacer layer, 35 an n-InAlAs delta-doped layer (electron supply layer: first supply layer), 36 an i-InAlAs barrier layer, and 37 an n⁺-InAlAs contact layer, 38 is n⁺A contact layer made of -InGaAs, 39G is a gate electrode, 40S is a source electrode, and 41D is a drain electrode.
[0042]
FIGS. 4 to 14 are side sectional views of essential parts at process points for explaining the process of manufacturing the field effect semiconductor device described with reference to FIG. 3, and (A) is a line in FIG. The main part cutting side surface along XX and (B) show the main part cutting side surface along line YY in FIG. 3, respectively, and will be described below with reference to the drawings.
[0043]
See Figure 4
4- (1)
By applying an MBE (Molecular Beam Epitaxy) method, an i-InAlAs buffer layer 32, an i-InGaAs channel layer 33, an i-InAlAs spacer layer 34, an n-InAlAs delta doped layer on a semi-insulating InP substrate 31 35, i-InAlAs barrier layer 36, n⁺-InAlAs contact layer 37, n⁺The InGaAs contact layer 38 is grown in order. Reference numeral 33C denotes a channel (two-dimensional electron gas).
[0044]
Examples of main data regarding each of the grown semiconductor layers are as follows.

[0045]
In this case, the substrate temperature for growing each semiconductor layer is basically 520 [° C.], except that n-InAlAs such as a delta doped layer is 480 [° C.], and n-InGaAs is 420 [° C.]. ℃] respectively.
[0046]
In this field effect semiconductor device, when a structure is formed in which a gate is formed in the recess, n⁺When an InP layer is interposed between the InAlAs contact layer 37 and the i-InAlAs layer 36, the etching can be automatically stopped, and the recess can be formed accurately and easily. In this case, as a film forming technique, a gas source MBE method or a MOVPE (metalorganic vapor phase epitaxy) method may be applied.
[0047]
See Figure 5
5- (1)
By applying CVD (Chemical Vapor Deposition) method, SiO with a thickness of about 200 [nm]₂Layer 51 is formed.
[0048]
5- (2)
Depending on the application of a resist process in the lithography technique, at least one stripe opening 52A is provided in a portion where a source region is to be formed, or in a plurality of cases, a line and space stripe opening 52A is provided. A resist layer 52 is formed.
[0049]
See FIG.
6- (1)
Etchant NH_FourBy applying a wet etching method using an ammonia fluoride solution of F: HF = 10: 1, SiO 2 using the resist layer 52 as a mask.₂The layer 51 is etched to form openings 51A having the same pattern as the stripe openings 52A.
[0050]
See FIG.
7- (1)
By removing the resist film 52 and applying a wet etching method using a citric acid-based etching solution (for anisotropic etching) and a hydrofluoric acid-based etching solution (for isotropic etching), SiO 2₂N using film 51 as a mask⁺Etching reaching the interface between the i-InGaAs channel layer 33 and the i-InAlAs buffer layer 32 from the surface of the InGaAs contact layer 38 is performed to form a hole 33H. Specifically, citric acid-based etching solution is citric acid: H₂O₂: H₂Specifically, O = 1: 3: 2 and, as a hydrofluoric acid etching solution, HF: H₂O₂: H₂O = 5: 80: 1800 was used. Note that InGaAs can be selectively etched using a citric acid-based etching solution.
[0051]
See FIG.
8- (1)
By applying the gas source MBE method, arsine (AsH_Three) After removing the natural oxide film on the semiconductor surface exposed in the hole 33A in the atmosphere, and subsequently applying the gas source MBE method, a lattice of InP is formed in the hole 33H. Matching thickness 10 [nm] n-GaAsSb (n = 1 × 10¹⁸〔cm^-3]) A region 33A is formed. Note that the gas source MBE method may be replaced with another film forming method, for example, a MOVPE (metalorganic vapor phase epitaxy) method.
[0052]
8- (2)
Subsequently, an i-InAlAs spacer layer having a thickness of 5 nm, an n-InAlAs delta-doped layer having a thickness of 3 nm, and an i-InAlAs barrier having a thickness of 5 nm are applied by applying the gas source MBE method. N of layer, thickness 10 [nm]⁺-InAlAs contact layer, n of 10 nm thickness⁺-Selectively grow an InGaAs contact layer, fill the hole 33H, and planarize. In order to simplify the drawing, each of the semiconductor layers grown here includes an i-InAlAs spacer layer 34, an n-InAlAs delta-doped layer 35, an i-InAlAs barrier layer 36, n,⁺-InAlAs contact layer 37, n⁺-Indicated with the InGaAs contact layer 38, respectively.
[0053]
See FIG.
9- (1)
By applying a wet etching method using an ammonium fluoride solution as an etchant, SiO₂After removing the layer 51, SiO 100 having a thickness of about 100 nm is applied by applying a plasma CVD method.₂An insulating layer 53 made of is formed.
[0054]
See FIG.
10- (1)
By applying a resist process in the lithography technique, an EB (electron beam) exposure resist layer 54 having an opening 54A in a portion where a gate electrode is to be formed is formed.
[0055]
10- (2)
By applying a wet etching method using an ammonium fluoride solution as an etchant, using the resist layer 54 as a mask, SiO 2₂The layer 53 is etched to form openings 53A having the same pattern as the openings 54A.
[0056]
See FIG.
11- (1)
By applying the sputtering method with the resist layer 54 having the opening 54A left as it is, a WSi layer having a thickness of 200 [nm] is formed.
[0057]
11- (2)
The gate electrode 39G is formed by patterning the WSi layer by applying a lift-off method in which the resist layer 54 is dissolved and removed.
[0058]
See FIG.
12- (1)
By applying a resist process in the lithography technique, an EB exposure resist layer 56 having openings 56S and 56D is formed in the respective portions where the source electrode and the drain electrode are to be formed.
[0059]
See FIG.
13- (1)
By applying a wet etching method using an ammonium fluoride solution as an etchant, the resist layer 56 is used as a mask to form SiO.₂The layer 53 is etched to form openings 53S and 53D having the same pattern as the openings 56S and 56D.
[0060]
See FIG.
14- (1)
An AuGe / Au layer having a thickness of 50 [nm] / 200 [nm] is formed by applying the vacuum deposition method while leaving the resist layer 56 having the opening 56S and the opening 56D as it is.
[0061]
14- (2)
The AuGe / Au layer is patterned by applying a lift-off method for dissolving and removing the resist layer 56 to form the source electrode 40S and the drain electrode 40D.
[0062]
14- (3)
Alloying heat treatment of the source electrode 40S and the drain electrode 40D is performed at a temperature of 400 ° C. and a time of 1 minute.
[0063]
The HEMT obtained through the above process showed good static characteristics with suppressed kink effect, and was excellent in high frequency characteristics and noise characteristics.
[0064]
The present invention is not limited to the above-described embodiment, and many modifications can be realized without departing from the scope of the claims. For example, in the above-described embodiment, a double-gate HEMT has been described. Of course, if necessary, a single gate may be used.
[0065]
【The invention's effect】
In the field effect semiconductor device according to the present invention, in the n-channel high electron mobility transistor, the channel layer under the source electrode is formed.Existing source areaTwo-dimensional electrons selectively formed in the channel layer to form a type II heterostructure with the channel layer and generated on the channel layer side at the interface between the first supply layer and the channel layer A second supply layer comprising a fourth compound semiconductor that generates a two-dimensional electron gas continuous with the gasThe second supply layer is in contact with the channel layer on all sides and the upper surface is in contact with the first supply layer. Both the first supply layer and the second supply layer are of the conductive type. It is n-type.
[0066]
By adopting the above-described configuration, holes due to impact ionization are easily absorbed by the source electrode without staying in the vicinity of the source without causing an increase in resistance at the source of the field effect semiconductor device. Occurrence of the kink effect due to recombination of holes and surface states is suppressed, and high frequency characteristics and noise characteristics can be improved.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram relating to a field effect semiconductor device for explaining the principle of the present invention.
FIG. 2 is an energy band diagram of the field effect semiconductor device shown in FIG.
FIG. 3 is an explanatory diagram for explaining a field effect semiconductor device (HEMT) according to an embodiment of the present invention.
4 is a cutaway side view of an essential part in a process essential point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3; FIG.
FIG. 5 is a cutaway side view of a main part at a process essential point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3;
6 is a cutaway side view of an essential part in a process essential point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3; FIG.
7 is a cutaway side view of an essential part in a process essential point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3; FIG.
FIG. 8 is a cutaway side view of an essential part in a process essential point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3;
FIG. 9 is a cutaway side view of an essential part in a process essential point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3;
FIG. 10 is a cutaway side view of a main part at a process key point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3;
FIG. 11 is a cutaway side view of an essential part in a process essential point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3;
12 is a cutaway side view of an essential part in a process essential point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3; FIG.
FIG. 13 is a cutaway side view of an essential part in a process essential point for explaining a process of manufacturing the field effect semiconductor device described with reference to FIG. 3;
14 is a cutaway side view of an essential part in a process essential point for illustrating a process of manufacturing the field effect semiconductor device described with reference to FIG. 3; FIG.
FIG. 15 is a diagram illustrating a field effect semiconductor device such as a conventional InGaAs / InAlAs HEMT and SOIMOSFET.
FIG. 16 is a diagram showing a HEMT and an energy band for explaining a problem.
FIG. 17 is a diagram for explaining the electric field strength dependence of the impact ionization rate.
[Explanation of symbols]
31 Semi-insulating InP substrate
32 i-InAlAs buffer layer
33 i-InGaAs channel layer
33A n-GaAsSb region
33B High concentration electron storage layer
33C channel
34 i-InAlAs spacer layer
35 n-InAlAs delta doped layer (electron supply layer: first supply layer)
36 i-InAlAs barrier layer
37 n⁺-InAlAs contact layer
38 n⁺-Contact layer made of InGaAs
39G gate electrode
40S source electrode
41D Drain electrode

Claims

A buffer layer made of a second compound semiconductor having the same kind or substantially the same lattice constant as that of the substrate laminated on the substrate made of the first compound semiconductor, and a buffer band having a forbidden band width substantially equal to the substrate and the lattice constant. In an n-channel high electron mobility transistor comprising a channel layer made of a third compound semiconductor that is smaller than the first compound semiconductor and a first supply layer made of a second compound semiconductor that forms a heterointerface with the channel layer. And
Selectively formed in the source region in the channel layer below the source electrode to form a type II heterostructure with the channel layer and at the interface between the first supply layer and the channel layer A second supply layer made of a fourth compound semiconductor that generates a two-dimensional electron gas continuous with the two-dimensional electron gas generated on the channel layer side ;
The second supply layer is in contact with the channel layer on all sides and the upper surface is in contact with the first supply layer. Both the first supply layer and the second supply layer have a conductivity type of n. Be a type
Field effect semiconductor device according to claim.

One or more gate electrodes are provided, the first compound semiconductor is InP, the second compound semiconductor is InAlAs, the third compound semiconductor is InGaAs, and the fourth compound semiconductor is GaAsSb. The field effect semiconductor device according to claim 1.