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JP4584700B2 - 配線基板の製造方法 - Google Patents

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JP4584700B2
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智生 山崎
規良 清水
淳 大井
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Shinko Electric Industries Co Ltd
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Shinko Electric Industries Co Ltd
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Description

本発明は半導体チップが接続される、当該半導体チップのデカップリングキャパシタを有する配線基板の製造方法に関する。
近年、半導体チップなどの半導体装置の小型化・薄型化にともない、半導体チップの電源電圧の変動を抑えて動作を安定させるためのデカップリングキャパシタ（デカップリングコンデンサもしくはバイパスコンデンサと呼ばれることもある）の小型化・薄膜化の要求がある。
また、今後は更に半導体チップの動作速度を向上させるために、半導体チップの動作周波数が高くなることが予想されるため、デカップリングキャパシタの接続のインダクタンスを低減するために、デカップリングキャパシタはできるだけ半導体チップ近傍に設置される構造とすることが好ましい。
このため、上記の要求に対応したデカップリングキャパシタや、デカップリングキャパシタの設置方法が様々に提案されている。
例えば、半導体チップを配線基板に実装して用いる場合、デカップリングキャパシタを配線基板の裏面側、すなわち半導体チップが実装される側の反対側に実装する方法や（例えば特許文献１参照）、デカップリングキャパシタを、配線基板に埋め込む構造や形状が提案されている（例えば特許文献２〜特許文献４参照）。
特開２００３−２６４２５３号公報 特開２００４−１４５７３号公報 特開２００４−１５２８８３号公報 特開２００４−２８１８３０号公報
しかし、半導体チップを実装する配線基板にデカップリングキャパシタを内蔵する場合には、薄型化・小型化を図る場合に半導体チップとデカップリングキャパシタを接続する配線の構造が問題となる場合があった。
例えば、デカップリングキャパシタと、半導体チップを微細な配線を用いて接続する場合には、デカップリングキャパシタの電極部と当該配線の接触部の信頼性が問題となる場合があり、接続の信頼性に優れた、低インピーダンスの構造とすることが困難となる場合があった。
そこで、本発明では上記の問題を解決した、新規で有用な配線基板の製造方法を提供することを目的としている。
本発明の具体的な課題は、デカップリングキャパシタが実装された配線基板であって、半導体チップとデカップリングキャパシタの接続の信頼性に優れた配線基板を提供することである。
本発明は、上記の課題を、第１の電極層と、当該第１の電極層上に形成された誘電体層と、当該誘電体層上に形成された第２の電極層とを有するキャパシタと、前記キャパシタを貫通するように形成された第１のビア配線および第２のビア配線と、を有する、半導体チップが接続される配線基板の製造方法であって、前記第１のビア配線が貫通する一の開口部が前記第１の電極層、前記誘電体層、および前記第２の電極層にそれぞれ形成され、かつ、前記第２のビア配線が貫通する他の開口部が前記第１の電極層、前記誘電体層、および前記第２の電極層にそれぞれ形成される工程と、前記一の開口部および前記他の開口部を絶縁層で埋設する工程と、前記一の開口部および前記他の開口部に埋設された当該絶縁層を貫通するビアホールを形成する工程と、当該ビアホールに前記第１のビア配線および前記第の２ビア配線を形成する工程と、を有し、前記第１の電極層に形成された前記一の開口部の開口径は、前記ビアホールの加工径より小さく加工され、前記第１の電極層に形成された前記他の開口部の開口径は、前記ビアホールの加工径より大きく加工され、前記第１のビア配線は、前記一の開口部において前記第１の電極層と電気的に接続され、前記第２のビア配線は、前記他の開口部において前記第２の電極層と電気的に接続されることを特徴とする配線基板の製造方法により、解決する。
当該配線基板の製造方法によれば、半導体チップとキャパシタの接続の信頼性に優れた配線基板を製造することが可能となる。
また、前記第２の電極層に形成された前記一の開口部または前記他の開口部の径は、前記ビアホールの加工径より大きいと、半導体チップとキャパシタの接続の信頼性に優れた配線基板を製造することが可能となる。
また、前記誘電体層に形成された前記一の開口部または前記他の開口部の径は、前記第１の電極層に形成された前記一の開口部の開口径より大きいと、半導体チップとキャパシタの接続の信頼性に優れた配線基板を製造することが可能となる。
また、前記第１の電極層の前記他の開口部を貫通する前記第２のビア配線は、前記第２の電極層に電気的に接続されるように形成されると、半導体チップとキャパシタの接続の信頼性に優れた配線基板を製造することが可能となる。
また、前記キャパシタの前記第１の電極層側には、前記ビア配線に接続される下層ビア配線を含む下層配線構造が形成されていると、半導体チップとキャパシタの接続の信頼性に優れた、多層配線構造を有する、配線基板を製造することが可能となる。
また、前記キャパシタの前記第２の電極層側には、前記ビア配線に接続される上層ビア配線を含む上層配線構造が形成されると、半導体チップとキャパシタの接続の信頼性に優れた、多層配線構造を有する、配線基板を製造することが可能となる。
また、前記ビア配線は、前記半導体チップの電源ラインまたは接地ラインに接続されると、電源電圧の安定した、信頼性に優れた配線基板を提供することが可能となる。
また、前記キャパシタは、当該キャパシタを支持する支持体上に形成され、当該キャパシタ形成後に当該支持体が除去されると、薄型化したキャパシタを有する配線基板を提供することが可能となる。
また、前記キャパシタと前記支持体の間には前記キャパシタを支持するコア基板が形成されると、信頼性に優れたキャパシタを有する配線基板を形成することが可能となる。
また、前記絶縁層に形成される前記ビアホールは、前記コア基板を貫通するように形成されると、多層配線構造を容易に形成することが可能となる。
また、前記第１の電極層が前記支持体に接するように前記支持体上に前記キャパシタが形成された後、前記支持体が除去されると、コア基板を用いる事無くキャパシタを形成し、キャパシタと配線基板の薄型化を実現できる。
また、前記誘電体層は、Ｔａ２Ｏ５，ＳＴＯ，ＢＳＴ，ＰＺＴ，または、ＢＴＯよりなると、キャパシタの容量を大きくすることができる。
本発明によれば、デカップリングキャパシタが実装された配線基板であって、半導体チップとデカップリングキャパシタの接続の信頼性に優れた配線基板を提供することが可能となる。
次に、本発明の実施の形態に関して図面に基づき、以下に説明する。
図１は、本発明の実施例１による、デカップリングキャパシタ（以下文中キャパシタと記載する）が実装された、半導体チップが接続される配線基板１００を、模式的に示した断面図である。
図１を参照するに、前記配線基板１００は、半導体チップが接続される第１の主面と、当該第１の主面と反対側の第２の主面を有し、当該第１の主面側に半導体チップ１が接続され、当該第１の主面の反対側の第２の主面側には、例えばマザーボードなどの当該配線基板の接続対象と接続可能に形成されている。以下文中では配線基板において、半導体チップが設置される側を上側、当該上側の反対側を下側と記載する。
また、前記配線基板１００には、コア基板２０４上に形成されたキャパシタ２００が内蔵されており、前記キャパシタ２００は、前記コア基板２０４上に形成された下部電極層２０１と、当該下部電極層２０１上に形成された誘電体層２０２と、当該誘電体層２０２上に形成された上部電極層２０３とを有している。
また、前記下部電極層２０１と前記上部電極層２０３は、前記半導体チップの電源ラインまたは接地ラインのいずれかと電気的に接続されるように構成されている。すなわち、キャパシタが電源ラインと接地ラインの間に挿入されることで、電源電圧が安定し、半導体チップの動作が安定する構造になっている。
この場合、キャパシタ２００と前記半導体チップ１の電気的な接続は、当該キャパシタ２００を貫通するように形成された、ビア配線５０２Ａを介して行われる構造になっており、さらに前記半導体チップ１と、配線基板の第２の主面側(半導体チップが設置される側の反対側)での電源ラインおよび接地ラインの接続は、当該キャパシタ２００を貫通するように形成された前記ビア配線５０２Ａ、およびビア配線５０２Ｂを介して行われる構造になっている。
このために、省スペースにキャパシタを設置することが可能となり、キャパシタを内蔵した配線基板の薄型化・小型化が可能となっている。また、前記ビア配線５０２Ａおよび前記ビア配線５０２Ｂは、前記キャパシタに形成された複数の開口部をそれぞれ貫通するように形成されている。
この場合、シート状に形成された前記キャパシタ２００の周囲を囲むように、また前記開口部を埋設するようにして、絶縁層５０１が形成されており、前記ビア配線５０２Ａ、前記ビア配線５０２Ｂは、当該開口部に埋設された当該絶縁層５０１から前記コア基板２０４にかけて形成されたビアホール内に形成されている。
また、前記キャパシタ２００の周囲の前記絶縁層５０１は、その下端面が前記コア基板２０４の下端面と略同一平面となるように形成されており、上端面は前記上部電極層２０３の上端面と略同一平面となるように形成されている。当該絶縁層５０１上、または前記上部電極層２０３上には、パターニングされたパターン配線５０３が複数形成され、前記ビア配線５０２Ａ、前記ビア配線５０２Ｂに接続されている。
また、前記ビア配線５０２Ｂは、前記パターン配線５０３を介して前記上部電極層２０３に電気的に接続される構造になっている。
一方、前記ビア配線５０２Ａは、前記下部電極層２０１と接続されるように形成されている。この場合、当該下部電極層２０１に形成された開口部Ｈ１の開口径ｄ１は、当該ビア配線５０２Ａを形成するためのビアホールを形成するためのレーザの加工径、例えば前記絶縁層５０１に形成されるビアホール径（ビアホールの加工径）より小さくなるように形成されている。この場合、絶縁層の加工に用いられる、例えばＹＡＧレーザなどは、例えばＣｕなどの前記下層電極２０１を構成する材料には穴を開けることがない。
このため、前記ビア配線５０２Ａは、前記下部配線層２０１の上端面を境にして、その上側では径が大きく、その下側では径が小さくなるように形成される。このため、前記ビア配線５０２Ａと前記下部配線層２０１との接触面積が増加し、当該ビア配線５０２Ａと当該下部電極層２０１の接続の信頼性が向上すると共に接続部の接続抵抗が低下し、キャパシタと半導体チップの間の接続インピーダンスが低減される効果を奏する。このようなビア配線の形成方法の詳細に関しては後述する。
また、前記絶縁層５０１と前記パターン配線５０３上には絶縁層６０１が形成され、当該絶縁層６０１には複数のビアホールが形成されて、それぞれのビアホールには、ビア配線６０２が形成され、さらに当該ビア配線６０２にそれぞれ接続されるように、前記絶縁層６０１と前記ビア配線６０２上に、パターン配線６０３が形成されている。
また、前記パターン配線６０３上には、電気的な接続を良好とするためのメッキ層６０５が形成され、前記絶縁層６０１上には、前記メッキ層６０５が露出する開口部を有するソルダーレジスト層６０４が形成されている。前記メッキ層６０５上には、例えばソルダーバンプ６０６などの接続端子が形成され、当該ソルダーバンプ６０６は、前記半導体チップ１の、例えば電極パッドなどに電気的に接続される構造になっている。
前記ビア配線５０２Ａは、前記パターン配線５０３から前記ビア配線６０２、さらに前記パターン配線６０３を介して前記半導体チップ１と接続される構造になっており、同様に前記ビア配線５０２Ｂは、前記パターン配線５０３から前記ビア配線６０２、さらに前記パターン配線６０３を介して前記半導体チップ１と接続される構造になっている。
一方、前記コア基板２０４の下側には、前記絶縁層５０１と積層されるようにして絶縁層４０１が形成され、さらに当該絶縁層４０１の下側には当該絶縁層４０１と積層されるようにして絶縁層３０１が形成されている。
前記絶縁層３０１には、当該絶縁層３０１を貫通するようにビア配線３０２が複数形成され、当該絶縁層３０１の上側には前記ビア配線３０２に接続されるパターン配線３０３が、当該絶縁層３０１の下側には前記ビア配線３０２に接続されるパターン配線３０４がそれぞれ形成されている。前記パターン配線３０４には、電気的な接続を良好とするためのメッキ層３０６が形成され、前記絶縁層３０１を覆うように、前記メッキ層３０５が露出する開口部を有するソルダーレジスト層３０５が形成されている。
また、前記絶縁層４０１には、前記ビア配線５０２Ａと前記ビア配線５０２Ｂが、前記絶縁層５０１の側から延伸するように形成されており、当該ビア配線５０２Ａと当該ビア配線５０２Ｂは、それぞれ前記パターン配線３０３に接続されている。
すなわち、前記半導体チップ１の電源ラインまたは接地ラインは、前記第１の主面側から前記第２の主面側にかけてビア配線を介して、前記第２の主面側で端子接続が可能なように形成されており、このような配線基板の電源ラインと接地ラインの経路の途中には、キャパシタが挿入され、また電源ラインと接地ラインは当該キャパシタを貫通するように形成されている。
このため、半導体チップを実装する配線基板の薄型化・軽量化が可能となる構造となっている。
また、この場合、電源ラインまたは接地ラインは、例えば配線基板の中央部である、図中に示す領域Ｃに主に形成され、信号ラインなどの配線は、例えば配線基板の端部である領域Ｅに主に形成される構造になっている。
すなわち、前記絶縁層５０１中には、電源ラインまたは接地ラインに接続される、前記領域Ｃに形成される前記ビア配線５０２Ａまたは前記ビア配線５０２Ｂに加えて、領域Ｅには、例えば信号ラインに接続されるビア配線５０２が、例えば複数形成され、前記ビア配線５０２Ａまたは前記ビア配線５０２Ｂの場合と同様にして半導体チップと電気的に接続され、半導体チップの信号ラインが、配線基板の第１の主面側から第２の主面側へ接続されることが可能な構造になっている。
次に、上記の配線基板１００の製造方法について説明するが、まず、当該配線基板１００に内蔵される前記キャパシタ２００の製造方法について、図２Ａ〜図２Ｄに基づき、手順を追って説明する。ただし以下の図中と文中では、先に説明した部分には同一の参照符号を付し、一部説明を省略する。
まず、図２Ａに示す工程では、例えばシリコン、ガラス、またはセラミックなどよりなる、キャパシタを支持する支持体２０５を用意し、当該支持体２０５上に、例えばポリイミドよりなる、例えば膜厚が３０μｍであるコア基板２０４を形成する。
次に、前記コア基板２０４上に、下部電極層２０１を形成する。この場合、前記下部電極層２０１は、例えば厚さ１０μｍのＣｕのメッキ層により形成されるが、Ｃｕメッキのシード層として、前記コア基板２０４上に、例えば、厚さ５００ｎｍのＣｕのスパッタ層と、厚さ５０ｎｍのＣｒのスパッタ層の積層構造からなる、Ｃｒ／Ｃｕシード層を形成しておくと、Ｃｕメッキ層の形成が容易となり、好適である。
次に、前記下部電極層２０１上に、誘電体層２０２を形成する。この場合、前記誘電体層２０２は、例えば厚さ３０μｍのＴａの陽極酸化膜（Ｔａ２Ｏ５膜）よりなるが、当該陽極酸化の条件としては、例えば化成電圧を２００Ｖとし、また陽極酸化に用いる溶液として、クエン酸水溶液を用いる。また、前記誘電体層は、Ｔａ２Ｏ５膜に限定されず、比誘電率の高い、いわゆる強誘電体膜を用いるとキャパシタの容量を大きくすることが可能となり、例えばこのような膜の例としては、ＳＴＯ（ＳｒＴｉＯ３：チタン酸ストロンチウム）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３：チタン酸バリウムストロンチウム）、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３：チタン酸ジルコン酸鉛）、または、ＢＴＯ（ＢａＴｉＯ３：チタン酸バリウム）よりなる膜を用いることが可能である。また、これらの膜は、様々な方法により形成することが可能であるが、例えば、ＣＶＤ法（化学気相堆積法）などにより、形成することができる。
次に、図２Ｂに示す工程において、例えばフォトリソグラフィと、エッチングによって、前記誘電体層２０２と、前記下部電極層２０１に、開口部を形成する。
まず、前記誘電体層２０２上にフォトリソグラフィによりレジストパターンを形成し、例えばプラズマドライエッチングまたはウェットエッチングなどのエッチングによって前記誘電体層２０２に、開口径ｄ３の開口部Ｈ３と、開口径ｄ４の開口部Ｈ４を形成する。
次に、当該レジストパターンを剥離した後、新たに前記誘電体層２０２上、および前記開口部Ｈ３および開口部Ｈ４より露出している前記下部電極層２０１上に、フォトリソグラフィによりレジストパターンを形成し、例えばプラズマドライエッチングまたはウェットエッチングなどのエッチングによって、前記開口部Ｈ３および開口部Ｈ４より露出している前記下部電極層２０１に、それぞれ開口径ｄ１の開口部Ｈ１、および開口径ｄ２の開口部Ｈ２を形成する。
この場合、前記開口部Ｈ１の開口径ｄ１は、後の工程において前記開口部Ｈ１に形成されるビア配線を形成するためのビアホール形成のためのレーザの加工径より小さくなるように形成することが好ましい。これは、図１に示したように、前記開口部Ｈ１を貫通するように形成されるビア配線と、前記下部電極層２０１が接触する面積を増大させて、当該ビア配線と前記下部電極層２０１の接触部分のインピーダンスを小さくするためである。また、前記下部電極層２０１をマスクとすることで、当該ビア配線の位置決め精度が良好となる効果も奏する。
また、この場合、前記誘電体層２０２の前記開口部Ｈ３の開口径ｄ３は、前記開口径ｄ１より大きくなるように形成されることが好ましい。これは、前記開口径ｄ３が前記開口径ｄ１より大きいことで、前記下部電極層２０１の露出面積が大きくなり、後の工程で形成されるビア配線と下部電極層の接触面積が増大するように、当該ビア配線が形成されるためである。
また、前記開口部Ｈ２の開口径ｄ２は、前記レーザの加工径より大きくなるように形成されることが好ましい。これは、前記開口部Ｈ２の側では、ビア配線は、後の工程で形成される上部電極層に接続されるため、当該開口部Ｈ２の内壁面と、当該開口部Ｈ２を貫通するビア配線の接触を避けるためである。
次に、図２Ｃに示す工程において、例えばセミアディティブ法などのパターンメッキ法などを用いて、前記誘電体層２０２上に、複数の開口部を有する、例えばＣｕよりなる、例えば厚さが２０μｍの上部電極層２０３を形成する。この場合、下部電極層を形成する場合と同様に、Ｃｒ／Ｃｕシード層を形成しておくと、Ｃｕメッキ層の形成が容易となり、好適である。前記上部電極層２０３には、例えば、前記開口部Ｈ１，Ｈ３に対応する、開口径ｄ５の開口部Ｈ５と、記開口部Ｈ２，Ｈ４に対応する、開口径ｄ６の開口部Ｈ６が形成される。
このようにして、前記開口部Ｈ１，Ｈ３，Ｈ５よりなる開口部ｈ１と、前記開口部Ｈ２，Ｈ４，Ｈ６よりなる開口部ｈ２が形成される。
この場合、前記開口径ｄ５は、前記レーザの加工径より大きくなるように形成されることが好ましい。これは、前記開口部Ｈ５の側では、ビア配線は、前記下部電極層２０１に接続されるため、当該開口部Ｈ５の内壁面と、当該開口部Ｈ５を貫通するビア配線の接触を避けるためである。
また、前記開口径ｄ６は、前記レーザの加工径より大きくなるように形成されてもよい。これは、前記開口部Ｈ６の側では、ビア配線は、前記上部電極層２０３上に形成されたパターン配線を介してビア配線に接続されるためである。
また、上記の場合の加工寸法の一例としては、前記レーザの加工径が７５μｍである場合、前記開口径ｄ１は、５０μｍ以下、前記開口径ｄ２、ｄ５は１５０μｍ以上とすることが好ましい。
また、前記下部電極層２０１に関する場合、開口部の形成はフォトリソグラフィ法とプラズマドライエッチング法を用いずに、図２Ａに示す工程において、例えばセミアディティブ法などのパターンメッキ法を用いて予め形成しておくことも可能である。
次に、図２Ｄに示す工程において、前記支持体２０５を、例えばウェットエッチング法や、前記コア基板２０４から剥離する方法で除去し、前記コア基板２０４上に設置されたキャパシタ２００が形成される。この場合、支持体が除去されるために、キャパシタを内蔵する配線基板を薄く形成することができる。
次に、上記キャパシタを内蔵した、配線基板の形成方法について、図３Ａ〜図３Ｇに基づき、手順を追って説明する。
まず、図３Ａに示す工程において、例えば樹脂材料よりなる絶縁層３０１に、ビアホールを形成して、例えばメッキ法などにより、Ｃｕよりなるビア配線３０２を形成する。次に、例えばセミアディティブ法などのパターンメッキ法により、前記絶縁層３０１の上側（配線基板形成後に半導体チップが設置される側）に、例えばＣｕよりなるパターン配線３０３を形成し、前記絶縁層３０１の下側（配線基板形成後に半導体チップが設置される側の反対側）に、例えばＣｕよりなるパターン配線３０４を形成する。また、これらのパターン配線は、Ｃｕ膜を絶縁層上に一様に形成した後、当該Ｃｕ膜をパターンエッチングすることで形成してもよい。
次に、図３Ｂに示す工程において、前記絶縁層３０１と、前記パターン配線３０３上にこれらを覆うように、例えばエポキシ樹脂よりなる絶縁層４０１を、例えばラミネートすることにより、または塗布法により形成し、当該絶縁層４０１上に、前記コア基板２０４上に設置された前記キャパシタ２００を設置する。
次に、図３Ｃに示す工程において、前記キャパシタ２００を覆うように、前記キャパシタ２００と前記絶縁層４０１上に、例えばラミネートにより、または塗布法により、例えばエポキシ樹脂よりなる絶縁層５０１を形成する。
次に、図３Ｄに示す工程において、前記絶縁層５０１を、例えばバフ研磨などによって表面研磨することで前記上部電極層２０３が露出するようにする。
次に、図３Ｅに示す工程において、例えばＹＡＧレーザなどを用いて、前記絶縁層５０１を貫通し、前記パターン配線３０３に到達する複数のビアホールＢＨを形成する。
この場合、前記ＹＡＧレーザの加工径は、例えば７５μｍであり、前記絶縁層５０１に形成されるビアホールＢＨの径は略７５μｍとなる。このため、例えば、前記領域Ｅに形成される、信号ラインに接続されるビア配線が形成されるビアホールＢＨの開口径は、例えば７５μｍとなる。
また、前記開口部ｈ２を埋設する絶縁層５０１に形成されるビアホールの開口径Ｄ１は７５μｍとなり、当該ビアホールは、略この開口径で前記コア基板２０４を貫通し、さらに前記絶縁層４０１にも形成されて、前記パターン配線３０３が露出するように形成される。
一方、前記開口部ｈ１を埋設する絶縁層５０１に形成されるビアホールの開口径は、前記絶縁層５０１の上端面から前記下部電極層２０１の上端面までは、前記開口径Ｄ１であり、他のビアホールと同一である。しかし、前記下部電極層２０１の上端面から下側、すなわち前記開口部Ｈ１に形成されるビアホールと、前記コア基板２０４を貫通するビアホール、および前記絶縁層４０１に形成されるビアホールでは、前記開口部ｄ１と略同じ開口径となる。これは、ＹＡＧレーザでは、例えばＣｕよりなる前記下部電極層２０１は殆ど加工されないため、ビアホール形成時に前記下部電極層２０１がマスクとして機能するためである。このために、前記開口部ｈ１に形成されるビア配線は、位置決め精度が良好となり、前記下部電極層２０１との接続の信頼性が向上し、キャパシタとの接続の信頼性が良好となる効果を奏する。
次に、図３Ｆに示す工程で、例えばＣｕのメッキ法により、図３Ｅに示した工程で形成したビアホールを埋設するように、ビア配線５０２，５０２Ａ，５０２Ｂと、当該ビア配線上に、当該ビア配線に接続されるパターン配線５０３を形成する。
この場合、前記開口部ｈ１に形成されるビア配線５０２Ａは、前記開口部Ｈ１の内壁面で前記下部電極層２０１と接すると共に、当該下部電極層２０１が前記誘電体層２０２の開口部Ｈ３より露出した部分でも前記下部電極層２０１と接する構造となり、ビア配線とキャパシタの接続の信頼性が向上すると共に、当該接続のインピーダンスを低減することができる。
また、前記開口部Ｈ５の開口径ｄ５は、ＹＡＧレーザの加工径より大きく形成されるため、前記ビア配線５０２Ａは前記上部電極層２０３とは隔絶した構造となる。
また、前記開口部ｈ２に形成されるビア配線５０２Ｂは、当該ビア配線５０２Ｂ上に形成されるパターン配線５０３を介して前記上部電極層２０３に接続される。この場合、前記開口部Ｈ２は、ＹＡＧレーザの加工径より大きく形成されるため、前記ビア配線５０２Ｂは前記下部電極層２０１とは隔絶した構造となる。
このようにして、キャパシタを貫通するビア配線が形成され、当該ビア配線がキャパシタの電極と電気的に接続される。
次に、図３Ｇに示す工程において、前記パターン配線５０３と前記絶縁層５０１を覆うように、例えばエポキシ樹脂よりなる絶縁層６０１を、例えばラミネートすることにより、または塗布法により、形成し、図３Ｅ〜図３Ｆに示した工程と同様にして、前記パターン配線５０３に接続されるビア配線６０２と、当該ビア配線６０２上に、当該ビア配線に接続されるパターン配線６０３を形成する。また、当該パターン配線６０３上には、電気的な接続を良好とするために、例えばＮｉ／Ａｕよりなるメッキ層６０５が形成され、当該メッキ層６０５が露出する開口部が形成された、ソルダーレジスト層６０４が、前記絶縁層６０１を覆うように形成される。
また、前記下側にも接続端子などが接続されるための構造が形成されると好適であり、例えば、前記パターン配線３０４には、Ｎｉ／Ａｕよりなるメッキ層３０６が形成され、当該メッキ層３０６が露出する開口部が形成された、ソルダーレジスト層３０５が、前記絶縁層３０１を覆うように形成される。
このように、本実施例による配線基板では、キャパシタの接続のインピーダンスが低減されるため、特に高周波でのノイズ低減効果の優れた回路構成となっており、また、キャパシタに接続される配線の位置決め精度が良好であるため、信頼性に優れた構造である特徴を有している。
また、実施例１に示した配線基板は、次に図４に示すように変形して用いることも可能である。
図４は、本発明の実施例２による、キャパシタが実装された、半導体チップが接続される配線基板１００Ａを、模式的に示した断面図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図４を参照するに、前記配線基板１００Ａは、実施例１に示した配線基板１００の場合において、前記キャパシタ２００が設置されるコア基板２０４を省略した構造となっている。すなわち、前記下部電極層２０１が、前記絶縁層４０１に接するように設置されている。このため、本実施例による配線基板は、実施例１による配線基板と同様の効果を奏すると共に、さらに薄型化が可能であり、配線基板の軽量化が可能となる効果を奏する。
本実施例の場合、前記キャパシタ２００は、以下の図５Ａ〜図５Ｅに示すようにして形成される。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
まず、図５Ａ〜図５Ｃに示す工程では、図２Ａ〜図２Ｃに示した実施例１の場合と同様にして、下部電極層２０１、誘電体層２０２、および上部電極層２０３を形成する。但し、本実施例の場合には前記支持体２０５上に前記コア基板２０４を形成せず、当該支持体２０５に当該下部電極層２０１が接するようにして形成される。他の工程は実施例１の場合と同様とする。
次に、図５Ｄに示す工程において、前記支持体２０５と前記キャパシタ２００を覆うように、例えばエポキシ樹脂よりなる絶縁層２０６を、例えばラミネートすることにより、または塗布法により、形成する。
次に、図５Ｅに示す工程において、前記支持体２０５を、例えば、ウェットエッチング法や、前記絶縁層２０６および前記下部電極層２０１から剥離する方法で除去し、前記絶縁層２０６によって保持されたキャパシタ２００が形成される。当該キャパシタを用いて、実施例１に記載した場合と同様にして、前記配線基板１００Ａを形成することができる。この場合、支持体が除去されることに加えてコア基板が省略された形状となるため、キャパシタを内蔵した配線基板をさらに薄く形成することができる。
また、キャパシタの形状や配線構造などは、上記の実施例に限定されず、様々に変形・変更して用いることが可能であり、また上記の実施例に記載した材料以外の材料も必要に応じて適宜用いることが可能である。
本発明によれば、キャパシタが実装された配線基板であって、半導体チップとキャパシタの接続の信頼性に優れた配線基板を提供することが可能となる。
実施例１による配線基板を模式的に示した断面図である。 実施例１によるキャパシタの製造方法を示した図（その１）である。 実施例１によるキャパシタの製造方法を示した図（その２）である。 実施例１によるキャパシタの製造方法を示した図（その３）である。 実施例１によるキャパシタの製造方法を示した図（その４）である。 実施例１による配線基板の製造方法を示した図（その１）である。 実施例１による配線基板の製造方法を示した図（その２）である。 実施例１による配線基板の製造方法を示した図（その３）である。 実施例１による配線基板の製造方法を示した図（その４）である。 実施例１による配線基板の製造方法を示した図（その５）である。 実施例１による配線基板の製造方法を示した図（その６）である。 実施例１による配線基板の製造方法を示した図（その７）である。 実施例２による配線基板を模式的に示した断面図である。 実施例２によるキャパシタの製造方法を示した図（その１）である。 実施例２によるキャパシタの製造方法を示した図（その２）である。 実施例２によるキャパシタの製造方法を示した図（その３）である。 実施例２によるキャパシタの製造方法を示した図（その４）である。 実施例２によるキャパシタの製造方法を示した図（その５）である。
符号の説明
１ 半導体チップ
１００，１００Ａ 配線基板
２００ キャパシタ
２０１ 下部電極層
２０２ 誘電体層
２０３ 上部電極層
２０４ コア基板
２０５ 支持体
２０６，３０１，４０１，５０１，６０１ 絶縁層
３０２，５０２，５０２Ａ，５０２Ｂ，６０２ ビア配線
３０３，３０４，５０３，６０３ パターン配線
３０５，６０４ ソルダーレジスト層
３０６，６０５ メッキ層
６０６ ソルダーボール
Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６，ｈ１，ｈ２ 開口部
ｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６ 開口径

Claims (11)

  1. 第１の電極層と、当該第１の電極層上に形成された誘電体層と、当該誘電体層上に形成された第２の電極層とを有するキャパシタと、
    前記キャパシタを貫通するように形成された第１のビア配線および第２のビア配線と、を有する、半導体チップが接続される配線基板の製造方法であって、
    前記第１のビア配線が貫通する一の開口部が前記第１の電極層、前記誘電体層、および前記第２の電極層にそれぞれ形成され、かつ、前記第２のビア配線が貫通する他の開口部が前記第１の電極層、前記誘電体層、および前記第２の電極層にそれぞれ形成される工程と、
    前記一の開口部および前記他の開口部を絶縁層で埋設する工程と、
    前記一の開口部および前記他の開口部に埋設された当該絶縁層を貫通するビアホールを形成する工程と、
    当該ビアホールに前記第１のビア配線および前記第の２ビア配線を形成する工程と、を有し、
    前記第１の電極層に形成された前記一の開口部の開口径は、前記ビアホールの加工径より小さく加工され、前記第１の電極層に形成された前記他の開口部の開口径は、前記ビアホールの加工径より大きく加工され、
    前記第１のビア配線は、前記一の開口部において前記第１の電極層と電気的に接続され、
    前記第２のビア配線は、前記他の開口部において前記第２の電極層と電気的に接続されることを特徴とする配線基板の製造方法。
  2. 前記第２の電極層に形成された前記一の開口部または前記他の開口部の径は、前記ビアホールの加工径より大きいことを特徴とする請求項１記載の配線基板の製造方法。
  3. 前記誘電体層に形成された前記一の開口部または前記他の開口部の径は、前記第１の電極層に形成された前記一の開口部の開口径より大きいことを特徴とする請求項１または２記載の配線基板の製造方法。
  4. 前記キャパシタの第１の電極層側には、前記ビア配線に接続される下層ビア配線を含む下層配線構造が形成されていることを特徴とする請求項１乃至３のうち、いずれか１項記載の配線基板の製造方法。
  5. 前記キャパシタの前記第２の電極層側には、前記ビア配線に接続される上層ビア配線を含む上層配線構造が形成されることを特徴とする請求項１乃至４のうち、いずれか１項記載の配線基板の製造方法。
  6. 前記ビア配線は、前記半導体チップの電源ラインまたは接地ラインに接続されることを特徴とする、請求項１乃至５のうち、いずれか１項記載の配線基板の製造方法。
  7. 前記キャパシタは、当該キャパシタを支持する支持体上に形成され、当該キャパシタ形成後に当該支持体が除去されることを特徴とする請求項１乃至６のうち、いずれか１項記載の配線基板の製造方法。
  8. 前記キャパシタと前記支持体の間には前記キャパシタを支持するコア基板が形成されることを特徴とする請求項７記載の配線基板の製造方法。
  9. 前記絶縁層に形成される前記ビアホールは、前記コア基板を貫通するように形成されることを特徴とする請求項８記載の配線基板の製造方法。
  10. 前記第１の電極層が前記支持体に接するように前記支持体上に前記キャパシタが形成された後、前記支持体が除去されることを特徴とする請求項７記載の配線基板の製造方法。
  11. 前記誘電体層は、Ｔａ２Ｏ５，ＳＴＯ，ＢＳＴ，ＰＺＴ，または、ＢＴＯよりなることを特徴とする請求項１乃至１０のうち、いずれか１項記載の配線基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10453794B2 (en) 2013-12-09 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7336501B2 (en) * 2006-06-26 2008-02-26 Ibiden Co., Ltd. Wiring board with built-in capacitor
US7553738B2 (en) * 2006-12-11 2009-06-30 Intel Corporation Method of fabricating a microelectronic device including embedded thin film capacitor by over-etching thin film capacitor bottom electrode and microelectronic device made according to the method
CN101502191B (zh) 2007-10-18 2012-02-08 揖斐电株式会社 布线基板及其制造方法
US8130507B2 (en) * 2008-03-24 2012-03-06 Ngk Spark Plug Co., Ltd. Component built-in wiring board
JP2010118427A (ja) * 2008-11-12 2010-05-27 Nec Electronics Corp 半導体装置および半導体装置の製造方法
KR101037695B1 (ko) * 2008-12-10 2011-05-30 주식회사 하이닉스반도체 캐패시터를 갖는 동박적층판 및 이를 이용한 인쇄회로기판 및 이를 이용한 반도체 패키지
JP5566771B2 (ja) * 2010-05-18 2014-08-06 日本特殊陶業株式会社 多層配線基板
US8927909B2 (en) * 2010-10-11 2015-01-06 Stmicroelectronics, Inc. Closed loop temperature controlled circuit to improve device stability
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
KR102186146B1 (ko) * 2014-01-03 2020-12-03 삼성전기주식회사 패키지 기판, 패키지 기판 제조 방법 및 이를 이용한 반도체 패키지
JP2019165072A (ja) * 2018-03-19 2019-09-26 富士通株式会社 配線基板、半導体モジュール及び配線基板の製造方法
JP2019175968A (ja) * 2018-03-28 2019-10-10 富士通株式会社 回路基板及び回路基板の製造方法
US11929212B2 (en) * 2019-04-23 2024-03-12 Intel Corporation Method to form high capacitance thin film capacitors (TFCs) as embedded passives in organic substrate packages
US11716117B2 (en) * 2020-02-14 2023-08-01 Texas Instruments Incorporated Circuit support structure with integrated isolation circuitry
CN115226325A (zh) * 2021-04-14 2022-10-21 鹏鼎控股(深圳)股份有限公司 电路板的制作方法以及电路板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10322027A (ja) * 1997-02-03 1998-12-04 Ibiden Co Ltd プリント配線板及びその製造方法
JP2001135743A (ja) * 1999-11-04 2001-05-18 Hitachi Ltd キャパシタ内蔵の回路基板とその製造方法ならびにそれを用いた半導体装置
JP2003060115A (ja) * 2001-08-20 2003-02-28 Fujitsu Ltd キャパシタ内蔵回路基板及びその製造方法
JP2004128006A (ja) * 2002-09-30 2004-04-22 Fujitsu Ltd 回路基板およびその製造方法
JP2005123250A (ja) * 2003-10-14 2005-05-12 Fujitsu Ltd インターポーザ及びその製造方法並びに電子装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278153B1 (en) * 1998-10-19 2001-08-21 Nec Corporation Thin film capacitor formed in via
JP2001185649A (ja) * 1999-12-27 2001-07-06 Shinko Electric Ind Co Ltd 回路基板、半導体装置、その製造方法および回路基板用材料片
JP2003264253A (ja) 2002-03-12 2003-09-19 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4323137B2 (ja) 2002-06-03 2009-09-02 新光電気工業株式会社 基板埋め込み用キャパシタ、基板埋め込み用キャパシタを埋め込んだ回路基板及び基板埋め込み用キャパシタの製造方法
US20040099999A1 (en) * 2002-10-11 2004-05-27 Borland William J. Co-fired capacitor and method for forming ceramic capacitors for use in printed wiring boards
JP3910907B2 (ja) 2002-10-29 2007-04-25 新光電気工業株式会社 キャパシタ素子及びこの製造方法、半導体装置用基板、並びに半導体装置
JP2004281830A (ja) 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10322027A (ja) * 1997-02-03 1998-12-04 Ibiden Co Ltd プリント配線板及びその製造方法
JP2001135743A (ja) * 1999-11-04 2001-05-18 Hitachi Ltd キャパシタ内蔵の回路基板とその製造方法ならびにそれを用いた半導体装置
JP2003060115A (ja) * 2001-08-20 2003-02-28 Fujitsu Ltd キャパシタ内蔵回路基板及びその製造方法
JP2004128006A (ja) * 2002-09-30 2004-04-22 Fujitsu Ltd 回路基板およびその製造方法
JP2005123250A (ja) * 2003-10-14 2005-05-12 Fujitsu Ltd インターポーザ及びその製造方法並びに電子装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10453794B2 (en) 2013-12-09 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices
US10923423B2 (en) 2013-12-09 2021-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for semiconductor devices

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