JP4580475B2 - 演算処理装置およびグラフィック演算装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、ブロック相互間のデータ転送で生じるクロストークの影響を、装置を大規模化することなく抑制できる演算処理装置および高画質の画像を提供できるグラフィック演算装置に関する。
【０００２】
【従来の技術】
種々のＣＡＤ(Computer Aided Design) システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像処理技術の進展に伴い、３次元コンピュータグラフィックスを用いたシステムが急速に普及している。
このような３次元コンピュータグラフィックスでは、マトリクス状に画素（ピクセル）を配置したＣＲＴ(Cathode Ray Tube)などのディスプレイに表示を行なうとき、レンダリング(Rendering) 処理を行なう。
このレンダリング処理は、各画素の色データを計算し、得られた色データを、当該画素に対応するディスプレイバッファ（フレームバッファ）に書き込む。
レンダリング処理の手法の一つに、ポリゴン（Polygon)レンダリングがある。この手法では、立体モデルを三角形の単位図形（ポリゴン）の組み合わせとして表現しておき、このポリゴンを単位として描画を行なうことで、表示画面の色を決定する。
【０００３】
ポリゴンレンダリングでは、物理座標系における三角形の各頂点についての、座標（ｘ，ｙ，ｚ）と、色データ（Ｒ，Ｇ，Ｂ）と、張り合わせのイメージパターンを示すテクスチャデータの同次座標（ｓ，ｔ）および同次項ｑの値とを三角形の内部で補間する処理が行われる。
ここで、同次項ｑは、簡単にいうと、拡大縮小率のようなもので、実際のテクスチャバッファのＵＶ座標系における座標、すなわち、テクスチャ座標データ（Ｕ，Ｖ）は、同次座標（ｓ，ｔ）を同次項ｑで除算した（ｓ／ｑ，ｔ／ｑ）＝（ｕ，ｖ）に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じた乗算結果に応じたものとなる。
【０００４】
このようなポリゴンレンダリングを用いた３次元コンピュータグラフィックシステムでは、描画を行う際に、テクスチャデータをテクスチャバッファから読み出し、この読み出したテクスチャデータを、立体モデルの表面に張り付け、リアリティの高い画像データを得るテクスチャマッピング処理を行う。
【０００５】
ところで、上述したような３次元コンピュータグラフィックシステムには、多数の演算処理ブロックや制御ブロックが内蔵されており、これらのブロック相互間のデータ転送はバスを介して行なわれる。
また、このような３次元コンピュータグラフィックシステムでは、複数の画素についての演算が同時に行なわれており、単位時間当たりのデータ転送量に応じたバス幅は非常に大きい。特に、ＤＲＡＭを内蔵する場合には、性能を向上させるために、さらにバス幅は大きくなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、このようなバスを介したデータ転送を行なう場合には、クロストークの問題が生じる。
クロストークが生じると、データ転送の信頼性が低下し、ディスプレイに表示される画像の画質が劣化する。
具体的には、上述した３次元コンピュータグラフィックシステムには、複数のフリップフロップ回路が設けられており、これらのフリップフロップ回路が、通常動作時に、システムクロック信号を基準として相互に同期しながら動作している。ここで、クロストークの影響でシステムクロック信号の伝送速度が変化し、いわゆるクロックスキューが発生すると、フリップフロップ回路相互間の同期にずれが生じ、回路が誤動作してしまう。これにより、ディスプレイに生じる画像に乱れが生じることがある。
【０００７】
このようなクロストークを抑制する手法として、例えば、ブロック相互間に設けられた配線相互間の間隔を広げたり、クロストークが発生する可能性のある配線同士を平行に配置しないように配線パターンを決定する方法がある。
しかしながら、前者の方法は、バス幅が小さいときは適用可能であるが、３次元コンピュータグラフィックシステムのようにバス幅が大きい場合には、配線ピッチを大きくすると、配線に伴う面積が非常に大きくなり、システムが大規模化してしまうという問題がある。さらには、製造コストの増加および歩留りの低下を引き起こすという問題もある。
また、後者の方法は、回路全体の動作を把握した上で配線パターンを決定する必要があり、配線の混雑度を上げてしまう可能性がある。
【０００８】
本発明は上述した従来技術の問題点に鑑みてなされ、装置を大規模化することなく、クロストークの影響を抑制できる演算処理装置およびグラフィック演算装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の演算処理装置は、少なくとも表示用画像データを記憶する記憶手段と、前記記憶手段の記憶データに基づいて、画像データに所定の処理を行なうロジック回路と、前記記憶手段にデータを書き込む書き込み系回路と、前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、前記記憶手段は、同一機能を有する複数のモジュールに分割され、前記書き込み系回路は、前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、前記読み出し系回路は、前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段とを有し、前記第１の配線と前記第２の配線とを略平行に隣接して配置し、前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる。
【００１０】
本発明の演算処理装置では、通常動作時に、システムクロック信号供給手段によって、第１の配線にシステムクロック信号が供給される。一方、第２の配線には、スキャンクロック信号は供給されず、例えば、第２の配線は所定のレベルに保持される。ここで、第１の配線と第２の配線は、平行に配置されているため、第２の配線が第１の配線に対してシールド機能を発揮する。
一方、本発明の演算処理装置では、テスト時など、スキャンパス動作時に、スキャンクロック信号供給手段によって、第２の配線にシステムクロック信号が供給される。一方、第１の配線には、システムクロック信号は供給されない。ここで、第１の配線と第２の配線は、平行に配置されているため、第１の配線が第２の配線に対してシールド機能を発揮する。
【００１１】
また、本発明の演算処理装置は、好ましくは、前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記フリップフロップ回路の前記第１の入力端子および前記第２の入力端子まで、前記第１の配線と前記第２の配線とを平行に配置している。
【００１２】
また、本発明の演算処理装置は、好ましくは、前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記複数のフリップフロップ回路を含む回路モジュールの入力部まで、前記第１の配線と前記第２の配線とを平行に配置している。
【００１３】
また、本発明の第１の観点のグラフィック演算装置は、表示しようとするモデルを複数の単位図形の組み合わせで表現し、各画素について、テクスチャデータを前記単位図形と対応付けて描画データを生成するグラフィック演算装置であって、少なくとも表示用画像データを記憶する記憶手段と、前記描画データを生成する機能を含み、前記記憶手段の記憶データに基づいて、画像データに所定の処理を行なうロジック回路と、前記記憶手段にデータを書き込む書き込み系回路と、前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、前記記憶手段は、同一機能を有する複数のモジュールに分割され、前記書き込み系回路は、前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、前記読み出し系回路は、前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段とを有し、前記第１の配線と前記第２の配線とを略平行に隣接して配置し、前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる。
【００１４】
また、本発明の第２の観点のグラフィック演算装置は、ディスプレイに表示する所定の形状を単位図形の組み合わせで表現するために、複数の画素についての演算を同時に行い、処理対象となっている前記単位図形の内側に位置する画素についての演算結果を有効なものとして用いて処理を行なうグラフィック演算装置であって、前記単位図形の頂点について、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリングデータを生成するポリゴンレンダリングデータ生成装置と、前記ポリゴンレンダリングデータを用いてレンダリング処理を行なうレンダリング装置と、前記ポリゴンレンダリングデータ生成装置とレンダリング装置とを接続するバスとを有する。
【００１５】
ここで、前記レンダリング装置は、テクスチャデータおよび描画データを記憶する記憶手段と、各画素について、当該画素に対応するテクスチャデータを前記記憶手段から読み出して描画データを生成し、当該生成した描画データを前記記憶手段に書き込む、複数のフリップフロップ回路を組み合わせて構成された描画データ生成機能を含むロジック回路と、前記記憶手段にデータを書き込む書き込み系回路と、前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、前記記憶手段は、同一機能を有する複数のモジュールに分割され、前記書き込み系回路は、前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、前記読み出し系回路は、前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段とを有し、前記第１の配線と前記第２の配線とを略平行に隣接して配置し、前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる。
【００１６】
【発明の実施の形態】
以下、本実施形態においては、家庭用ゲーム機などに適用される、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴなどのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムについて説明する。
第１実施形態
図１は、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形（ポリゴン）の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
【００１７】
図１に示すように、３次元コンピュータグラフィックシステム１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。
メインプロセッサ４は、例えば、ゲームの進行状況などに応じて、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４を、メインバス６を介してレンダリング回路５に出力する。
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。
【００１８】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。
ここで、（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それぞれ当該３次元座標における赤、緑、青の輝度値を示している。
データαは、これから描画する画素と、ディスプレイバッファ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
Ｆデータは、フォグのα値を示している。
すなわち、ポリゴンレンダリングデータは、三角形の各頂点の物理座標値と、それぞれの頂点の色とテクスチャおよびフォグの値のデータを示している。
【００１９】
以下、レンダリング回路５について詳細に説明する。
図１に示すように、レンダリング回路５は、ＤＤＡ（Digital Differential Analyzer）セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ＤＲＡＭ１６は、テクスチャバッファ２０、ディスプレイバッファ２１、ｚバッファ２２およびテクスチャＣＬＵＴバッファ２３として機能する。
【００２０】
ＤＤＡセットアップ回路１０
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータＳ４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
【００２１】
ＤＤＡセットアップ回路１０は、算出した変分データＳ１０をトライアングルＤＤＡ回路１１に出力する。
【００２２】
トライアングルＤＤＡ回路１１
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータＳ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８（＝２×４）画素分を単位として、ＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００２３】
テクスチャエンジン回路１２
テクスチャエンジン回路１２は、テクスチャデータの縮小率の選択処理、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャアドレス（Ｕ，Ｖ）の算出処理、テクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，ｔα）データの読み出し処理、および、混合処理（テクスチャαブレンディング処理）を順にパイプライン方式で行う。
このとき、テクスチャエンジン回路１２は、所定の矩形領域内に位置する８画素についての処理を同時に並行して行う。
【００２４】
図２は、テクスチャエンジン回路１２の構成図である。
図２に示すように、テクスチャエンジン回路１２は、縮小率演算回路３０４、テクスチャデータ読み出し回路３０５およびテクスチャαブレンド回路３０６を有する。
【００２５】
縮小率演算回路３０４は、ＤＤＡデータＳ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ1 〜Ｓ１１ａ8 などを用いて、テクスチャデータの縮小率ｌｏｄを算出する。
ここで、縮小率は、元画像のテクスチャデータを、どの程度縮小したものであるかを示すものであり、元画像の縮小率を１／１とした場合には、１／２，１／４，１／８，．．．となる。
【００２６】
テクスチャバッファ２０には、例えば、図３に示すように、ｌｏｄ＝０，１，２，３，４のテクスチャデータ３２０，３２１，３２２，３２３，３２４が記憶されている。
なお、テクスチャバッファ２０の記憶領域のアドレス空間は、図３に示すように、Ｕ，Ｖ座標系で表現され、複数の縮小率に対応したテクスチャデータが記憶されている記憶領域の基準アドレス（開始アドレス）は、縮小率ｌｏｄに基づいて算出される。図３に示す例では、テクスチャデータ３２０，３２１，３２２，３２３の基準アドレスは、（ｕｂａｓｅ0 ，ｖｂａｓｅ0 ），（ｕｂａｓｅ1 ，ｖｂａｓｅ1 ），（ｕｂａｓｅ2 ，ｖｂａｓｅ2 ），（ｕｂａｓｅ3 ，ｖｂａｓｅ3 ）となる。
また、テクスチャバッファ２０に記憶されているテクスチャデータにおける各画素についてのテクスチャアドレス（Ｕ，Ｖ）は、基準アドレス（ｕｂａｓｅ，ｖｂａｓｅ）と、テクスチャ座標データ（ｕ，ｖ）とを加算したアドレスとなる。
【００２７】
〔テクスチャデータ読み出し回路３０５〕
テクスチャデータ読み出し回路３０５は、ＤＤＡデータＳ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ1 〜Ｓ１１ａ8 と、縮小率演算回路３０４からの縮小率ｌｏｄと、テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥとを入力し、８画素のそれぞれに対応した、テクスチャデータＳ１７1 〜Ｓ１７8 をテクスチャバッファ２０から読み出し、これをテクスチャαブレンド回路３０６に出力する。
【００２８】
図４は、テクスチャデータ読み出し回路３０５における処理のフローチャートである。
ステップＳ２１：テクスチャデータ読み出し回路３０５は、８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ1 〜Ｓ１１ａ8 のそれぞれについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行い、除算結果「ｓ／ｑ」および「ｔ／ｑ」を算出する。
そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、各画素に対応したテクスチャ座標データ（ｕ1 ，ｖ1 ）〜（ｕ8 ，ｖ8 ）を算出する。
【００２９】
ステップＳ２２：テクスチャデータ読み出し回路３０５は、例えば、予め用意したアドレステーブルを参照して、縮小率ｌｏｄに対応する基準アドレス（ｕｂａｓｅ，ｖｂａｓｅ）を得る。
そして、テクスチャデータ読み出し回路３０５は、基準アドレス（ｕｂａｓｅ，ｖｂａｓｅ）と、ステップＳ２１で算出したテクスチャ座標データ（ｕ1 ，ｖ1 ）〜（ｕ8 ，ｖ8 ）とを加算して、テクスチャバッファ２０のＵＶ座標系における物理アドレスであるテクスチャアドレス（Ｕ1 ，Ｖ1 ）〜（Ｕ8 ，Ｖ8 ）を生成する。
【００３０】
ステップＳ２３：テクスチャデータ読み出し回路３０５は、ステップＳ２２で生成したテクスチャアドレス（Ｕ1 ，Ｖ1 ）〜（Ｕ8 ，Ｖ8 ）を、図１に示すメモリＩ／Ｆ回路１３を介して、テクスチャバッファ２０に出力し、テクスチャデータである（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７1 〜Ｓ１７8 を読み出す。
なお、ＳＲＡＭ１７には、テクスチャバッファ２０に記憶されているテクスチャデータのコピーが記憶されており、テクスチャエンジン回路１２は、実際には、メモリＩ／Ｆ回路１３を介してＳＲＡＭ１７に記憶されているテクスチャデータを読み出す。
【００３１】
ステップＳ２４：テクスチャデータ読み出し回路３０５は、ステップＳ２３で読み出した（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７1 〜Ｓ１７8 をテクスチャαブレンド回路３０６に出力する。
【００３２】
〔テクスチャαブレンド回路３０６〕
テクスチャαブレンド回路３０６は、ＤＤＡデータＳ１１に含まれる８画素分の（Ｒ，Ｇ，Ｂ）データＳ１１ｂ1 〜Ｓ１１ｂ8 と、テクスチャデータ読み出し回路３０５が読み出した（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７1 〜Ｓ１７8 とを入力し、それぞれ（Ｒ，Ｇ，Ｂ）データＳ１１ｂ1 〜Ｓ１１ｂ8 と、データＳ１７1 〜Ｓ１７8 に含まれる（Ｒ，Ｇ，Ｂ）データとを、データＳ１７1 〜Ｓ１７8 に含まれるｔαで示される混合値で混合し、（Ｒ，Ｇ，Ｂ）データＳ３０６1 〜Ｓ３０６8 を生成する。
そして、ＤＤＡデータに含まれるαデータＳ１１ｄ1 〜Ｓ１１ｄ8 と、（Ｒ，Ｇ，Ｂ）データＳ３０６1 〜Ｓ３０６8 とが、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ1 〜Ｓ１２ａ8 として、メモリＩ／Ｆ回路１３に出力される。
【００３３】
なお、テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファ２０から読み出した（Ｒ，Ｇ，Ｂ，ｔα）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００３４】
ＤＲＡＭ１６およびＳＲＡＭ１７
図５は、ＤＲＡＭ１６、ＳＲＡＭ１７、および、メモリＩ／Ｆ回路１３のＤＲＡＭ１６およびＳＲＡＭ１７へのアクセス機能を持つブロックの構成図である。
図５に示すように、図１に示すＤＲＡＭ１６およびＳＲＡＭ１７は、メモリモジュール２００，２０１，２０２，２０３を有する。
メモリモジュール２００は、メモリ２１０，２１１を有する。
メモリ２１０は、ＤＲＡＭ１６の一部を構成するバンク２１０1 ，２１０2 と、ＳＲＡＭ１７の一部を構成するバンク２２０1 ，２２０2 とを有する。
また、メモリ２１１は、ＤＲＡＭ１６の一部を構成するバンク２１１1 ，２１１2 と、ＳＲＡＭ１７の一部を構成するバンク２２１1 ，２２１2 とを有する。
バンク２２０1 ，２２０2 ，２２１1 ，２２１2 に対しては同時アクセスが可能である。
なお、メモリモジュール２０１，２０２，２０２は、基本的に、メモリモジュール２００と同じ構成をしている。
【００３５】
ここで、メモリモジュール２００，２０１，２０２，２０３の各々は、図１に示すテクスチャバッファ２０、ディスプレイバッファ２１、Ｚバッファ２２およびテクスチャＣＬＵＴバッファ２３の全ての機能を持つ。
すなわち、メモリモジュール２００，２０１，２０２，２０３の各々は、対応する画素のテクスチャデータ、描画データ（（Ｒ，Ｇ，Ｂ）データ）、ｚデータおよびテクスチャカラールックアップテーブルデータの全てを記憶する。
但し、メモリモジュール２００，２０１，２０２，２０３は、相互で異なる画素についてのデータを記憶する。
ここで、同時に処理される１６画素についてのテクスチャデータ、描画データ、ｚデータおよびテクスチャカラールックアップテーブルデータが、相互に異なるバンク２１０1 ，２１０2 ，２１１1 ，２１１2 ，２１２1 ，２１２2 ，２１３1 ，２１３2 ，２１４1 ，２１４2 ，２１５1 ，２１５2 ，２１６1 ，２１６2 ，２１７1 ，２１７2 に記憶される。
これにより、ＤＲＡＭ１６に対して、１６画素についてのデータが同時にアクセス可能になる。
【００３６】
なお、バンク２２０1 ，２２０2 ，２２１1 ，２２１2 ，２２２1 ，２２２2 ，２２３1 ，２２３2 ，２２４1 ，２２４2 ，２２５1 ，２２５2 ，２２６1 ，２２６2 ，２２７1 ，２２７2 には、それぞれバンク２１０1 ，２１０2 ，２１１1 ，２１１2 ，２１２1 ，２１２2 ，２１３1 ，２１３2 ，２１４1 ，２１４2 ，２１５1 ，２１５2 ，２１６1 ，２１６2 ，２１７1 ，２１７2 に記憶されたテクスチャデータのコピーが記憶されている。
【００３７】
メモリＩ／Ｆ回路１３
また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２から入力した（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ1 〜Ｓ１２ａ8 、すなわち画素データＳ１２ａに対応するｚデータと、ｚバッファ２２に記憶されているｚデータとの比較を行い、入力した画素データＳ１２ａによって描画される画像が、前回、ディスプレイバッファ２１に書き込まれた画像より、手前（視点側）に位置するか否かを判断し、手前に位置する場合には、画素データＳ１２ａに対応するｚデータでｚバッファ２２に記憶されたｚデータを更新する。
また、メモリＩ／Ｆ回路１３は、必要に応じて、画素データＳ１２ａに含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２ａに対応するαデータが示す混合値で混合する、いわゆるαブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データをディスプレイバッファ２１に書き込む（打ち込む）。
【００３８】
メモリＩ／Ｆ回路１３は、ＤＲＡＭ１６に対して１６画素について同時にアクセスを行なう。
図５に示すように、メモリＩ／Ｆ回路１３は、メモリコントローラ２４０，２４１，２４２，２４３、アドレスコンバータ２５０，２５１，２５２，２５３、ディストリビュータ２６０および読み出しコントローラ２６２を有する。
【００３９】
ディストリビュータ２６０は、例えば、書き込み時に、１６画素分の（Ｒ，Ｇ，Ｂ）データを入力し、これらを、各々４画素分のデータからなる４つの画像データＳ２６０0 ，Ｓ２６０1 ，Ｓ２６０2 ，Ｓ２６０3 に分割し、それぞれをアドレスコンバータ２５０，２５１，２５２，２５３に出力する。
ここで、１画素分の（Ｒ，Ｇ，Ｂ）データおよびｚデータは、それぞれ３２ビットからなる。
【００４０】
アドレスコンバータ２５０，２５１，２５２，２５３は、書き込み時に、ディストリビュータ２６０から入力した（Ｒ，Ｇ，Ｂ）データおよびｚデータに対応したアドレスを、それぞれメモリモジュール２００，２０１，２０２，２０３内のアドレスに変換し、それぞれ変換したアドレスＳ２５０，Ｓ２５１，Ｓ２５２，Ｓ２５３をメモリコントローラ２４０に出力する。
【００４１】
メモリコントローラ２４０，２４１，２４２，２４３は、それぞれ配線群２７０，２７１，２７２，２７３を介してメモリモジュール２００，２０１，２０２，２０３に接続されており、書き込み時にメモリモジュール２００，２０１，２０２，２０３に対してのアクセスを制御する。
具体的には、メモリコントローラ２４０，２４１，２４２，２４３は、ディストリビュータ２６０から入力した４画素分の（Ｒ，Ｇ，Ｂ）データおよびｚデータを、配線群２７０，２７１，２７２，２７３を介してメモリモジュール２００，２０１，２０２，２０３に同時に書き込む。
このとき、例えば、メモリモジュール２００では、バンク２１０1 ，２１０2 ，２１０3 ，２１０4 の各々に、１画素分の（Ｒ，Ｇ，Ｂ）データおよびｚデータが記憶される。メモリモジュール２０１，２０２，２０３についても同じである。
なお、本実施形態では、配線群２７０，２７１，２７２，２７３の各々は、２５６ビットである。
【００４２】
読み出しコントローラ２６２は、配線群２８０を介してメモリモジュール２００，２０１，２０２，２０３と接続されており、読み出し時に、メモリモジュール２００，２０１，２０２，２０３から、８画素あるいは１６画素単位で、テクスチャデータ、（Ｒ，Ｇ，Ｂ）データ、ｚデータおよびテクスチャカラールックアップテーブルデータを配線群２８０を介して読み出す。
なお、本実施形態では、配線群２８０は、１０２４ビットである。
【００４３】
ＣＲＴコントローラ回路１４
ＣＲＴコントローラ回路１４は、与えられた水平および垂直同期信号に同期して、図示しないＣＲＴに表示するアドレスを発生し、ディスプレイバッファ２１から表示データを読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファ２１から一定の固まりで表示データを読み出す。ＣＲＴコントローラ回路１４は、ディスプレイバッファ２１から読み出した表示データを記憶するＦＩＦＯ(First In First Out)回路を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデックス値を出力する。
【００４４】
ＲＡＭＤＡＣ回路１５
ＲＡＭＤＡＣ回路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ回路１４から入力したＲＧＢのインデックス値に対応するデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバータに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，ＢデータをＣＲＴに出力する。
【００４５】
配線パターン
上述した図１に示すＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、および、図５に示すディストリビュータ２６０、メモリコントローラ２４０〜２４３、アドレスコンバータ２５０〜２５３および読み出しコントローラ２６２は、それぞれ複数のフリップフロップ回路を用いて構成されている。
各フリップフロップ回路は、データ入力端子Ｄ、データ出力端子Ｑ、通常動作時に使用されるシステムクロック信号を入力するＣＫ端子、および、スキャンパス動作時に使用されるスキャンクロック信号を入力するＳＣＫ端子を備えている。
これらのフリップフロップ回路は、通常時には、システムクロック信号に基づいて動作し、テスト時には、スキャンクロック信号に基づいて、製造テストを容易にするためのスキャンパス動作を行う。このスキャンパス動作では、内蔵する複数のフリップフロップ回路がシフトレジスタを構成し、各フリップフロップ回路が記憶されたデータが読み出される。
【００４６】
図６は、３次元コンピュータグラフィックシステム１における、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
なお、図６は、説明の簡単化のため、３次元コンピュータグラフィックシステム１に含まれる複数のフリップフロップ回路のうち３個のフリップフロップ回路に接続される、システムクロック信号用配線およびスキャンクロック信号用配線のみを示している。
【００４７】
図６に示すように、スキャンクロック生成回路１０３は、スキャンクロック信号用配線１２０1 を介して分岐回路１０５に接続されている。スキャンクロック生成回路１０３は、テスト時、すなわちスキャンパス動作時に、スキャンクロック信号をスキャンクロック信号用配線１２０1 に出力する。
システムクロック生成回路１０４は、システムクロック信号用配線１３０1 を介して分岐回路１０５に接続されている。システムクロック生成回路１０４は、通常動作時に、システムクロック信号をシステムクロック信号用配線１３０1 に出力する。
【００４８】
分岐回路１０５は、テスト時に、スキャンクロック信号用配線１２０1 を介してスキャンクロック生成回路１０３から入力したスキャンクロック信号を、スキャンクロック信号用配線１２０3 ，１２０6 ，１２０8 を介して、それぞれフリップフロップ回路１００1 ，１００2 ，１００3 のＳＣＫ端子に供給する。
また、分岐回路１０５は、通常時に、システムクロック信号用配線１３０1 を介してシステムクロック生成回路１０４から入力したシステムクロック信号を、システムクロック信号用配線１３０3 ，１３０6 ，１３０8 を介して、それぞれフリップフロップ回路１００1 ，１００2 ，１００3 のＣＫ端子に供給する。
分岐回路１０５は、図６に示すように、バッファ１１０1 〜１１０10、スキャンクロック信号用配線１２０2 ，１２０4 ，１２０5 ，１２０7 およびシステムクロック信号用配線１３０2 ，１３０4 ，１３０5 ，１３０7 を内蔵している。
【００４９】
バッファ１１０1 の入力端子は、スキャンクロック信号用配線１２０1 に接続されている。バッファ１１０2 の入力端子は、システムクロック信号用配線１３０1 に接続されている。
バッファ１１０1 の出力端子は、スキャンクロック信号用配線１２０2 を介してバッファ１１０3 の入力端子、および、スキャンクロック信号用配線１２０4 を介してバッファ１１０5 の入力端子に接続されている。
また、バッファ１１０2 の出力端子は、システムクロック信号用配線１３０2 を介してバッファ１１０3 の入力端子、および、システムクロック信号用配線１３０4 を介してバッファ１１０6 の入力端子に接続されている。
【００５０】
また、バッファ１１０5 の出力端子は、スキャンクロック信号用配線１２０5 を介してバッファ１１０7 の入力端子、および、スキャンクロック信号用配線１２０7 を介してバッファ１１０9 の入力端子に接続されている。
また、バッファ１１０6 の出力端子は、システムクロック信号用配線１３０5 を介してバッファ１１０8 の入力端子、および、システムクロック信号用配線１３０7 を介してバッファ１１０10の入力端子に接続されている。
【００５１】
バッファ１１０3 の出力端子は、スキャンクロック信号用配線１２０3 を介して、フリップフロップ回路１００1 のＳＣＫ端子に接続されている。
バッファ１１０4 の出力端子は、システムクロック信号用配線１３０3 を介して、フリップフロップ回路１００1 のＣＫ端子に接続されている。
バッファ１１０7 の出力端子は、スキャンクロック信号用配線１２０6 を介して、フリップフロップ回路１００2 のＳＣＫ端子に接続されている。
バッファ１１０8 の出力端子は、システムクロック信号用配線１３０6 を介して、フリップフロップ回路１００2 のＣＫ端子に接続されている。
バッファ１１０9 の出力端子は、スキャンクロック信号用配線１２０8 を介して、フリップフロップ回路１００3 のＳＣＫ端子に接続されている。
バッファ１１０10の出力端子は、システムクロック信号用配線１３０8 を介して、フリップフロップ回路１００3 のＣＫ端子に接続されている。
【００５２】
図６に示す構成では、スキャンクロック信号用配線１２０1 ，１２０2 ，１２０3 ，１２０4 ，１２０5 ，１２０6 ，１２０7 ，１２０8 と、システムクロック信号用配線１３０1 ，１３０2 ，１３０3 ，１３０4 ，１３０5 ，１３０6 ，１３０7 ，１３０8 とは相互に平行に配線してある。
ここで、スキャンクロック信号用配線およびシステムクロック信号用配線の配線パターンは、同一のセルインスタンス、ネット名および物理的接続形態を用いて、自動配線ツールなどで決定される。
【００５３】
以下、３次元コンピュータグラフィックシステム１の動作について説明する。
〔通常動作時〕
通常動作時には、図６に示すシステムクロック生成回路１０４からのシステムクロック信号がシステムクロック信号用配線１３０1 に供給され、このシステムクロック信号が、対応するシステムクロック信号用配線を介して、図１に示すレンダリング回路５に内蔵された全てのフリップフロップ回路のＣＫ端子に供給される。そして、各フリップフロップ回路が通常動作を行い、３次元コンピュータグラフィックシステム１において、以下に示す動作が行なわれる。
一方、図６に示すスキャンクロック生成回路１０３からスキャンクロック信号用配線１２０1 には、スキャンクロック信号は供給されない。このとき、スキャンクロック信号用配線１２０1 〜１２０８8 は、ハイレベルに保持される。
ここで、スキャンクロック信号用配線は、システムクロック信号用配線に平行に配置されているため、シールド線として機能し、システムクロック信号用配線に生じるクロストークを抑制する効果を発揮する。
【００５４】
図１に示す３次元コンピュータグラフィックシステム１では、通常動作時に、ポリゴンレンダリングデータＳ４が、メインバス６を介してメインプロセッサ４からＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分を示す変分データＳ１０が生成される。
そして、ＤＤＡセットアップ回路１０からトライアングルＤＤＡ回路１１に変分データＳ１０が出力される。
【００５５】
次に、トライアングルＤＤＡ回路１１において、変分データＳ１０に基づいて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）が生成される。
そして、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとが、ＤＤＡデータＳ１１として出力される。
【００５６】
次に、図２に示すテクスチャエンジン回路１２の縮小率演算回路３０４において、ＤＤＡデータＳ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ1 〜Ｓ１１ａ8 を用いて、テクスチャデータの縮小率が算出され、この縮小率ｌｏｄがテクスチャデータ読み出し回路３０５に出力される。
【００５７】
次に、テクスチャデータ読み出し回路３０５において、図４に示すフローに基づいて、テクスチャバッファ２０（ＳＲＡＭ１７）からテクスチャデータＳ１７1 〜Ｓ１７8 が読み出され、この読み出されたテクスチャデータＳ１７1 〜Ｓ１７8 が、テクスチャαブレンド回路３０６に出力される。
【００５８】
このとき、図５に示す読み出しコントローラ２６２からの制御によって、配線群２８０を介して、テクスチャデータＳ１７1 〜Ｓ１７8 を含む１６画素分のテクスチャデータが、ＳＲＡＭ１７を構成するバンク２２０1 ，２２０2 ，２２１1 ，２２１2 ，２２２1 ，２２２2 ，２２３1 ，２２３2 ，２２４1 ，２２４2 ，２２５1 ，２２５2 ，２２６1 ，２２６2 ，２２７1 ，２２７2 から読み出される。
【００５９】
次に、テクスチャαブレンド回路３０６において、（Ｒ，Ｇ，Ｂ）データＳ１１ｂ1 〜Ｓ１１ｂ8 と、データＳ１７1 〜Ｓ１７8 に含まれる（Ｒ，Ｇ，Ｂ）データとが、データＳ１７1 〜Ｓ１７8 に含まれるｔαで示される混合値で混合され、（Ｒ，Ｇ，Ｂ）データＳ３０６1 〜Ｓ３０６8 が生成される。
そして、ＤＤＡデータに含まれるαデータＳ１１ｄ1 〜Ｓ１１ｄ8 と、（Ｒ，Ｇ，Ｂ）データＳ３０６1 〜Ｓ３０６8 とが、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ1 〜Ｓ１２ａ8 、すなわち、画素データＳ１２ａとして、メモリＩ／Ｆ回路１３に出力される。
【００６０】
そして、メモリＩ／Ｆ回路１３において、テクスチャエンジン回路１２から入力した画素データＳ１２ａに対応するｚデータと、ｚバッファ２２に記憶されているｚデータとの比較が行なわれ、入力した画素データＳ１２ａによって描画される画像が、前回、ディスプレイバッファ２１に書き込まれた画像より、手前（視点側）に位置するか否かが判断され、手前に位置する場合には、画像データＳ１２ａに対応するｚデータでｚバッファ２２に記憶されたｚデータが更新される。
【００６１】
次に、メモリＩ／Ｆ回路１３において、必要に応じて、画像データＳ１２ａに含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２ａに対応するαデータが示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ２１に書き込まれる。
【００６２】
このとき、図５に示すメモリコントローラ２４０，３４１，２４２，２４３からの制御によって、配線群２７０，２７１，２７２，２７３を介して、１６画素分の（Ｒ，Ｇ，Ｂ）データが、図１に示すディスプレイバッファ２１を構成するバンク２１０1 ，２１０2 ，２１１1 ，２１１2 ，２１２1 ，２１２2 ，２１３1 ，２１３2 ，２１４1 ，２１４2 ，２１５1 ，２１５2 ，２１６1 ，２１６2 ，２１７1 ，２１７2 に書き込まれる
〔スキャンパス動作時〕
スキャンパス動作時には、図６に示すスキャンクロック生成回路１０３からのスキャンクロック信号がスキャンクロック信号用配線１２０1 に供給され、このシステムクロック信号が、対応するスキャンクロック信号用配線を介して、図１に示すレンダリング回路５に内蔵された全てのフリップフロップ回路のＳＣＫ端子に供給される。そして、各フリップフロップ回路がスキャンパス動作を行い、各フリップフロップ回路に記憶されたデータが読み出される。
このとき、図６に示すシステムクロック生成回路１０４からシステムクロック信号用配線１３０1 には、システムクロック信号は供給されない。
ここで、システムクロック信号用配線は、スキャンクロック信号用配線に平行に配置されているため、スキャンクロック信号用配線に生じるクロストークを抑制する効果を発揮する。
【００６３】
以上説明したように、３次元コンピュータグラフィックシステム１によれば、システムクロック信号用配線とスキャンクロック信号用配線とを平行に配線し、システムクロック信号は通常動作時にのみ伝送され、スキャンクロック信号はスキャンパス動作時にのみ伝送されることから、通常動作時には、スキャンクロック信号用配線がシステムクロック信号用配線に対してシールド機能を発揮し、スキャンパス動作時には、システムクロック信号用配線がスキャンクロック信号用配線に対してシールド機能を発揮する。すなわち、特別なシールド線などを挿入することなく、シールド機能を発揮させることができる。
その結果、配線間隔を長くすることなく、すなわち、装置を大規模化することなく、クロストークの影響を抑制し、高画質な画像を提供できる。
また、３次元コンピュータグラフィックシステム１によれば、システムクロック信号用配線とスキャンクロック信号用配線とを平行に配置することから、配線パターンの設計を簡単化できる。
【００６４】
第２実施形態
上述した実施形態では、図６に示すように、スキャンクロック信号用配線とシステムクロック信号用配線とを、フリップフロップ回路のＳＣＫ端子およびＣＫ端子まで平行に配線する場合を例示した。
本実施形態では、複数のフリップフロップ回路を内蔵したモジュールの入力部まで、スキャンクロック信号用配線とシステムクロック信号用配線とを平行に配線し、モジュールの内部では、スキャンクロック信号用配線とシステムクロック信号用配線とを必ずしも平行には配線しない場合を例示する。
【００６５】
図７は、本実施形態の３次元コンピュータグラフィックシステムにおける、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
なお、図７は、説明の簡単化のため、フリップフロップ回路を内蔵する３個の回路モジュールのみを示している。
【００６６】
図７に示すように、スキャンクロック生成回路１０３は、スキャンクロック信号用配線１２０を介して、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 の入力部１６０1 ，１６０2 ，１６０3 に接続されている。スキャンクロック生成回路１０３は、テスト時、すなわちスキャンパス動作時に、スキャンクロック信号をスキャンクロック信号用配線１２０に出力する。
システムクロック生成回路１０４は、システムクロック信号用配線１３０を介して、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 に接続されている。システムクロック生成回路１０４は、通常動作時に、システムクロック信号をシステムクロック信号用配線１３０に出力する。
【００６７】
図７に示す配線パターンでは、スキャンクロック信号用配線１２０とシステムクロック信号用配線１３０とが、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 の入力部まで平行に配置されている。
一方、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 の内部では、スキャンクロック信号用配線１２０およびシステムクロック信号用配線１３０が、それぞれ内蔵する複数のフリップフロップ回路のＳＣＫ端子およびＣＫ端子に達する図示しないスキャンクロック信号用配線およびシステムクロック信号用配線に接続されているが、当該スキャンクロック信号用配線およびシステムクロック信号用配線とは必ずしも平行ではない。
【００６８】
図７に示す配線パターンでは、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 の外部において、通常動作時に、スキャンクロック信号用配線１２０がハイレベルに保持され、システムクロック信号用配線１３０を伝送するシステムクロック信号にクロストークの影響が生じることが抑制される。
一方、スキャンパス動作時には、システムクロック信号用配線１３０がハイレベルに保持され、スキャンクロック信号用配線１２０を伝送するスキャンクロック信号にクロストークの影響が生じることが抑制される。
【００６９】
本発明は上述した実施形態には限定されない。
例えば、上述した第１実施形態では、スキャンクロック信号用配線とシステムクロック信号用配線とを、略全長について平行に配置した場合を例示したが、他の配線との関係で、一部を平行に配線しないような配線パターンにしてもよい。
また、上述した実施形態では、図１に示す３次元コンピュータグラフィックシステム１の全体について、スキャンクロック信号用配線とシステムクロック信号用配線とを平行に配置した場合を例示したが、テクスチャエンジン回路１２など一部のブロック内においてのみ、スキャンクロック信号用配線とシステムクロック信号用配線とを平行に配置するようにしてもよい。
【００７０】
また、上述した実施形態では、同時に処理が実行される画素数を８としたが、この数は任意であり、例えば、４であってもよい。但し、同時に処理が実行される画素数は、２のべき乗であることが望ましい。
【００７１】
また、上述した図１に示す３次元コンピュータグラフィックシステム１では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、図１に示すテクスチャバッファ２０およびテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６の外部に設けてもよい。
【００７２】
さらに、図１に示す３次元コンピュータグラフィックシステム１では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。
【００７３】
【発明の効果】
以上説明したように、本発明の演算処理装置およびグラフィック演算装置によれば装置を大規模化することなく、クロストークの影響を抑制できる。
また、本発明のグラフィック演算装置によれば、高画質な画像を提供することを可能にできる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図２】図２は、図１に示すテクスチャエンジン回路の内部構成図である。
【図３】図３は、図１に示すテクスチャバッファに記憶され、ＭＩＰＭＡＰフィルタリング処理された複数の縮小率のテクスチャデータを説明するための図である。
【図４】図４は、図２に示すテクスチャデータ読み出し回路における処理のフローチャートである。
【図５】図５は、図１に示すＤＲＡＭ、ＳＲＡＭ、および、メモリＩ／Ｆ回路のＤＲＡＭおよびＳＲＡＭへのアクセス機能を持つブロックの構成図である。
【図６】図６は、図１に示す３次元コンピュータグラフィックシステムにおける、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
【図７】図７は、本発明の第２実施形態の３次元コンピュータグラフィックシステムにおける、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファ、２１…ディスプレイバッファ、２２…Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、１００1 ，１００2 ，１００3 …フリップフロップ回路、１０３…スキャンクロック生成回路、１０４…システムクロック生成回路、１０５…分岐回路、１１０1 〜１１０10…バッファ、１２０，１２０1 〜１２０8 …スキャンクロック信号用配線、１３０，１３０1 〜１３０8 …システムクロック信号用配線、１５０1 〜１５０3 …フリップフロップ内蔵回路モジュール、１６０1 〜１６０3 …入力部、３０４…縮小率演算回路、３０５…テクスチャデータ読み出し回路、３０６…テクスチャαブレンド回路、２００，２０１，２０２，２０３…メモリモジュール、２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７…メモリ、２４０，２４１，２４２，２４３…メモリコントローラ、２５０，２５１，２５２，２５３…アドレスコンバータ、２６０…ディストリビュータ、２６２…読み出しコントローラ、２７０，２７１，２７２，２７３，２８０…配線群
【発明が属する技術分野】
本発明は、ブロック相互間のデータ転送で生じるクロストークの影響を、装置を大規模化することなく抑制できる演算処理装置および高画質の画像を提供できるグラフィック演算装置に関する。
【０００２】
【従来の技術】
種々のＣＡＤ(Computer Aided Design) システムや、アミューズメント装置などにおいて、コンピュータグラフィックスがしばしば用いられている。特に、近年の画像処理技術の進展に伴い、３次元コンピュータグラフィックスを用いたシステムが急速に普及している。
このような３次元コンピュータグラフィックスでは、マトリクス状に画素（ピクセル）を配置したＣＲＴ(Cathode Ray Tube)などのディスプレイに表示を行なうとき、レンダリング(Rendering) 処理を行なう。
このレンダリング処理は、各画素の色データを計算し、得られた色データを、当該画素に対応するディスプレイバッファ（フレームバッファ）に書き込む。
レンダリング処理の手法の一つに、ポリゴン（Polygon)レンダリングがある。この手法では、立体モデルを三角形の単位図形（ポリゴン）の組み合わせとして表現しておき、このポリゴンを単位として描画を行なうことで、表示画面の色を決定する。
【０００３】
ポリゴンレンダリングでは、物理座標系における三角形の各頂点についての、座標（ｘ，ｙ，ｚ）と、色データ（Ｒ，Ｇ，Ｂ）と、張り合わせのイメージパターンを示すテクスチャデータの同次座標（ｓ，ｔ）および同次項ｑの値とを三角形の内部で補間する処理が行われる。
ここで、同次項ｑは、簡単にいうと、拡大縮小率のようなもので、実際のテクスチャバッファのＵＶ座標系における座標、すなわち、テクスチャ座標データ（Ｕ，Ｖ）は、同次座標（ｓ，ｔ）を同次項ｑで除算した（ｓ／ｑ，ｔ／ｑ）＝（ｕ，ｖ）に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じた乗算結果に応じたものとなる。
【０００４】
このようなポリゴンレンダリングを用いた３次元コンピュータグラフィックシステムでは、描画を行う際に、テクスチャデータをテクスチャバッファから読み出し、この読み出したテクスチャデータを、立体モデルの表面に張り付け、リアリティの高い画像データを得るテクスチャマッピング処理を行う。
【０００５】
ところで、上述したような３次元コンピュータグラフィックシステムには、多数の演算処理ブロックや制御ブロックが内蔵されており、これらのブロック相互間のデータ転送はバスを介して行なわれる。
また、このような３次元コンピュータグラフィックシステムでは、複数の画素についての演算が同時に行なわれており、単位時間当たりのデータ転送量に応じたバス幅は非常に大きい。特に、ＤＲＡＭを内蔵する場合には、性能を向上させるために、さらにバス幅は大きくなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、このようなバスを介したデータ転送を行なう場合には、クロストークの問題が生じる。
クロストークが生じると、データ転送の信頼性が低下し、ディスプレイに表示される画像の画質が劣化する。
具体的には、上述した３次元コンピュータグラフィックシステムには、複数のフリップフロップ回路が設けられており、これらのフリップフロップ回路が、通常動作時に、システムクロック信号を基準として相互に同期しながら動作している。ここで、クロストークの影響でシステムクロック信号の伝送速度が変化し、いわゆるクロックスキューが発生すると、フリップフロップ回路相互間の同期にずれが生じ、回路が誤動作してしまう。これにより、ディスプレイに生じる画像に乱れが生じることがある。
【０００７】
このようなクロストークを抑制する手法として、例えば、ブロック相互間に設けられた配線相互間の間隔を広げたり、クロストークが発生する可能性のある配線同士を平行に配置しないように配線パターンを決定する方法がある。
しかしながら、前者の方法は、バス幅が小さいときは適用可能であるが、３次元コンピュータグラフィックシステムのようにバス幅が大きい場合には、配線ピッチを大きくすると、配線に伴う面積が非常に大きくなり、システムが大規模化してしまうという問題がある。さらには、製造コストの増加および歩留りの低下を引き起こすという問題もある。
また、後者の方法は、回路全体の動作を把握した上で配線パターンを決定する必要があり、配線の混雑度を上げてしまう可能性がある。
【０００８】
本発明は上述した従来技術の問題点に鑑みてなされ、装置を大規模化することなく、クロストークの影響を抑制できる演算処理装置およびグラフィック演算装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の演算処理装置は、少なくとも表示用画像データを記憶する記憶手段と、前記記憶手段の記憶データに基づいて、画像データに所定の処理を行なうロジック回路と、前記記憶手段にデータを書き込む書き込み系回路と、前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、前記記憶手段は、同一機能を有する複数のモジュールに分割され、前記書き込み系回路は、前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、前記読み出し系回路は、前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段とを有し、前記第１の配線と前記第２の配線とを略平行に隣接して配置し、前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる。
【００１０】
本発明の演算処理装置では、通常動作時に、システムクロック信号供給手段によって、第１の配線にシステムクロック信号が供給される。一方、第２の配線には、スキャンクロック信号は供給されず、例えば、第２の配線は所定のレベルに保持される。ここで、第１の配線と第２の配線は、平行に配置されているため、第２の配線が第１の配線に対してシールド機能を発揮する。
一方、本発明の演算処理装置では、テスト時など、スキャンパス動作時に、スキャンクロック信号供給手段によって、第２の配線にシステムクロック信号が供給される。一方、第１の配線には、システムクロック信号は供給されない。ここで、第１の配線と第２の配線は、平行に配置されているため、第１の配線が第２の配線に対してシールド機能を発揮する。
【００１１】
また、本発明の演算処理装置は、好ましくは、前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記フリップフロップ回路の前記第１の入力端子および前記第２の入力端子まで、前記第１の配線と前記第２の配線とを平行に配置している。
【００１２】
また、本発明の演算処理装置は、好ましくは、前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記複数のフリップフロップ回路を含む回路モジュールの入力部まで、前記第１の配線と前記第２の配線とを平行に配置している。
【００１３】
また、本発明の第１の観点のグラフィック演算装置は、表示しようとするモデルを複数の単位図形の組み合わせで表現し、各画素について、テクスチャデータを前記単位図形と対応付けて描画データを生成するグラフィック演算装置であって、少なくとも表示用画像データを記憶する記憶手段と、前記描画データを生成する機能を含み、前記記憶手段の記憶データに基づいて、画像データに所定の処理を行なうロジック回路と、前記記憶手段にデータを書き込む書き込み系回路と、前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、前記記憶手段は、同一機能を有する複数のモジュールに分割され、前記書き込み系回路は、前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、前記読み出し系回路は、前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段とを有し、前記第１の配線と前記第２の配線とを略平行に隣接して配置し、前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる。
【００１４】
また、本発明の第２の観点のグラフィック演算装置は、ディスプレイに表示する所定の形状を単位図形の組み合わせで表現するために、複数の画素についての演算を同時に行い、処理対象となっている前記単位図形の内側に位置する画素についての演算結果を有効なものとして用いて処理を行なうグラフィック演算装置であって、前記単位図形の頂点について、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリングデータを生成するポリゴンレンダリングデータ生成装置と、前記ポリゴンレンダリングデータを用いてレンダリング処理を行なうレンダリング装置と、前記ポリゴンレンダリングデータ生成装置とレンダリング装置とを接続するバスとを有する。
【００１５】
ここで、前記レンダリング装置は、テクスチャデータおよび描画データを記憶する記憶手段と、各画素について、当該画素に対応するテクスチャデータを前記記憶手段から読み出して描画データを生成し、当該生成した描画データを前記記憶手段に書き込む、複数のフリップフロップ回路を組み合わせて構成された描画データ生成機能を含むロジック回路と、前記記憶手段にデータを書き込む書き込み系回路と、前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、前記記憶手段は、同一機能を有する複数のモジュールに分割され、前記書き込み系回路は、前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、前記読み出し系回路は、前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段とを有し、前記第１の配線と前記第２の配線とを略平行に隣接して配置し、前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる。
【００１６】
【発明の実施の形態】
以下、本実施形態においては、家庭用ゲーム機などに適用される、任意の３次元物体モデルに対する所望の３次元画像をＣＲＴなどのディスプレイ上に高速に表示する３次元コンピュータグラフィックシステムについて説明する。
第１実施形態
図１は、本実施形態の３次元コンピュータグラフィックシステム１のシステム構成図である。
３次元コンピュータグラフィックシステム１は、立体モデルを単位図形である三角形（ポリゴン）の組み合わせとして表現し、このポリゴンを描画することで表示画面の各画素の色を決定し、ディスプレイに表示するポリゴンレンダリング処理を行うシステムである。
また、３次元コンピュータグラフィックシステム１では、平面上の位置を表現する（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の一点を特定する。
【００１７】
図１に示すように、３次元コンピュータグラフィックシステム１は、メインメモリ２、Ｉ／Ｏインタフェース回路３、メインプロセッサ４およびレンダリング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。
メインプロセッサ４は、例えば、ゲームの進行状況などに応じて、メインメモリ２から必要なグラフィックデータを読み出し、このグラフィックデータに対してクリッピング(Clipping)処理、ライティング(Lighting)処理およびジオメトリ(Geometry)処理などを行い、ポリゴンレンダリングデータを生成する。メインプロセッサ４は、ポリゴンレンダリングデータＳ４を、メインバス６を介してレンダリング回路５に出力する。
Ｉ／Ｏインタフェース回路３は、必要に応じて、外部からポリゴンレンダリングデータを入力し、これをメインバス６を介してレンダリング回路５に出力する。
【００１８】
ここで、ポリゴンレンダリングデータは、ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。
ここで、（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標を示し、（Ｒ，Ｇ，Ｂ）データは、それぞれ当該３次元座標における赤、緑、青の輝度値を示している。
データαは、これから描画する画素と、ディスプレイバッファ２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータのブレンド（混合）係数を示している。
（ｓ，ｔ，ｑ）データのうち、（ｓ，ｔ）は、対応するテクスチャの同次座標を示しており、ｑは同次項を示している。ここで、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座標データ（ｕ，ｖ）が得られる。テクスチャバッファ２０に記憶されたテクスチャデータへのアクセスは、テクスチャ座標データ（ｕ，ｖ）を用いて行われる。
Ｆデータは、フォグのα値を示している。
すなわち、ポリゴンレンダリングデータは、三角形の各頂点の物理座標値と、それぞれの頂点の色とテクスチャおよびフォグの値のデータを示している。
【００１９】
以下、レンダリング回路５について詳細に説明する。
図１に示すように、レンダリング回路５は、ＤＤＡ（Digital Differential Analyzer）セットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１６およびＳＲＡＭ１７を有する。
ＤＲＡＭ１６は、テクスチャバッファ２０、ディスプレイバッファ２１、ｚバッファ２２およびテクスチャＣＬＵＴバッファ２３として機能する。
【００２０】
ＤＤＡセットアップ回路１０
ＤＤＡセットアップ回路１０は、後段のトライアングルＤＤＡ回路１１において物理座標系上の三角形の各頂点の値を線形補間して、三角形の内部の各画素の色と深さ情報を求めるに先立ち、ポリゴンレンダリングデータＳ４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データについて、三角形の辺と水平方向の差分などを求めるセットアップ演算を行う。
このセットアップ演算は、具体的には、開始点の値と終点の値と、開始点と終点との距離を用いて、単位長さ移動した場合における、求めようとしている値の変分を算出する。
【００２１】
ＤＤＡセットアップ回路１０は、算出した変分データＳ１０をトライアングルＤＤＡ回路１１に出力する。
【００２２】
トライアングルＤＤＡ回路１１
トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ回路１０から入力した変分データＳ１０を用いて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。
トライアングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータＳ１１としてテクスチャエンジン回路１２に出力する。
本実施形態では、トライアングルＤＤＡ回路１１は、並行して処理を行う矩形内に位置する８（＝２×４）画素分を単位として、ＤＤＡデータＳ１１をテクスチャエンジン回路１２に出力する。
【００２３】
テクスチャエンジン回路１２
テクスチャエンジン回路１２は、テクスチャデータの縮小率の選択処理、「ｓ／ｑ」および「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の算出処理、テクスチャアドレス（Ｕ，Ｖ）の算出処理、テクスチャバッファ２０からの（Ｒ，Ｇ，Ｂ，ｔα）データの読み出し処理、および、混合処理（テクスチャαブレンディング処理）を順にパイプライン方式で行う。
このとき、テクスチャエンジン回路１２は、所定の矩形領域内に位置する８画素についての処理を同時に並行して行う。
【００２４】
図２は、テクスチャエンジン回路１２の構成図である。
図２に示すように、テクスチャエンジン回路１２は、縮小率演算回路３０４、テクスチャデータ読み出し回路３０５およびテクスチャαブレンド回路３０６を有する。
【００２５】
縮小率演算回路３０４は、ＤＤＡデータＳ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ1 〜Ｓ１１ａ8 などを用いて、テクスチャデータの縮小率ｌｏｄを算出する。
ここで、縮小率は、元画像のテクスチャデータを、どの程度縮小したものであるかを示すものであり、元画像の縮小率を１／１とした場合には、１／２，１／４，１／８，．．．となる。
【００２６】
テクスチャバッファ２０には、例えば、図３に示すように、ｌｏｄ＝０，１，２，３，４のテクスチャデータ３２０，３２１，３２２，３２３，３２４が記憶されている。
なお、テクスチャバッファ２０の記憶領域のアドレス空間は、図３に示すように、Ｕ，Ｖ座標系で表現され、複数の縮小率に対応したテクスチャデータが記憶されている記憶領域の基準アドレス（開始アドレス）は、縮小率ｌｏｄに基づいて算出される。図３に示す例では、テクスチャデータ３２０，３２１，３２２，３２３の基準アドレスは、（ｕｂａｓｅ0 ，ｖｂａｓｅ0 ），（ｕｂａｓｅ1 ，ｖｂａｓｅ1 ），（ｕｂａｓｅ2 ，ｖｂａｓｅ2 ），（ｕｂａｓｅ3 ，ｖｂａｓｅ3 ）となる。
また、テクスチャバッファ２０に記憶されているテクスチャデータにおける各画素についてのテクスチャアドレス（Ｕ，Ｖ）は、基準アドレス（ｕｂａｓｅ，ｖｂａｓｅ）と、テクスチャ座標データ（ｕ，ｖ）とを加算したアドレスとなる。
【００２７】
〔テクスチャデータ読み出し回路３０５〕
テクスチャデータ読み出し回路３０５は、ＤＤＡデータＳ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ1 〜Ｓ１１ａ8 と、縮小率演算回路３０４からの縮小率ｌｏｄと、テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥとを入力し、８画素のそれぞれに対応した、テクスチャデータＳ１７1 〜Ｓ１７8 をテクスチャバッファ２０から読み出し、これをテクスチャαブレンド回路３０６に出力する。
【００２８】
図４は、テクスチャデータ読み出し回路３０５における処理のフローチャートである。
ステップＳ２１：テクスチャデータ読み出し回路３０５は、８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ1 〜Ｓ１１ａ8 のそれぞれについて、ｓデータをｑデータで除算する演算と、ｔデータをｑデータで除算する演算とを行い、除算結果「ｓ／ｑ」および「ｔ／ｑ」を算出する。
そして、除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じて、各画素に対応したテクスチャ座標データ（ｕ1 ，ｖ1 ）〜（ｕ8 ，ｖ8 ）を算出する。
【００２９】
ステップＳ２２：テクスチャデータ読み出し回路３０５は、例えば、予め用意したアドレステーブルを参照して、縮小率ｌｏｄに対応する基準アドレス（ｕｂａｓｅ，ｖｂａｓｅ）を得る。
そして、テクスチャデータ読み出し回路３０５は、基準アドレス（ｕｂａｓｅ，ｖｂａｓｅ）と、ステップＳ２１で算出したテクスチャ座標データ（ｕ1 ，ｖ1 ）〜（ｕ8 ，ｖ8 ）とを加算して、テクスチャバッファ２０のＵＶ座標系における物理アドレスであるテクスチャアドレス（Ｕ1 ，Ｖ1 ）〜（Ｕ8 ，Ｖ8 ）を生成する。
【００３０】
ステップＳ２３：テクスチャデータ読み出し回路３０５は、ステップＳ２２で生成したテクスチャアドレス（Ｕ1 ，Ｖ1 ）〜（Ｕ8 ，Ｖ8 ）を、図１に示すメモリＩ／Ｆ回路１３を介して、テクスチャバッファ２０に出力し、テクスチャデータである（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７1 〜Ｓ１７8 を読み出す。
なお、ＳＲＡＭ１７には、テクスチャバッファ２０に記憶されているテクスチャデータのコピーが記憶されており、テクスチャエンジン回路１２は、実際には、メモリＩ／Ｆ回路１３を介してＳＲＡＭ１７に記憶されているテクスチャデータを読み出す。
【００３１】
ステップＳ２４：テクスチャデータ読み出し回路３０５は、ステップＳ２３で読み出した（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７1 〜Ｓ１７8 をテクスチャαブレンド回路３０６に出力する。
【００３２】
〔テクスチャαブレンド回路３０６〕
テクスチャαブレンド回路３０６は、ＤＤＡデータＳ１１に含まれる８画素分の（Ｒ，Ｇ，Ｂ）データＳ１１ｂ1 〜Ｓ１１ｂ8 と、テクスチャデータ読み出し回路３０５が読み出した（Ｒ，Ｇ，Ｂ，ｔα）データＳ１７1 〜Ｓ１７8 とを入力し、それぞれ（Ｒ，Ｇ，Ｂ）データＳ１１ｂ1 〜Ｓ１１ｂ8 と、データＳ１７1 〜Ｓ１７8 に含まれる（Ｒ，Ｇ，Ｂ）データとを、データＳ１７1 〜Ｓ１７8 に含まれるｔαで示される混合値で混合し、（Ｒ，Ｇ，Ｂ）データＳ３０６1 〜Ｓ３０６8 を生成する。
そして、ＤＤＡデータに含まれるαデータＳ１１ｄ1 〜Ｓ１１ｄ8 と、（Ｒ，Ｇ，Ｂ）データＳ３０６1 〜Ｓ３０６8 とが、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ1 〜Ｓ１２ａ8 として、メモリＩ／Ｆ回路１３に出力される。
【００３３】
なお、テクスチャエンジン回路１２は、フルカラー方式の場合には、テクスチャバッファ２０から読み出した（Ｒ，Ｇ，Ｂ，ｔα）データを直接用いる。一方、テクスチャエンジン回路１２は、インデックスカラー方式の場合には、予め作成したカラールックアップテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３から読み出して、内蔵するＳＲＡＭに転送および記憶し、このカラールックアップテーブルを用いて、テクスチャバッファ２０から読み出したカラーインデックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。
【００３４】
ＤＲＡＭ１６およびＳＲＡＭ１７
図５は、ＤＲＡＭ１６、ＳＲＡＭ１７、および、メモリＩ／Ｆ回路１３のＤＲＡＭ１６およびＳＲＡＭ１７へのアクセス機能を持つブロックの構成図である。
図５に示すように、図１に示すＤＲＡＭ１６およびＳＲＡＭ１７は、メモリモジュール２００，２０１，２０２，２０３を有する。
メモリモジュール２００は、メモリ２１０，２１１を有する。
メモリ２１０は、ＤＲＡＭ１６の一部を構成するバンク２１０1 ，２１０2 と、ＳＲＡＭ１７の一部を構成するバンク２２０1 ，２２０2 とを有する。
また、メモリ２１１は、ＤＲＡＭ１６の一部を構成するバンク２１１1 ，２１１2 と、ＳＲＡＭ１７の一部を構成するバンク２２１1 ，２２１2 とを有する。
バンク２２０1 ，２２０2 ，２２１1 ，２２１2 に対しては同時アクセスが可能である。
なお、メモリモジュール２０１，２０２，２０２は、基本的に、メモリモジュール２００と同じ構成をしている。
【００３５】
ここで、メモリモジュール２００，２０１，２０２，２０３の各々は、図１に示すテクスチャバッファ２０、ディスプレイバッファ２１、Ｚバッファ２２およびテクスチャＣＬＵＴバッファ２３の全ての機能を持つ。
すなわち、メモリモジュール２００，２０１，２０２，２０３の各々は、対応する画素のテクスチャデータ、描画データ（（Ｒ，Ｇ，Ｂ）データ）、ｚデータおよびテクスチャカラールックアップテーブルデータの全てを記憶する。
但し、メモリモジュール２００，２０１，２０２，２０３は、相互で異なる画素についてのデータを記憶する。
ここで、同時に処理される１６画素についてのテクスチャデータ、描画データ、ｚデータおよびテクスチャカラールックアップテーブルデータが、相互に異なるバンク２１０1 ，２１０2 ，２１１1 ，２１１2 ，２１２1 ，２１２2 ，２１３1 ，２１３2 ，２１４1 ，２１４2 ，２１５1 ，２１５2 ，２１６1 ，２１６2 ，２１７1 ，２１７2 に記憶される。
これにより、ＤＲＡＭ１６に対して、１６画素についてのデータが同時にアクセス可能になる。
【００３６】
なお、バンク２２０1 ，２２０2 ，２２１1 ，２２１2 ，２２２1 ，２２２2 ，２２３1 ，２２３2 ，２２４1 ，２２４2 ，２２５1 ，２２５2 ，２２６1 ，２２６2 ，２２７1 ，２２７2 には、それぞれバンク２１０1 ，２１０2 ，２１１1 ，２１１2 ，２１２1 ，２１２2 ，２１３1 ，２１３2 ，２１４1 ，２１４2 ，２１５1 ，２１５2 ，２１６1 ，２１６2 ，２１７1 ，２１７2 に記憶されたテクスチャデータのコピーが記憶されている。
【００３７】
メモリＩ／Ｆ回路１３
また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回路１２から入力した（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ1 〜Ｓ１２ａ8 、すなわち画素データＳ１２ａに対応するｚデータと、ｚバッファ２２に記憶されているｚデータとの比較を行い、入力した画素データＳ１２ａによって描画される画像が、前回、ディスプレイバッファ２１に書き込まれた画像より、手前（視点側）に位置するか否かを判断し、手前に位置する場合には、画素データＳ１２ａに対応するｚデータでｚバッファ２２に記憶されたｚデータを更新する。
また、メモリＩ／Ｆ回路１３は、必要に応じて、画素データＳ１２ａに含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２ａに対応するαデータが示す混合値で混合する、いわゆるαブレンディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データをディスプレイバッファ２１に書き込む（打ち込む）。
【００３８】
メモリＩ／Ｆ回路１３は、ＤＲＡＭ１６に対して１６画素について同時にアクセスを行なう。
図５に示すように、メモリＩ／Ｆ回路１３は、メモリコントローラ２４０，２４１，２４２，２４３、アドレスコンバータ２５０，２５１，２５２，２５３、ディストリビュータ２６０および読み出しコントローラ２６２を有する。
【００３９】
ディストリビュータ２６０は、例えば、書き込み時に、１６画素分の（Ｒ，Ｇ，Ｂ）データを入力し、これらを、各々４画素分のデータからなる４つの画像データＳ２６０0 ，Ｓ２６０1 ，Ｓ２６０2 ，Ｓ２６０3 に分割し、それぞれをアドレスコンバータ２５０，２５１，２５２，２５３に出力する。
ここで、１画素分の（Ｒ，Ｇ，Ｂ）データおよびｚデータは、それぞれ３２ビットからなる。
【００４０】
アドレスコンバータ２５０，２５１，２５２，２５３は、書き込み時に、ディストリビュータ２６０から入力した（Ｒ，Ｇ，Ｂ）データおよびｚデータに対応したアドレスを、それぞれメモリモジュール２００，２０１，２０２，２０３内のアドレスに変換し、それぞれ変換したアドレスＳ２５０，Ｓ２５１，Ｓ２５２，Ｓ２５３をメモリコントローラ２４０に出力する。
【００４１】
メモリコントローラ２４０，２４１，２４２，２４３は、それぞれ配線群２７０，２７１，２７２，２７３を介してメモリモジュール２００，２０１，２０２，２０３に接続されており、書き込み時にメモリモジュール２００，２０１，２０２，２０３に対してのアクセスを制御する。
具体的には、メモリコントローラ２４０，２４１，２４２，２４３は、ディストリビュータ２６０から入力した４画素分の（Ｒ，Ｇ，Ｂ）データおよびｚデータを、配線群２７０，２７１，２７２，２７３を介してメモリモジュール２００，２０１，２０２，２０３に同時に書き込む。
このとき、例えば、メモリモジュール２００では、バンク２１０1 ，２１０2 ，２１０3 ，２１０4 の各々に、１画素分の（Ｒ，Ｇ，Ｂ）データおよびｚデータが記憶される。メモリモジュール２０１，２０２，２０３についても同じである。
なお、本実施形態では、配線群２７０，２７１，２７２，２７３の各々は、２５６ビットである。
【００４２】
読み出しコントローラ２６２は、配線群２８０を介してメモリモジュール２００，２０１，２０２，２０３と接続されており、読み出し時に、メモリモジュール２００，２０１，２０２，２０３から、８画素あるいは１６画素単位で、テクスチャデータ、（Ｒ，Ｇ，Ｂ）データ、ｚデータおよびテクスチャカラールックアップテーブルデータを配線群２８０を介して読み出す。
なお、本実施形態では、配線群２８０は、１０２４ビットである。
【００４３】
ＣＲＴコントローラ回路１４
ＣＲＴコントローラ回路１４は、与えられた水平および垂直同期信号に同期して、図示しないＣＲＴに表示するアドレスを発生し、ディスプレイバッファ２１から表示データを読み出す要求をメモリＩ／Ｆ回路１３に出力する。この要求に応じて、メモリＩ／Ｆ回路１３は、ディスプレイバッファ２１から一定の固まりで表示データを読み出す。ＣＲＴコントローラ回路１４は、ディスプレイバッファ２１から読み出した表示データを記憶するＦＩＦＯ(First In First Out)回路を内蔵し、一定の時間間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデックス値を出力する。
【００４４】
ＲＡＭＤＡＣ回路１５
ＲＡＭＤＡＣ回路１５は、各インデックス値に対応するＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ回路１４から入力したＲＧＢのインデックス値に対応するデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバータに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，ＢデータをＣＲＴに出力する。
【００４５】
配線パターン
上述した図１に示すＤＤＡセットアップ回路１０、トライアングルＤＤＡ回路１１、テクスチャエンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコントローラ回路１４、ＲＡＭＤＡＣ回路１５、および、図５に示すディストリビュータ２６０、メモリコントローラ２４０〜２４３、アドレスコンバータ２５０〜２５３および読み出しコントローラ２６２は、それぞれ複数のフリップフロップ回路を用いて構成されている。
各フリップフロップ回路は、データ入力端子Ｄ、データ出力端子Ｑ、通常動作時に使用されるシステムクロック信号を入力するＣＫ端子、および、スキャンパス動作時に使用されるスキャンクロック信号を入力するＳＣＫ端子を備えている。
これらのフリップフロップ回路は、通常時には、システムクロック信号に基づいて動作し、テスト時には、スキャンクロック信号に基づいて、製造テストを容易にするためのスキャンパス動作を行う。このスキャンパス動作では、内蔵する複数のフリップフロップ回路がシフトレジスタを構成し、各フリップフロップ回路が記憶されたデータが読み出される。
【００４６】
図６は、３次元コンピュータグラフィックシステム１における、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
なお、図６は、説明の簡単化のため、３次元コンピュータグラフィックシステム１に含まれる複数のフリップフロップ回路のうち３個のフリップフロップ回路に接続される、システムクロック信号用配線およびスキャンクロック信号用配線のみを示している。
【００４７】
図６に示すように、スキャンクロック生成回路１０３は、スキャンクロック信号用配線１２０1 を介して分岐回路１０５に接続されている。スキャンクロック生成回路１０３は、テスト時、すなわちスキャンパス動作時に、スキャンクロック信号をスキャンクロック信号用配線１２０1 に出力する。
システムクロック生成回路１０４は、システムクロック信号用配線１３０1 を介して分岐回路１０５に接続されている。システムクロック生成回路１０４は、通常動作時に、システムクロック信号をシステムクロック信号用配線１３０1 に出力する。
【００４８】
分岐回路１０５は、テスト時に、スキャンクロック信号用配線１２０1 を介してスキャンクロック生成回路１０３から入力したスキャンクロック信号を、スキャンクロック信号用配線１２０3 ，１２０6 ，１２０8 を介して、それぞれフリップフロップ回路１００1 ，１００2 ，１００3 のＳＣＫ端子に供給する。
また、分岐回路１０５は、通常時に、システムクロック信号用配線１３０1 を介してシステムクロック生成回路１０４から入力したシステムクロック信号を、システムクロック信号用配線１３０3 ，１３０6 ，１３０8 を介して、それぞれフリップフロップ回路１００1 ，１００2 ，１００3 のＣＫ端子に供給する。
分岐回路１０５は、図６に示すように、バッファ１１０1 〜１１０10、スキャンクロック信号用配線１２０2 ，１２０4 ，１２０5 ，１２０7 およびシステムクロック信号用配線１３０2 ，１３０4 ，１３０5 ，１３０7 を内蔵している。
【００４９】
バッファ１１０1 の入力端子は、スキャンクロック信号用配線１２０1 に接続されている。バッファ１１０2 の入力端子は、システムクロック信号用配線１３０1 に接続されている。
バッファ１１０1 の出力端子は、スキャンクロック信号用配線１２０2 を介してバッファ１１０3 の入力端子、および、スキャンクロック信号用配線１２０4 を介してバッファ１１０5 の入力端子に接続されている。
また、バッファ１１０2 の出力端子は、システムクロック信号用配線１３０2 を介してバッファ１１０3 の入力端子、および、システムクロック信号用配線１３０4 を介してバッファ１１０6 の入力端子に接続されている。
【００５０】
また、バッファ１１０5 の出力端子は、スキャンクロック信号用配線１２０5 を介してバッファ１１０7 の入力端子、および、スキャンクロック信号用配線１２０7 を介してバッファ１１０9 の入力端子に接続されている。
また、バッファ１１０6 の出力端子は、システムクロック信号用配線１３０5 を介してバッファ１１０8 の入力端子、および、システムクロック信号用配線１３０7 を介してバッファ１１０10の入力端子に接続されている。
【００５１】
バッファ１１０3 の出力端子は、スキャンクロック信号用配線１２０3 を介して、フリップフロップ回路１００1 のＳＣＫ端子に接続されている。
バッファ１１０4 の出力端子は、システムクロック信号用配線１３０3 を介して、フリップフロップ回路１００1 のＣＫ端子に接続されている。
バッファ１１０7 の出力端子は、スキャンクロック信号用配線１２０6 を介して、フリップフロップ回路１００2 のＳＣＫ端子に接続されている。
バッファ１１０8 の出力端子は、システムクロック信号用配線１３０6 を介して、フリップフロップ回路１００2 のＣＫ端子に接続されている。
バッファ１１０9 の出力端子は、スキャンクロック信号用配線１２０8 を介して、フリップフロップ回路１００3 のＳＣＫ端子に接続されている。
バッファ１１０10の出力端子は、システムクロック信号用配線１３０8 を介して、フリップフロップ回路１００3 のＣＫ端子に接続されている。
【００５２】
図６に示す構成では、スキャンクロック信号用配線１２０1 ，１２０2 ，１２０3 ，１２０4 ，１２０5 ，１２０6 ，１２０7 ，１２０8 と、システムクロック信号用配線１３０1 ，１３０2 ，１３０3 ，１３０4 ，１３０5 ，１３０6 ，１３０7 ，１３０8 とは相互に平行に配線してある。
ここで、スキャンクロック信号用配線およびシステムクロック信号用配線の配線パターンは、同一のセルインスタンス、ネット名および物理的接続形態を用いて、自動配線ツールなどで決定される。
【００５３】
以下、３次元コンピュータグラフィックシステム１の動作について説明する。
〔通常動作時〕
通常動作時には、図６に示すシステムクロック生成回路１０４からのシステムクロック信号がシステムクロック信号用配線１３０1 に供給され、このシステムクロック信号が、対応するシステムクロック信号用配線を介して、図１に示すレンダリング回路５に内蔵された全てのフリップフロップ回路のＣＫ端子に供給される。そして、各フリップフロップ回路が通常動作を行い、３次元コンピュータグラフィックシステム１において、以下に示す動作が行なわれる。
一方、図６に示すスキャンクロック生成回路１０３からスキャンクロック信号用配線１２０1 には、スキャンクロック信号は供給されない。このとき、スキャンクロック信号用配線１２０1 〜１２０８8 は、ハイレベルに保持される。
ここで、スキャンクロック信号用配線は、システムクロック信号用配線に平行に配置されているため、シールド線として機能し、システムクロック信号用配線に生じるクロストークを抑制する効果を発揮する。
【００５４】
図１に示す３次元コンピュータグラフィックシステム１では、通常動作時に、ポリゴンレンダリングデータＳ４が、メインバス６を介してメインプロセッサ４からＤＤＡセットアップ回路１０に出力され、ＤＤＡセットアップ回路１０において、三角形の辺と水平方向の差分を示す変分データＳ１０が生成される。
そして、ＤＤＡセットアップ回路１０からトライアングルＤＤＡ回路１１に変分データＳ１０が出力される。
【００５５】
次に、トライアングルＤＤＡ回路１１において、変分データＳ１０に基づいて、三角形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）が生成される。
そして、トライアングルＤＤＡ回路１１からテクスチャエンジン回路１２に、各画素の（ｘ，ｙ）データと、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データとが、ＤＤＡデータＳ１１として出力される。
【００５６】
次に、図２に示すテクスチャエンジン回路１２の縮小率演算回路３０４において、ＤＤＡデータＳ１１に含まれる８画素分の（ｓ，ｔ，ｑ）データＳ１１ａ1 〜Ｓ１１ａ8 を用いて、テクスチャデータの縮小率が算出され、この縮小率ｌｏｄがテクスチャデータ読み出し回路３０５に出力される。
【００５７】
次に、テクスチャデータ読み出し回路３０５において、図４に示すフローに基づいて、テクスチャバッファ２０（ＳＲＡＭ１７）からテクスチャデータＳ１７1 〜Ｓ１７8 が読み出され、この読み出されたテクスチャデータＳ１７1 〜Ｓ１７8 が、テクスチャαブレンド回路３０６に出力される。
【００５８】
このとき、図５に示す読み出しコントローラ２６２からの制御によって、配線群２８０を介して、テクスチャデータＳ１７1 〜Ｓ１７8 を含む１６画素分のテクスチャデータが、ＳＲＡＭ１７を構成するバンク２２０1 ，２２０2 ，２２１1 ，２２１2 ，２２２1 ，２２２2 ，２２３1 ，２２３2 ，２２４1 ，２２４2 ，２２５1 ，２２５2 ，２２６1 ，２２６2 ，２２７1 ，２２７2 から読み出される。
【００５９】
次に、テクスチャαブレンド回路３０６において、（Ｒ，Ｇ，Ｂ）データＳ１１ｂ1 〜Ｓ１１ｂ8 と、データＳ１７1 〜Ｓ１７8 に含まれる（Ｒ，Ｇ，Ｂ）データとが、データＳ１７1 〜Ｓ１７8 に含まれるｔαで示される混合値で混合され、（Ｒ，Ｇ，Ｂ）データＳ３０６1 〜Ｓ３０６8 が生成される。
そして、ＤＤＡデータに含まれるαデータＳ１１ｄ1 〜Ｓ１１ｄ8 と、（Ｒ，Ｇ，Ｂ）データＳ３０６1 〜Ｓ３０６8 とが、（Ｒ，Ｇ，Ｂ，α）データＳ１２ａ1 〜Ｓ１２ａ8 、すなわち、画素データＳ１２ａとして、メモリＩ／Ｆ回路１３に出力される。
【００６０】
そして、メモリＩ／Ｆ回路１３において、テクスチャエンジン回路１２から入力した画素データＳ１２ａに対応するｚデータと、ｚバッファ２２に記憶されているｚデータとの比較が行なわれ、入力した画素データＳ１２ａによって描画される画像が、前回、ディスプレイバッファ２１に書き込まれた画像より、手前（視点側）に位置するか否かが判断され、手前に位置する場合には、画像データＳ１２ａに対応するｚデータでｚバッファ２２に記憶されたｚデータが更新される。
【００６１】
次に、メモリＩ／Ｆ回路１３において、必要に応じて、画像データＳ１２ａに含まれる（Ｒ，Ｇ，Ｂ）データと、既にディスプレイバッファ２１に記憶されている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２ａに対応するαデータが示す混合値で混合され、混合後の（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ２１に書き込まれる。
【００６２】
このとき、図５に示すメモリコントローラ２４０，３４１，２４２，２４３からの制御によって、配線群２７０，２７１，２７２，２７３を介して、１６画素分の（Ｒ，Ｇ，Ｂ）データが、図１に示すディスプレイバッファ２１を構成するバンク２１０1 ，２１０2 ，２１１1 ，２１１2 ，２１２1 ，２１２2 ，２１３1 ，２１３2 ，２１４1 ，２１４2 ，２１５1 ，２１５2 ，２１６1 ，２１６2 ，２１７1 ，２１７2 に書き込まれる
〔スキャンパス動作時〕
スキャンパス動作時には、図６に示すスキャンクロック生成回路１０３からのスキャンクロック信号がスキャンクロック信号用配線１２０1 に供給され、このシステムクロック信号が、対応するスキャンクロック信号用配線を介して、図１に示すレンダリング回路５に内蔵された全てのフリップフロップ回路のＳＣＫ端子に供給される。そして、各フリップフロップ回路がスキャンパス動作を行い、各フリップフロップ回路に記憶されたデータが読み出される。
このとき、図６に示すシステムクロック生成回路１０４からシステムクロック信号用配線１３０1 には、システムクロック信号は供給されない。
ここで、システムクロック信号用配線は、スキャンクロック信号用配線に平行に配置されているため、スキャンクロック信号用配線に生じるクロストークを抑制する効果を発揮する。
【００６３】
以上説明したように、３次元コンピュータグラフィックシステム１によれば、システムクロック信号用配線とスキャンクロック信号用配線とを平行に配線し、システムクロック信号は通常動作時にのみ伝送され、スキャンクロック信号はスキャンパス動作時にのみ伝送されることから、通常動作時には、スキャンクロック信号用配線がシステムクロック信号用配線に対してシールド機能を発揮し、スキャンパス動作時には、システムクロック信号用配線がスキャンクロック信号用配線に対してシールド機能を発揮する。すなわち、特別なシールド線などを挿入することなく、シールド機能を発揮させることができる。
その結果、配線間隔を長くすることなく、すなわち、装置を大規模化することなく、クロストークの影響を抑制し、高画質な画像を提供できる。
また、３次元コンピュータグラフィックシステム１によれば、システムクロック信号用配線とスキャンクロック信号用配線とを平行に配置することから、配線パターンの設計を簡単化できる。
【００６４】
第２実施形態
上述した実施形態では、図６に示すように、スキャンクロック信号用配線とシステムクロック信号用配線とを、フリップフロップ回路のＳＣＫ端子およびＣＫ端子まで平行に配線する場合を例示した。
本実施形態では、複数のフリップフロップ回路を内蔵したモジュールの入力部まで、スキャンクロック信号用配線とシステムクロック信号用配線とを平行に配線し、モジュールの内部では、スキャンクロック信号用配線とシステムクロック信号用配線とを必ずしも平行には配線しない場合を例示する。
【００６５】
図７は、本実施形態の３次元コンピュータグラフィックシステムにおける、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
なお、図７は、説明の簡単化のため、フリップフロップ回路を内蔵する３個の回路モジュールのみを示している。
【００６６】
図７に示すように、スキャンクロック生成回路１０３は、スキャンクロック信号用配線１２０を介して、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 の入力部１６０1 ，１６０2 ，１６０3 に接続されている。スキャンクロック生成回路１０３は、テスト時、すなわちスキャンパス動作時に、スキャンクロック信号をスキャンクロック信号用配線１２０に出力する。
システムクロック生成回路１０４は、システムクロック信号用配線１３０を介して、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 に接続されている。システムクロック生成回路１０４は、通常動作時に、システムクロック信号をシステムクロック信号用配線１３０に出力する。
【００６７】
図７に示す配線パターンでは、スキャンクロック信号用配線１２０とシステムクロック信号用配線１３０とが、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 の入力部まで平行に配置されている。
一方、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 の内部では、スキャンクロック信号用配線１２０およびシステムクロック信号用配線１３０が、それぞれ内蔵する複数のフリップフロップ回路のＳＣＫ端子およびＣＫ端子に達する図示しないスキャンクロック信号用配線およびシステムクロック信号用配線に接続されているが、当該スキャンクロック信号用配線およびシステムクロック信号用配線とは必ずしも平行ではない。
【００６８】
図７に示す配線パターンでは、フリップフロップ内蔵回路モジュール１５０1 ，１５０2 ，１５０3 の外部において、通常動作時に、スキャンクロック信号用配線１２０がハイレベルに保持され、システムクロック信号用配線１３０を伝送するシステムクロック信号にクロストークの影響が生じることが抑制される。
一方、スキャンパス動作時には、システムクロック信号用配線１３０がハイレベルに保持され、スキャンクロック信号用配線１２０を伝送するスキャンクロック信号にクロストークの影響が生じることが抑制される。
【００６９】
本発明は上述した実施形態には限定されない。
例えば、上述した第１実施形態では、スキャンクロック信号用配線とシステムクロック信号用配線とを、略全長について平行に配置した場合を例示したが、他の配線との関係で、一部を平行に配線しないような配線パターンにしてもよい。
また、上述した実施形態では、図１に示す３次元コンピュータグラフィックシステム１の全体について、スキャンクロック信号用配線とシステムクロック信号用配線とを平行に配置した場合を例示したが、テクスチャエンジン回路１２など一部のブロック内においてのみ、スキャンクロック信号用配線とシステムクロック信号用配線とを平行に配置するようにしてもよい。
【００７０】
また、上述した実施形態では、同時に処理が実行される画素数を８としたが、この数は任意であり、例えば、４であってもよい。但し、同時に処理が実行される画素数は、２のべき乗であることが望ましい。
【００７１】
また、上述した図１に示す３次元コンピュータグラフィックシステム１では、ＳＲＡＭ１７を用いる構成を例示したが、ＳＲＡＭ１７を設けない構成にしてもよい。
また、図１に示すテクスチャバッファ２０およびテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６の外部に設けてもよい。
【００７２】
さらに、図１に示す３次元コンピュータグラフィックシステム１では、ポリゴンレンダリングデータを生成するジオメトリ処理を、メインプロセッサ４で行なう場合を例示したが、レンダリング回路５で行なう構成にしてもよい。
【００７３】
【発明の効果】
以上説明したように、本発明の演算処理装置およびグラフィック演算装置によれば装置を大規模化することなく、クロストークの影響を抑制できる。
また、本発明のグラフィック演算装置によれば、高画質な画像を提供することを可能にできる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態の３次元コンピュータグラフィックシステムのシステム構成図である。
【図２】図２は、図１に示すテクスチャエンジン回路の内部構成図である。
【図３】図３は、図１に示すテクスチャバッファに記憶され、ＭＩＰＭＡＰフィルタリング処理された複数の縮小率のテクスチャデータを説明するための図である。
【図４】図４は、図２に示すテクスチャデータ読み出し回路における処理のフローチャートである。
【図５】図５は、図１に示すＤＲＡＭ、ＳＲＡＭ、および、メモリＩ／Ｆ回路のＤＲＡＭおよびＳＲＡＭへのアクセス機能を持つブロックの構成図である。
【図６】図６は、図１に示す３次元コンピュータグラフィックシステムにおける、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
【図７】図７は、本発明の第２実施形態の３次元コンピュータグラフィックシステムにおける、システムクロック信号を伝送するシステムクロック信号用配線と、スキャンクロック信号を伝送するスキャンクロック信号用配線とを説明するための図である。
【符号の説明】
１…３次元コンピュータグラフィックシステム、２…メインメモリ、３…Ｉ／Ｏインタフェース回路、４…メインプロセッサ、５…レンダリング回路、１０…ＤＤＡセットアップ回路、１１…トライアングルＤＤＡ回路、１２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡＣ回路、１６…ＤＲＡＭ、１７…ＳＲＡＭ、２０…テクスチャバッファ、２１…ディスプレイバッファ、２２…Ｚバッファ、２３…テクスチャＣＬＵＴバッファ、１００1 ，１００2 ，１００3 …フリップフロップ回路、１０３…スキャンクロック生成回路、１０４…システムクロック生成回路、１０５…分岐回路、１１０1 〜１１０10…バッファ、１２０，１２０1 〜１２０8 …スキャンクロック信号用配線、１３０，１３０1 〜１３０8 …システムクロック信号用配線、１５０1 〜１５０3 …フリップフロップ内蔵回路モジュール、１６０1 〜１６０3 …入力部、３０４…縮小率演算回路、３０５…テクスチャデータ読み出し回路、３０６…テクスチャαブレンド回路、２００，２０１，２０２，２０３…メモリモジュール、２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７…メモリ、２４０，２４１，２４２，２４３…メモリコントローラ、２５０，２５１，２５２，２５３…アドレスコンバータ、２６０…ディストリビュータ、２６２…読み出しコントローラ、２７０，２７１，２７２，２７３，２８０…配線群
Claims (12)
- 少なくとも表示用画像データを記憶する記憶手段と、
前記記憶手段の記憶データに基づいて、画像データに所定の処理を行なうロジック回路と、
前記記憶手段にデータを書き込む書き込み系回路と、
前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、
前記記憶手段は、同一機能を有する複数のモジュールに分割され、
前記書き込み系回路は、
前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、
書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、
書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、
前記読み出し系回路は、
前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、
前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、
前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、
前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、
通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、
スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段と
を有し、
前記第１の配線と前記第２の配線とを略平行に隣接して配置し、
前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、
前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる
演算処理装置。 - 前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の前記第１の入力端子および前記第２の入力端子まで、前記第１の配線と前記第２の配線とを平行に配置した
請求項１に記載の演算処理装置。 - 前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記複数のフリップフロップ回路を含む回路モジュールである前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの入力部まで、前記第１の配線と前記第２の配線とを平行に配置した
請求項１に記載の演算処理装置。 - 前記第１の配線と前記第２の配線とを、分岐回路を介して前記複数のフリップフロップ回路の前記第１の入力端子および前記第２の入力端子まで配線し、前記分岐回路の各分岐段において対となるバッファを介して略平行に隣接して配置した
請求項１に記載の演算処理装置。 - 表示しようとするモデルを複数の単位図形の組み合わせで表現し、各画素について、テクスチャデータを前記単位図形と対応付けて描画データを生成するグラフィック演算装置であって、
少なくとも表示用画像データを記憶する記憶手段と、
前記描画データを生成する機能を含み、前記記憶手段の記憶データに基づいて、画像データに所定の処理を行なうロジック回路と、
前記記憶手段にデータを書き込む書き込み系回路と、
前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、
前記記憶手段は、同一機能を有する複数のモジュールに分割され、
前記書き込み系回路は、
前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、
書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、
書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、
前記読み出し系回路は、
前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、
前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、
前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、
前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、
通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、
スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段と
を有し、
前記第１の配線と前記第２の配線とを略平行に隣接して配置し、
前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、
前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる
グラフィック演算装置。 - 前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の前記第１の入力端子および前記第２の入力端子まで、前記第１の配線と前記第２の配線とを平行に配置した
請求項５に記載のグラフィック演算装置。 - 前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記複数のフリップフロップ回路を含む回路モジュールである前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの入力部まで、前記第１の配線と前記第２の配線とを平行に配置した
請求項５に記載のグラフィック演算装置。 - 前記第１の配線と前記第２の配線とを、分岐回路を介して前記複数のフリップフロップ回路の前記第１の入力端子および前記第２の入力端子まで配線し、前記分岐回路の各分岐段において対となるバッファを介して略平行に隣接して配置した
請求項５に記載のグラフィック演算装置。 - ディスプレイに表示する所定の形状を単位図形の組み合わせで表現するために、複数の画素についての演算を同時に行ない、処理対象となっている前記単位図形の内側に位置する画素についての演算結果を有効なものとして用いて処理を行なうグラフィック演算装置において、
前記単位図形の頂点について、３次元座標（ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレンダリングデータを生成するポリゴンレンダリングデータ生成装置と、
前記ポリゴンレンダリングデータを用いてレンダリング処理を行なうレンダリング装置と、
前記ポリゴンレンダリングデータ生成装置と前記レンダリング装置とを接続するバスと
を有し、
前記レンダリング装置は、
テクスチャデータおよび描画データを記憶する記憶手段と、
各画素について、当該画素に対応するテクスチャデータを前記記憶手段から読み出して描画データを生成し、当該生成した描画データを前記記憶手段に書き込む、複数のフリップフロップ回路を組み合わせて構成された描画データ生成機能を含むロジック回路と、
前記記憶手段にデータを書き込む書き込み系回路と、
前記記憶手段に記憶されたデータを前記書き込み系回路と異なる経路で読み出す読み出し系回路とを有し、
前記記憶手段は、同一機能を有する複数のモジュールに分割され、
前記書き込み系回路は、
前記各モジュールに対応して設けられ、それぞれ対応するモジュールと書き込み系配線群を介して接続され、書き込み時に各モジュールに対しての並列アクセスを制御する複数のメモリコントローラと、
書き込み時に、複数画素分のデータおよび書き込みアドレスを入力し、当該データを所定画素分のデータからなる前記モジュールの分割数に相当する複数の画像データに分割し、当該分割した画像データおよび書き込みアドレスを、前記複数画素について同時に前記複数のモジュールにアクセスが行なわれるように出力するディストリビュータと、
書き込み時に、前記ディストリビュータから入力した画像データおよびアドレスを、それぞれ前記各モジュール内のアドレスに変換し、それぞれ変換したアドレスと分割された画像データを前記複数のメモリコントローラに出力する複数のアドレスコンバータと、を含み、
前記読み出し系回路は、
前記各モジュールと前記書き込み系配線群とは異なる読み出し系配線群を介して接続され、前記各モジュールから複数の画素単位で読み出しを行なう読み出しコントローラを含み、
前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラは、それぞれシステムクロック信号を基準とした通常動作と、スキャンクロック信号を基準としたスキャンパス動作とを選択して行なう複数のフリップフロップ回路を内蔵し、
前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子にシステムクロック信号を供給するための第１の配線と、
前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子にスキャンクロック信号を供給するための第２の配線と、
通常動作時に、前記第１の配線に、システムクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するシステムクロック信号供給手段と、
スキャンパス動作時に、前記第２の配線に、スキャンクロック信号を印加して、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路に供給するスキャンクロック信号供給手段と
を有し、
前記第１の配線と前記第２の配線とを略平行に隣接して配置し、
前記スキャンクロック信号供給手段は、通常動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第２の入力端子に接続される前記第２の配線をシールド線として機能させ、
前記システムクロック信号供給手段は、スキャンパス動作時に、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の第１の入力端子に接続される前記第１の配線をシールド線として機能させる
グラフィック演算装置。 - 前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの前記各フリップフロップ回路の前記第１の入力端子および前記第２の入力端子まで、前記第１の配線と前記第２の配線とを平行に配置した
請求項９に記載のグラフィック演算装置。 - 前記システムクロック信号供給手段および前記スキャンクロック信号供給手段の出力端子の近傍から、前記複数のフリップフロップ回路を含む回路モジュールである前記ロジック回路、前記メモリコントローラ、前記ディストリビュータ、前記アドレスコンバータ、および前記読み出しコントローラの入力部まで、前記第１の配線と前記第２の配線とを平行に配置した
請求項９に記載のグラフィック演算装置。 - 前記第１の配線と前記第２の配線とを、分岐回路を介して前記複数のフリップフロップ回路の前記第１の入力端子および前記第２の入力端子まで配線し、前記分岐回路の各分岐段において対となるバッファを介して略平行に隣接して配置した
請求項９に記載のグラフィック演算装置。
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