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JP4579637B2 - 半導体記憶装置及びその製造方法 - Google Patents

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Description

本発明は、絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶素子(フラッシュメモリ、EEPROM等)に関する。特に、半導体基板とゲート電極との間に配置されるゲート絶縁膜の形成方法の改良に関する。
半導体記憶装置の電気的特性(書込み・消去特性)に関し、ゲート絶縁膜の窒素濃度プロファイルが重要な意義を有する。従来では酸化膜に対して熱酸窒化処理を行なうことがあった。しかしながら、トランジスタ特性が劣化したり、酸化膜と基板界面にのみ窒素ピークが形成され、適切な窒素濃度プロファイルを形成するのが困難であった。すなわち、熱酸窒化処理の場合には、一定の位置に、一定の濃度の窒素ピークが形成され、これを制御するのが困難であった。
特開2003−60198には、窒素濃度プロファイルが改善されたゲート絶縁膜を有する半導体装置が示されている。
特開2003−60198
しかしながら、特開2003−60198に開示された発明は、半導体装置におけるゲートリークを抑制するものであり、フラッシュメモリ等の書込み・消去特性の改善は期待できない。
従って、本発明の目的は、ゲート絶縁膜における良好な窒素濃度プロファイルにより、電気的特性(書込み・消去特性)に優れた半導体記憶装置の製造方法を提供することにある。
また、ゲート絶縁膜における良好な窒素濃度プロファイルにより、電気的特性(書込み・消去特性)に優れた半導体記憶装置を提供することを他の目的とする。
上記目的を達成するために、本発明の第1の態様に係る半導体装置の製造方法は、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造方法において、予めプラズマ励起用ガスを用いて希釈した酸窒化種をプラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する工程を含み、前記酸窒化種は、前記プラズマ処理装置内に導入される全ガス量に対して0.00001〜0.01%のNOガスを含有する構成を採用している。
本発明の第2の態様に係る半導体装置の製造方法は、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造方法において、予めプラズマ励起用ガスを用いて希釈した酸窒化種をプラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する工程を含み、前記酸窒化種に含まれる酸素ガス量とNOガス量との比(O:NO)を、1:0.000003〜1:0.003としている。
本発明の第3の態様に係る半導体装置の製造方法は、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造方法において、予めプラズマ励起用ガスを用いて希釈した酸窒化種をプラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する工程を含み、前記酸窒化種に含有されるNOガスの絶対値流量を、0.0001〜0.01(sccm)としている。
上記のような本発明の第1〜第3の態様に係る半導体記憶装置の製造方法において、好ましくは、前記ゲート絶縁膜の前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを形成する。
本発明の第4の態様に係る半導体記憶装置は、半導体基板と;前記半導体基板上に形成されたゲート電極と;前記半導体基板とゲート電極との間に形成されたゲート絶縁膜とを備え、前記ゲート絶縁膜は、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有する構成としている。
本発明の第5の態様に係るシステムは、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造システムにおいて、前記半導体記憶装置が形成される半導体ウェハに対してプラズマ処理を施すプラズマ処理装置と;プラズマ処理に使用されるガスを前記プラズマ処理装置内に導入するガス供給手段と;少なくとも前記ガス供給手段におけるガス混合比を制御するコントローラとを備える。そして、前記コントローラによる制御の下、前記ガス供給手段により、予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し;前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する。また、前記コントローラによる制御の下、前記ガス供給手段は、前記酸窒化種が前記プラズマ処理装置内に導入される全ガス量に対して0.00001〜0.01%のNOガスを含有するように動作する。
本発明の第6の態様に係る記録媒体は、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造に使用される方法を記録した記録媒体において、予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成させる設定と;前記酸窒化種が、前記プラズマ処理装置内に導入される全ガス量に対して0.00001〜0.01%のNOガスを含有させる条件設定とを記憶している。
本発明の第7の態様に係るシステムは、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造システムにおいて、前記半導体記憶装置が形成される半導体ウェハに対してプラズマ処理を施すプラズマ処理装置と;プラズマ処理に使用されるガスを前記プラズマ処理装置内に導入するガス供給手段と;少なくとも前記ガス供給手段におけるガス混合比を制御するコントローラとを備える。そして、前記コントローラによる制御の下、前記ガス供給手段により、予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する構成である。また、前記コントローラによる制御の下、前記ガス供給手段は、前記酸窒化種に含まれる酸素ガス量とNOガス量との比(O:NO)が、1:0.000003〜1:0.003となるように動作する。
本発明の第8の態様に係る記録媒体は、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造に使用される方法を記録した記録媒体において、予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成させる設定と;前記酸窒化種に含まれる酸素ガス量とNOガス量との比(O:NO)を、1:0.000003〜1:0.003とする条件設定とを記憶している。
本発明の第9の態様に係るシステムは、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造システムにおいて、前記半導体記憶装置が形成される半導体ウェハに対してプラズマ処理を施すプラズマ処理装置と;プラズマ処理に使用されるガスを前記プラズマ処理装置内に導入するガス供給手段と;少なくとも前記ガス供給手段におけるガス混合比を制御するコントローラとを備えている。そして、前記コントローラによる制御の下、前記ガス供給手段により、予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する構成である。また、前記コントローラによる制御の下、前記ガス供給手段は、前記酸窒化種に含有されるNOガスの絶対値流量が、0.0001〜0.01(sccm)となるように動作する。
本発明の第10の態様に係る記録媒体は、半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造に使用される方法を記録した記録媒体において、予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成させる設定と;前記酸窒化種に含有されるNOガスの絶対値流量を、0.0001〜0.01(sccm)とする条件設定とを記憶している。
酸化膜界面は一般的にSi−O結合不良が存在し、この不良が電気特性を劣化させる要因となる。窒素はこの結合を補修する働きをすると考えられる。しかしながら、窒素濃度ピークが0.02 atomic %以下であると、上記のような補修が十分に行われない。一方、窒素濃度ピークが0.5 atomic %以上であると、過度に窒素が入り、Si−O結合不良を生成すると考えられる。
フラッシュメモリやEEPROMのように、絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置においては、電荷受け渡しによる電気的ストレスは絶縁膜の基板側・表面側(ゲート電極側)双方向からかかる。このため、両界面に窒素ピークを有する絶縁膜によりSILC発生が抑制され(図8、図9参照)、半導体記憶素子の特性が改善される。本発明によれば、半導体記憶装置(フラッシュメモリ)のゲート絶縁膜の表面及び界面側に同時に窒素ピークを形成可能となる(図4参照)。ゲート絶縁膜の両界面に形成される窒素ピーク濃度を、0.5 atomic %以下とすることにより、良好な電気的特性が得られる。
本発明は、絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置(フラッシュメモリ、EEPROM等)に適用可能なものである。
図1は、本発明の適用例としてのフラッシュメモリの書込み及び消去動作の1例を示す説明図である。書込動作時には、シリコン基板から電荷がトンネル絶縁膜を介してゲート電極(FG)側に流れる。一方、消去動作時には、ゲート電極(FG)側からトンネル絶縁膜を介してシリコン基板に電荷が流れる。本発明の特徴は、トンネル絶縁膜(ゲート絶縁膜)の構造(窒素濃度プロファイル)にある。
ゲート絶縁膜のプラズマ処理には、ダメージを与えてはいけないという観点から、高密度だが低電子温度のプラズマが精製できるRLSA(Radial Line Slot Antenna)マイクロ波プラズマ処理装置が用いられている。両界面(Si基板側、ゲート電極側)に窒素ピーク0.02〜0.5atomic%を有するゲート絶縁膜の形成方法として、マイク波を用いたRLSA(ラジアル・ライン・スロット・アンテナ)プラズマ処理装置を用い、プラズマ処理装置に導入する位置でプラズマ励起用ガスによって(酸)窒化種を希釈する。
8インチ基板(ウエハ)に対して下記条件で処理を行う。
マイクロ波パワー:3500Wまたは、2000−4000W
処理圧力:1Torrまたは、50mTorr−10Torr
処理温度:400℃または、常温〜500℃
酸窒化種:NOまたは、Hを含まないガス(N2O,NO2,N2等)
ガス流量:Kr:O2=1000:30sccm
ここで、NOガスの量を以下の何れかとすることが重要である。
(1)処理装置に導入される全ガス量に対するNOガス混合率:
0.00001〜0.01%
更に好ましくは、NOガス混合率を0.001%以下とする。
(2)酸素ガスに対するNOガス混合比:
1:0.000003〜1:0.003
(3)NOガスの絶対値流量、0.0001〜0.1sccm
実際のプラズマ酸窒化処理に際しては、酸窒化種を予めプラズマ励起用ガスまたは希ガスで希釈し、装置に導入する。半導体基板を一気にプラズマ酸窒化処理して絶縁膜を形成する。低窒素ピーク制御性を高めるため、半導体基板を予め酸化しておき、次にプラズマ酸窒化処理して絶縁膜を形成する(2ステップ処理)ことも可能である。薄膜化手段としては、酸窒化種を希ガスのみで希釈して処理することもできる。
図2は、ゲート絶縁膜におけるNOガス混合比と酸窒化膜界面の窒素濃度との関係を示すグラフである。グラフより分かるように、2ステップ処理又はNOガス混合比(希釈率)が0.0001%以下の時に、界面の窒素濃度が良好な値(0.5 atomic %以下)を採る。
図3は、プラズマ処理装置に導入される全ガス量に対するNO混合率毎の、窒素濃度の変化を示すグラフである。グラフより分かるように、2ステップ処理又はNOガス混合比(希釈率)が0.0001%以下の時に、界面の窒素濃度が最も良好な値(0.5 atomic %以下)を採る。
[表面側窒素ピーク0.5 atomic %以下の補正]
上述した工程で形成した酸窒化膜に対し、再びRLSAプラズマ処理装置を用い、下記の条件で窒化処理を行う。
8インチ基板(ウエハ)を用いる。
マイクロ波パワー:1600Wまたは、1000−4000W
処理圧力:950mTorrまたは、50mTorr−10Torr
処理温度:400℃または、常温〜500℃
窒化種:N2または、O2を含まないガス(NH3等)
ガス流量:Xe:N2=1000:40sccm
図4は、本発明の作用を説明するための図であり、窒素濃度ピークの形成方法を段階的に示す。図において、ゲート絶縁膜に対してプラズマ酸窒化のみを行った場合(1)、半導体基板側に大きなピーク、ゲート電極側に小さなピークが形成される。ゲート絶縁膜に対して、プラズマ処理によってベース酸化膜を形成し、その後、プラズマ酸窒化を行った場合(2)にも、半導体基板側に大きなピーク、ゲート電極側に小さなピークが形成される。一方、(2)のケースに加え、更にプラズマ窒化処理を施した場合(3)には、ゲート電極側の窒素ピークを制御することが可能となる。
図5(A),(B)は、各々基板注入ストレス(書込動作)とゲート注入ストレス(消去動作)を模式的に示す図である。図6は、書込動作時(基板注入ストレス)における注入電荷量とゲート電圧変動量との関係(トラップ特性)を示すグラフである。図7は、書込動作時(基板注入ストレス)における注入電荷量とリーク電流量との関係(SILC特性)を示すグラフである。図8は、消去動作時(ゲート注入ストレス)における注入電荷量とリーク電流量との関係(SILC特性)を示すグラフである。
[キャパシタ(MOS−CAP)による電気特性評価](図6−図8参照)
(1)トラップ特性:図6に示すように、Hを含む酸窒化種(NH3)では電子トラップが増加し不適切であることが分かる。電子トラップは、フラッシュメモリの書込消去特性を劣化させる。一方、NOガスの導入により電子トラップは低減し、NOガスを希釈することで更に改善することがわかった。
(2)SILC特性:SILC(Stress Introduced Leakage Current)特性は、フラッシュメモリのデータ保持特性を表す電気的特性である。リーク電流が大きいと、蓄積電荷の漏洩が大きくなり、メモリ特性が劣化する。NOガスの導入により、リーク電流は小さくなるが、図7及び図8に示すように、NOガスを希釈することで双方向ストレスに対してリーク電流にさらなる改善が見られた。なお、Hを含む酸窒化処理では硝酸(HNO3)が生成され、装置腐食を引き起こす可能性がある。
フラッシュメモリやEEPROMのように、絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置においては、電荷受け渡しによる電気的ストレスは絶縁膜の基板側・表面側双方向からかかる。このため、両界面に窒素ピークを有する絶縁膜によりSILC発生が抑制され(図7、図8参照)、半導体記憶素子の特性が改善される。
本発明によれば、半導体記憶装置(フラッシュメモリ)のゲート絶縁膜の表面及び界面側に同時に窒素ピークを形成可能となる(図4参照)。この場合、予めプラズマ励起用ガスで希釈された酸窒化種を用いることが好ましい。ゲート絶縁膜の両界面に形成される窒素ピーク濃度を、0.5 atomic %以下とすることにより、良好な電気的特性が得られる。また、Hを含まない系で処理することにより、電子捕獲特性が改善され、フラッシュメモリの書込消去特性が改善することも確認された。
図9は、本発明を実施するためのプラズマ処理システムの構成例を示す。プラズマ処理システム10は、被処理基板としてのシリコンウエハWを保持する基板保持台12が備えられた処理容器11を有する。処理容器11内の気体(ガス)は排気ポート11Bから図示されない排気ポンプを介して排気される。
処理容器11の装置上方には、基板保持台12上のシリコンウエハWに対応して開口部が設けられている。この開口部は、石英やAl2O3、AlN,Si3N4からなる誘電体板13により塞がれている。誘電体板13の上部(処理容器11の外側)には、RLSA(ラジアル・ライン・スロット・アンテナ)16が配置されている。このアンテナ16には、導波管から供給された電磁波が透過するための複数のスロットが形成されている。アンテナ16の更に上部(外側)には、導波管が配置されている。
処理容器11の内部側壁には、プラズマ処理の際にガスを導入するためのガス供給口11Aが設けられている。このガス供給口11Aからは、ガス供給源24において予め混合されたガスが導入される。図示しないが、導入されるガスの流量調整は、混合段階に流量調整弁などを用いて行うことができる。
本発明に用いられるプラズマ基板処理システム10には、プラズマを励起するための数ギガヘルツの電磁波を発生するマイクロ波供給源20(電磁波発生器)が備えられている。このマイクロ波供給源20で発生したマイクロ波が、導波管を伝播し、アンテナ16を介して処理容器11に導入される。
マイクロ波供給源20とガス供給源24とは、コントローラ27によって制御される。特に、ガス供給源24においては、少なくとも、酸窒化種に含まれるNOガスの混合比又は絶対流量を上述した設定に従って調整している。例えば、ガス供給源24は、酸素ガス量とNOガス量との比(O:NO)が、1:0.000003〜1:0.003となるように動作する。又は、酸窒化種に含有されるNOガスの絶対値流量が、0.0001〜0.01(sccm)となるように動作する。あるいは、プラズマ処理装容器11内に導入される全ガス量に対して0.00001〜0.01%のNOガスを含有させるように動作する。
ガス供給源24におけるNOガスの混合比又は絶対流量の制御は、コントローラ22に記憶されたプログラム(設定)に従って実行することができる。なお、ガス流量、混合比等に関する制御プログラムについては、コントローラ22の外部記憶装置に格納することもできる。例えば、当該プログラム(設定)を予めCD−ROM等の記録媒体に格納しておき、そこからプログラムをインストールし、あるいは、直接読み出すこともできる。プログラムの記録方式については、限定されず。光、磁気、光+磁気等のあらゆる方式を採用することができる。
以上、本発明の実施例(実施形態、実施態様)について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
図1は、本発明が適用される半導体記憶装置(フラッシュメモリ)の書込み及び消去動作を示す説明図である。 図2は、ゲート絶縁膜におけるNOガス混合比と酸窒化膜界面の窒素濃度との関係を示すグラフである。 図3は、全ガス量に対するNO混合率毎の、窒素濃度の変化を示すグラフである。 図4は、本発明の作用を説明するための図であり、窒素濃度ピークの形成方法を段階的に示す。 図5(A),(B)は、各々基板注入ストレス(書込動作)とゲート注入ストレス(消去動作)を模式的に示す図である。 図6は、電子注入時における注入電荷量とゲート電圧変動量との関係(トラップ特性)を示すグラフである。 図7は、書込動作時(基板注入ストレス)における注入電荷量とリーク電流量との関係(SILC特性)を示すグラフである。 図8は、消去動作時(ゲート注入ストレス)における注入電荷量とリーク電流量との関係(SILC特性)を示すグラフである。 図9は、本発明を実施するためのプラズマ処理システムの構成を示す説明図(断面+ブロック)である。

Claims (40)

  1. 半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造方法において、
    予めプラズマ励起用ガスを用いて希釈した酸窒化種をプラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する工程を含み;
    前記酸窒化種は、前記プラズマ処理装置内に導入される全ガス量に対して0.00001〜0.01%のNOガスを含有することを特徴とする半導体記憶装置の製造方法。
  2. 前記ゲート絶縁膜は、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有することを特徴とする請求項1に記載の製造方法。
  3. 前記酸窒化種は、前記プラズマ処理装置内に導入される全ガス量に対して0.00001〜0.0001%のNOガスを含有することを特徴とする請求項1又は2に記載の製造方法。
  4. 前記酸窒化膜を形成する前に、前記半導体基板上に酸化膜を形成する工程を更に含むことを特徴とする請求項1,2又は3に記載の製造方法。
  5. 前記酸窒化膜を形成した後に、前記ゲート絶縁膜に対してプラズマ窒化処理を施す工程を更に含むことを特徴とする請求項1,2,3又は4に記載の製造方法。
  6. 半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造方法において、
    予めプラズマ励起用ガスを用いて希釈した酸窒化種をプラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する工程を含み;
    前記酸窒化種に含まれる酸素ガス量とNOガス量との比(O:NO)が、1:0.000003〜1:0.003であることを特徴とする半導体記憶装置の製造方法。
  7. 前記ゲート絶縁膜は、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有することを特徴とする請求項6に記載の製造方法。
  8. 前記酸窒化膜を形成する前に、前記半導体基板上に酸化膜を形成する工程を更に含むことを特徴とする請求項6又は7に記載の製造方法。
  9. 前記酸窒化膜を形成した後に、前記ゲート絶縁膜に対してプラズマ窒化処理を施す工程を更に含むことを特徴とする請求項6,7又は8に記載の製造方法。
  10. 半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造方法において、
    予めプラズマ励起用ガスを用いて希釈した酸窒化種をプラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する工程を含み;
    前記酸窒化種に含有されるNOガスの絶対値流量が、0.0001〜0.01(sccm)であることを特徴とする半導体記憶装置の製造方法。
  11. 前記ゲート絶縁膜は、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有することを特徴とする請求項10に記載の製造方法。
  12. 前記酸窒化膜を形成する前に、前記半導体基板上に酸化膜を形成する工程を更に含むことを特徴とする請求項10又は11に記載の製造方法。
  13. 前記酸窒化膜を形成した後に、前記ゲート絶縁膜に対してプラズマ窒化処理を施す工程を更に含むことを特徴とする請求項10,11又は12に記載の製造方法。
  14. 半導体基板と;前記半導体基板上に形成されたゲート電極と;前記半導体基板とゲート電極との間に形成されたゲート絶縁膜とを備え、
    前記ゲート絶縁膜は、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有することを特徴とする半導体記憶装置。
  15. 半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造システムにおいて、
    前記半導体記憶装置が形成される半導体ウェハに対してプラズマ処理を施すプラズマ処理装置と;
    プラズマ処理に使用されるガスを前記プラズマ処理装置内に導入するガス供給手段と;
    少なくとも前記ガス供給手段におけるガス混合比を制御するコントローラとを備え、
    前記コントローラによる制御の下、前記ガス供給手段により、予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し;前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する構成であり、
    前記コントローラによる制御の下、前記ガス供給手段は、前記酸窒化種が前記プラズマ処理装置内に導入される全ガス量に対して0.00001〜0.01%のNOガスを含有するように動作することを特徴とする半導体記憶装置の製造システム。
  16. 前記コントローラは、前記ゲート絶縁膜が、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有するような制御を行うことを特徴とする請求項15に記載のシステム。
  17. 前記コントローラは、前記酸窒化種が、前記プラズマ処理装置内に導入される全ガス量に対して0.00001〜0.0001%のNOガスを含有するような制御を行うことを特徴とする請求項15又は16に記載のシステム。
  18. 前記コントローラは、前記酸窒化膜を形成する前に、前記半導体基板上に酸化膜を形成する制御を行うことを特徴とする請求項15,16又は17に記載のシステム。
  19. 前記コントローラは、前記酸窒化膜を形成した後に、前記ゲート絶縁膜に対してプラズマ窒化処理を施す制御を行うことを特徴とする請求項15,16,17又は18に記載のシステム。
  20. 半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造に使用される方法を記録した記録媒体において、
    予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成させる設定と;
    前記酸窒化種が、前記プラズマ処理装置内に導入される全ガス量に対して0.00001〜0.01%のNOガスを含有させる条件設定とを記録したことを特徴とする記録媒体。
  21. 前記ゲート絶縁膜が、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有するような条件設定を記録したことを特徴とする請求項20に記載の記録媒体。
  22. 前記酸窒化種が、前記プラズマ処理装置内に導入される全ガス量に対して0.00001〜0.0001%のNOガスを含有するような条件設定を記録したことを特徴とする請求項20又は21に記載の記録媒体。
  23. 前記酸窒化膜を形成する前に、前記半導体基板上に酸化膜を形成する設定を記録したことを特徴とする請求項20,21又は22に記載の記録媒体。
  24. 前記酸窒化膜を形成した後に、前記ゲート絶縁膜に対してプラズマ窒化処理を施す設定を記録したことを特徴とする請求項20,21,22又は23に記載の記録媒体。
  25. 半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造システムにおいて、
    前記半導体記憶装置が形成される半導体ウェハに対してプラズマ処理を施すプラズマ処理装置と;
    プラズマ処理に使用されるガスを前記プラズマ処理装置内に導入するガス供給手段と;
    少なくとも前記ガス供給手段におけるガス混合比を制御するコントローラとを備え、
    前記コントローラによる制御の下、前記ガス供給手段により、予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する構成であり、
    前記コントローラによる制御の下、前記ガス供給手段は、前記酸窒化種に含まれる酸素ガス量とNOガス量との比(O:NO)が、1:0.000003〜1:0.003となるように動作することを特徴とする半導体記憶装置の製造システム。
  26. 前記コントローラは、前記ゲート絶縁膜が、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有するような制御を行うことを特徴とする請求項25に記載のシステム。
  27. 前記コントローラは、前記酸窒化膜を形成する前に、前記半導体基板上に酸化膜を形成する制御を行うことを特徴とする請求項25又は26に記載のシステム。
  28. 前記コントローラは、前記酸窒化膜を形成した後に、前記ゲート絶縁膜に対してプラズマ窒化処理を施す制御を行うことを特徴とする請求項25,26又は27に記載のシステム。
  29. 半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造に使用される方法を記録した記録媒体において、
    予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成させる設定と;
    前記酸窒化種に含まれる酸素ガス量とNOガス量との比(O:NO)を、1:0.000003〜1:0.003とする条件設定とを記録したことを特徴とする記録媒体。
  30. 前記ゲート絶縁膜が、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有するような条件設定を記録したことを特徴とする請求項29に記載の記録媒体。
  31. 前記酸窒化膜を形成する前に、前記半導体基板上に酸化膜を形成する設定を記録したことを特徴とする請求項29又は30に記載の記録媒体。
  32. 前記酸窒化膜を形成した後に、前記ゲート絶縁膜に対してプラズマ窒化処理を施す設定を記録したことを特徴とする請求項29,30又は31に記載の記録媒体。
  33. 半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造システムにおいて、
    前記半導体記憶装置が形成される半導体ウェハに対してプラズマ処理を施すプラズマ処理装置と;
    プラズマ処理に使用されるガスを前記プラズマ処理装置内に導入するガス供給手段と;
    少なくとも前記ガス供給手段におけるガス混合比を制御するコントローラとを備え、
    前記コントローラによる制御の下、前記ガス供給手段により、予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成する構成であり、
    前記コントローラによる制御の下、前記ガス供給手段は、前記酸窒化種に含有されるNOガスの絶対値流量が、0.0001〜0.01(sccm)となるように動作することを特徴とする半導体記憶装置の製造システム。
  34. 前記コントローラは、前記ゲート絶縁膜が、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有するような制御を行うことを特徴とする請求項33に記載のシステム。
  35. 前記コントローラは、前記酸窒化膜を形成する前に、前記半導体基板上に酸化膜を形成する制御を行うことを特徴とする請求項33又は34に記載のシステム。
  36. 前記コントローラは、前記酸窒化膜を形成した後に、前記ゲート絶縁膜に対してプラズマ窒化処理を施す制御を行うことを特徴とする請求項33,34又は35に記載のシステム。
  37. 半導体基板とゲート電極との間に形成されるゲート絶縁膜を介して電荷の受け渡しを行うことで動作する半導体記憶装置の製造に使用される方法を記録した記録媒体において、
    予めプラズマ励起用ガスを用いて希釈した酸窒化種を前記プラズマ処理装置内に導入し、前記半導体基板上に前記ゲート絶縁膜として酸窒化膜を形成させる設定と;
    前記酸窒化種に含有されるNOガスの絶対値流量を、0.0001〜0.01(sccm)とする条件設定とを記録したことを特徴とする記録媒体。
  38. 前記ゲート絶縁膜が、前記半導体基板との第1界面及び、前記ゲート電極との第2界面に、0.02〜0.5 atomic% の窒素ピークを有するような条件設定を記録したことを特徴とする請求項37に記載の記録媒体。
  39. 前記酸窒化膜を形成する前に、前記半導体基板上に酸化膜を形成する設定を記録したことを特徴とする請求項37又は38に記載の記録媒体。
  40. 前記酸窒化膜を形成した後に、前記ゲート絶縁膜に対してプラズマ窒化処理を施す設定を記録したことを特徴とする請求項37,38又は39に記載の記録媒体。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5232425B2 (ja) * 2007-09-10 2013-07-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
US7855153B2 (en) 2008-02-08 2010-12-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102263021B (zh) * 2010-05-28 2013-06-19 中芯国际集成电路制造(上海)有限公司 一种低电压栅氧化层制备方法
JP5931611B2 (ja) * 2012-07-03 2016-06-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6086933B2 (ja) * 2015-01-06 2017-03-01 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US20180305490A1 (en) * 2016-01-08 2018-10-25 Zeon Corporation Nitrile rubber composition, crosslinkable nitrile rubber composition and crosslinked rubber article

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004070816A1 (ja) * 2003-02-06 2004-08-19 Tokyo Electron Limited プラズマ処理方法,半導体基板及びプラズマ処理装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3133480B2 (ja) 1992-04-15 2001-02-05 昭和シェル石油株式会社 光学活性ハロゲン含有アルコールの製造方法
JP3288796B2 (ja) 1993-03-15 2002-06-04 株式会社東芝 半導体装置
US5464792A (en) * 1993-06-07 1995-11-07 Motorola, Inc. Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3600326B2 (ja) * 1994-09-29 2004-12-15 旺宏電子股▲ふん▼有限公司 不揮発性半導体メモリ装置およびその製造方法
JP3222404B2 (ja) * 1997-06-20 2001-10-29 科学技術振興事業団 半導体基板表面の絶縁膜の形成方法及びその形成装置
US6559007B1 (en) * 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
JP5068402B2 (ja) * 2000-12-28 2012-11-07 公益財団法人国際科学振興財団 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
JP2003060198A (ja) 2001-08-10 2003-02-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6548422B1 (en) 2001-09-27 2003-04-15 Agere Systems, Inc. Method and structure for oxide/silicon nitride interface substructure improvements
US6960537B2 (en) * 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
KR100641762B1 (ko) * 2001-12-07 2006-11-06 동경 엘렉트론 주식회사 절연막의 질화 방법, 반도체 장치 및 반도체 장치의 제조방법, 기판 처리 장치 및 기판 처리 방법
TWI243422B (en) * 2002-03-26 2005-11-11 Hitachi Int Electric Inc Semiconductor device producing method and semiconductor producing device
TWI225668B (en) * 2002-05-13 2004-12-21 Tokyo Electron Ltd Substrate processing method
US6716705B1 (en) * 2002-06-03 2004-04-06 Lattice Semiconductor Corporation EEPROM device having a retrograde program junction region and process for fabricating the device
DE10239429A1 (de) 2002-08-28 2004-03-11 Robert Bosch Gmbh Kraftstoffeinspritzeinrichtung für eine Brennkraftmaschine
KR100470941B1 (ko) 2002-12-26 2005-03-10 주식회사 하이닉스반도체 옥시나이트라이드막 형성방법
US6797650B1 (en) * 2003-01-14 2004-09-28 Advanced Micro Devices, Inc. Flash memory devices with oxynitride dielectric as the charge storage media

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004070816A1 (ja) * 2003-02-06 2004-08-19 Tokyo Electron Limited プラズマ処理方法,半導体基板及びプラズマ処理装置

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