JP4577349B2 - 電気泳動表示装置とその駆動方法、及び電子機器 - Google Patents

Description

本発明は、電気泳動表示装置、電気泳動表示装置の駆動方法、及び電子機器に関するものである。

電気泳動表示装置で画像を表示させるためには、スイッチング素子を介して、メモリ回路に一旦画像信号を記憶させる。メモリ回路で記憶した画像信号は画素電極に直接入力され、画素電極に電位を与えると、対向電極との間で電位差が発生する。これによって電気泳動素子を駆動させて、画像を表示させることができる（例えば特許文献１参照）。また特許文献１には、メモリ回路としてＳＲＡＭ（Static Random Access Memory）を備えた構成（画素内に電位として情報を保持するラッチを内蔵した構成）、及びＤＲＡＭ（Dynamic Random Access Memory）を備えた構成（キャパシタにより電位を保持する構成）が記載されている。
特開２００３−８４３１４号公報

電気泳動表示装置に画像を表示させるためには、電気泳動素子を挟持する電極の間に十分な電位差を与えなくてはならないため、メモリ回路の電源電圧は１０Ｖ以上が必要である。このとき、隣り合う画素で異なった色を表示していると、隣り合う画素の画素電極には異なった電位が入力されている。そのため、隣り合う画素電極の間では大きな電位差が発生するので、電気泳動素子を基板に固定している接着剤などを介して、隣り合う第１の電極の間でリーク電流が流れる。１画素あたりのリーク電流が小さくても、電気泳動表示装置の表示部全体のリーク電流は大きくなり、消費電力の増大につながっていた。なお、このリーク電流の発生については、後述する実施の形態において図１０を参照して詳細に説明している。

また、リーク電流が発生するということは、画素電極において電気化学的反応が生じる可能性を示す。すなわち、イオン性マイグレーションや腐食の発生により画素電極の信頼性が損なわれる可能性があった。そこで、例えば金、白金などの化学的に安定で腐食に強い材質を画素電極に用いると信頼性を向上させることが可能であるが、製造コストが増大する。

本発明は、画素間のリーク電流を抑えることができ、省電力性及び信頼性を向上させた電気泳動表示装置を提供することを目的との一つとし、かかる電気泳動表示装置に好適な駆動方法を提供することを目的の他の一つとする。

さらに、アクティブマトリクス型の電気泳動表示装置では、すでに表示している画像（元画像）から次に表示する画像（新画像）に表示を切り替える場合、残像が出ないようにするための予備表示動作を実行する。例えば、表示部全体を白表示する動作（全白表示）や、表示部全体を黒表示する動作（全黒表示）、あるいは、全白表示と全黒表示とを繰り返し実行する動作、さらには、元画像又は新画像の反転画像を短期間表示させる動作、などを実行する。そして、このような予備表示動作を行った後で、新画像を表示する。

上記の予備表示動作を含む画像切替シーケンスは電気泳動表示装置が使用される環境下での高品位な表示（高コントラスト、残像フリー）を実現するのに不可欠である。しかしながら、かかる画像切替シーケンスでは、画像切替のたびに、全白、全黒、あるいは反転画像のデータを画素に転送する必要があり、電気泳動表示装置の消費電力を増大させる原因となっていた。
そこで本発明は、画像切替シーケンスを効率化することができ、消費電力を低減できる構成を具備した電気泳動表示装置、効率的な画像切替シーケンスを備えた駆動方法を提供することを目的の他の一つとする。

本発明の電気泳動表示装置は、複数の走査線と、複数のデータ線と、前記複数の走査線のうち一の走査線と前記複数のデータ線のうち一のデータ線との交差に対応して設けられ、画素電極と、対向電極と、該画素電極と該対向電極との間に挟持された電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、メモリ回路と、を含む画素と、を複数備え、第１の制御線と、第２の制御線と、前記画素に設けられたスイッチ回路と、をさらに備え、前記画素スイッチング素子は、前記メモリ回路の入力端子と前記データ線との間に設けられ、前記スイッチ回路は、前記メモリ回路の出力端子と前記画素電極との間に設けられ、前記第１の制御線と前記画素電極との接続状態と、前記第２の制御線と前記画素電極との接続状態とは、前記スイッチ回路によって制御される電気泳動表示装置であって、複数の前記画素のうち、前記複数の走査線のうちの第１の走査線に対応して設けられた第１の画素では、該第１の画素に設けられた画素スイッチング素子を介して、第１の階調を表示するための第１の画像信号を、該第１の画素に設けられたメモリ回路に入力し、該第１の画素に設けられたメモリ回路の出力に基づいて該第１の画素に設けられたスイッチ回路を動作させることで、前記第１の制御線と該第１の画素に設けられた画素電極とを電気的に接続するとともに前記第２の制御線と該第１の画素に設けられた画素電極とを電気的に切断する一方、複数の前記画素のうち、該第１の走査線に対応して設けられた第２の画素では、該第２の画素に設けられた画素スイッチング素子を介して、前記第１の階調とは異なる第２の階調を表示するための第２の画像信号を該第２の画素に設けられたメモリ回路に入力し、該第２の画素に設けられたメモリ回路の出力に基づいて該第２の画素に設けられたスイッチ回路を動作させることで、前記第２の制御線と該第２の画素に設けられた画素電極とを電気的に接続するとともに前記第１の制御線と該第２の画素に設けられた画素電極とを電気的に切断する、第１のステップと、前記複数の走査線の各々に対して前記第１のステップを実行した後、第１の期間において、第１の電位を前記第１の制御線に供給するとともに前記第２の制御線をハイインピーダンス状態とすることによって、前記第１の画素の表示状態を前記第１の階調とし、第２の期間において、前記第１の電位とは異なる第２の電位を前記第２の制御線に供給するとともに前記第１の制御線をハイインピーダンス状態とすることによって、前記第２の画素の表示状態を前記第２の階調とする、第２のステップと、実行する回路を有することを特徴とする。
この構成によれば、メモリ回路に入力される画像データは、画素電極と第１及び第２の制御線とを電気的に接続するスイッチ回路のスイッチングに用いられ、画素電極に対する電位入力は第１又は第２の制御線を介して成される。
かかる構成では、画素電極と接続される第１及び第２の制御線がリーク経路となるが、これらの制御線は、画素電極への電位入力を行う期間にのみ回路と接続して信号入力可能な状態とすればよく、その他の期間では電気的に切断されたハイインピーダンス状態とすることができる。そして、第１及び第２の制御線の少なくとも一方がハイインピーダンス状態となっていれば、かかる制御線においてリーク経路は遮断されるため、隣接画素間のリーク電流の発生を抑えることができる。
このように、本発明によれば、隣接画素間のリーク電流を抑えることができ、またリーク電流に起因する信頼性の低下も効果的に防止することができる。
また、上述したように、本発明ではメモリ回路に入力される画像データとは独立に、第１及び第２の制御線から画素電極に入力される電位を制御することができ、画素の表示状態を制御できる。すなわち本発明では、画像データを画素に転送することなく、全白表示や全黒表示といった予備表示動作を行うことができ、予備表示動作に係る消費電力を節約することができる。

走査線及びデータ線を介して前記画素に接続され、前記画素スイッチング素子を介して前記メモリ回路に画像データを供給する画素駆動部と、前記第１及び第２の制御線と前記対向電極とに接続され、前記第１及び第２の制御線を介して前記スイッチ回路に前記画素電極への印加電圧を供給するとともに、前記対向電極に対して、前記第１及び第２の制御線に供給される電位に対応する第１及び第２の電位を繰り返す１周期以上の矩形波を供給する電位制御部と、を有することが好ましい。
すなわち、画素に対して表示すべき画像データを供給する画素駆動部と、画像データに基づく表示を行うために画素電極及び対向電極に印加される電圧を供給する電位制御部とを具備していることが好ましい。
本発明では、対向電極に対して第１の電位と第２の電位を繰り返す矩形波を供給するようになっており、本明細書において「コモン振り駆動」と称する駆動方式を採用する。このコモン振り駆動方法によれば、画素電極と対向電極とに印加する電位をハイレベル（Ｈ）とローレベル（Ｌ）との２値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、画素スイッチング素子としてＴＦＴ（Thin Film Transistor）を用いた場合には、低電圧駆動によりＴＦＴの信頼性を確保することができるというメリットがある。

前記メモリ回路が互いに異なる信号を出力する第１及び第２の出力端子を有しており、前記スイッチ回路が、前記第１の制御線と前記画素電極との間に接続されるとともに前記第１の出力端子の出力によりスイッチングされる第１のトランスファゲートと、前記第２の制御線と前記画素電極との間に接続されるとともに前記第２の出力端子の出力によりスイッチングされる第２のトランスファゲートと有する構成とすることができる。
この構成によれば、トランスファゲートにより画素電極と接続させる第１又は第２の制御線を択一的に選択し、画素電極の電位を制御することができる電気泳動表示装置とすることができる。この場合、メモリ回路は複数の出力端子を有しており、例えばインバータを組み合わせたラッチ回路とすることができる。

前記スイッチ回路が、前記第１の制御線と前記画素電極との間に接続された第１のトランジスタと、前記第２の制御線と前記画素電極との間に接続された第２のトランジスタとを有しており、前記第１及び第２のトランジスタのうち一方のトランジスタがＰ型トランジスタであり、他方のトランジスタがＮ型トランジスタである構成とすることもできる。
このような構成とした場合にも、メモリ回路から出力される信号に基づいて、画素電極と接続される第１又は第２の制御線を択一的に選択することができる。
また、かかる構成によれば、スイッチ回路を２個のトランジスタで構成できるため、スイッチ回路の占有面積を狭くすることができ、画素の高精細化にも容易に対応できる構成となる。また、スイッチ回路における寄生容量及び消費電力の低減にも有利な構成となる。

前記メモリ回路が互いに異なる信号を出力する第１及び第２の出力端子を有しており、前記スイッチ回路が、前記第１の制御線と前記画素電極との間に接続されるとともに前記第１の出力端子の出力によりスイッチングされるＮ型トランジスタからなる第１のトランジスタと、前記第２の制御線と前記画素電極との間に接続されるとともに前記第２の出力端子の出力によりスイッチングされるＮ型トランジスタからなる第２のトランジスタと、を有する構成とすることもできる。
このように、スイッチ回路が２個のＮ型トランジスタからなる構成とした場合にも、メモリ回路から出力される信号に基づいて、画素電極と接続される第１又は第２の制御線を択一的に選択することができ、同様の作用効果を奏する。かかる構成では、メモリ回路の第１及び第２の出力端子からの出力を利用することで、同一チャネル型のトランジスタにより第１及び第２の制御線の選択を行えるようにしている。

前記メモリ回路が互いに異なる信号を出力する第１及び第２の出力端子を有しており、前記スイッチ回路が、前記第１の制御線と前記画素電極との間に接続されるとともに前記第１の出力端子の出力によりスイッチングされるＰ型トランジスタからなる第１のトランジスタと、前記第２の制御線と前記画素電極との間に接続されるとともに前記第２の出力端子の出力によりスイッチングされるＰ型トランジスタからなる第２のトランジスタと、を有する構成とすることもできる。
このように、スイッチ回路が２個のＰ型トランジスタからなる構成とした場合にも、メモリ回路から出力される信号に基づいて、画素電極と接続される第１又は第２の制御線を択一的に選択することができ、同様の作用効果を奏する。かかる構成においても、メモリ回路の第１及び第２の出力端子からの出力を利用することで、同一チャネル型のトランジスタにより第１及び第２の制御線の選択を行えるようにしている。

前記第１及び第２の制御線が、複数の前記画素に共通の配線であることが好ましい。すなわち第１及び第２の制御線がグローバル配線である構成とすることが好ましい。この構成によれば、制御線を制御する回路パターンと前記制御線の配線とを簡略化し、設計及び製造コストを低減することができる。

メモリ回路は、ラッチ回路であることが好ましい。ラッチ回路は、２つのインバータをループ接続したＳＲＡＭセルと同様の構成により実現できる。この構成によれば、画素スイッチング素子を介して入力される画像データを電位として保持することができ、一定期間ごとのリフレッシュ操作を行わなくてもスイッチ回路の状態を保持することができ、画素電極の電位を保持することができる。また、異なる信号を出力する複数の出力端子を設けることができるため、スイッチ回路の構成に合わせた適切な制御が可能である。

前記電位制御部は、第１の動作として、一部の前記画素を前記第１の階調から前記第２の階調に移行させるとき、前記第１の制御線を前記スイッチ回路から電気的に切断し、前記第２の電位が供給された前記第２の制御線のみを前記スイッチ回路と接続することが好ましい。これにより、隣り合った前記画素の前記第１の電極に異なった前記電位が入力されても、前記第１の制御線が電気的に切断されているので、前記第１の電極の間の前記リーク電流を抑制させ、消費電力を少なくする電気泳動表示装置とすることができる。
前記電位制御部は、第２の動作として、一部の前記画素を前記第２の階調から前記第１の階調に移行させるとき、前記第２の制御線を前記スイッチ回路から電気的に切断し、前記第１の電位が供給された前記第１の制御線のみを前記スイッチ回路と接続することが好ましい。これにより、隣り合った前記画素の前記第１の電極に異なった前記電位が入力されても、前記第２の制御線が電気的に切断されているので、前記第１の電極の間の前記リーク電流を抑制させ、消費電力を少なくする電気泳動表示装置とすることができる。
前記電位制御部は、前記画素の表示状態を保持するとき、前記メモリ回路、前記スイッチ回路、及び前記第２の電極に接続されるすべての配線を、前記メモリ回路、前記スイッチ回路、及び前記第２の電極から電気的に切断することが好ましい。これにより、画像を保持するときの消費電力を少なくする電気泳動表示装置とすることができる。
前記電位制御部は、前記第１の制御線を前記スイッチ回路から電気的に切断し、前記第２の電位が供給された前記第２の制御線のみを前記スイッチ回路と接続することで、一部の前記画素を前記第１の階調から前記第２の階調に移行させる前記第１の動作と、前記第２の制御線を前記スイッチ回路から電気的に切断し、前記第１の電位が供給された前記第１の制御線のみを前記スイッチ回路と接続することで、一部の前記画素を前記第２の階調から前記第１の階調に移行させる前記第２の動作とを交互に繰り返すことで、画像の更新を行うことが好ましい。これにより、画像の更新において前記リーク電流を減少させることで、消費電力を少なくする電気泳動表示装置とすることができる。
前記第１の動作と前記第２の動作の切替えに同期して、前記第２の電極に異なる電位が入力されることが好ましい。これによって、前記電位制御部から前記第２の電極に入力される前記電位を前記２つの動作に応じて制御する必要がなくなり、回路パターンを簡略化することができ、製造コストを低減した電気泳動表示装置とすることができる。
前記第１の動作の期間と前記第２の動作の期間との間に、前記第１の制御線と前記第２の制御線とが前記スイッチ回路から電気的に切断されている期間を設けることが好ましい。これにより、前記第１及び第２の制御線が電気的に切断されているので、前記リーク電流をさらに減少させ、より少ない消費電力で画像を更新する電気泳動表示装置とすることができる。

次に、本発明の電気泳動表示装置の駆動方法は、複数の走査線と、複数のデータ線と、前記複数の走査線のうち一の走査線と前記複数のデータ線のうち一のデータ線との交差に対応して設けられ、画素電極と、対向電極と、該画素電極と該対向電極との間に挟持された電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、メモリ回路と、を含む画素と、を複数備え、第１の制御線と、第２の制御線と、前記画素に設けられたスイッチ回路と、をさらに備え、前記画素スイッチング素子は、前記メモリ回路の入力端子と前記データ線との間に設けられ、前記スイッチ回路は、前記メモリ回路の出力端子と前記画素電極との間に設けられ、前記第１の制御線と前記画素電極との接続状態と、前記第２の制御線と前記画素電極との接続状態とは、前記スイッチ回路によって制御される電気泳動表示装置の駆動方法であって、複数の前記画素のうち、前記複数の走査線のうちの第１の走査線に対応して設けられた第１の画素では、該第１の画素に設けられた画素スイッチング素子を介して、第１の階調を表示するための第１の画像信号を、該第１の画素に設けられたメモリ回路に入力し、該第１の画素に設けられたメモリ回路の出力に基づいて該第１の画素に設けられたスイッチ回路を動作させることで、前記第１の制御線と該第１の画素に設けられた画素電極とを電気的に接続するとともに前記第２の制御線と該第１の画素に設けられた画素電極とを電気的に切断する一方、複数の前記画素のうち、該第１の走査線に対応して設けられた第２の画素では、該第２の画素に設けられた画素スイッチング素子を介して、前記第１の階調とは異なる第２の階調を表示するための第２の画像信号を該第２の画素に設けられたメモリ回路に入力し、該第２の画素に設けられたメモリ回路の出力に基づいて該第２の画素に設けられたスイッチ回路を動作させることで、前記第２の制御線と該第２の画素に設けられた画素電極とを電気的に接続するとともに前記第１の制御線と該第２の画素に設けられた画素電極とを電気的に切断する、第１のステップと、前記複数の走査線の各々に対して前記第１のステップを実行した後、第１の期間において、第１の電位を前記第１の制御線に供給するとともに前記第２の制御線をハイインピーダンス状態とすることによって、前記第１の画素の表示状態を前記第１の階調とし、第２の期間において、前記第１の電位とは異なる第２の電位を前記第２の制御線に供給するとともに前記第１の制御線をハイインピーダンス状態とすることによって、前記第２の画素の表示状態を前記第２の階調とする、第２のステップと、を有することを特徴とする。
かかる駆動方法は、メモリ回路に画像データを入力するステップと、メモリ回路に保持した画像データに基づいて表示動作を行うステップとを備える。すなわち、メモリ回路に入力される画像データとは独立に、第１及び第２の制御線から画素電極に入力される電位を制御して、画素の表示状態を制御するようになっている。
したがって、メモリ回路に保持されている画像データを更新することなく、全白表示や全黒表示といった予備表示動作を行うことができるので、予備表示動作に係る消費電力を節約することができる。

前記第１のステップにおいて、第１の階調を表示する前記画素の前記メモリ回路に第１の画像信号を入力するとともに、第２の階調を表示する前記画素の前記メモリ回路に第２の画像信号を入力し、前記第２のステップにおいて、前記第１の階調を表示する前記画素では、前記第１の画像信号を保持した前記メモリ回路の出力に基づき前記スイッチ回路を動作させることで前記第１の制御線と前記画素電極とを接続状態とし、前記第２の階調を表示する前記画素では、前記第２の画像信号を保持した前記メモリ回路の出力に基づき前記スイッチ回路を動作させることで前記第２の制御線と前記画素電極とを接続状態とすることが好ましい。
すなわち、画像データの階調値に応じて画素電極に接続する第１及び第２の制御線を切り替える駆動方法とすることが好ましい。第１及び第２の制御線の電位を階調値に応じた電位とすることで、画像データに基づく表示を行うことができる。

前記スイッチ回路が、前記第１の制御線と前記画素電極との間に接続された第１のトランスファゲートと、前記第２の制御線と前記画素電極との間に接続された第２のトランスファゲートとを有しており、前記第２のステップにおいて、前記メモリ回路の第１の出力端子から出力されるローレベル信号と第２の出力端子から出力されるハイレベル信号とにより前記第１のトランスファゲートをオン状態に切り替えることで前記第１の制御線と前記画素電極とを接続状態とし、前記第１の出力端子から供給されるハイレベル信号と前記第２の出力端子から出力されるローレベル信号とにより前記第２のトランスファゲートをオン状態に切り替えることで前記第２の制御線と前記画素電極とを接続状態とする駆動方法とすることもできる。
スイッチ回路が第１及び第２のトランスファゲートを備えている場合には、メモリ回路の２系統の出力をそれぞれのトランスファゲートに入力し、これらの２系統の出力によりトランスファゲートをスイッチングすることが好ましい。これにより、第１及び第２の制御線の電圧を降下させることなく画素電極に印加することができる。

前記スイッチ回路が、前記第１の制御線と前記画素電極との間に接続されたＰ型トランジスタからなる第１のトランジスタと、前記第２の制御線と前記画素電極との間に接続されたＮ型トランジスタからなる第２のトランジスタとを有しており、前記第２のステップにおいて、前記メモリ回路から出力されるローレベル信号により前記第１のトランジスタをオン状態に切り替えることで前記第１の制御線と前記画素電極とを接続状態とし、前記メモリ回路から出力されるハイレベル信号により前記第２のトランジスタをオン状態に切り替えることで前記第２の制御線と前記画素電極とを接続状態とする駆動方法とすることもできる。
このようにスイッチ回路がＰ型とＮ型のトランジスタを備えている場合には、メモリ回路の１系統の出力でスイッチ回路の動作制御を行うことができる。

前記スイッチ回路が、いずれもＮ型トランジスタからなる第１及び第２のトランジスタを有し、前記第１の制御線が前記第１のトランジスタを介して前記画素電極と接続され、前記第２の制御線が前記第２のトランジスタを介して前記画素電極と接続されており、前記第２のステップにおいて、前記メモリ回路の第１の出力端子から出力されるハイレベル信号により前記第１のトランジスタをオン状態に切り替えることで前記第１の制御線と前記画素電極とを接続状態とし、前記メモリ回路の第２の出力端子から出力されるハイレベル信号により前記第２のトランジスタをオン状態に切り替えることで前記第２の制御線と前記画素電極とを接続状態とする駆動方法とすることもできる。
このようにスイッチ回路が２個のＮ型トランジスタからなる場合には、メモリ回路の２系統の出力を利用することで、同一チャネル型のトランジスタを用いてスイッチ回路を制御することができる。

前記スイッチ回路が、いずれもＰ型トランジスタからなる第１及び第２のトランジスタを有し、前記第１の制御線が前記第１のトランジスタを介して前記画素電極と接続され、前記第２の制御線が前記第２のトランジスタを介して前記画素電極と接続されており、前記第２のステップにおいて、前記メモリ回路の第１の出力端子から出力されるローレベル信号により前記第１のトランジスタをオン状態に切り替えることで前記第１の制御線と前記画素電極とを接続状態とし、前記メモリ回路の第２の出力端子から出力されるローレベル信号により前記第２のトランジスタをオン状態に切り替えることで前記第２の制御線と前記画素電極とを接続状態とする駆動方法とすることもできる。
このようにスイッチ回路が２個のＰ型トランジスタからなる場合にも、メモリ回路の２系統の出力を利用することで、同一チャネル型のトランジスタを用いてスイッチ回路を制御することができる。

前記第２のステップにおいて、前記第１及び第２の制御線に同一電位の信号を供給することで、すべての前記画素を同一階調とする駆動方法も採用できる。これにより、メモリ回路に保持されている画像データによらず、全黒表示又は全白表示することができるので、消費電力を抑えつつ画像の消去動作を実行することができる。

前記第２のステップにおいて、前記第１の制御線を電気的に切断されたハイインピーダンス状態とするとともに、前記第２の制御線に前記第２の電位を供給することで、前記表示部の少なくとも一部の前記画素を前記第１の階調から前記第２の階調に移行させる第１の表示ステップと、前記第１の制御線に前記第１の電位を供給するとともに前記第２の制御線を電気的に切断されたハイインピーダンス状態とすることで、前記表示部の少なくとも一部の前記画素を前記第２の階調から前記第１の階調に移行させる第２の表示ステップと、を有することが好ましい。
画素を第１の階調から第２の階調に移行させる場合の第１の制御線と、第２の階調から第１の階調へ移行させる場合の第２の制御線は、実質的に表示動作に寄与せず、むしろ画素電極間のリーク電流の経路となる。
そこでこのように、表示動作に寄与しない制御線を適宜ハイインピーダンス状態としながら表示を行う駆動方法とすれば、リーク経路を遮断してリーク電流をなくすことができ、低消費電力の駆動方法となる。また、リーク電流が生じないことから、画素電極における信頼性低下も生じない駆動方法となる。

前記第２のステップにおいて、前記第１及び第２の表示ステップを繰り返すことで表示画像の更新を行うことが好ましい。
第１の表示ステップでは例えば黒表示される画素のみが駆動され、第２の表示ステップでは例えば白表示される画素のみが駆動されるため、各表示ステップを画素の表示動作が完了するまで継続すると、表示すべき画像が視認されるまでに時間がかかる。
そこで、第１及び第２の表示ステップを交互に繰り返すことで、コントラストは低くなるが表示画像と同じ画像を表示部に現出させることができるので、使用者にストレスを与えることなく画像の更新を行うことができる。

前記第１の表示ステップと前記第２の表示ステップとの間に、前記第１及び第２の制御線を電気的に切断されたハイインピーダンス状態とするステップを有することが好ましい。
このような駆動方法とすれば、第１及び第２の制御線が画素に同時に接続されることが無くなるので、確実にリーク経路を遮断することができる。

前記第２のステップの後に、前記メモリ回路、前記スイッチ回路、及び前記対向電極を、電気的に切断されたハイインピーダンス状態とするステップを有することが好ましい。
このような駆動方法とすることで、画素における電流リークを防止し、表示を良好に保持できる電気泳動表示装置とすることができる。また電気泳動素子が電気的に孤立するので、画像を保持するときの消費電力を少なくすることができる。

本発明の電気泳動表示装置は、先に記載の本発明の駆動方法を実行する制御部を備えたことを特徴とする。この構成によれば、消費電力を低減し、また信頼性低下を生じさせずに表示動作を実行できる電気泳動表示装置を提供することができる。

本発明の電子機器は、先に記載の電気泳動表示装置を備えたことを特徴とする。この構成によれば、消費電力が抑えられ、信頼度に優れた表示装置を具備した電子機器を提供することができる。

（第１の実施形態）
以下、図面を用いて本発明における電気泳動表示装置１について説明する。
図１は本発明の実施形態に係る電気泳動表示装置１の構成図である。電気泳動表示装置１は表示部３と走査線駆動回路（画素駆動部）６と、データ線駆動回路（画素駆動部）７と、共通電源変調回路（電位制御部）８とコントローラ１０とを備えている。

表示部３には、画素２が、Ｙ軸方向に沿ってｍ個、Ｘ軸方向に沿ってｎ個のマトリクス状に形成されている。走査線駆動回路６は、表示部３をＸ軸方向に沿って延在する複数の走査線４（Ｙ１、Ｙ２、…、Ｙｍ）を介して画素２に接続されている。データ線駆動回路７は、表示部３をＹ軸方向に沿って延在する複数のデータ線５（Ｘ１、Ｘ２、…、Ｘｎ）を介して画素２に接続されている。共通電源変調回路８は、第１の制御線１１、第２の制御線１２、第１の電源線１３、第２の電源線１４、及び共通電極電源配線１５を介して画素２に接続されている。走査線駆動回路６、データ線駆動回路７、及び共通電源変調回路８はコントローラ１０により制御される。制御線１１、１２、電源線１３、１４、及び共通電極電源配線１５は、すべての画素２において共通配線として用いられる。

図２は、画素２の回路構成を示す図である。
画素２は、駆動用ＴＦＴ（Thin Film Transistor）２４（画素スイッチング素子）と、ＳＲＡＭ（Static Random Access Memory、メモリ回路）２５と、スイッチ回路３５と、画素電極（第１の電極）２１と、共通電極（対向電極、第２の電極）２２と、電気泳動素子２３とで構成される。

駆動用ＴＦＴ２４はＮ−ＭＯＳ（Negative Metal Oxide Semiconductor）で構成されている。駆動用ＴＦＴ２４のゲート部には走査線４、ソース側にはデータ線５、ドレイン側にはＳＲＡＭ２５がそれぞれ接続されている。駆動用ＴＦＴ２４は、走査線駆動回路６から走査線４を介して選択信号が入力される期間中、データ線５とＳＲＡＭ２５とを接続させることによって、データ線駆動回路７からデータ線５を介して入力される画像信号をＳＲＡＭ２５に入力させるために用いられる。

ＳＲＡＭ２５は２つのＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）２５ｐ１、２５ｐ２、及び２つのＮ−ＭＯＳ２５ｎ１、２５ｎ２によって構成されている。Ｐ−ＭＯＳ２５ｐ１、２５ｐ２のソース側に第１の電源線１３が接続され、Ｎ−ＭＯＳ２５ｎ１、２５ｎ２のソース側には第２の電源線１４が接続されている。したがって、Ｐ−ＭＯＳ２５ｐ１及びＰ−ＭＯＳ２５ｐ２のソース側が、ＳＲＡＭ２５の高電位電源端子ＰＨであり、Ｎ−ＭＯＳ２５ｎ１及びＮ−ＭＯＳｎ２のソース側がＳＲＡＭ２５の低電位電源端子ＰＬである。

またスイッチ回路３５は、第１のトランスファゲート３６と第２のトランスファゲート３７とを備えている。第１のトランスファゲート３６は、Ｐ−ＭＯＳ３６ｐとＮ−ＭＯＳ３６ｎとを備えている。第２のトランスファゲート３７は、Ｐ−ＭＯＳ３７ｐとＮ−ＭＯＳ３７ｎとを備えている。
第１のトランスファゲート３６のソース側は、第１の制御線１１と接続され、第２のトランスファゲート３７のソース側は、第２の制御線１２と接続されている。トランスファゲート３６、３７のドレイン側は、画素電極２１に接続されている。

ＳＲＡＭ２５は、駆動用ＴＦＴ２４のドレイン側と接続された入力端子Ｎ１と、スイッチ回路３５と接続された第１の出力端子Ｎ２及び第２の出力端子Ｎ３とを備えている。
ＳＲＡＭ２５のＰ−ＭＯＳ２５ｐ１のドレイン側及びＮ−ＭＯＳ２５ｎ１のドレイン側は、ＳＲＡＭ２５の入力端子Ｎ１として機能する。入力端子Ｎ１は、駆動用ＴＦＴ２４のドレイン側と接続されるとともに、ＳＲＡＭ２５の第２の出力端子Ｎ３（Ｐ−ＭＯＳ２５ｐ２のゲート部及びＮ−ＭＯＳ２５ｎ２のゲート部）と接続されている。
さらに、第２の出力端子Ｎ３は、第１のトランスファゲート３６のＮ−ＭＯＳ３６ｎのゲート部、及び第２のトランスファゲート３７のＰ−ＭＯＳ３７ｐのゲート部に接続されている。

ＳＲＡＭ２５のＰ−ＭＯＳ２５ｐ２のドレイン側及びＮ−ＭＯＳ２５ｎ２のドレイン側は、ＳＲＡＭ２５の第１の出力端子Ｎ２として機能する。
第１の出力端子Ｎ２は、Ｐ−ＭＯＳ２５ｐ１のゲート部及びＮ−ＭＯＳ２５ｎ１のゲート部と接続されるとともに、第１のトランスファゲート３６のＰ−ＭＯＳ３６ｐのゲート部、及び第２のトランスファゲート３７のＮ−ＭＯＳ３７ｎのゲート部に接続されている。

ＳＲＡＭ２５は、駆動用ＴＦＴ２４から送られた画像信号を保持するとともに、スイッチ回路３５に画像信号を入力するために用いられる。
スイッチ回路３５は、ＳＲＡＭ２５から入力された画像信号に基づいて、第１及び第２の制御線１１、１２の何れかを択一的に選択し、画素電極２１と接続させるセレクタとして機能する。このとき、第１及び第２のトランスファゲート３６、３７は、画像信号のレベルに応じて一方のみが動作する。

具体的には、画像信号としてＳＲＡＭ２５の入力端子Ｎ１にハイレベル（Ｈ）が入力されると、第１の出力端子Ｎ２からはローレベル（Ｌ）が出力されるので、第１の出力端子Ｎ２に接続されたトランジスタのうち、Ｐ−ＭＯＳ３６ｐが動作し、また第２の出力端子Ｎ３（入力端子Ｎ１）と接続されたＮ−ＭＯＳ３６ｎが動作してトランスファゲート３６が駆動される。したがって、第１の制御線１１と画素電極２１とが電気的に接続される。
一方、画像信号としてＳＲＡＭ２５の入力端子Ｎ１にローレベル（Ｌ）が入力されると、第１の出力端子Ｎ２からはハイレベル（Ｈ）が出力されるので、第１の出力端子Ｎ２に接続されたトランジスタのうち、Ｐ−ＭＯＳ３７ｎが動作し、また第２の出力端子Ｎ３（入力端子Ｎ１）と接続されたＮ−ＭＯＳ３７ｐが動作してトランスファゲート３７が駆動される。したがって、第２の制御線１２と画素電極２１とが電気的に接続される。
そして、動作した方のトランスファゲートを介して、制御線１１又は１２が画素電極２１と導通し、画素電極２１に電位が入力される。

電気泳動素子２３は、画素電極２１と共通電極２２との電位差によって、画像を表示させるものである。共通電極２２は、共通電極電源配線１５と接続されている。
図３は電気泳動表示装置１における表示部３の部分断面図である。表示部３は画素電極２１を備えた素子基板２８及び共通電極２２を備えた対向基板２９により、電気泳動素子２３を挟持する構成となっている。電気泳動素子２３は、複数のマイクロカプセル４０により構成されている。電気泳動素子２３は、接着剤３０を用いて両基板２８、２９の間で固定されている。すなわち、電気泳動素子２３と両基板２８、２９との間に接着剤層３０が形成されている。
なお、素子基板２８側の接着剤層３０は画素電極２１面と接着するために必用なものであるが、対向基板２９側の接着剤層３０については必須ではない。これは、あらかじめ、対向基板２９に対して、共通電極２２と複数のマイクロカプセル４０と対向基板２９側の接着剤層３０とを、一貫した製造工程で造り込んだあと、電気泳動シートととして取り扱う場合においては、接着剤層として必用となるのは、素子基板２８側の接着剤層３０のみとなる場合が想定されるからである。

素子基板２８は、例えばガラスやプラスティックなどからなる基板である。素子基板２８上に画素電極２１が形成され、画素電極２１はそれぞれの画素２ごとに矩形に形成されている。図示は省略しているが、各画素電極２１の間の領域や画素電極２１の下面（素子基板２８側の層）には、図１、２で示した走査線４、データ線５、制御線１１、１２、電源線１３、１４、共通電極電源配線１５、駆動用ＴＦＴ２４、ＳＲＡＭ２５、スイッチ回路３５などが形成されている。

対向基板２９は、画像を表示する側となるため、例えば、ガラス等の透光性を有する基板とされる。対向基板２９上に形成された共通電極２２には、透光性と導電性とを備えた材質が用いられ、例えばＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等が用いられる。
なお、電気泳動素子２３は、あらかじめ対向基板２９側に形成され、接着剤層３０までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３０側には、保護用の剥離紙が貼り付けられている。
製造工程においては、別途製造された、画素電極２１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３を形成している。このため、一般的な構成では、接着剤層３０は画素電極２１側のみに存在することになる。

図４は、マイクロカプセル４０の構成図である。マイクロカプセル４０は、例えば５０μｍ程度の粒径を有すると共にポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂によって形成されている。このマイクロカプセル４０は、共通電極２２と上述の画素電極２１との間に挟持されており、一つの画素内に複数のマイクロカプセル４０が縦横に配列された構成になっている。マイクロカプセル４０の周囲を埋めるように、当該マイクロカプセル４０を固定するバインダ（図示は省略）が設けられている。
マイクロカプセル４０の内部には、分散媒４１と、電気泳動粒子として複数の白色粒子４２、複数の黒色粒子４３の帯電粒子が封入されている。

分散媒４１は、白色粒子４２と黒色粒子４３とをマイクロカプセル４０内に分散させる液体である。
分散媒４１としては、例えば水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩又はその他の種々の油類等の単独又はこれらの混合物に界面活性剤等を配合したものを挙げることができる。

白色粒子４２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。
黒色粒子４３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。
このため、白色粒子４２及び黒色粒子４３は、分散媒４１中で画素電極２１と共通電極２２との間の電位差によって発生する電場中を移動することができる。

これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。

白色粒子４２及び黒色粒子４３は溶媒中のイオンによって覆われており、これらの粒子の表面にはイオン層４４が形成されている。帯電している白色粒子４２及び黒色粒子４３とイオン層４４との間には、電気二重層が形成されている。一般的に、白色粒子４２や黒色粒子４３などの帯電粒子は、１０ｋＨｚ以上の周波数の電界を印加しても、電界にほとんど反応せず、ほとんど移動しないことが知られている。帯電粒子の周りのイオンは、帯電粒子に比べて粒子径がはるかに小さいので、電界の周波数が１０ｋＨｚ以上の電界を印加すると電界に応じて移動することが知られている。

図５はマイクロカプセル４０の動作を説明した図である。ここでは、イオン層４４が形成されない理想的な場合を例に挙げて説明する。
画素電極２１と共通電極２２との間に、相対的に共通電極２２の電圧が高くなるように電圧を印加する。すると、図５（ａ）に示すように、正に帯電された黒色粒子４３はクーロン力によってマイクロカプセル４０内で画素電極２１側に引き寄せられる。一方、負に帯電された白色粒子４２はクーロン力によってマイクロカプセル４０内で共通電極２２側に引き寄せられる。この結果、マイクロカプセル４０内の表示面側（共通電極２２側）には白色粒子４２が集まることになり、表示面にはこの白色粒子４２の色（白色）が表示されることとなる。

逆に、画素電極２１と共通電極２２との間に相対的に画素電極２１の電位が高くなるように電圧を印加する。すると、図５（ｂ）に示すように、負に帯電された白色粒子４２がクーロン力によって画素電極２１側に引き寄せられる。また、正に帯電された黒色粒子４３はクーロン力によって共通電極２２側に引き寄せられる。この結果、マイクロカプセル４０の表示面側には黒色粒子４３が集まることになり、表示面にはこの黒色粒子４３の色（黒色）が表示されることとなる。

なお、白色粒子４２、黒色粒子４３に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示する電気泳動表示装置１とすることができる。

［第１の駆動方法］
次に、本実施形態に係る電気泳動表示装置１の駆動方法について、図面を用いて説明する。
図６は第１の駆動方法に係るタイミングチャートを示す図である。本図では、電源オフ期間ＳＴ１１、画像信号入力期間ＳＴ１２、黒色画像表示期間ＳＴ１３、白色画像表示期間ＳＴ１４、及び電源オフ期間ＳＴ１５の順序で動作を行い、画像が表示される様子を示している。これらの動作を表１にまとめる。

図６には、ＳＲＡＭ２５の高電位電源端子ＰＨの電位（第１の電源線１３の電位）Ｖｄｄと、第１の制御線１１の電位Ｓ１と、第２の制御線１２の電位Ｓ２と、共通電極電源配線１５の電位Ｖｃｏｍとが示されている。また、表１及び図６に示す具体的な電圧値（５Ｖ、１５Ｖ、０Ｖ等）は、説明を分かりやすくするために例示したに過ぎず、本発明の技術範囲を限定するものではない。

表１及び図６に示す電源オフ期間ＳＴ１１において、第１の電源線１３、第２の電源線１４、第１の制御線１１、第２の制御線１２、共通電極２２は、いずれも他の回路から電気的に切断された開放状態（ハイインピーダンス状態（Ｈｉ−Ｚ））となっている。このとき表示部３には、以前に表示された画像が保持されている。

次に、画像信号入力期間ＳＴ１２（第１のステップ）について説明する。
図２のＳＲＡＭ２５に対して、図１の共通電源変調回路８から、第１の電源線１３を介しておよそ５Ｖの電位（ハイレベル；Ｈ（５Ｖ）と示す。）を入力し、第２の電源線１４を介してローレベル（第２の電位）であるおよそ０Ｖの電位（Ｌ（０Ｖ）と示す。）を入力することで、ＳＲＡＭ２５を駆動させる。
このとき、第１の制御線１１、第２の制御線１２、及び共通電極電源配線１５は、共通電源変調回路８によって電気的に切断されている（Ｈｉ−Ｚ）。

図１の走査線駆動回路６は、走査線Ｙ１に選択信号を入力する。この選択信号により、走査線Ｙ１に接続された画素２の駆動用ＴＦＴ２４が駆動され、走査線Ｙ１に接続された画素２のＳＲＡＭ２５は、データ線Ｘ１、Ｘ２、…、Ｘｎにそれぞれ接続される。
図１のデータ線駆動回路７は、データ線Ｘ１、Ｘ２、…、Ｘｎに画像信号を供給することで、走査線Ｙ１に接続された画素２のＳＲＡＭ２５に画像信号を入力する。

画像信号が入力されると、走査線駆動回路６は、走査線Ｙ１への選択信号の供給を停止し、走査線Ｙ１に接続された画素２の選択状態を解除する。この動作を走査線Ｙｍに接続された画素２まで順次実行し、すべての画素２のＳＲＡＭ２５に画像信号を入力する。これにより、表示部３を構成する画素２のＳＲＡＭ２５に、画像データに対応する電位が記憶される。

次に、黒色画像表示期間ＳＴ１３（第２のステップ）に移行する。
第１の電源線１３（高電位電源端子ＰＨ）には、図１の共通電源変調回路８からハイレベル（第１の電位）であるおよそ１５Ｖの電位（Ｈ（１５Ｖ）と示す。）が供給される。そのため、５ＶでＳＲＡＭ２５に入力されている画像信号は、より高い電位（１５Ｖ）で保持される。
また、第１の制御線１１が共通電源変調回路８と電気的に接続され、第１の制御線１１にハイレベルの電位（Ｈ（１５Ｖ））が供給される。これにより、第１のトランスファゲート３６のソース側にはハイレベルが入力される。このとき第２の制御線１２は電気的に切断されたハイインピーダンス状態である。
共通電極２２には、共通電極電源配線１５を介して、ハイレベル（Ｈ（１５Ｖ））の期間とローレベル（Ｌ（０Ｖ））の期間とを一定周期で繰り返すパルス状の信号が入力される。

このとき、画像信号がハイレベルである画素２では、ＳＲＡＭ２５の第１の出力端子Ｎ２の電位はローレベルであり、第２の出力端子Ｎ３（入力端子Ｎ１）の電位はハイレベルである。したがって、第１のトランスファゲート３６が駆動されて、画素電極２１と第１の制御線１１が接続される。これにより、画素電極２１には、ハイレベルの電位（Ｈ（１５Ｖ））が入力される。
そして、パルス状の信号が入力されている共通電極２２の電位Ｖｃｏｍがローレベル（Ｌ（０Ｖ））のときに、両電極２１、２２の間に大きな電位差が発生し、図５（ｂ）に示したように、電気泳動素子２３の黒色粒子４３は共通電極２２に引き寄せられ、白色粒子４２は画素電極２１に引き寄せられる。その結果、この画素２には黒色が表示される。

これに対して、画像信号がローレベルである画素２では、ＳＲＡＭ２５の第１の出力端子Ｎ２の電位はハイレベルであり、第２の出力端子Ｎ３（入力端子Ｎ１）の電位はローレベルである。したがって、第２のトランスファゲート３７が駆動されて、画素電極２１と第２の制御線１２が接続される。ところが、第２の制御線１２は電気的に切断されているので、画素電極２１は、前の画像を表示する電位がそのまま保持される。その結果、この画素の電気泳動素子２３は動作せず、前の画像をそのまま保持する。

次に、白色画像表示期間ＳＴ１４（第２のステップ）について説明する。
白色画像表示期間ＳＴ１４に移行すると、図１の共通電源変調回路８は、第２の制御線１２にローレベル（Ｌ（０Ｖ））を供給する一方、第１の制御線１１を電気的に切断する（Ｈｉ−Ｚ）。これにより、第２のトランスファゲート３７のソース側に、第２の制御線１２からローレベルの電位（Ｌ（０Ｖ）が入力される。

このとき、画像信号がローレベルである画素２では、ＳＲＡＭ２５の第１の出力端子Ｎ２の電位はハイレベルであり、第２の出力端子Ｎ３（入力端子Ｎ１）の電位はローレベルである。したがって、第２のトランスファゲート３７が駆動されて、画素電極２１と第２の制御線１２が接続される。これにより、画素電極２１には、ローレベルの電位が入力される。
そして、パルス状の信号が入力されている共通電極２２の電位Ｖｃｏｍがハイレベル（Ｈ（１５Ｖ））のときに、両電極２１、２２の間に大きな電位差が発生し、図５（ａ）に示したように白色粒子４２は共通電極２２に引き寄せられ、黒色粒子４３は画素電極２１に引き寄せられる。その結果、この画素２には白色が表示される。

これに対して、画像信号がハイレベルである画素２では、ＳＲＡＭ２５の第１の出力端子Ｎ２の電位はローレベルであり、第２の出力端子Ｎ３（入力端子Ｎ１）の電位はハイレベルである。したがって、第１のトランスファゲート３６が駆動されて、画素電極２１と第１の制御線１１が接続される。ところが、第１の制御線１１は電気的に切断されているので、画素電極２１の電位が変動することはなく、上述した黒色画像表示期間ＳＴ１３に表示した黒色画像を保持する。

以上に説明した黒色画像表示期間ＳＴ１３及び白色画像表示期間ＳＴ１４では、共通電極２２に対して、ハイレベル（Ｈ）とローレベル（Ｌ）を所定の周期で繰り返す基準パルスを入力している。
このような駆動方法を本願においては「コモン振り駆動」と呼ぶ。また、コモン振り駆動の定義としては、画像書き替え期間において、共通電極２２にハイレベルとローレベルとを繰り返すパルスが少なくとも１周期以上印加される駆動方法のことである。

このコモン振り駆動方法によれば、黒色粒子と白色粒子をより確実に所望の電極に移動させることができるためコントラストを高めることができる。また画素電極と共通電極とに印加する電位をハイレベル（Ｈ）とローレベル（Ｌ）の２値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、画素電極２１のスイッチング素子としてＴＦＴ（Thin Film Transistor）を用いた場合には、低電圧駆動によりＴＦＴの信頼性を確保することができるというメリットがある。
なお、コモン振り駆動の周波数及び周期数は、電気泳動素子２３の仕様及び特性に応じて適宜定めることが好ましい。

以上により、表示部３に新しい画像が表示されると、電源オフ期間ＳＴ１５に移行する。
電源オフ期間ＳＴ１５に移行すると、図１に示した共通電源変調回路８は、第１の制御線１１、第２の制御線１２、第１の電源線１３（高電位電源端子ＰＨ）、第２の電源線１４（低電位電源端子ＰＬ）、及び共通電極共通配線１５を電気的に切断する。これにより画素２に接続された各配線がハイインピーダンス状態となる。

電源オフ期間ＳＴ１５を設けることで、電力を消費することなく画像を保持することができる。また、画素電極２１の電源である第１の制御線１１と第２の制御線１２とを電気的に切断することで、画素電極２１から配線に至るリーク経路が遮断されるので、リーク電流の低減にも有効である。

さらに、画像信号入力期間ＳＴ１２、黒色画像表示期間ＳＴ１３、白色画像表示期間ＳＴ１４、及び電源オフ期間ＳＴ１５（ＳＴ１１）を繰り返すことで、順次画像を更新して表示することができる。
なお、白色画像表示期間ＳＴ１３と黒色画像表示期間ＳＴ１４との順番を入れ替えても良い。

また、第１の制御線１１と第２の制御線１２とに供給する電位を互いに入れ替えることによって、反転画像を表示することができる。つまり、Ｓ１をローレベル、Ｓ２をハイレベルとすれば、すべての画素のＳＲＡＭ２５に対して反転画像信号を入力することなく、簡単な操作で表示画像の反転操作を行うことができる。

［リーク電流の防止］
図７、図８、図９は、図１の表示部３の隣接する画素２を模式的に表したものである。図７には、電源オフ期間ＳＴ１１、画像信号入力期間ＳＴ１２、及び電源オフ期間ＳＴ１５における画素２Ａ、２Ｂの状態が示されている。図８には、黒色画像表示期間ＳＴ１３における画素２Ａ、２Ｂの状態が示されている。図９には、白色画像表示期間ＳＴ１４における画素２Ａ、２Ｂの状態が示されている。

これらの図において図示左側に示した画素２Ａは、駆動用ＴＦＴ２４ａ、ＳＲＡＭ２５ａ、第１のトランスファゲート３６ａ及び第２のトランスファゲート３７ａを備えたスイッチ回路３５ａ、及び画素電極２１ａを備えている。図示右側に示した画素２Ｂは、駆動用ＴＦＴ２４ｂ、ＳＲＡＭ２５ｂ、第１のトランスファゲート３６ｂ及び第２のトランスファゲート３７ｂを備えたスイッチ回路３５ｂ、及び画素電極２１ｂを備えている。
なお、画素２Ａ、２Ｂに、図２に示した画素２との構成上の差異はなく、添字「Ａ」「Ｂ」は隣接画素を識別するために便宜的に付したものである。また、各構成要素に付した「ａ」「ｂ」の添字は、当該構成要素が画素２Ａ、２Ｂのいずれに属するのかを明確にするために付したものであり、他意はない。

図７、図８、図９では、隣接する画素２（２Ａ、２Ｂ）は異なった色を表示している。例えば、画素２Ａは黒を表示しており、画素２Ｂは白を表示している。
このとき、画素電極２１ａにはハイレベル（Ｈ）の電位が入力されており、画素電極２１ｂにはローレベル（Ｌ）が入力されている。隣接して配置された画素電極２１ａ、２１ｂの間には、大きな電位差による電場が発生しているので、画素電極２１ａ、２１ｂは、接着剤層３０を介してリーク電流を流そうとする。

しかし、前述した第１の駆動方法では、画像信号入力期間ＳＴ１２（図７）、黒色画像表示期間ＳＴ１３（図８）、白色画像表示期間ＳＴ１４（図９）、電源オフ期間ＳＴ１５（図７）において、図１の共通電源変調回路８により、２つの制御線１１、１２の少なくとも一方は電気的に切断されている。より詳細には、図７に示す状態では第１及び第２の制御線１１、１２の双方が電気的に切断されている。また、図８に示す状態では第２の制御線１２が電気的に切断されており、図９に示す状態では第１の制御線１１が電気的に切断されている。

このため、画素電極２１ａ、２１ｂの間にはリーク電流が流れない。よって、この駆動方法によれば、画素間のリーク電流を抑えることができる。このようにリーク電流を抑制できる作用について、図１０に示す従来回路と比較しつつ以下に説明する。

図１０は、従来回路を用いた時の回路構成を示す図である。本図では、隣接する２つの画素１０２Ａ、１０２Ｂを模式的に示している。

図１０左側に示す画素１０２Ａは、駆動用ＴＦＴ１２４ａ、ＳＲＡＭ１２５ａ、及び画素電極２１ａを備えている。図１０右側に示す画素１０２Ｂは、駆動用ＴＦＴ１２４ｂ、ＳＲＡＭ１２５ｂ、及び画素電極２１ｂを備えている。
ＳＲＡＭ１２５ａはＰ−ＭＯＳ１２５ａｐ１、１２５ａｐ２、Ｎ−ＭＯＳ１２５ａｎ１、１２５ａｎ２により構成されており、ＳＲＡＭ１２５ｂはＰ−ＭＯＳ１２５ｂｐ１、１２５ｂｐ２、Ｎ−ＭＯＳ１２５ｂｎ１、１２５ｂｎ２により構成されている。
すなわち、画素１０２Ａ、１０２Ｂは、図２に示した画素２からスイッチ回路３５を省略し、メモリ回路の出力端子と画素電極とを直接接続したものである。

隣接する画素１０２Ａ、１０２Ｂは異なった色を表示している。例えば、画素１０２Ａは黒を表示しており、画素１０２Ｂは白を表示している。
画素電極２１ａには、第１の電源線１３からＰ−ＭＯＳ１２５ａｐ２を介してハイレベル（Ｈ）の電位Ｖｄｄが入力されており、画素電極２１ｂには、第２の電源線１４からＮ−ＭＯＳ１２５ｂｎ１を介してローレベル（Ｌ）の電位Ｖｓｓが入力されている。

このとき画素電極２１ａ、２１ｂの間には大きな電位差による電場（横方向の電界）が発生する。これにより、第１の電源線１３から、ＳＲＡＭ１２５ａのＰ−ＭＯＳ１２５ａｐ２、画素電極２１ａ、接着剤層３０、画素電極２１ｂ、ＳＲＡＭ１２５ｂのＮ−ＭＯＳ１２５ｂｎ２を経由して、第２の電源線１４に至るリーク経路が形成され、画素１０２Ａ、１０２Ｂ間にリーク電流ＬＣが流れる。
そして、リーク電流ＬＣが流れると、装置全体の消費電力が増大する。またリーク電流が腐食電流となって画素電極２１ａ、２１ｂが腐食するおそれがあり、電気泳動表示装置としての信頼性に影響を与える。

これに対して、本発明の駆動方法では、黒色画像表示と白色画像表示とを行うとき、図２の制御線１１、１２の一方を電気的に切断するので、リーク電流が発生しない。

より詳細には、本発明の電気泳動表示装置では、図７に示したように、スイッチ回路３５ａ、３５ｂを設けたことにより、画素電極２１ａ、２１ｂは、ＳＲＡＭ２５ａ、２５ｂではなくスイッチ回路３５ａ、３５ｂを介して第１及び第２の制御線１１、１２から電位を供給されるようになっている。
したがって、画素電極２１ａ、２１ｂ間の電界により形成されるリーク経路は、図７から図９において、第１の制御線１１から、第１のトランスファゲート３６ａ、画素電極２１ａ、接着剤層３０、画素電極２１ｂ、第２のトランスファゲート３７ｂを経由して、第２の制御線１２に至る経路となる。

そして、本発明の駆動方法において、図７に示した電源オフ期間ＳＴ１１等では、第１及び第２の制御線１１、１２の双方が電気的に切断された状態である。また、図８及び図９に示した黒色画像表示期間ＳＴ１３及び白色画像表示期間ＳＴ１４では、第１及び第２の制御線１１、１２の一方が電気的に切断された状態である。したがって、上述したような第１の制御線１１から画素２Ａ、２Ｂを経由して第２の制御線１２に至るリーク経路は常に遮断されており、リーク電流は発生しない。

［第２の駆動方法］
次に、第２の駆動方法について説明する。第２の駆動方法は、第１の駆動方法をさらに工夫することで、より確実にリーク電流を防止できるようにした駆動方法である。したがって、図１１において第１の駆動方法と共通の期間には同一の符号を付し、重複する説明は省略する。

図１１は第２の駆動方法に係るタイミングチャートを示す図である。本図では、電源オフ期間ＳＴ１１、画像信号入力期間ＳＴ１２、黒色画像表示期間ＳＴ１３、表示画像保持期間ＳＴ２１、白色画像表示期間ＳＴ１４、表示画像保持期間ＳＴ２２及び電源オフ期間ＳＴ１５の順序で動作が行われることで、画像が表示される様子を示している。これらの動作を表２にまとめる。

図１１には、ＳＲＡＭ２５の高電位電源端子ＰＨの電位（第１の電源線１３の電位）Ｖｄｄと、第１の制御線１１の電位Ｓ１と、第２の制御線１２の電位Ｓ２と、共通電極電源配線１５の電位Ｖｃｏｍが示されている。また、表２及び図１１に示す具体的な電圧値（５Ｖ、１５Ｖ、０Ｖ等）は、説明を分かりやすくするために示したに過ぎず、本発明の技術範囲を限定するものではない。

前述した第１の駆動方法と異なるところは、黒色画像表示期間ＳＴ１３と、白色画像表示期間ＳＴ１４との間に、表示画像保持期間ＳＴ２１が設けられ、白色画像表示期間ＳＴ１４と電源オフ期間ＳＴ１５との間に表示画像保持期間ＳＴ２２が設けられている点である。そして、その他の期間における動作は第１の駆動方法における対応する期間と同様であるから、以下では黒色画像表示期間ＳＴ１３から表示画像保持期間ＳＴ２２までの期間について詳細に説明する。

黒色画像表示期間ＳＴ１３では、第１の制御線１１の電位Ｓ１はハイレベル（Ｈ（１５Ｖ））とされ、第２の制御線１２は電気的に切断されたハイインピーダンス状態とされる。また、共通電極２２（Ｖｃｏｍ）には、ハイレベル（Ｈ（１５Ｖ））とローレベル（Ｌ（０Ｖ））とを繰り返すパルス状の信号が入力される。これにより、第１の駆動方法と同様に、所定の画像信号（ハイレベル）が入力された画素２において黒表示が成される。

その後、表示画像保持期間ＳＴ２１に移行する。
表示画像保持期間ＳＴ２１では、図１の共通電源変調回路８によって、第１の制御線１１及び第２の制御線１２が電気的に切断され、これらの配線はハイインピーダンス状態（Ｈｉ−Ｚ）となる。このとき、共通電極２２にはパルス状の信号が入力され続けている。

その後、白色画像表示期間ＳＴ１４に移行すると、第１の制御線１１は電気的に切断されたハイインピーダンス状態を維持するが、第２の制御線１２には共通電源変調回路８からローレベル（Ｌ）が供給される。また、共通電極２２にはパルス状の信号が入力され続けている。これにより、第１の駆動方法と同様に、所定の画像信号（ローレベル）が入力された画素２において白表示が成される。

その後、さらに表示画像保持期間ＳＴ２２に移行する。かかる期間においても、先の表示画像保持期間ＳＴ２１と同様に、第１及び第２の制御線１１、１２が電気的に切断されたハイインピーダンス状態とされる。なお、本実施形態では表示画像保持期間ＳＴ２２においても共通電極２２にパルス状の信号を入力し続けているが、共通電極２２へのパルス入力を停止し、共通電極２２をハイインピーダンス状態としてもよい。

以上説明したように、本実施形態の駆動方法では、第１の制御線１１のみが接続されている黒色画像表示期間ＳＴ１３と、第２の制御線１２のみが接続されている白色画像表示期間ＳＴ１３との間に、第１及び第２の制御線１１，１２を両方とも切断してハイインピーダンス状態とする表示画像保持期間ＳＴ２１、２２をそれぞれ設けている。

第１及び第２の制御線１１、１２の切替え時に、瞬間的にでも両方が接続されると、画素間リークの経路が接続されるためリーク電流が発生する。しかし、この駆動方法により画像を表示させれば、第１の制御線１１と第２の制御線１２とを切替える前に必ず両方の配線を電気的に切断するので、図７から図９に示したように、第１及び第２の制御線１１、１２の少なくとも一方は必ず電気的に切断された状態となる。したがって、接着剤層３０を介したリーク経路が確実に遮断されるのでリーク電流は発生しない。

また本実施形態において、表示画像保持期間ＳＴ２２の後に、電源オフ期間ＳＴ１５に移行せず、再び黒色画像表示期間ＳＴ１３と白色画像表示期間ＳＴ１４とを繰り返してもよい。そしてこの場合において、黒色画像表示期間ＳＴ１３と白色画像表示期間ＳＴ１４の期間を短くし、繰り返し回数を増やせば、表示部３における黒表示と白表示とが短期間に繰り返されるので、更新された画像が早期に視認できる状態となる。
なお、繰り返される黒色画像表示期間ＳＴ１３と白色画像表示期間ＳＴ１４との間のすべての期間には、第１及び第２の制御線１１、１２をハイインピーダンス状態とする表示画像保持期間を設けることが好ましい。

本実施形態では、表示画像保持期間ＳＴ２２の直後に電源オフ期間ＳＴ１５に移行しているので、表示画像保持期間ＳＴ２２は必ずしも設けなくてよい。ただし、黒色画像表示期間ＳＴ１３とその直後の表示画像保持期間、及び白色画像表示期間ＳＴ１４とその直後の表示画像保持期間を、それぞれ一連の動作として備える構成とすれば、表示動作の後に必ず第１及び第２の制御線１１、１２をハイインピーダンス状態とする動作が挿入されるので、確実にリーク電流を防止できる駆動方法とすることができる。

［第３の駆動方法］
次に、第３の駆動方法について説明する。第３の駆動方法は、すべての画素２に白色、あるいは黒色を表示させる駆動方法である。すなわち、画像を消去する動作に適用できる駆動方法である。
図１２及び図１３は、第３の駆動方法に係るタイミングチャートの一例である。本例では、第１の駆動方法よって画像を表示させた後、画像を消去する様子を示している。

図１２及び図１３には、ＳＲＡＭ２５の高電位電源端子ＰＨの電位（第１の電源線１３の電位）Ｖｄｄと、第１の制御線１１の電位Ｓ１と、第２の制御線１２の電位Ｓ２と、共通電極電源配線１５の電位Ｖｃｏｍが示されている。また、図１２及び図１３に示す具体的な電圧値（５Ｖ、１５Ｖ、０Ｖ等）は、説明を分かりやすくするために示したに過ぎず、本発明の技術範囲を限定するものではない。

図１２では、第１の駆動方法による画像表示期間（１）と、第３の駆動方法による全黒消去期間（３−１）とを実行する。全黒消去期間（３−１）は、全画素への黒色画像表示期間ＳＴ３１と、電源オフ期間ＳＴ３２とを含む。

図１２に示すように、第１の駆動方法による画像表示期間（１）において画像表示動作が終了すると、すべての配線は電気的に切断されたハイインピーダンス状態となっている（電源オフ期間ＳＴ１５）。
この画像保持状態から、全黒消去期間（３−１）のうち、すべての画素２への黒色画像表示期間ＳＴ３１へ移行する。

黒色画像表示期間ＳＴ３１に移行すると、共通電源変調回路８は、第１の制御線１１、及び第２の制御線１２の両方にハイレベル（Ｈ（１５Ｖ））を入力する。
このとき、画素２は、それぞれのＳＲＡＭ２５に保持された画像信号によって、第１のトランスファゲート３６、又は第２のトランスファゲート３７が駆動されている。具体的には、画像信号がハイレベルである画素２では、ＳＲＡＭ２５の第１の出力端子Ｎ２の電位はローレベルであり、第２の出力端子Ｎ３（入力端子Ｎ１）の電位はハイレベルである。したがって、第１のトランスファゲート３６がオン状態となっており、画素電極２１と第１の制御線１１が接続されている。
一方、画像信号がローレベルである画素２では、ＳＲＡＭ２５の第１の出力端子Ｎ２の電位はハイレベルであり、第２の出力端子Ｎ３（入力端子Ｎ１）の電位はローレベルである。したがって、第２のトランスファゲート３７がオン状態となっており、画素電極２１と第２の制御線１２とが接続されている。

そして、両方の制御線１１、１２にハイレベルが供給されているので、すべての画素２の画素電極２１に対してハイレベルが入力される。また共通電極２２には、ハイレベルの期間とローレベルの期間とを繰り返すパルス状の信号が入力されている。
その結果、ＳＲＡＭ２５で保持されている画像信号の電位（ハイレベル／ローレベル）に関わらず、すべての画素２で黒色が表示される。その後、電源オフ期間ＳＴ３２に移行し、すべての画素２が黒表示された状態が保持される。

次に、図１３に示す駆動方法では、第１の駆動方法による画像表示期間（１）と、第３の駆動方法による全白消去期間（３−２）とを実行する。全黒消去期間（３−２）は、全画素への白色画像表示期間ＳＴ３３と、電源オフ期間ＳＴ３２とを含む。

図１３に示すように、第１の駆動方法による画像表示期間（１）の後の画像保持状態から、全白消去期間（３−２）のうち、すべての画素２への白色画像表示期間ＳＴ３３へ移行する。

白色画像表示期間ＳＴ３３に移行すると、共通電源変調回路８によって、第１の制御線１１、第２の制御線１２の両方にローレベル（Ｌ（０Ｖ））が入力される。また共通電極２２には、ハイレベルの期間とローレベルの期間とを繰り返すパルス状の信号が入力され、画素電極２１と共通電極２２との電位差に基づいて、すべての画素２において白色が表示される。その後、電源オフ期間ＳＴ３２に移行し、すべての画素２が白表示された状態が保持される。

図１４は、第３の駆動方法における隣接する２つの画素２Ａ、２Ｂの状態を示す図である。
上述したように、黒色画像表示期間ＳＴ３１及び白色画像表示期間ＳＴ３３では、第１及び第２の制御線１１、１２の双方が電気的に接続される。しかしながら、画素電極２１ａ、２１ｂは、両方にハイレベルが入力されるか、あるいは両方にローレベルが入力される。したがって、画素電極２１ａ、２１ｂ間に電位差が生じることはなく、リーク電流は流れない。

［第４の駆動方法］
次に、図１７を参照して第１実施形態に係る第４の駆動方法について説明する。
図１７は、第４の駆動方法に係るタイミングチャートを示す図である。図１７には、ＳＲＡＭ２５の高電位電源端子ＰＨの電位（第１の電源線１３の電位）Ｖｄｄと、第１の制御線１１の電位Ｓ１と、第２の制御線１２の電位Ｓ２と、共通電極電源配線１５の電位Ｖｃｏｍが示されている。また、図１７に示す具体的な電圧値（５Ｖ、１５Ｖ、０Ｖ等）は、説明を分かりやすくするために示したに過ぎず、本発明の技術範囲を限定するものではない。

第４の駆動方法は、先に説明した第１の駆動方法における電源オフ期間ＳＴ１５に代えて、表示画像保持期間（４）を設けた駆動方法である。したがって、図１７において第１の駆動方法と共通の期間については、同一の符号を付して重複する説明は省略する。

第１の駆動方法では、表示部３の表示画像を更新した後、すべての配線をハイインピーダンス状態とする電源オフ期間ＳＴ１５に移行することとしていた。これに対して第４の駆動方法では、インターバル期間ＳＴ４１と、リフレッシュ期間ＳＴ４２とが交互に設けられた表示画像保持期間（４）に移行する。つまり、表示画像を長時間にわたって良好なコントラストに保持できるようにする駆動方法である。

図１７に示すように、第１の駆動方法による白色画像表示期間ＳＴ１４が終了した後、インターバル期間ＳＴ４１に移行すると、第１の制御線１１、第２の制御線１２、及び共通電極２２は、共通電源変調回路８により電気的に切断されたハイインピーダンス状態とされる。その一方で、ＳＲＡＭ２５の高電位電源端子ＰＨ（第１の電源線１３）はハイインピーダンス状態とされず、１５Ｖから５Ｖに降圧されてハイレベルが保持される。また、図示は省略しているが、低電位電源端子ＰＬ（第２の電源線１４）の電位Ｖｓｓは、ローレベル（Ｌ（０Ｖ））に保持される。すなわち、インターバル期間ＳＴ４１において、ＳＲＡＭ２５は低電圧駆動の電源オン状態を維持しており、画像信号入力期間ＳＴ１２において入力された画像信号を保持している。

なお、高電位電源端子ＰＨの具体的な電圧値（１５Ｖ、５Ｖ）は一例であり、これらの電圧値に限定されるものではない。例えば、インターバル期間ＳＴ４１におけるＶｄｄは、ＳＲＡＭ２５に画像信号を保持できる範囲でさらに低い電位（例えば１Ｖ）とすることができる。

次に、インターバル期間ＳＴ４１に移行した後、所定時間の経過後に、リフレッシュ期間ＳＴ４２に移行する。リフレッシュ期間ＳＴ４２は、黒色画像表示期間ＳＴ４３と、白色画像表示期間ＳＴ４４とを含む。

まず、黒色画像表示期間ＳＴ４３に移行すると、ＳＲＡＭ２５の高電位電源端子ＰＨの電位Ｖｄｄが１５Ｖに引き上げられる。また、第１の制御線１１にハイレベル（Ｈ（１５Ｖ））が入力される。第２の制御線１２はハイインピーダンス状態のままである。

このとき、ハイレベルの画像信号を保持している画素２では、ＳＲＡＭ２５の出力に基づいて第１のトランスファゲート３６がオン状態となり、画素電極２１と第１の制御線１１とが接続される。これにより、画素電極２１に第１の制御線１１からハイレベル（Ｈ（１５Ｖ））が入力される。そして、共通電極２２にパルス状の信号が入力され、画素電極２１と共通電極２２との電位差に基づき画素２の黒表示動作が成される。
この黒表示動作により、黒表示の画素２において時間の経過に伴い低下しつつあったコントラストを、表示画像更新直後の状態にまで回復することができる。
なお、ローレベルの画像信号を保持してる画素２では、第２のトランスファゲート３７がオン状態となって第２の制御線１２と画素電極２１とが接続される。しかし、第２の制御線１２はハイインピーダンス状態であり、画素電極２１の電位は変動しない。したがってこの画素２では表示は変化しない。

次に、白色画像表示期間ＳＴ４４に移行すると、Ｖｄｄが１５Ｖに保持されたまま、第１の制御線１１がハイインピーダンス状態とされ、第２の制御線１２にローレベル（Ｌ（０Ｖ））が入力される。これにより、ローレベルの画像信号を保持している画素２において、ＳＲＡＭ２５の出力に基づき第２のトランスファゲート３７がオン状態となり、画素電極２１と第２の制御線１２とが接続される。これにより、画素電極２１にローレベルが入力される。そして、共通電極２２にはパルス状の信号が入力されているから、画素電極２１と共通電極２２との電位差に基づいて画素２の白表示動作が成される。
この白表示動作により、白表示の画素２において経時的に低下しつつあったコントラストを、表示画像更新直後の状態にまで回復することができる。
なお、白色画像表示期間ＳＴ４４では、黒表示の画素２の表示は変化しない。

以上のリフレッシュ期間ＳＴ４２において表示画像のコントラストを回復させた後は、再びインターバル期間ＳＴ４１に移行する。すなわち、ＳＲＡＭ２５の駆動電圧を低下させて最小限の消費電力で画像信号を保持しつつ、他の配線はハイインピーダンス状態としてリークを防止し、表示画像を長時間にわたり保持する。その後は、所定期間のインターバル期間ＳＴ４１と、リフレッシュ期間ＳＴ４２とを交互に繰り返せば、良好にコントラストを保持することができる。

以上説明したように、第４の駆動方法によれば、インターバル期間ＳＴ４１とリフレッシュ期間ＳＴ４２とを設けたことで、長期間にわたりコントラストを低下させることなく表示画像を保持することができる。また、インターバル期間ＳＴ４１において、ＳＲＡＭ２５の電源をオフせずに作動状態を保持しているので、ＳＲＡＭ２５に対する再度の画像信号入力を行うことなく、リフレッシュ動作を行わせることができ、画像信号の転送による電力消費を無くすことができる。さらに、インターバル期間ＳＴ４１では高電位電源端子ＰＨの電位Ｖｄｄを下げているので、表示画像保持期間（４）における消費電力の上昇を抑えることができる。

なお、インターバル期間ＳＴ４１の長さは特に限定されないが、時間を長くするとコントラストの低下幅が大きくなり、それに伴ってリフレッシュ期間ＳＴ４２を長くしなければならなくなる。また、リフレッシュ動作によるコントラスト変化が目立って視認されやすくなる。そこで、コントラストの低下が過度の生じない時点でリフレッシュ動作が成されるよう、インターバル期間ＳＴ４１の長さを設定するとよい。

また、リフレッシュ期間ＳＴ４２において、黒色画像表示期間ＳＴ４３と白色画像表示期間ＳＴ４４の順番は入れ替えてもよい。また、黒色画像表示期間ＳＴ４３と白色画像表示期間ＳＴ４４との間に、第１及び第２の制御線１１、１２を両方ハイインピーダンス状態とする期間を設けてもよい。
さらに、リフレッシュ期間ＳＴ４２として、黒表示と白表示とを同時に行う期間を設けてもよい。この場合には、リフレッシュ期間ＳＴ４２において、第１の制御線１１と第２の制御線１２とに同時に電位が入力され、共通電極２２にはパルス状の信号が入力される。この駆動方法では、第１及び第２の制御線１１、１２に同時に電位が入力されるためにリーク電流が発生しやすくなるが、画像のリフレッシュ動作は短時間で終了するため、表示画像の更新時に同様の駆動方法を用いる場合に比べて消費電力への影響は小さくなる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。本実施形態の電気泳動表示装置は、第１の実施形態では４つのトランジスタで構成されていたスイッチ回路３５に代えて、２つのトランジスタ（第１、第２のトランジスタ）で構成されたスイッチ回路を備えたものである。また以下では、第２実施形態の電気泳動表示装置について、構成を変更した複数の例（第１〜第３構成例）について説明する。

第１構成例は、第１のトランジスタにＰ−ＭＯＳを用い、第２のトランジスタにＮ−ＭＯＳを用いたスイッチ回路を備えた構成である。第２構成例は、第１及び第２のトランジスタのいずれにもＮ−ＭＯＳを用いたスイッチ回路を備えた構成である。第３構成例は、第１及び第２のトランジスタのいずれにもＰ−ＭＯＳを用いたスイッチ回路を備えた構成である。

［第１構成例］
図１８は、第２実施形態の第１構成例に係る電気泳動表示装置に備えられた画素３０２の回路構成図である。図１８に示す画素３０２は、図２に示した画素２のスイッチ回路３５に代えて、Ｐ−ＭＯＳ（第１のトランジスタ）３３６とＮ−ＭＯＳ（第２のトランジスタ）３３７とからなるスイッチ回路３３５を備えた構成である。したがって以下では、図２と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。

画素３０２において、スイッチ回路３３５は、ＳＲＡＭ２５の出力端子Ｎ２と、画素電極２１との間に接続されている。Ｐ−ＭＯＳ３３６のゲート端子とＮ−ＭＯＳ３３７のゲート端子とが互いに接続されるとともにＳＲＡＭ２５の出力端子Ｎ２と接続されている。Ｐ−ＭＯＳ３３６のソース端子は第１の制御線１１と接続され、ドレイン端子は画素電極２１と接続されている。Ｎ−ＭＯＳ３３７のソース端子は第２の制御線１２と接続され、ドレイン端子は画素電極２１と接続されている。

上記構成の画素３０２では、画像信号としてハイレベル（Ｈ）が入力されると、ＳＲＡＭ２５の出力端子Ｎ２からローレベル電位（Ｖｓｓ）が出力される。これによりＰ−ＭＯＳ３３６がオン状態となり、第１の制御線１１と画素電極２１とが接続される。
一方、画像信号としてローレベル（Ｌ）が入力されると、ＳＲＡＭ２５の出力端子Ｎ２からハイレベル電位（Ｖｄｄ）が出力される。これによりＮ−ＭＯＳ３３７がオン状態となって第２の制御線１２と画素電極２１とが接続される。

したがって、本実施形態に係る画素３０２は、先の実施形態に係る画素２と同様に、ＳＲＡＭ２５に入力された画像信号の電位に基づいてスイッチ回路３３５を動作させ、第１の制御線１１又は第２の制御線１２と画素電極２１とを接続することで、画素電極２１に第１又は第２の制御線１１、１２の電位Ｓ１、Ｓ２を入力するようになっている。

［駆動方法］
次に、第１構成例に係る電気泳動表示装置の駆動方法について、表３及び図１９から図２９を参照して説明する。本実施形態では、電気泳動表示装置の複数の駆動形態（正画像表示、反画像表示、全白表示、全黒表示）について説明する。

表３は、正画像表示（画像データと一致する階調表示）、反画像表示（画像データを階調反転させた表示）、全白表示（すべての画素を白表示）、全黒表示（すべての画素を黒表示）の各動作において、画素３０２に入力される電位を比較して示す表である。

なお、表３において、「画像信号」はデータ線５に入力されるハイレベル（Ｈ）又はローレベル（Ｌ）の電位である。また、表３及び図１９から図２９において、「ＶＨ」は、第１の制御線１１又は第２の制御線１２に供給されるハイレベル電位であり、「ＶＬ」は、第１の制御線１１又は第２の制御線１２に供給されるローレベル電位である。「Ｖｔｈｐ」は、Ｐ−ＭＯＳ３３６のしきい値電圧であり、「Ｖｔｈｎ」はＮ−ＭＯＳ３３７のしきい値電圧である。

＜正画像表示＞
図１９は、正画像表示におけるタイミングチャートを示す図である。図２０及び図２１は、正画像表示における隣接する２画素の状態を示す図である。

以下では、表示部３を構成する画素３０２のうち、図２０に示す隣接する２つの画素３０２Ａ、３０２Ｂを対象として説明する。画素３０２Ａは黒表示される画素であり、画素３０２Ｂは白表示される画素である。
なお、図２０及び図２１に示す構成要素の符号に付した「Ａ」「Ｂ」「ａ」「ｂ」の添字は、隣接して配置された２つの画素３０２Ａ、３０２Ｂと、それらの画素に属する構成要素を明確に識別するために付したものであり、図１８に示した画素３０２との構成上の差異はない。

図１９には、第１の制御線１１の電位Ｓ１と、第２の制御線１２の電位Ｓ２と、黒表示される画素３０２Ａにおける画素電極２１ａの電位Ｖａと、白表示される画素３０２Ｂにおける画素電極２１ｂの電位Ｖｂと、共通電極２２の電位Ｖｃｏｍとが示されている。

図１９に示す正画像表示のシーケンスは、正画像表示期間ＳＴ１００と、電源オフ期間ＳＴ１５０とを含む。正画像表示期間ＳＴ１００では、黒色画像表示期間ＳＴ１０１と、白色画像表示期間ＳＴ１０２とを順次実行する。
図２０には、黒色画像表示期間ＳＴ１０１における画素３０２Ａ、３０２Ｂの状態が示されている。また図２１には、白色画像表示期間ＳＴ１０２における画素３０２Ａ、３０２Ｂの状態が示されている。

なお、図示は省略しているが、正画像表示期間ＳＴ１００の前に、画素３０２への画像信号の入力が行われる。画像信号の入力に際しての動作は、先の第１実施形態において図６を参照して説明した画送信号入力期間ＳＴ１２と同様であるから、ここでは説明を省略する。
そして、以下の各駆動形態の説明では、画素３０２ＡのＳＲＡＭ２５ａにハイレベル（Ｌ）の画像信号が保持され、画素３０２ＢのＳＲＡＭ２５ｂにはローレベル（Ｌ）の画像信号が保持されているものとして説明する。

まず、正画像表示期間ＳＴ１００のうち黒色画像表示期間ＳＴ１０１では、図１９及び図２０に示すように、第１の制御線１１にハイレベル電位ＶＨが供給され、第２の制御線１２は電気的に切断されたハイインピーダンス状態（Ｈｉ−Ｚ）とされる。

そして、ハイレベル（Ｈ）の画像信号を保持している画素３０２Ａでは、ＳＲＡＭ２５ａの出力端子Ｎ２からローレベル電位Ｖｓｓが出力される。これによりＰ−ＭＯＳ３３６ａがオン状態となって第１の制御線１１と画素電極２１ａとが電気的に接続され、画素電極２１ａにハイレベル電位ＶＨが入力される。
一方、ローレベル（Ｌ）の画像信号を保持している画素３０２Ｂでは、ＳＲＡＭ２５ｂの出力端子Ｎ２からハイレベル電位Ｖｄｄが出力され、Ｎ−ＭＯＳ３３７ｂがオン状態となる。しかし第２の制御線１２はハイインピーダンス状態であるから、画素電極２１ｂはハイインピーダンス状態のままである。

また、共通電極２２には、ハイレベル（ＶＨ）の期間とローレベル（ＶＬ）の期間とを所定周期で繰り返すパルス状の信号が入力される。
以上により、共通電極２２と画素電極２１ａ、２１ｂとの電位差に基づき、画素３０２Ａが黒表示され、画素３０２Ｂの表示は変化しない。

次に、白色画像表示期間ＳＴ１０２では、図１９及び図２１に示すように、第１の制御線１１が電気的に切断されたハイインピーダンス状態とされ、第２の制御線１２にローレベル電位ＶＬが供給される。これにより、Ｐ−ＭＯＳ３３６ａを介して第１の制御線１１と接続された画素電極２１ａがハイインピーダンス状態とされる一方、Ｎ−ＭＯＳ３３７ｂを介して第２の制御線１２と接続された画素電極２１ｂにローレベル電位ＶＬが入力される。また、共通電極２２にはパルス状の信号が入力され続けている。
以上により、画素３０２Ａの表示は保持されたまま、画素３０２Ｂが白表示される。

その後、電源オフ期間ＳＴ１５０に移行すると、少なくとも第１及び第２の制御線１１、１２が電気的に切断されたハイインピーダンス状態となり、正画像表示期間ＳＴ１００において書き込まれた画像が保持される。なお、電源オフ期間ＳＴ１５０において、走査線４やデータ線５をハイインピーダンス状態としてもよい。

また、第１及び第２の電源線１３、１４をハイインピーダンス状態としてＳＲＡＭ２５を電源オフ状態とすることもできる。ただし、正画像表示期間ＳＴ１００の後に、ＳＲＡＭ２５に入力された画像信号に基づく動作を行う場合（例えば、表示を反転させる動作や表示のリフレッシュ動作など）には、ＳＲＡＭ２５のみを電源オン状態としておく。これにより、他の動作を行う際に再度の画像信号の転送が不要になる。またこのとき、ＳＲＡＭ２５の電源電圧（Ｖｄｄ）を、記憶した電位を保持できる最低限度の電源電圧とすれば、ＳＲＡＭ２５の動作に伴う消費電力を抑えることができる。

以上に説明したように、第１構成例に係る電気泳動表示装置は、先の第１実施形態に係る電気泳動表示装置と同様のシーケンスにより画像の表示を行うことができる。
また、図２０及び図２１に示すように、黒色画像表示期間ＳＴ１０１では第２の制御線１２がハイインピーダンス状態とされ、白色画像表示期間ＳＴ１０２では第１の制御線１１がハイインピーダンス状態とされるため、隣接する画素電極２１ａ、２１ｂ間の横方向電界によるリーク経路は常に遮断されており、隣接画素間の電位差によるリーク電流は発生しない。

＜反画像表示＞
次に、反画像表示について、表３及び図２２から図２４を参照して説明する。
反画像表示は、表３に示すように、第１及び第２の制御線１１、１２の電位（ＶＨ、ＶＬ）を互いに入れ替える以外は正画像表示と同様の動作で実行することができる。

図２２は、反画像表示におけるタイミングチャートを示す図である。図２３及び図２４は、反画像表示における隣接する２画素の状態を示す図であって、正画像表示における図２０及び図２１に相当する図である。
図２２には、正画像表示期間ＳＴ１００と、電源オフ期間ＳＴ１５０と、反画像表示期間ＳＴ１１０と、電源オフ期間ＳＴ１５１とが示されている。つまり、図２２には、正画像表示を行った後、その表示を反転させるシーケンスが示されている。

反画像表示期間ＳＴ１１０は、黒表示の画素を白表示に反転させる白色反転表示期間ＳＴ１１１と、白表示の画素を黒表示に反転させる黒色反転表示期間ＳＴ１１２とを含む。
図２３には、白色反転表示期間ＳＴ１１１における画素３０２Ａ、３０２Ｂの状態が示されている。図２４には、黒色反転表示期間ＳＴ１１２における画素３０２Ａ、３０２Ｂの状態が示されている。

正画像表示期間ＳＴ１００の後の電源オフ期間ＳＴ１５０では、画素３０２Ａが黒表示され、画素３０２Ｂが白表示されている。そして、電源オフ期間ＳＴ１５０から白色反転表示期間ＳＴ１１１に移行すると、第１の制御線１１にローレベル電位ＶＬが供給される一方、第２の制御線１２は電気的に切断されたハイインピーダンス状態とされる。

ハイレベル（Ｈ）の画像信号を保持している画素３０２Ａでは、Ｐ−ＭＯＳ３３６ａがオン状態となって第１の制御線１１と画素電極２１ａとが電気的に接続され、画素電極２１ａにローレベル電位（ＶＬ＋Ｖｔｈｐ）が入力される。

ここで、画素電極２１ａに対して第１の制御線１１の電位ＶＬではなく、電位（ＶＬ＋Ｖｔｈｐ）が入力されるのは、以下の理由による。
Ｐ−ＭＯＳ３３６ａにおいて、そのソース端子の電位（第１の制御線１１の電位）とゲート端子の電位（出力端子Ｎ２の電位）との電位差Ｖｇｓが、Ｐ−ＭＯＳ３３６ａのしきい値電圧Ｖｔｈｐよりも大きければ、Ｐ−ＭＯＳ３３６ａはオン状態となる。しかし、電位差Ｖｇｓがしきい値電圧Ｖｔｈｐよりも小さくなるとＰ−ＭＯＳ３３６ａはオフ状態となってしまうので、ドレイン電位は、Ｐ−ＭＯＳ３３６ａがオン状態を維持できる最低電位（ＶＬ＋Ｖｔｈｐ）までしか低下せず、この電位が画素電極２１ａのローレベル電位として入力される。

そして、共通電極２２にハイレベル電位（ＶＨ−Ｖｔｈｎ）の期間とローレベル電位（ＶＬ＋Ｖｔｈｐ）の期間とを所定周期で繰り返すパルス状の信号が入力される。これにより、正画像表示期間ＳＴ１００で黒表示されていた画素３０２Ａが白表示に反転される。
一方、ローレベル（Ｌ）の画像信号を保持している画素３０２Ｂでは、Ｎ−ＭＯＳ３３７ｂがオン状態となって第２の制御線１２と画素電極２１ｂとが電気的に接続され、画素電極２１ｂはハイインピーダンス状態となり、白表示が保持される。

次に、黒色反転表示期間ＳＴ１１２に移行すると、図２２及び図２４に示すように、第１の制御線１１が電的に切断されたハイインピーダンス状態とされ、第２の制御線１２にはハイレベル電位ＶＨが供給される。

ハイレベル（Ｈ）の画像信号を保持している画素３０２Ａでは、第１の制御線１１と画素電極２１ａとが電気的に接続されて画素電極２１ａはハイインピーダンス状態となる。
一方、ローレベル（Ｌ）の画像信号を保持している画素３０２Ｂでは、第２の制御線１２と画素電極２１ｂとが電気的に接続され、画素電極２１ｂにハイレベル電位（ＶＨ−Ｖｔｈｎ）が入力される。

ここで、画素電極２１ｂに第２の制御線１２の電位ＶＨではなく電位（ＶＨ−Ｖｔｈｎ）が入力されるのは、以下の理由による。
Ｎ−ＭＯＳ３３７ｂのゲート端子の電位（出力端子Ｎ２の電位）とソース端子の電位（第２の制御線１２の電位）との電位差ＶｇｓがＮ−ＭＯＳ３３７ｂのしきい値電圧Ｖｔｈｎよりも大きい場合はＮ−ＭＯＳ３３７ｂがオン状態となる。しかし、電位差Ｖｇｓがしきい値電圧Ｖｔｈｎよりも小さくなるとＮ−ＭＯＳ３３７ｂはオフ状態となるので、ドレイン電位は、Ｎ−ＭＯＳ３３７ｂがオン状態を維持できる最高電位（ＶＨ−Ｖｔｈｐ）までしか上昇せず、この電位が画素電極２１ｂのハイレベル電位として入力される。

そして、共通電極２２には、ハイレベル（ＶＨ−Ｖｔｈｎ）の期間とローレベル（ＶＬ＋Ｖｔｈｐ）の期間とを所定周期で繰り返すパルス状の信号が入力され続けている。これにより、正画像表示期間ＳＴ１００で白表示されていた画素３０２Ｂが図２４に示すように黒表示に反転される。

その後、電源オフ期間ＳＴ１５１に移行すると、画素３０２Ａ、３０２Ｂに接続されているすべての配線が電気的に切断されたハイインピーダンス状態となり、反画像表示期間ＳＴ１１０において書き込まれた反転画像が保持される。

なお、反画像表示期間ＳＴ１１０において、共通電極２２に入力されるハイレベル電位とローレベル電位を、それぞれ第１の制御線１１の電位（ＶＬ）、第２の制御線１１の電位（ＶＨ）と異ならせているのは、白色反転表示期間ＳＴ１１１における画素３０２Ａの画素電極２１ａの電位Ｖａが（ＶＬ＋Ｖｔｈｐ）となり、黒色反転表示期間ＳＴ１１２における画素３０２Ｂの画素電極２１ｂの電位Ｖｂが（ＶＨ−Ｖｔｈｎ）となるためである。

さらに詳細には、共通電極２２に入力するパルスのローレベル電位をＶＬとすると、画素電極２１ｂがローレベル電位（ＶＬ＋Ｖｔｈｐ）である画素３０２Ａにおいて、共通電極２２のローレベル電位が画素電極２１のローレベル電位よりも低くなる。そうすると、本来白表示動作が成される画素３０２Ａにおいて、黒表示動作と同様の電界が形成される。これにより、白表示動作中の画素において白色粒子が共通電極２２から離れる方向に移動し、表示品質が低下する。
また、共通電極２２に入力するパルスのハイレベル電位をＶＨとすると、画素電極２１ａがハイレベル電位（ＶＨ−Ｖｔｈｎ）である画素３０２Ａにおいて、共通電極２２のハイレベル電位が画素電極２１のハイレベル電位よりも高くなる。そうすると、黒表示動作中の画素３０２Ｂにおいて黒色粒子が共通電極２２から離れる方向に移動し、表示品質が低下する。
このような理由から、本発明では、共通電極２２に印加するパルスの電位を、画素電極２１ａのローレベル電位（ＶＬ＋Ｖｔｈｐ）、及び画素電極２１ｂのハイレベル電位（ＶＨ−Ｖｔｈｎ）に合わせて調整しているのである。

なお、Ｐ−ＭＯＳ３３６ａ、Ｎ−ＭＯＳ３３７ｂにおいて電位差Ｖｇｓを十分に確保できれば、上述したようなしきい値電圧分のドレイン電位の変動は生じない。しかしながら、電気泳動素子２３に印加する電位差を確保するために正電源のみで各回路の駆動電圧を構成した場合、ＳＲＡＭ２５のローレベル電位Ｖｓｓと第１の制御線１１のローレベル電位ＶＬとが同電位（例えば０Ｖ）になり、ＳＲＡＭ２５のハイレベル電位Ｖｄｄと第２の制御線１２のハイレベル電位ＶＨとが同電位（例えば１５Ｖ）になる。そうすると上述したようなドレイン電位の変動が生じるので、本実施形態では、このドレイン電位の変動が表示に不具合を生じさせないよう、共通電極２２の電位を調整しているのである。

以上説明したように、第１構成例に係る電気泳動表示装置では、第１の制御線１１と第２の制御線１２の電位を正画像表示のときとは逆にすることで、容易に表示画像を反転させることができる。つまり、表示画像を反転させるために画像データを再度転送する必要が無く、消費電力を抑えつつ多彩な表示を行うことができる。

また、図２３及び図２４に示すように、白色反転表示期間ＳＴ１１１では第２の制御線１２がハイインピーダンス状態とされ、黒色反転表示期間ＳＴ１１２では第１の制御線１１がハイインピーダンス状態とされるため、隣接する画素電極２１ａ、２１ｂ間の横電界によるリーク経路は常に遮断されており、隣接画素間の電位差によるリーク電流は発生しない。

＜全白表示＞
次に、全白表示について、表３、図２５、図２６を参照して説明する。
全白表示は、表３に示すように、第１の制御線１１と第２の制御線１２の双方にローレベル電位ＶＬを供給することにより行う。

図２５は、全白表示におけるタイミングチャートを示す図であって、先の反画像表示における図２２に相当する図である。図２５には、正画像表示期間ＳＴ１００と、電源オフ期間ＳＴ１５０と、全白表示期間ＳＴ１２０と、電源オフ期間ＳＴ１５１とが示されている。つまり、図２５には、正画像表示を行った後、全白表示により表示画像を消去するシーケンスが示されている。
図２６は、全白表示期間ＳＴ１２０における画素３０２Ａ、３０２Ｂの状態が示されている。

正画像表示期間ＳＴ１００の後の電源オフ期間ＳＴ１５０では、画素３０２Ａが黒表示され、画素３０２Ｂが白表示されている。そして、電源オフ期間ＳＴ１５０から全白表示期間ＳＴ１２０に移行すると、第１の制御線１１と第２の制御線１２の双方にローレベル電位ＶＬが供給される。

ハイレベル（Ｈ）の画像信号を保持している画素３０２Ａでは、Ｐ−ＭＯＳ３３６ａがオン状態となって第１の制御線１１と画素電極２１ａとが電気的に接続され、画素電極２１ａにローレベル電位（ＶＬ＋Ｖｔｈｐ）が入力される。
一方、ローレベル（Ｌ）の画像信号を保持している画素３０２Ｂでは、Ｎ−ＭＯＳ３３７ｂがオン状態となって第２の制御線１２と画素電極２１ｂとが電気的に接続され、画素電極２１ｂにローレベル電位ＶＬが入力される。
そして、共通電極２２にハイレベル電位ＶＨの期間とローレベル電位（ＶＬ＋Ｖｔｈｐ）の期間とを所定周期で繰り返すパルス状の信号が入力される。
これにより、共通電極２２がハイレベルである期間に、画素電極２１と共通電極２２との電位差に基づき電気泳動素子２３が駆動され、正画像表示期間ＳＴ１００で黒表示されていた画素３０２Ａが白表示される。また、元が白表示である画素３０２Ｂの表示は変化しないので、すべての画素が白表示となる。

また、全白表示においても、画素電極２１ａのローレベル電位が（ＶＬ＋Ｖｔｈｐ）であるため、共通電極２２に入力するパルスのローレベル電位を、（ＶＬ＋Ｖｔｈｐ）に調整している。これにより、表示に不具合が生じるのを防止している。
また全白表示においては、図２６に示すように、第１及び第２の制御線１１、１２の両方に同時にローレベル電位が入力されており、隣接する画素電極間にも若干ながら電位差（Ｖｔｈｐ）が生じるが、リーク経路の両端となる第１の制御線１１と第２の制御線１２とが同電位であるため、リーク電流は発生しない。

＜全黒表示＞
次に、全黒表示について、表３、図２７、図２８を参照して説明する。
全黒表示は、表３に示すように、第１の制御線１１と第２の制御線１２の双方にハイレベル電位ＶＨを供給することにより行う。

図２７は、全黒表示におけるタイミングチャートを示す図であって、先の反画像表示における図２２に相当する図である。図２７には、正画像表示期間ＳＴ１００と、電源オフ期間ＳＴ１５０と、全黒表示期間ＳＴ１３０と、電源オフ期間ＳＴ１５１とが示されている。つまり、図２７には、正画像表示を行った後、全黒表示により表示画像を消去するシーケンスが示されている。
図２８は、全黒表示期間ＳＴ１３０における画素３０２Ａ、３０２Ｂの状態が示されている。

正画像表示期間ＳＴ１００の後の電源オフ期間ＳＴ１５０では、画素３０２Ａが黒表示され、画素３０２Ｂが白表示されている。そして、電源オフ期間ＳＴ１５０から全黒表示期間ＳＴ１３０に移行すると、第１の制御線１１と第２の制御線１２の双方にハイレベル電位ＶＨが供給される。

ハイレベル（Ｈ）の画像信号を保持している画素３０２Ａでは、Ｐ−ＭＯＳ３３６ａがオン状態となって第１の制御線１１と画素電極２１ａとが電気的に接続され、画素電極２１ａにハイレベル電位ＶＨが入力される。
一方、ローレベル（Ｌ）の画像信号を保持している画素３０２Ｂでは、Ｎ−ＭＯＳ３３７ｂがオン状態となって第２の制御線１２と画素電極２１ｂとが電気的に接続され、画素電極２１ｂにハイレベル電位ＶＨ−Ｖｔｈｎが入力される。
そして、共通電極２２にハイレベル電位（ＶＨ−Ｖｔｈｎ）の期間とローレベル電位ＶＬの期間とを所定周期で繰り返すパルス状の信号が入力される。
これにより、共通電極２２がローレベルである期間に、画素電極２１と共通電極２２との電位差に基づき電気泳動素子２３が駆動され、正画像表示期間ＳＴ１００で白表示されていた画素３０２Ｂが黒表示される。また、元が黒表示である画素３０２Ａの表示は変化しないので、すべての画素が黒表示となる。

また、全黒表示においても、画素電極２１ｂのハイレベル電位が（ＶＨ−Ｖｔｈｎ）であるため、共通電極２２に入力するパルスのハイレベル電位を、（ＶＨ−Ｖｔｈｎ）に調整している。これにより、表示に不具合が生じるのを防止している。
また全黒表示においては、図２８に示すように、第１及び第２の制御線１１、１２の両方に同時にハイレベル電位ＶＨが入力されており、隣接する画素電極の間にも若干ながら電位差（Ｖｔｈｎ）が生じるが、リーク経路の両端となる第１の制御線１１と第２の制御線１２とが同電位であるため、リーク電流は発生しない。

以上、詳細に説明したように、第１構成例に係る電気泳動表示装置では、２個のトランジスタのみで構成されたスイッチ回路３３５を備えていることで、図２に示した第１実施形態に係る画素２と比較して画素回路の構成を簡素化でき、トランジスタ数の削減によって面積を小さくすることができる。したがって、１画素当たりの占有面積を小さくすることができ、画素の高精細化に容易に対応できる電気泳動表示装置を実現することができる。また、トランジスタを少なくすることで、通電時の寄生容量が低減できるので、消費電力を削減することができる。

また、トランジスタ数の削減によって生じる可能性がある表示の不具合についても効果的に防止できるようになっている。すなわち、画素電極２１に入力される電位の変化に応じて共通電極２２に入力するパルスの電位を調整しており、これにより、電気泳動素子に逆向きの電界が作用して表示品質が低下するのを防止することができる。

なお、本実施形態では、共通電極２２のハイレベル電位を（ＶＨ−Ｖｔｈｎ）とし、ローレベル電位を（ＶＬ＋Ｖｔｈｐ）としているが、共通電極２２のハイレベル電位は（ＶＨ−Ｖｔｈｎ）よりも低い電位としてもよく、ローレベル電位は（ＶＬ＋Ｖｔｈｐ）よりも高い電位としてもよい。これは、Ｐ−ＭＯＳ３３６及びＮ−ＭＯＳ３３７のゲートソース間の電位差ＶｇｓがＶｔｈｐ、Ｖｔｈｎに近くなると、ドレイン電位の飽和に時間がかかるため、共通電極２２へのパルス入力を開始した時点でドレイン電位が飽和していない状態となることも想定されるからである。
この場合、画素電極２１のハイレベル電位が上記の電位（ＶＨ−Ｖｔｈｎ）よりも低く、ローレベル電位が上記の電位（ＶＬ＋Ｖｔｈｐ）よりも高くなる。そこで、表示の不具合が生じるのをより確実に防止するために、共通電極２２のハイレベル電位を（ＶＨ−Ｖｔｈｎ）より若干低く、ローレベル電位を（ＶＬ＋Ｖｔｈｐ）より若干高く設定しておくことが好ましい。

［第２構成例］
次に第２実施形態の第２構成例について説明する。
図２９は、第２構成例に係る電気泳動表示装置に備えられた画素４０２の回路構成図である。図２９に示す画素４０２は、図２に示した画素２のスイッチ回路３５に代えて、Ｎ−ＭＯＳ（第１のトランジスタ）４３６とＮ−ＭＯＳ（第２のトランジスタ）４３７とからなるスイッチ回路４３５を備えた構成である。以下では、図２と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。

画素４０２において、スイッチ回路４３５は、ＳＲＡＭ２５と画素電極２１との間に接続されている。Ｎ−ＭＯＳ４３６のゲート端子はＳＲＡＭ２５の第２の出力端子Ｎ３と接続され、Ｎ−ＭＯＳ４３７のゲート端子はＳＲＡＭ２５の第１の出力端子Ｎ２と接続されている。Ｎ−ＭＯＳ４３６のソース端子は第１の制御線１１と接続され、ドレイン端子は画素電極２１と接続されている。Ｎ−ＭＯＳ４３７のソース端子は第２の制御線１２と接続され、ドレイン端子は画素電極２１と接続されている。

上記構成の画素４０２では、画像信号としてハイレベル（Ｈ）が入力されると、ＳＲＡＭ２５の第２の出力端子Ｎ３から出力されるハイレベル電位（Ｖｄｄ）によりＮ−ＭＯＳ４３６がオン状態となり、第１の制御線１１と画素電極２１とが接続される。
一方、画像信号としてローレベル（Ｌ）が入力されると、ＳＲＡＭ２５の第１の出力端子Ｎ２から出力されるハイレベル電位（Ｖｄｄ）によりＮ−ＭＯＳ４３７がオン状態となり、第２の制御線１２と画素電極２１とが接続される。

したがって、本実施形態に係る画素４０２は、先の実施形態に係る画素２と同様に、ＳＲＡＭ２５に入力された画像信号の電位に基づいてスイッチ回路４３５を動作させ、第１の制御線１１又は第２の制御線１２と画素電極２１とを接続することで、画素電極２１に第１又は第２の制御線１１、１２の電位Ｓ１、Ｓ２を入力するようになっている。

［駆動方法］
次に、第２構成例に係る電気泳動表示装置の駆動方法について、表４及び図３０から図３９を参照して説明する。本実施形態についても、複数の駆動形態（正画像表示、反画像表示、全白表示、全黒表示）について説明するが、先の第１構成例と共通の部分については適宜省略する。

表４は、正画像表示、反画像表示、全白表示、全黒表示の各動作において、画素４０２に入力される電位を比較して示す表であり、第１構成例における表３に対応する表である。ただし、表４に示した「Ｖｔｈｎ」はＮ−ＭＯＳ４３６、４３７のしきい値電圧である。

＜正画像表示＞
図３０は、正画像表示におけるタイミングチャートを示す図であって、第１構成例に係る図１９に対応する図である。図３０に示すように、正画像表示のシーケンスは、正画像表示期間ＳＴ２００と、電源オフ期間ＳＴ２５０とを含む。正画像表示期間ＳＴ２００では、黒色画像表示期間ＳＴ２０１と、白色画像表示期間ＳＴ２０２とを順次実行する。

図３１及び図３２は、それぞれ第１構成例に係る図２０、図２１に対応する図である。すなわち、図３１は、黒色画像表示期間ＳＴ２０１における画素４０２Ａ、４０２Ｂの状態を示す図であり、図３２は、白色画像表示期間ＳＴ２０２における画素４０２Ａ、４０２Ｂの状態を示す図である。
以下、画素４０２ＡのＳＲＡＭ２５ａにハイレベル（Ｌ）の画像信号が保持され、画素４０２ＢのＳＲＡＭ２５ｂにはローレベル（Ｌ）の画像信号が保持されているものとして説明する。

黒色画像表示期間ＳＴ２０１では、第１の制御線１１にハイレベル電位ＶＨが供給され、第２の制御線１２はハイインピーダンス状態とされる。
ハイレベル（Ｈ）の画像信号を保持している画素４０２Ａでは、Ｎ−ＭＯＳ４３６ａがオン状態となって第１の制御線１１と画素電極２１ａとが電気的に接続される。これにより、画素電極２１ａにハイレベル電位ＶＨが入力される。
一方、ローレベル（Ｌ）の画像信号を保持している画素４０２Ｂでは、Ｎ−ＭＯＳ４３７ｂがオン状態となる。しかし第２の制御線１２はハイインピーダンス状態であるから、画素電極２１ｂはハイインピーダンス状態のままである。

また、共通電極２２には、ハイレベル電位（ＶＨ−Ｖｔｈｎ）の期間とローレベル電位ＶＬの期間とを所定周期で繰り返すパルス状の信号が入力される。
以上により、共通電極２２と画素電極２１ａ、２１ｂとの電位差に基づき、画素４０２Ａが黒表示され、画素４０２Ｂの表示は変化しない。

次に、白色画像表示期間ＳＴ２０２では、第１の制御線１１が電気的に切断されたハイインピーダンス状態とされ、第２の制御線１２にローレベル電位ＶＬが供給される。これにより、Ｎ−ＭＯＳ４３６ａを介して第１の制御線１１と接続された画素電極２１ａがハイインピーダンス状態とされる一方、Ｎ−ＭＯＳ４３７ｂを介して第２の制御線１２と接続された画素電極２１ｂにローレベル電位ＶＬが入力される。また、共通電極２２にはパルス状の信号が入力され続けている。
以上により、画素４０２Ａの表示は保持されたまま、画素４０２Ｂが白表示される。

その後、電源オフ期間ＳＴ２５０に移行すると、画素４０２Ａ、４０２Ｂに接続されているすべての配線が電気的に切断されたハイインピーダンス状態となり、正画像表示期間ＳＴ２００において書き込まれた画像が保持される。

なお、黒色画像表示期間ＳＴ２０１において画素電極２１ａに入力される電位が（ＶＨ−Ｖｔｈｎ）となるのは先の第１構成例と同様の理由による。そして、画素電極２１ａのハイレベル電位がＶｔｈｎだけ低くなることから、共通電極２２に入力するパルスのハイレベル電位を（ＶＨ−Ｖｔｈｎ）とし、表示に不具合が生じるのを防止している。

以上に説明したように、第２構成例に係る電気泳動表示装置は、先の第１実施形態に係る電気泳動表示装置と同様のシーケンスにより画像の表示を行うことができる。
また、図３１及び図３２に示すように、黒色画像表示期間ＳＴ２０１では第２の制御線１２がハイインピーダンス状態とされ、白色画像表示期間ＳＴ２０２では第１の制御線１１がハイインピーダンス状態とされるため、隣接する画素電極２１ａ、２１ｂ間の横方向電界によるリーク経路は常に遮断されており、隣接画素間の電位差によるリーク電流は発生しない。

＜反画像表示＞
図３３は、反画像表示におけるタイミングチャートを示す図である。図３４は、図３３に示す白色反転表示期間ＳＴ２１１における画素４０２Ａ、４０２Ｂの状態を示す図であり、図３５は、図３３に示す黒色反転表示期間ＳＴ２１２における画素４０２Ａ、４０２Ｂの状態を示す図である。
図３３には、正画像表示期間ＳＴ２００と、電源オフ期間ＳＴ２５０と、反画像表示期間ＳＴ２１０と、電源オフ期間ＳＴ２５１とが示されている。反画像表示期間ＳＴ２００は、白色反転表示期間ＳＴ２１１と、黒色反転表示期間ＳＴ２１２とを有する。

第２構成例に係る電気泳動表示装置における反画像表示の動作は、先の第１構成例に係る電気泳動表示装置と同様である。
上述した正画像表示期間ＳＴ２００の後、電源オフ期間ＳＴ２５０に移行した状態で、画素４０２Ａは黒表示、画素４０２Ｂは白表示されている。

電源オフ期間ＳＴ２５０から白色反転表示期間ＳＴ２１１に移行すると、第１の制御線１１にローレベル電位ＶＬが供給され、第２の制御線１２はハイインピーダンス状態に保持される。
そして、画素４０２Ａでは、第１の制御線１１からＮ−ＭＯＳ４３６ａを介して画素電極２１ａにローレベル電位ＶＬが入力される。一方、画素４０２Ｂでは、画素電極２１ｂはハイインピーダンス状態のままである。また、共通電極２２に、ハイレベル電位（ＶＨ−Ｖｔｈｎ）と、ローレベル電位ＶＬとを所定周期で繰り返すパルス状の信号が入力される。
これにより、黒表示されていた画素４０２Ａが白表示に反転される。

次に、黒色反転表示期間ＳＴ２１２に移行すると、第１の制御線１１がハイインピーダンス状態とされ、第２の制御線１２にハイレベル電位ＶＨが供給される。
そして、画素４０２Ａでは、Ｎ−ＭＯＳ４３６ａを介して第１の制御線１１と接続された画素電極２１ａがハイインピーダンス状態となる。一方、画素４０２Ｂでは、Ｎ−ＭＯＳ４３７ｂを介して第２の制御線１２と接続された画素電極２１ｂにハイレベル電位ＶＨが入力される。
共通電極２２には、パルス状の信号が入力されているので、白表示されている画素４０２Ｂが黒表示に反転される。このとき、画素４０２Ａの表示は変化しない。

以上の白色反転表示期間ＳＴ２１１と黒色反転表示期間ＳＴ２１２とにより、正画像表示期間ＳＴ２００において表示された画像の白黒反転画像が表示される。
なお、第２構成例の電気泳動表示装置においても、Ｎ−ＭＯＳ４３６、４３７の特性により画素電極２１に入力される電位が第１及び第２の制御線１１、１２の電位と異なってしまう。そこで、共通電極２２に入力されるパルスのハイレベル電位を、画素電極２１のハイレベル電位に合わせて（ＶＨ−Ｖｔｈｎ）に調整し、表示に不具合が生じないようにしている。

また、図３４及び図３５に示すように、白色反転表示期間ＳＴ２１１では第２の制御線１２がハイインピーダンス状態とされ、黒色反転表示期間ＳＴ２１２では第１の制御線１１がハイインピーダンス状態とされるので、表示動作中には少なくとも一方の制御線が電気的に切断される。したがって常にリーク経路が遮断されるので、隣接画素間におけるリーク電流は発生しない。

＜全白表示＞
図３６は全白表示におけるタイミングチャートを示す図である。図３７は、図３６に示す全白表示期間ＳＴ２２０における画素４０２Ａ、４０２Ｂの状態を示す図である。
図３６には、正画像表示期間ＳＴ２００と、電源オフ期間ＳＴ２５０と、全白表示期間ＳＴ２２０と、電源オフ期間ＳＴ２５１とが示されている。つまり、図３６には、正画像表示を行った後、全白表示により表示画像を消去するシーケンスが示されている。

正画像表示期間ＳＴ２００の後の電源オフ期間ＳＴ２５０では、画素４０２Ａが黒表示され、画素４０２Ｂが白表示されている。そして、電源オフ期間ＳＴ２５０から全白表示期間ＳＴ２２０に移行すると、第１の制御線１１と第２の制御線１２の双方にローレベル電位ＶＬが供給される。

画素４０２Ａでは第１の制御線１１と画素電極２１ａとが電気的に接続され、画素電極２１ａにローレベル電位ＶＬが入力される。一方、画素４０２Ｂでは、第２の制御線１２と画素電極２１ｂとが電気的に接続され、画素電極２１ｂにローレベル電位ＶＬが入力される。
そして、共通電極２２にハイレベル電位ＶＨの期間とローレベル電位ＶＬの期間とを所定周期で繰り返すパルス状の信号が入力される。

これにより、共通電極２２がハイレベル電位ＶＨである期間に、画素電極２１と共通電極２２との電位差に基づき電気泳動素子２３が駆動され、正画像表示期間ＳＴ２００で黒表示されていた画素４０２Ａが白表示される。また、元が白表示である画素４０２Ｂの表示は変化しないので、すべての画素が白表示となる。
なお、第２構成例における全白表示では、図３７に示すように、画素電極２１ａ、２１ｂが同電位であるため、画素電極間のリーク電流は発生しない。

＜全黒表示＞
図３８は、全黒表示におけるタイミングチャートを示す図である。図３９は、図３８に示す全黒表示期間ＳＴ２３０における画素４０２Ａ、４０２Ｂの状態を示す図である。
図３８には、正画像表示期間ＳＴ２００と、電源オフ期間ＳＴ２５０と、全黒表示期間ＳＴ２３０と、電源オフ期間ＳＴ２５１とが示されている。つまり、図３８には、正画像表示を行った後、全黒表示により表示画像を消去するシーケンスが示されている。

正画像表示期間ＳＴ２００の後の電源オフ期間ＳＴ２５０では、画素４０２Ａが黒表示され、画素４０２Ｂが白表示されている。そして、電源オフ期間ＳＴ２５０から全黒表示期間ＳＴ２３０に移行すると、第１の制御線１１と第２の制御線１２の双方にハイレベル電位ＶＨが供給される。

画素４０２Ａでは第１の制御線１１と画素電極２１ａとが電気的に接続され、画素電極２１ａにハイレベル電位（ＶＨ−Ｖｔｈｎ）が入力される。一方、画素４０２Ｂでは、第２の制御線１２と画素電極２１ｂとが電気的に接続され、画素電極２１ｂにハイレベル電位（ＶＨ−Ｖｔｈｎ）が入力される。
そして、共通電極２２にハイレベル電位（ＶＨ−Ｖｔｈｎ）の期間とローレベル電位ＶＬの期間とを所定周期で繰り返すパルス状の信号が入力される。

これにより、共通電極２２がローレベル電位ＶＬである期間に、画素電極２１と共通電極２２との電位差に基づき電気泳動素子２３が駆動され、正画像表示期間ＳＴ２００で白表示されていた画素４０２Ｂが黒表示される。また、元が黒表示である画素４０２Ａの表示は変化しないので、すべての画素が黒表示となる。

なお、第２構成例における全黒表示では、画素電極２１ａ、２１ｂに入力されるハイレベル電位が、第１及び第２の制御線１１、１２のハイレベル電位ＶＨよりもしきい値電位Ｖｔｈｎだけ低くなるため、共通電極２２のハイレベル電位を（ＶＨ−Ｖｔｈｎ）とすることで、表示に不具合が生じないようにしている。また、全黒表示では、図３９に示すように、画素電極２１ａ、２１ｂが同電位であるため、画素電極間のリーク電流は発生しない。

以上詳細に説明したように、第２構成例に係る電気泳動表示装置では、画素４０２のスイッチ回路４３５を少ないトランジスタ数で構成しているので、画素４０２の面積を小さくすることができる。したがって、１画素当たりの占有面積を小さくすることができ、画素の高精細化にも容易に対応できる電気泳動表示装置を実現できる。また、図２に示した画素２に比して、トランジスタを２個少なくすることで、通電時の寄生容量が低減できるので、消費電力を削減することができる。
また、表示モードにより画素電極２１に入力される電位が変化するのに応じて、共通電極２２に入力されるパルスの電位を調整することで、変化する画素電極２１の電位を有効に使用して画像表示を行うことで、トランジスタ数を削減したことに起因する表示の不具合を生じないようにすることができる。

［第３構成例］
次に第２実施形態の第３構成例について説明する。
図４０は、第３構成例に係る電気泳動表示装置に備えられた画素５０２の回路構成図である。図４０に示す画素５０２は、図２に示した画素２のスイッチ回路３５に代えて、Ｐ−ＭＯＳ（第１のトランジスタ）５３６とＰ−ＭＯＳ（第２のトランジスタ）５３７とからなるスイッチ回路５３５を備えた構成である。以下では、図２と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。

画素５０２において、スイッチ回路５３５は、ＳＲＡＭ２５と画素電極２１との間に接続されている。Ｐ−ＭＯＳ５３６のゲート端子はＳＲＡＭ２５の第１の出力端子Ｎ２と接続され、Ｐ−ＭＯＳ５３７のゲート端子はＳＲＡＭ２５の第２の出力端子Ｎ３と接続されている。Ｐ−ＭＯＳ５３６のソース端子は第１の制御線１１と接続され、ドレイン端子は画素電極２１と接続されている。Ｐ−ＭＯＳ５３７のソース端子は第２の制御線１２と接続され、ドレイン端子は画素電極２１と接続されている。

上記構成の画素５０２では、画像信号としてハイレベル（Ｈ）が入力されると、ＳＲＡＭ２５の第１の出力端子Ｎ２から出力されるローレベル電位（Ｖｓｓ）によりＰ−ＭＯＳ５３６がオン状態となり、第１の制御線１１と画素電極２１とが接続される。
一方、画像信号としてローレベル（Ｌ）が入力されると、ＳＲＡＭ２５の第２の出力端子Ｎ３から出力されるローレベル電位（Ｖｓｓ）によりＰ−ＭＯＳ５３７がオン状態となり、第２の制御線１２と画素電極２１とが接続される。

したがって、本実施形態に係る画素５０２は、先の実施形態に係る画素２と同様に、ＳＲＡＭ２５に入力された画像信号の電位に基づいてスイッチ回路５３５を動作させ、第１の制御線１１又は第２の制御線１２と画素電極２１とを接続することで、画素電極２１に第１又は第２の制御線１１、１２の電位Ｓ１、Ｓ２を入力するようになっている。

［駆動方法］
次に、第３構成例に係る電気泳動表示装置の駆動方法について、表５及び図４０から図５０を参照して説明する。本実施形態についても、複数の駆動形態（正画像表示、反画像表示、全白表示、全黒表示）について説明するが、先の第１構成例及び第２構成例と共通の部分については適宜省略する。

表５は、正画像表示、反画像表示、全白表示、全黒表示の各動作において、画素５０２に入力される電位を比較して示す表であり、第１構成例における表３に対応する表である。ただし、表５に示した「Ｖｔｈｐ」はＰ−ＭＯＳ５３６、５３７のしきい値電圧である。

＜正画像表示＞
図４１は、正画像表示におけるタイミングチャートを示す図であって、第１構成例に係る図１９に対応する図である。図４１に示すように、正画像表示のシーケンスは、正画像表示期間ＳＴ３００と、電源オフ期間ＳＴ３５０とを含む。正画像表示期間ＳＴ３００では、黒色画像表示期間ＳＴ３０１と、白色画像表示期間ＳＴ３０２とを順次実行する。

図４２及び図４３は、それぞれ第１構成例に係る図２０、図２１に対応する図である。すなわち、図４２は、黒色画像表示期間ＳＴ３０１における画素５０２Ａ、５０２Ｂの状態を示す図であり、図４３は、白色画像表示期間ＳＴ３０２における画素５０２Ａ、５０２Ｂの状態を示す図である。
以下、画素５０２ＡのＳＲＡＭ２５ａにハイレベル（Ｌ）の画像信号が保持され、画素５０２ＢのＳＲＡＭ２５ｂにはローレベル（Ｌ）の画像信号が保持されているものとして説明する。

黒色画像表示期間ＳＴ３０１では、第１の制御線１１にハイレベル電位ＶＨが供給され、第２の制御線１２はハイインピーダンス状態とされる。
ハイレベル（Ｈ）の画像信号を保持している画素５０２Ａでは、Ｐ−ＭＯＳ５３６ａがオン状態となって第１の制御線１１と画素電極２１ａとが電気的に接続される。これにより、画素電極２１ａにハイレベル電位ＶＨが入力される。
一方、ローレベル（Ｌ）の画像信号を保持している画素５０２Ｂでは、Ｐ−ＭＯＳ５３７ｂがオン状態となる。しかし第２の制御線１２はハイインピーダンス状態であるから、画素電極２１ｂもハイインピーダンス状態となる。

また、共通電極２２には、ハイレベル電位ＶＨの期間とローレベル電位（ＶＬ＋Ｖｔｈｐ）の期間とを所定周期で繰り返すパルス状の信号が入力される。
以上により、共通電極２２と画素電極２１ａ、２１ｂとの電位差に基づき、画素５０２Ａが黒表示され、画素５０２Ｂの表示は変化しない。

次に、白色画像表示期間ＳＴ３０２では、第１の制御線１１が電気的に切断されたハイインピーダンス状態とされ、第２の制御線１２にローレベル電位ＶＬが供給される。これにより、Ｐ−ＭＯＳ５３６ａを介して第１の制御線１１と接続された画素電極２１ａがハイインピーダンス状態とされる一方、Ｐ−ＭＯＳ５３７ｂを介して第２の制御線１２と接続された画素電極２１ｂにローレベル電位（ＶＬ＋Ｖｔｈｐ）が入力される。また、共通電極２２にはパルス状の信号が入力され続けている。
以上により、画素４０２Ａの表示は保持されたまま、画素４０２Ｂが白表示される。

その後、電源オフ期間ＳＴ３５０に移行すると、画素５０２Ａ、５０２Ｂに接続されているすべての配線が電気的に切断されたハイインピーダンス状態となり、正画像表示期間ＳＴ３００において書き込まれた画像が保持される。

なお、黒色画像表示期間ＳＴ３０１において画素電極２１ｂに入力される電位が（ＶＬ＋Ｖｔｈｐ）となるのは先の第１構成例と同様の理由による。そして、画素電極２１ｂのローレベル電位がＶｔｈｐだけ高くなることから、共通電極２２に入力するパルスのローレベル電位を（ＶＬ＋Ｖｔｈｐ）とし、表示に不具合が生じるのを防止している。

以上に説明したように、第３構成例に係る電気泳動表示装置は、先の第１実施形態に係る電気泳動表示装置と同様のシーケンスにより画像の表示を行うことができる。
また、図４２及び図４３に示すように、黒色画像表示期間ＳＴ３０１では第２の制御線１２がハイインピーダンス状態とされ、白色画像表示期間ＳＴ３０２では第１の制御線１１がハイインピーダンス状態とされるため、隣接する画素電極２１ａ、２１ｂ間の横方向電界によるリーク経路は常に遮断されており、隣接画素間の電位差によるリーク電流は発生しない。

＜反画像表示＞
図４４は、反画像表示におけるタイミングチャートを示す図である。図４５は、図４４に示す白色反転表示期間ＳＴ３１１における画素５０２Ａ、５０２Ｂの状態を示す図であり、図４６は、図４４に示す黒色反転表示期間ＳＴ３１２における画素５０２Ａ、５０２Ｂの状態を示す図である。
図４４には、正画像表示期間ＳＴ３００と、電源オフ期間ＳＴ３５０と、反画像表示期間ＳＴ３１０と、電源オフ期間ＳＴ３５１とが示されている。反画像表示期間ＳＴ３００は、白色反転表示期間ＳＴ３１１と、黒色反転表示期間ＳＴ３１２とを有する。

第３構成例に係る電気泳動表示装置における反画像表示の動作は、先の第１構成例に係る電気泳動表示装置と同様である。
上述した正画像表示期間ＳＴ３００の後、電源オフ期間ＳＴ３５０に移行した状態で、画素５０２Ａは黒表示、画素５０２Ｂは白表示されている。

電源オフ期間ＳＴ３５０から白色反転表示期間ＳＴ３１１に移行すると、第１の制御線１１にローレベル電位ＶＬが供給され、第２の制御線１２はハイインピーダンス状態に保持される。
そして、画素５０２Ａでは、第１の制御線１１からＰ−ＭＯＳ５３６ａを介して画素電極２１ａにローレベル電位（ＶＬ＋Ｖｔｈｐ）が入力される。一方、画素５０２Ｂでは、画素電極２１ｂはハイインピーダンス状態のままである。また、共通電極２２に、ハイレベル電位ＶＨと、ローレベル電位（ＶＬ＋Ｖｔｈｐ）とを所定周期で繰り返すパルス状の信号が入力される。
これにより、黒表示されていた画素５０２Ａが白表示に反転される。

次に、黒色反転表示期間ＳＴ３１２に移行すると、第１の制御線１１がハイインピーダンス状態とされ、第２の制御線１２にハイレベル電位ＶＨが供給される。
そして、画素５０２Ａでは、Ｐ−ＭＯＳ５３６ａを介して第１の制御線１１と接続された画素電極２１ａがハイインピーダンス状態となる。一方、画素５０２Ｂでは、Ｐ−ＭＯＳ５３７ｂを介して第２の制御線１２と接続された画素電極２１ｂにハイレベル電位ＶＨが入力される。
共通電極２２には、パルス状の信号が入力されているので、白表示されている画素５０２Ｂが黒表示に反転される。このとき、画素５０２Ａの表示は変化しない。

以上の白色反転表示期間ＳＴ３１１と黒色反転表示期間ＳＴ３１２とにより、正画像表示期間ＳＴ３００において表示された画像の白黒反転画像が表示される。
なお、第３構成例の電気泳動表示装置においても、Ｐ−ＭＯＳ５３６、５３７の特性により画素電極２１に入力される電位が第１及び第２の制御線１１、１２の電位と異なってしまう。そこで、共通電極２２に入力されるパルスの電位は画素電極２１の電位に合わせて調整し、表示に不具合が生じないようにしている。

また、図４５及び図４６に示すように、白色反転表示期間ＳＴ３１１では第２の制御線１２がハイインピーダンス状態とされ、黒色反転表示期間ＳＴ３１２では第１の制御線１１がハイインピーダンス状態とされるので、表示動作中には少なくとも一方の制御線が電気的に切断される。したがって常にリーク経路が遮断されるので、隣接画素間におけるリーク電流は発生しない。

＜全白表示＞
図４７は全白表示におけるタイミングチャートを示す図である。図４８は、図４７に示す全白表示期間ＳＴ３２０における画素５０２Ａ、５０２Ｂの状態を示す図である。
図４７には、正画像表示期間ＳＴ３００と、電源オフ期間ＳＴ３５０と、全白表示期間ＳＴ３２０と、電源オフ期間ＳＴ３５１とが示されている。つまり、図４７には、正画像表示を行った後、全白表示により表示画像を消去するシーケンスが示されている。

正画像表示期間ＳＴ３００の後の電源オフ期間ＳＴ３５０では、画素５０２Ａが黒表示され、画素５０２Ｂが白表示されている。そして、電源オフ期間ＳＴ３５０から全白表示期間ＳＴ３２０に移行すると、第１の制御線１１と第２の制御線１２の双方にローレベル電位ＶＬが供給される。

画素５０２Ａでは第１の制御線１１と画素電極２１ａとが電気的に接続され、画素電極２１ａにローレベル電位（ＶＬ＋Ｖｔｈｐ）が入力される。一方、画素５０２Ｂでは、第２の制御線１２と画素電極２１ｂとが電気的に接続され、画素電極２１ｂにローレベル電位（ＶＬ＋Ｖｔｈｐ）が入力される。
そして、共通電極２２にハイレベル電位ＶＨの期間とローレベル電位（ＶＬ＋Ｖｔｈｐ）の期間とを所定周期で繰り返すパルス状の信号が入力される。

これにより、共通電極２２がハイレベル電位ＶＨである期間に、画素電極２１と共通電極２２との電位差に基づき電気泳動素子２３が駆動され、正画像表示期間ＳＴ３００で黒表示されていた画素５０２Ａが白表示される。また、元が白表示である画素５０２Ｂの表示は変化しないので、すべての画素が白表示となる。

なお、第３構成例における全白表示では、画素電極２１ａ、２１ｂに入力されるローレベル電位が、第１及び第２の制御線１１、１２のローレベル電位ＶＬよりもしきい値電位Ｖｔｈｐだけ高くなるため、共通電極２２のローレベル電位を（ＶＬ＋Ｖｔｈｐ）とすることで、表示に不具合が生じないようにしている。また、第３構成例における全白表示では、図４８に示すように、画素電極２１ａ、２１ｂが同電位であるため、画素電極間のリーク電流は発生しない。

＜全黒表示＞
図４９は、全黒表示におけるタイミングチャートを示す図である。図５０は、図４９に示す全黒表示期間ＳＴ３３０における画素５０２Ａ、５０２Ｂの状態を示す図である。
図４９には、正画像表示期間ＳＴ３００と、電源オフ期間ＳＴ３５０と、全黒表示期間ＳＴ３３０と、電源オフ期間ＳＴ３５１とが示されている。つまり、図４９には、正画像表示を行った後、全黒表示により表示画像を消去するシーケンスが示されている。

正画像表示期間ＳＴ３００の後の電源オフ期間ＳＴ３５０では、画素５０２Ａが黒表示され、画素５０２Ｂが白表示されている。そして、電源オフ期間ＳＴ３５０から全黒表示期間ＳＴ３３０に移行すると、第１の制御線１１と第２の制御線１２の双方にハイレベル電位ＶＨが供給される。

画素５０２Ａでは第１の制御線１１と画素電極２１ａとが電気的に接続され、画素電極２１ａにハイレベル電位ＶＨが入力される。一方、画素５０２Ｂでは、第２の制御線１２と画素電極２１ｂとが電気的に接続され、画素電極２１ｂにハイレベル電位ＶＨが入力される。
そして、共通電極２２にハイレベル電位ＶＨの期間とローレベル電位ＶＬの期間とを所定周期で繰り返すパルス状の信号が入力される。

これにより、共通電極２２がローレベル電位ＶＬである期間に、画素電極２１と共通電極２２との電位差に基づき電気泳動素子２３が駆動され、正画像表示期間ＳＴ２００で白表示されていた画素５０２Ｂが黒表示される。また、元が黒表示である画素５０２Ａの表示は変化しないので、すべての画素が黒表示となる。
なお、第３構成例の全黒表示では、図５０に示すように、画素電極２１ａ、２１ｂが同電位であるため、画素電極間のリーク電流は発生しない。

以上、詳細に説明したように、第３構成例に係る電気泳動表示装置では、２個のトランジスタのみで構成されたスイッチ回路５３５を備えていることで、図２に示した第１実施形態に係る画素２と比較して画素回路の構成を簡素化でき、トランジスタ数の削減によって面積を小さくすることができる。したがって、１画素当たりの占有面積を小さくすることができ、画素の高精細化に容易に対応できる電気泳動表示装置を実現することができる。また、トランジスタを少なくすることで、通電時の寄生容量が低減できるので、消費電力を削減することができる。

また、トランジスタ数の削減によって生じる可能性がある表示の不具合についても効果的に防止できるようになっている。すなわち、画素電極２１に入力される電位の変化に応じて共通電極２２に入力するパルスの電位を調整しており、これにより、電気泳動素子に逆向きの電界が作用して表示品質が低下するのを防止することができる。

［電子機器］
図１５は、本発明の電気泳動表示装置を備えた電子機器の一例である。上述した電気泳動表示装置は、様々な電子機器に適用されており、以下で上述の電気泳動表示装置を備えた電子機器の例について説明する。
まず、本発明の電気泳動表示装置をフレキシブルな電子ペーパに適用した例について説明する。図１５はこの電子ペーパの構成を示す斜視図であり、電子ペーパ１０００は本発明の電気泳動表示装置１を表示部として備える。電子ペーパ１０００は、従来の紙と同様の質感及び柔軟性を有するシートからなる本体１００１の表面に本発明の電気泳動表示装置１を備えた構成となっている。
図１６は、電子ノート１１００の構成を示す斜視図であり、電子ノート１１００は、図１５で示した電子ペーパ１０００が複数枚束ねられ、カバー１１０１に挟まれているものである。カバー１１０１は、例えば外部の装置から送られる表示データを入力する表示データ入力手段（図示は省略）を備える。これにより、その表示データに応じて、電子ペーパ１０００が束ねられた状態のまま、表示内容を変更したり更新したりできる。
また、上述した例に加えて、他の例として、液晶テレビ、ビューファインダ型やモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等が挙げられる。本発明に係る電気泳動表示装置は、こうした電子機器の表示部としても適用することができる。
本発明に係る電気泳動表示装置を表示部に備えることで、隣接画素間のリーク電流を抑え、消費電力を低減するとともに信頼性を向上させた電子機器とすることができる。また、第２実施形態に係る電気泳動表示装置を備えるならば、１画素のサイズを小さくできるため、より高精細の表示部を備えた電子機器となる。

第１実施形態に係る電気泳動表示装置の構成図。 同、画素の回路構成を示す図。 同、表示部の断面図。 マイクロカプセルの構成図。 マイクロカプセルの動作を説明した図。 第１の駆動方法に係るタイミングチャートを示す図。 第１の駆動方法における隣接する２画素の模式図。 第１の駆動方法における隣接する２画素の模式図。 第１の駆動方法における隣接する２画素の模式図。 従来の回路構成図。 第２の駆動方法に係るタイミングチャートを示す図。 第３の駆動方法に係るタイミングチャートを示す図。 第３の駆動方法に係るタイミングチャートを示す図。 第３の駆動方法における隣接する２画素の模式図。 本発明に係る電気泳動表示装置１を備えた電子機器の一例を示す図。 本発明に係る電気泳動表示装置１を備えた電子機器の一例を示す図。 第４の駆動方法に係るタイミングチャートを示す図。 第２実施形態の第１構成例に係る画素の回路構成図。 第１構成例における正画像表示のタイミングチャート。 正画像表示における隣接画素の状態を示す図。 正画像表示における隣接画素の状態を示す図。 第１構成例における反画像表示に係るタイミングチャート。 反画像表示における隣接画素の状態を示す図。 反画像表示における隣接画素の状態を示す図。 第１構成例における全白表示に係るタイミングチャート。 全白表示における隣接画素の状態を示す図。 第１構成例の全黒表示に係るタイミングチャート。 全黒表示における隣接画素の状態を示す図。 第２実施形態の第２構成例に係る画素の回路構成図。 第２構成例における正画像表示のタイミングチャート。 正画像表示における隣接画素の状態を示す図。 正画像表示における隣接画素の状態を示す図。 第２構成例における反画像表示に係るタイミングチャート。 反画像表示における隣接画素の状態を示す図。 反画像表示における隣接画素の状態を示す図。 第２構成例における全白表示に係るタイミングチャート。 全白表示における隣接画素の状態を示す図。 第２構成例の全黒表示に係るタイミングチャート。 全黒表示における隣接画素の状態を示す図。 第２実施形態の第３構成例に係る画素の回路構成図。 第３構成例における正画像表示のタイミングチャート。 正画像表示における隣接画素の状態を示す図。 正画像表示における隣接画素の状態を示す図。 第３構成例における反画像表示に係るタイミングチャート。 反画像表示における隣接画素の状態を示す図。 反画像表示における隣接画素の状態を示す図。 第３構成例における全白表示に係るタイミングチャート。 全白表示における隣接画素の状態を示す図。 第３構成例の全黒表示に係るタイミングチャート。 全黒表示における隣接画素の状態を示す図。

符号の説明

２，３０２，４０２，５０２…画素、３…表示部、４…走査線、５…データ線、１１…第１の制御線、１２…第２の制御線、１３…第１の電源線、１４…第２の電源線、１５…共通電極電源配線、２１…画素電極、２２…共通電極、２３…電気泳動素子、２４…駆動用ＴＦＴ（画素スイッチング素子）、２５…ＳＲＡＭ（メモリ回路）、３０…接着剤層、３５，３３５，４３５，５３５…スイッチ回路、３６…第１のトランスファゲート、３７…第２のトランスファゲート、４０…マイクロカプセル、３３６，５３６，５３７…Ｐ−ＭＯＳ、３３７，４３６，４３７…Ｎ−ＭＯＳ

Claims (11)

1. 複数の走査線と、複数のデータ線と、
   前記複数の走査線のうち一の走査線と前記複数のデータ線のうち一のデータ線との交差に対応して設けられ、画素電極と、対向電極と、該画素電極と該対向電極との間に挟持された電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、メモリ回路と、を含む画素と、を複数備え、
   第１の制御線と、第２の制御線と、前記画素に設けられたスイッチ回路と、をさらに備え、
   前記画素スイッチング素子は、前記メモリ回路の入力端子と前記データ線との間に設けられ、
   前記スイッチ回路は、前記メモリ回路の出力端子と前記画素電極との間に設けられ、
   前記第１の制御線と前記画素電極との接続状態と、前記第２の制御線と前記画素電極との接続状態とは、前記スイッチ回路によって制御される電気泳動表示装置の駆動方法であって、
   複数の前記画素のうち、前記複数の走査線のうちの第１の走査線に対応して設けられた第１の画素では、該第１の画素に設けられた画素スイッチング素子を介して、第１の階調を表示するための第１の画像信号を、該第１の画素に設けられたメモリ回路に入力し、該第１の画素に設けられたメモリ回路の出力に基づいて該第１の画素に設けられたスイッチ回路を動作させることで、前記第１の制御線と該第１の画素に設けられた画素電極とを電気的に接続するとともに前記第２の制御線と該第１の画素に設けられた画素電極とを電気的に切断する一方、
   複数の前記画素のうち、該第１の走査線に対応して設けられた第２の画素では、該第２の画素に設けられた画素スイッチング素子を介して、前記第１の階調とは異なる第２の階調を表示するための第２の画像信号を該第２の画素に設けられたメモリ回路に入力し、該第２の画素に設けられたメモリ回路の出力に基づいて該第２の画素に設けられたスイッチ回路を動作させることで、前記第２の制御線と該第２の画素に設けられた画素電極とを電気的に接続するとともに前記第１の制御線と該第２の画素に設けられた画素電極とを電気的に切断する、第１のステップと、
   前記複数の走査線の各々に対して前記第１のステップを実行した後、第１の期間において、第１の電位を前記第１の制御線に供給するとともに前記第２の制御線をハイインピーダンス状態とすることによって、前記第１の画素の表示状態を前記第１の階調とし、第２の期間において、前記第１の電位とは異なる第２の電位を前記第２の制御線に供給するとともに前記第１の制御線をハイインピーダンス状態とすることによって、前記第２の画素の表示状態を前記第２の階調とする、第２のステップと、
   を有することを特徴とする電気泳動表示装置の駆動方法。
2. 前記第１の期間及び前記第２の期間の各々において、第３の電位と前記第３の電位とは異なる第４の電位とを繰り返す矩形波を、前記対向電極に１周期以上供給することを特徴とする請求項１に記載の電気泳動表示装置の駆動方法。
3. 前記スイッチ回路が、前記第１の制御線と前記画素電極との間に接続された第１のトランスファゲートと、前記第２の制御線と前記画素電極との間に接続された第２のトランスファゲートとを有しており、
   前記第１のステップにおいて、
   前記メモリ回路の第１の出力端子から出力されるローレベル信号と第２の出力端子から出力されるハイレベル信号とにより前記第１のトランスファゲートをオン状態に切り替えることで前記第１の制御線と前記画素電極とを接続状態とし、
   前記第１の出力端子から供給されるハイレベル信号と前記第２の出力端子から出力されるローレベル信号とにより前記第２のトランスファゲートをオン状態に切り替えることで前記第２の制御線と前記画素電極とを接続状態とする
   ことを特徴とする請求項１又は２に記載の電気泳動表示装置の駆動方法。
4. 前記スイッチ回路が、前記第１の制御線と前記画素電極との間に接続されたＰ型トランジスタからなる第１のトランジスタと、前記第２の制御線と前記画素電極との間に接続されたＮ型トランジスタからなる第２のトランジスタとを有しており、
   前記第１のステップにおいて、
   前記メモリ回路から出力されるローレベル信号により前記第１のトランジスタをオン状態に切り替えることで前記第１の制御線と前記画素電極とを接続状態とし、前記メモリ回路から出力されるハイレベル信号により前記第２のトランジスタをオン状態に切り替えることで前記第２の制御線と前記画素電極とを接続状態とする
   ことを特徴とする請求項１又は２に記載の電気泳動表示装置の駆動方法。
5. 前記スイッチ回路が、いずれもＮ型トランジスタからなる第１及び第２のトランジスタを有し、前記第１の制御線が前記第１のトランジスタを介して前記画素電極と接続され、前記第２の制御線が前記第２のトランジスタを介して前記画素電極と接続されており、
   前記第１のステップにおいて、
   前記メモリ回路の第１の出力端子から出力されるハイレベル信号により前記第１のトランジスタをオン状態に切り替えることで前記第１の制御線と前記画素電極とを接続状態とし、
   前記メモリ回路の第２の出力端子から出力されるハイレベル信号により前記第２のトランジスタをオン状態に切り替えることで前記第２の制御線と前記画素電極とを接続状態とする
   ことを特徴とする請求項１又は２に記載の電気泳動表示装置の駆動方法。
6. 前記スイッチ回路が、いずれもＰ型トランジスタからなる第１及び第２のトランジスタを有し、前記第１の制御線が前記第１のトランジスタを介して前記画素電極と接続され、前記第２の制御線が前記第２のトランジスタを介して前記画素電極と接続されており、
   前記第１のステップにおいて、
   前記メモリ回路の第１の出力端子から出力されるローレベル信号により前記第１のトランジスタをオン状態に切り替えることで前記第１の制御線と前記画素電極とを接続状態とし、
   前記メモリ回路の第２の出力端子から出力されるローレベル信号により前記第２のトランジスタをオン状態に切り替えることで前記第２の制御線と前記画素電極とを接続状態とする
   ことを特徴とする請求項１又は２に記載の電気泳動表示装置の駆動方法。
7. 前記第２のステップにおいて、前記第１の期間と前記第２の期間とを繰り返すことで表示画像の更新を行うことを特徴とする請求項１又は２に記載の電気泳動表示装置の駆動方法。
8. 前記第１の期間と前記第２の期間との間に、前記第１及び第２の制御線を電気的に切断されたハイインピーダンス状態とするステップを有することを特徴とする請求項１、２、７のいずれか１項に記載の電気泳動表示装置の駆動方法。
9. 前記第２のステップの後に、前記メモリ回路、前記スイッチ回路、及び前記対向電極を、電気的に切断されたハイインピーダンス状態とするステップを有することを特徴とする請求項１から８のいずれか１項に記載の電気泳動表示装置の駆動方法。
10. 複数の走査線と、複数のデータ線と、
    前記複数の走査線のうち一の走査線と前記複数のデータ線のうち一のデータ線との交差に対応して設けられ、画素電極と、対向電極と、該画素電極と該対向電極との間に挟持された電気泳動粒子を含む電気泳動素子と、画素スイッチング素子と、メモリ回路と、を含む画素と、を複数備え、
    第１の制御線と、第２の制御線と、前記画素に設けられたスイッチ回路と、をさらに備え、
    前記画素スイッチング素子は、前記メモリ回路の入力端子と前記データ線との間に設けられ、
    前記スイッチ回路は、前記メモリ回路の出力端子と前記画素電極との間に設けられ、
    前記第１の制御線と前記画素電極との接続状態と、前記第２の制御線と前記画素電極との接続状態とは、前記スイッチ回路によって制御される電気泳動表示装置であって、
    複数の前記画素のうち、前記複数の走査線のうちの第１の走査線に対応して設けられた第１の画素では、該第１の画素に設けられた画素スイッチング素子を介して、第１の階調を表示するための第１の画像信号を、該第１の画素に設けられたメモリ回路に入力し、該第１の画素に設けられたメモリ回路の出力に基づいて該第１の画素に設けられたスイッチ回路を動作させることで、前記第１の制御線と該第１の画素に設けられた画素電極とを電気的に接続するとともに前記第２の制御線と該第１の画素に設けられた画素電極とを電気的に切断する一方、
    複数の前記画素のうち、該第１の走査線に対応して設けられた第２の画素では、該第２の画素に設けられた画素スイッチング素子を介して、前記第１の階調とは異なる第２の階調を表示するための第２の画像信号を該第２の画素に設けられたメモリ回路に入力し、該第２の画素に設けられたメモリ回路の出力に基づいて該第２の画素に設けられたスイッチ回路を動作させることで、前記第２の制御線と該第２の画素に設けられた画素電極とを電気的に接続するとともに前記第１の制御線と該第２の画素に設けられた画素電極とを電気的に切断する、第１のステップと、
    前記複数の走査線の各々に対して前記第１のステップを実行した後、第１の期間において、第１の電位を前記第１の制御線に供給するとともに前記第２の制御線をハイインピーダンス状態とすることによって、前記第１の画素の表示状態を前記第１の階調とし、第２の期間において、前記第１の電位とは異なる第２の電位を前記第２の制御線に供給するとともに前記第１の制御線をハイインピーダンス状態とすることによって、前記第２の画素の表示状態を前記第２の階調とする、第２のステップと、
    を実行する回路を有することを特徴とする電気泳動表示装置。
11. 請求項１０に記載の電気泳動表示装置を備えたことを特徴とする電子機器。

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